KR101181040B1 - 실리콘 에피택셜막을 형성하는 동안 Ｃｌ2 및/또는ＨＣｌ의 사용 - Google Patents

실리콘 에피택셜막을 형성하는 동안 Ｃｌ2 및/또는ＨＣｌ의 사용 Download PDF

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Abstract

본 발명의 일 면에서, 기판 상에 에피택셜막을 형성하는 제 1 방법이 제공된다. 제 1 방법은 (a) 기판을 제공하는 단계; (b) 상기 기판의 적어도 일부분 상에 에피택셜막이 형성되도록, 상기 기판을 적어도 하나의 실리콘 소스에 노출하는 단계; 및 (c) (b) 단계 동안 형성된 에피택셜막 및 임의의 다른 막들이 에칭되도록, 상기 기판을 HCl 및 Cl2에 노출하는 단계를 포함한다. 다양한 다른 면들이 제공된다.

Description

실리콘 에피택셜막을 형성하는 동안 Ｃｌ2 및/또는 ＨＣｌ의 사용{USE OF CL2 AND/OR HCL DURING SILICON EPITAXIAL FILM FORMATION}
본 출원은 2004년 12월 1일자로 출원된 미국 특허 출원 번호 11/001,774호(도켓 넘버 9618)에 우선권을 청구하고 상기 미국 특허 출원의 일부계속출원(Continuation-in-part)인 2005년 9월 14일자로 출원된 미국 특허 출원 번호 11/227,974호의 우선권을 청구한다. 상기 출원들 각각은 그 전체가 본 명세서에 참조로서 통합된다.
본 발명의 실시예들은 일반적으로 전자 제조 프로세스 및 장치 분야에 관한 것으로, 특히 전자 장치를 형성하면서 실리콘-함유막들을 증착하는 방법에 관한 것이다.
트랜지스터가 보다 작게 제조됨에 따라, 극도로 얕은 소스/드레인 접합부의 제조가 보다 중요시되고 있다. 일반적으로, 서브-100nm CMOS(상보형 금속-산화물 반도체) 장치는 30nm 미만의 접합 깊이를 요구한다. 접합부 속에 실리콘-함유 물질(예를 들어, Si, SiGe 및 SiC)의 에피층을 형성하기 위해 때로는 선택적 에피택셜 증착이 이용된다. 일반적으로, 선택적 에피택셜 증착은 유전체 영역 상에서의 성장 없이 실리콘 모트(moat)상에서의 에피층 성장을 허용한다. 선택적 에피택시는 융기된(elevated) 소스/드레인, 소스/드레인 확장부, 바이폴라 장치의 콘택 플러그 또는 베이스층 증착과 같이 반도체 장치에서 이용된다.
일반적으로, 선택적 에피택시 프로세스는 증착 반응 및 에칭 반응을 수반한다. 증착 및 에칭 반응은 에피택셜층 및 다결정성층에 대해 비교적 상이한 반응 속도로 동시에 발생한다. 증착 프로세스 동안, 에피택셜층은 단결정성 표면상에 형성되는 반면 다결정성층은 기존의 다결정성층 및/또는 비정질층과 같은, 적어도 제 2 층 상에 증착된다. 그러나 증착된 다결정성층은 일반적으로 에피택셜층보다 빠른 속도로 에칭된다. 따라서, 에천트 가스의 농도를 변화시킴으로써, 최종(net) 선택적 프로세스는 에피택셜 물질의 증착을 야기시키며 다결정성 물질의 증착을 제하거나 또는 다결정성 물질의 증착을 야기시키지 않는다. 예를 들어, 선택적 에피택시 프로세스는 단결정성 실리콘 표면상에서 실리콘-함유 물질의 에피층을 형성하면서 스페이서 상에는 증착이 남지 않도록 할 수 있다.
융기된 소스/드레인 및 소스/드레인 연장 피쳐(features)를 형성하는 동안, 예를 들어, 실리콘-함유 MOSFET(금속 산화물 반도체 전계효과 트랜지스터) 장치를 형성하는 동안, 실리콘-함유 물질의 선택적 에피택시 증착은 유용한 기술이 되었다. 소스/드레인 연장 피쳐는 리세스형 소스/드레인 피쳐를 만들기 위해 실리콘 표면을 에칭하고 순차적으로 에칭된 표면을 실리콘 게르마늄(SiGe) 물질과 같이 선택적으로 성장된 에피층들로 채움으로써 제조된다. 선택적 에피택시는 포스트(post) 어닐링 프로세스가 생략되도록, 인시튜(in-situ) 도핑으로 거의 완벽한 도핑 활성화를 허용한다. 따라서, 접합부 깊이는 실리콘 에칭 및 선택적 에피택시에 의해 정확히 형성될 수 있다. 한편, 극도로 얕은 소스/드레인 접합부는 불가피하게 증가된 직렬 저항을 야기한다. 또한, 실리사이드를 형성하는 동안 접합부 감소는 직렬 저항을 더욱 더 증가시킨다. 접합부 감소를 보상하기 위해, 융기된 소스/드레인이 접합부 상에 에픽택셜방식으로 선택적으로 성장된다. 통상적으로, 융기된 소스/드레인층은 도핑되지 않은 실리콘이다.
그러나 현재의 선택적 에피택시 프로세스에는 몇 가지 단점이 있다. 제공되는 에피택시 프로세스 동안 선택도를 유지하기 위해서, 전구체들의 화학적 농도 및 반응 온도는 증착 프로세스 내내 제어 및 조절되어야 한다. 충분하지 못한 실리콘 전구체가 투입되는 경우, 에칭 반응이 우세해져 전체 프로세스가 지체된다. 또한, 기판 피쳐의 바람직하지 못한 오버에칭이 발생할 수 있다. 충분하지 못한 에천트 전구체가 투입되는 경우, 증착 반응이 우세해져 기판 표면에 걸쳐 단결정성 및 다결정성 물질을 형성하는 데 있어 선택도가 감소될 수 있다. 또한, 현재의 선택적 에피택시 프로세스는 통상적으로 약 800℃, 1000℃ 또는 그 이상의 높은 반응 온도를 요구한다. 이러한 높은 온도는 열적 예산의 고려와 기판 표면에 대한 제어되지 못한 질화 반응으로 인해 제조 프로세스 동안 바람직하지 못하다.
따라서, 선택적 도펀트를 갖는 실리콘 및 실리콘-함유 화합물을 선택적으로 에피택셜방식으로 증착하기 위한 프로세스가 요구된다. 또한, 상기 프로세스는 빠른 증착 속도를 가지며 약 800℃ 이하, 바람직하게는 약 700℃ 이하의 프로세스 온도를 유지하면서 다양한 엘리먼트 농도를 갖는 실리콘-함유 화합물을 형성하도록 융통적이어야 한다.
본 발명의 1면에서는, 기판상에 에피택셜막을 형성하는 제 1 방법이 제공된다. 제 1 방법은 (a) 기판을 제공하는 단계; (b) 기판의 적어도 일부분 상에 에피택셜막을 형성하기 위해 기판을 적어도 실리콘 소스에 노출시키는 단계; 및 (c) 단계(b) 동안 형성된 임의의 다른 막들 및 에피택셜막을 에칭하기 위해 기판을 HCl 및 Cl2에 노출시키는 단계를 포함한다.
본 발명의 2면에서는, 기판상에 에피택셜막을 형성하는 제 2 방법이 제공된다. 제 2 방법은 (a) 기판을 제공하는 단계; (b) 탄소-함유 실리콘 에피택셜막을 형성하기 위해 기판을 실리콘 소스 및 탄소 소스에 노출시키는 단계; (c) 캡슐화막으로 탄소-함유 실리콘 에피택셜막을 캡슐화하는 단계; 및 (d) 캡슐화막을 에칭하기 위해 기판을 Cl2에 노출시키는 단계를 포함한다.
본 발명의 제 3면에서는, 기판상에 에피택셜막을 형성하는 방법이 제공된다. 제 3 방법은 (a) 기판을 제공하는 단계; (b) 부가적 엘리먼트 함유 실리콘 에피택셜막을 형성하기 위해 기판을 실리콘 소스 및 부가적 엘리먼트 소스에 노출시키는 단계; (c) 캡슐화막으로 부가적 엘리먼트 함유 실리콘 에피택셜막을 캡슐화하는 단계; 및 (d) 캡슐화막을 에칭하기 위해 기판을 Cl2에 노출시키는 단계를 포함한다. 본 발명의 상기 실시예들 및 다른 실시예들에 따라 다양한 다른 면들이 제공된다.
본 발명의 다른 특징 및 면들은 하기의 보다 상세한 설명, 첨부되는 특허청구범위 및 도면을 참조로 보다 명확히 이해될 것이다.
본 발명의 앞서 언급된 특징들을 본 발명의 보다 상세한 설명, 상기 간략한 설명을 통해 이해할 수 있도록, 첨부되는 도면에 도시된 몇 가지 실시예를 참조한다. 그러나 첨부되는 도면은 단지 본 발명의 전형적인 실시예만을 나타내는 것으로, 본 발명의 범주를 제한하고자 하는 것은 아니며, 본 발명은 등가적인 다른 실시예를 구현할 수 있다.
도 1은 본 명세서에서 개시된 적어도 일 실시예에서 실리콘-함유 물질을 선택적으로 에피택셜 증착하기 위한 프로세스를 나타내는 흐름도.
도 2A-2E는 MOSFET 내에서의 소스/드레인 연장 장치에 대한 제조 기술의 개략도.
도 3A-3C는 본 명세서에서 설명된 실시예들에 적용되는 선택적으로 에피택셜 증착된 실리콘-함유층들을 포함하는 몇 가지 장치를 나타내는 도면.
도 4는 본 명세서에 개시된 또 다른 실시예에서 실리콘-함유 물질을 선택적으로 에피택셜 증착하기 위한 프로세스를 나타내는 흐름도.
도 5는 본 발명에 따라 실리콘 에피택셜막을 형성하는 동안 Cl2를 사용하는 제 1 방법의 흐름도.
도 6은 본 발명에 따라 실리콘 에피택셜막을 형성하는 동안 Cl2를 사용하는 제 2 방법의 흐름도.
도 7은 본 발명에 따라 실리콘 에피택셜막을 형성하는 동안 Cl2를 사용하는 제 3 방법의 흐름도.
도 8은 본 발명에 따라 실리콘 에피택셜막을 형성하는 동안 Cl2를 사용하는 제 4 방법의 흐름도.
도 9는 본 발명에 따라 제공되는 예시적인 에피택셜막 형성 시스템의 블록도.
실리콘 에피택셜막들 속으로의 탄소 주입은 금속 산화물 반도체 전계효과 트랜지스터(MOSFET)의 채널의 전기적 특성 개선과 같이 유용한 전기적 성질을 산출할 수 있다. 그러나 이러한 유용한 전기적 성능은 탄소가 실리콘 격자 내에 삽입되어(interstitially) 통합되기보다는 대체되어(substitutionally) 통합되는 경우 달성된다. 약 600℃ 이하의 기판 처리 온도에서, 대부분의 탄소 원자들은 에피택셜 형성 프로세스 동안 실리콘 격자 속으로 대체되어 통합된다. 약 700℃ 이상과 같이 더욱 더 높은 기판 온도에서는 상당한 삽입형 탄소 통합이 이루어질 수 있다. 이러한 이유로, 탄소-함유 실리콘 에피택셜막을 형성할 때, 약 700℃ 보다 낮은 기판 온도, 보다 바람직하게는 약 600℃ 보다 낮은 기판 온도를 사용하는 것이 바람직하다.
종래의 실리콘 에피택셜막 형성 프로세스는 H2, HCl 및 디클로로실란과 같은 실리콘 소스를 사용하며 약 700℃ 초과의 기판 온도에서 수행된다(예를 들면 HCl 및/또는 실리콘 소스를 분해시키기 위해). 에피택셜막 형성 온도를 감소시키기 위한 방안 중 하나는, 보다 낮은 온도(예를 들어, 약 600℃ 이하)에서 Cl2가 효율적으로 분해됨에 따라, HCl 대신에 Cl2를 사용하는 것이다. 수소와 Cl2 간의 비호환성 때문에, 질소와 같은, 수소 이외의 캐리어 가스가 Cl2 과 사용될 수 있다. 유사하게, 낮은 분해 온도를 갖는 실리콘 소스(예를 들어, 실란, 디실란 등)가 사용될 수 있다.
본 발명자들은 실리콘 에피택셜막 형성 프로세스를 위한 에천트 가스로서 Cl2 의 사용은 형성되는 실리콘 에피택셜막의 표면 모폴로지(morphology)를 악화시킬 수 있다는 것을 발견했다. 임의의 특정한 이론에 제한되길 원하지는 않지만, Cl2 는 실리콘 에피택셜막 표면을 과도하게 공격하여, 핏팅(pitting) 등을 형성할 수 있다고 믿어진다. Cl2의 사용은 실리콘 에피택셜막이 탄소를 함유할 때 특히 문제시되는 것으로 밝혀졌다.
본 발명은 에피택셜막 표면 모폴로지를 개선할 수 있는 실리콘 에피택셜막 형성 프로세스 동안 에천트 가스로서 Cl2를 사용하는 방법을 제공한다. 본 발명의 방법은 예를 들어 도 1-4 및 2004년 12월 1일자로 출원된 모출원 미국 특허 출원 번호 11/001,774호(도켓 넘버 9618)를 참조로 하기에 개시되는 선택적 가스 공급(AGS, alternating gas supply) 프로세스를 사용할 수 있다.
도 5를 차조로 하기에 개시되는 일부 실시예에서는, 실리콘 에피택셜막 형성 프로세스의 에칭 단계 동안 Cl2 및 HCl 모두가 사용된다. HCl의 존재는 HCl이 거의 분해되지 않는 감소된 기판 온도(예를 들어, 약 600℃ 이하)에서도 Cl2의 공격성(aggressiveness)이 감소시키는 것으로 나타난다. 또한, AGS 프로세스 동안, 도 6을 참조로 하기에 개시되는 바와 같이 (예를 들어 표면 모폴러지를 개선시키기 위한) 프로세스의 증착 및 에칭 단계 동안 HCl이 연속적으로 유입될 수 있다.
앞서 개시된 바와 같이, 탄소-함유 실리콘 에피택셜막과 Cl2의 사용으로 열악한 표면 모폴러지(예를 들어 핏팅)을 가지는 에피택셜막이 제조될 수 있다. 도 7을 참조로 하기에 개시되는 일부 실시예에서, 임의의 탄소-함유 실리콘 에피택셜막은 에칭 단계 동안 Cl2에 노출되기 이전에 "캡슐화(encapsulated)"될 수 있다. 탄소-함유 실리콘 에피택셜막은, 도 8을 참조로 하기에 개시되는 바와 같이, 예를 들어 탄소 소스를 이용하지 않고 형성된 실리콘 에피택셜막("비-탄소 함유 실리콘 에피택셜막")을 통해 캡슐화될 수 있다. 본 발명의 이러한 실시예 및 다른 실시예들이 하기에 개시된다.
선택적인 가스 공급 에피택셜막 형성 프로세스
2004년 12월 1일자로 출원된 모출원 미국 특허 출원 번호 11/001,774호(도켓 넘버 9618)는 일반적으로 전자 장치를 제조하는 동안 기판의 단결정성 표면 상에 실리콘-함유 물질을 선택적으로 에피택셜 증착하는 프로세스를 제공한다. 단결정성 표면(예를 들어, 실리콘 또는 실리콘 게르마늄), 및 비정질 표면 및/또는 다결정성 표면(예를 들어 산화물 또는 질화물)과 같은 적어도 제 2차 표면을 포함하는 패터닝된 기판이 에피택셜 프로세스에 노출되어 제 2차 표면상에서의 다결정성층의 형성을 제한 또는 방지하면서 단결정성 표면상에 에피택셜층을 형성한다. 선택적 가스 공급(AGS) 프로세스로도 불리는 에피택셜 프로세스는 원하는 두께의 에피택셜층이 성장될 때까지 증착 프로세스 및 에칭 프로세스 주기를 반복하는 단계를 포함한다.
증착 프로세스는 기판 표면을 적어도 실리콘 소스 및 캐리어 가스를 함유하는 증착 가스에 노출시키는 단계를 포함한다. 증착 가스는 또한 게르마늄 소스 또는 탄소 소스 및 도펀트 소스를 포함할 수 있다. 증착 프로세스 동안, 기판의 단결정성 표면상에 에피택셜층이 형성되며 다결정성층은 비정질 및/또는 다결정성 표면과 같은 제 2차 표면에 형성된다. 순차적으로, 기판은 에칭 가스에 노출된다. 에칭 가스는 염소 가스 또는 염화 수소와 같은 에천트 및 캐리어 가스를 포함한다. 에칭 가스는 증착 프로세스 동안 증착된 실리콘-함유 물질을 제거한다. 에칭 프로세스 동안, 다결정성층은 에피택셜층 보다 빠른 속도로 제거된다. 따라서, 증착 및 에칭 프로세스의 최종 결과는 제 2차 표면상에서의 다결정성 실리콘-함유 물질의 성장을 최소화시키면서 단결정성 표면상에 에피택셜 성장된 실리콘-함유 물질을 형성한다. 증착 및 에칭 프로세스의 주기는 원하는 두께의 실리콘-함유 물질을 얻는 것이 요구됨에 따라 반복될 수 있다. 본 발명의 실시예에 따라 증착될 수 있는 실리콘-함유 물질은 실리콘, 실리콘 게르마늄, 실리콘 탄소, 실리콘 게르마늄 탄소, 및 이들의 도펀트 변형물을 포함한다.
AGS 프로세의 일례에서, 에천트로서 염소 가스의 사용으로 약 800℃ 보다 낮게 전체 프로세스 온도가 낮아진다. 일반적으로, 증착 프로세스는 에칭 반응 보다 낮은 온도에서 수행될 수 있으며, 이는 에천트가 활성화되기 위해서는 높은 온도를 요구하기 때문이다. 예를 들어, 실란은 약 500℃ 이하에서 실리콘을 증착하기 위해 열적으로 분해될 수 있으며, 염화 수소는 효과적인 에천트로서 작용하기 위해 약 700℃ 이상의 활성 온도를 요구한다. 따라서, 염화 수소가 AGS 프로세스 동안 사용될 경우, 전체 프로세스 온도는 에천트가 활성화되는데 필요한 보다 높은 온도에 따라 설정된다. 염소는 요구되는 전체 프로세스 온도를 감소시킴으로써 전체 AGS 프로세스에 기여한다. 염소는 약 500℃의 낮은 온도에서 활성화될 수 있다. 따라서 에천트로서 염소를 AGS 프로세스에 통합시킴으로써, 전체 AGS 프로세스 온도는 에천트로서 염화 수소를 사용하는 프로세스에 비해 200℃ 내지 300℃ 정도 크게 감소될 수 있다. 또한, 염소는 염화 수소 보다 실리콘-함유 물질을 빠르게 에칭한다. 따라서, 염소 에천트는 AGS 프로세스의 전체 속도를 증가시킨다.
AGS 프로세스의 또 다른 예에서, 질소와 같은 불활성 가스가 수소와 같은 통상적인 캐리어 가스 대신 증착 및 에칭 프로세스 동안 캐리어 가스로 이용된다. 불활성 캐리어 가스의 사용은 AGS 프로세스 동안 몇 가지 특성을 갖는다. 예를 들어, 불활성 캐리어 가스는 실리콘-함유 물질의 증착 속도를 증가시킬 수 있다. 수소가 증착 프로세스 동안 캐리어 가스로 사용될 수 있지만, 수소는 수소-종결 표면을 형성하기 위해 기판에 흡수되거나 또는 기판과 반응하는 경향을 갖는다. 수소-종결 표면은 베어(bare) 실리콘 표면 보다 에피택셜 성장이 매우 느리다. 따라서, 불활성 캐리어 가스의 사용은 증착 반응에 악영향을 미치지 않아 증착 속도를 증가시킨다.
아르곤 또는 헬륨과 같은 희가스가 불활성 캐리어 가스로서 사용될 수 있지만, 질소는 경제적으로 선호되는 불활성 캐리어 가스이다. 일반적으로 질소는 수소, 아르곤 또는 헬륨 보다 훨씬 싸다. 캐리어 가스로서 질소를 사용함으로써 야기될 수 있는 문제점 중 하나는 증착 프로세스 동안 기판상에서 물질의 질화에 있다. 그러나 이러한 방식에서 질소를 활성화시키기 위해서는 800℃ 이상의 높은 온도가 요구된다. 따라서, 질소는 질소 활성화 한계치 이하의 온도에서 수행되는 AGS 프로세스에서 불활성 캐리어 가스로서 바람직하게 사용된다. 에천트로서 염소 그리고 캐리어 가스로서 질소를 사용하는 조합된 효과는 전체 AGS 프로세스의 속도를 상당히 증가시킨다.
본 명세서 전반에서, '실리콘-함유' 물질, 화합물(compound), 막 또는 층이란 용어들은 적어도 실리콘을 함유하는 조성물을 포함하도록 구성되어야 하며 게르마늄, 탄소, 붕소, 비소, 포스포러스 갈륨 및/또는 알루미늄을 포함할 수 있다. 금속, 할로겐 또는 수소와 같은 다른 엘리먼트가 실리콘-함유 물질, 화합물, 막 또는 층에 통상적으로 ppm(part per million) 농도로 통합될 수 있다. 실리콘-함유 물질의 화합물 또는 합금은 실리콘에 대해 Si, 실리콘 게르마늄에 대해 SiGe, 실리콘 탄소에 대해 SiC, 그리고 실리콘 게르마늄 탄소에 대해 SiGeC와 같은 약어로 표현될 수 있다. 이러한 약어는 화학량론적인 관계를 갖는 화학 방정식 또는 실리콘-함유 물질의 임의의 특정한 환원/산화 상태를 나타내는 것은 아니다.
도 1은 실리콘-함유층을 증착하는데 이용되는 에피택셜 프로세스(100)의 예를 나타낸다. 프로세스(100)는 프로세스 챔버 속으로 패터닝된 기판을 장착하고 원하는 온도 및 압력으로 프로세스 챔버의 내부 조건을 조절하는 단계(110)를 포함한다. 단계(120)는 기판의 비정질 및/또는 다결정성 표면 상에 다결정성층을 형성하면서 기판의 단결정성 표면상에 에피택셜층을 형성하는 증착 프로세스를 제공한다. 단계(130) 동안, 증착 프로세스는 종결된다. 단계(140)는 기판 표면을 에칭하기 위한 에칭 프로세스를 제공한다. 바람직하게, 다결정성층은 에피택셜층보다 빠른 속도도 에칭된다. 에칭 단계는 에피택셜층의 가장자리 부분만을 제거하면서 다결정성층을 최소화시키거나 또는 완전히 제거한다. 단계(150) 동안, 에칭 프로세스가 종결된다. 에피택셜층 및 다결정성층의 두께는, 만약 있다면, 단계(160) 동안 결정된다. 에피택셜층 또는 다결정성층의 예정된 두께가 달성되면, 에피택셜 프로세스(100)는 단계(170)에서 종결된다. 그러나 예정된 두께에 도달되지 않았다면, 단계(120-160)는 예정된 두께가 달성될 때까지 주기에 따라 반복된다.
패터닝된 기판이 단계(110) 동안 프로세스 챔버에 장착된다. 패터닝된 기판은 기판 표면 속에 또는 기판 표면상에 형성된 전기적 피쳐들을 포함하는 기판이다. 패터닝된 기판은 통상적으로 단결정성 표면 및 다결정성 또는 비정질 표면과 같이 비-단결정성인 적어도 하나의 제 2 표면을 포함한다. 단결정성 표면은 베어 결정성 기판 또는 통상적으로 실리콘, 실리콘 게르마늄 또는 실리콘 탄소와 같은 물질로 이루어진 증착된 단일 결정층을 포함한다. 다결정성 또는 비정질 표면은 비정질 실리콘 표면과 마찬가지로 산화물 또는 질화물, 특히 실리콘 산화물 또는 실리콘 질화물과 같은 유전체 물질을 포함할 수 있다.
에피택셜 프로세스(100)는 단계(110) 동안 패터닝된 기판을 포함하는 프로세스 챔버를 예정된 온도 및 압력으로 조절함으로써 시작된다. 온도는 특정하게 수행되는 프로세스에 따라 조절된다. 일반적으로 프로세스 챔버는 에피택셜 프로세스(100) 동안 일정한 온도로 유지된다. 그러나 일부 단계들은 가변 온도에서 수행될 수 있다. 프로세스 챔버는 약 250℃ 내지 약 1000℃, 바람직하게는 약 500℃ 내지 약 800℃, 보다 더 바람직하게는 약 550℃ 내지 약 750℃ 범위의 온도에서 유지된다. 에피택셜 프로세스(100)를 수행하기에 적합한 온도는 단계(120-140) 동안 실리콘-함유 물질을 증착 및/또는 에칭하기 위해 사용되는 특정 전구체에 따라 좌우될 수 있다. 일 실시예에서, 염소(Cl2) 가스는 보다 보편적인 에천트를 사용하는 프로세스보다 낮은 온도에서 실리콘-함유 물질에 대한 에천트로서 특별히 양호하게 작용한다는 것이 밝혀졌다. 따라서, 일 실시예에서, 프로세스 챔버를 예비가열하는데 적합한 온도는 약 750℃ 이하, 바람직하게는 약 650℃ 이하, 보다 더 바람직하게는 약 550℃ 이하이다. 프로세스 챔버는 통상적으로 약 0.1 torr 내지 약 200 torr, 바람직하게는 약 1 torr 내지 약 50 torr의 압력으로 유지된다. 압력은 프로세스 단계(110-160) 동안 및 사이에서 변동될 수 있으나, 일반적으로는 일정하게 유지된다.
증착 프로세스는 단계(120) 동안 수행된다. 패터닝된 기판은 제 2차 표면상에는 다결절성층을 형성하면서 단결정성 표면상에는 에피택셜층을 형성하기 위해 증착 가스에 노출된다. 기판은 약 0.5초 내지 약 30초, 바람직하게는 약 1초 내지 약 20초, 보다 더 바람직하게는 약 5초 내지 약 10초의 시간 주기 동안 증착 가스에 노출된다. 증착 프로세스의 특정 노출 시간은 단계(140)에서의 에칭 프로세스 동안 노출 시간, 및 프로세스에 이용되는 특정한 전구체 및 온도와의 관계에서 결 정된다. 일반적으로, 기판은 순차적 단계(140) 동안 쉽게 에칭될 수 있는 최소 두께의 다결정성층을 형성하면서 최대 두께의 에피택셜층을 형성하도록 충분히 오랫동안 증착 가스에 노출된다.
증착 가스는 적어도 실리콘 소스 및 캐리어 가스를 포함하며, 갈륨 소스 및/또는 탄소 소스와 같은 적어도 하나의 제 2 엘리먼트 소스를 포함할 수 있다. 또한, 증착 가스는 붕소, 비소, 인, 갈륨 및/또는 알루미늄과 같이 도펀트의 소스를 제공하기 위한 도펀트 화합물을 더 포함할 수 있다. 선택적 실시예에서, 증착 가스는 염화 수소 또는 염소와 같은, 적어도 하나의 에천트를 포함할 수 있다.
실리콘 소스는 통상적으로 약 5sccm 내지 약 500sccm, 바람직하게는 약 10sccm 내지 약 300sccm, 보다 더 바람직하게는 약 50sccm 내지 약 200sccm, 예를 들어 약 100sccm 범위의 유량으로 프로세스 챔버에 제공된다. 실리콘-함유 화합물을 증착하기 위한 증착 가스에 유용한 실리콘 소스는 실란, 할로겐화 실란 및 유기실란을 포함한다. 실란은 실란(SiH4) 및 디실란(Si2H6), 트리실란(Si3H8) 및 테트라실란(Si4H10) 등과 같이, 실험식 SixH(2x+2)을 갖는 고급(higher) 실란 등을 포함한다. 할로겐화 실란은 헥사클로로디실란(Si2Cl6), 테트라클로로실란(SiCl4), 디클로로실란(Cl2SiH2) 및 트리클로로실란(Cl3SiH)과 같이, 실험식 X'ySixH(2x+2-y)를 가지는 화합물을 포함하며, 여기서 X'=F, Cl, Br 또는 I이다. 유기실란은 메틸실란((CH3)SiH3), 디메틸실란((CH3)2SiH2), 에틸실란((CH3CH2)SiH3), 메틸디실란((CH3)Si2H5), 디메틸디실란(CH3)2Si2H4) 및 헥사메틸디실란((CH3)6Si2)와 같이, 실험식 RySixH(2x+2-y)를 가지는 화합물을 포함하며, 여기서 R=메틸, 에틸, 프로필 또는 부틸이다. 유기실란 화합물은 증착된 실리콘-함유 화합물에 탄소가 통합되는 실시예에서 바람직한 실리콘 소스 및 탄소 소스인 것으로 밝혀졌다. 바람직한 실리콘 소스는 실란, 디클로로실란 및 디실란을 포함한다.
통상적으로 캐리어 가스와 함께 실리콘 소스가 프로세스 챔버에 제공된다. 캐리어 가스는 약 1 slm(standard liters per minute) 내지 약 100 slm, 바람직하게는 약 5slm 내지 약 75slm, 보다 더 바람직하게는 약 10slm 내지 약 50slm, 예를 들어 약 25slm의 유량을 갖는다. 캐리어 가스는 질소(N2), 수소(H2), 아르곤, 헬륨 및 이들의 조합을 포함할 수 있다. 불활성 캐리어 가스가 바람직하며 질소, 아르곤, 헬륨 및 이들의 조합이 포함된다. 캐리어 가스는 사용되는 전구체(들) 및/또는 에피택셜 프로세스(100) 동안 프로세스 온도에 기초하여 선택될 수 있다. 통상적으로 캐리어 가스는 각각의 단계(110-150)에 대해 동일하다. 그러나 일부 실시예는 특정 단계에서 상이한 캐리어 가스를 사용할 수 있다. 예를 들어, 질소는 단계(120)에서 실리콘 소스와 함께 그리고 단계(140)에서는 에천트와 함께 캐리어 가스로 이용될 수 있다.
바람직하게, 질소는 저온(예를 들어, < 800℃) 프로세스를 특징으로 하는 실시예에서 캐리어 가스로서 이용된다. 저온 프로세스는 단계(140)에서 추가로 개시된 에칭 프로세스에서 부분적으로 염소 가스를 사용함으로써 달성될 수 있다. 질소는 저온 증착 프로세스 동안 불활성으로 유지된다. 따라서 질소는 저온 프로세스 동안 증착된 실리콘-함유 물질에 통합되지 않는다. 또한, 질소 캐리어 가스는 수소 캐리어 가스처럼 수소-종결 표면을 형성하지 않는다. 기판 표면 상에서 수소 캐리어 가스의 흡수에 의해 형성된 수소-종결 표면은 실리콘-함유층의 성장 속도를 방해한다. 마지막으로, 저온 프로세스는 캐리어 가스로서 질소의 경제적인 장점을 취할 수 있고, 이는 질소가 수소, 아르곤 또는 헬륨보다 상당히 저렴하기 때문이다.
단계(120) 동안 사용되는 증착 가스는 게르마늄 소스 및/또는 탄소 소스와 같은, 적어도 하나의 제 2 엘리먼트 소스를 포함할 수도 있다. 실리콘 게르마늄 물질과 같은 실리콘-함유 화합물을 형성하기 위해, 실리콘 소스 및 캐리어 가스와 함께 게르마늄 소스가 프로세스 챔버에 부가될 수 있다. 통상적으로 게르마늄 소스는 약 0.1sccm 내지 약 20sccm, 바람직하게 약 0.5sccm 내지 약 10sccm, 보다 더 바람직하게는 약 1sccm 내지 약 5sccm, 예를 들어 약 2sccm 범위의 유량으로 프로세스 챔버에 제공된다. 실리콘-함유 화합물을 증착하는데 유용한 게르마늄 소스는 게르만(GeH4), 고급 게르만(higher germanes) 및 유기게르만을 포함한다. 고급 게르만은 디게르만(Ge2H6), 트리게르만(Ge3H8) 및 테트라게르만(Ge4H10) 등과 같이, 실험식 GexH(2x+2)을 가지는 화합물을 포함한다. 유기게르만은 메틸게르만((CH3)GeH3), 디메틸게르만((CH3)2GeH2), 에틸게르만((CH3CH2)GeH3), 메틸디게르만((CH3)Ge2H5), 디메틸디게르만((CH3)2Ge2H4) 및 헥사메틸디게르만((CH3)6Ge2)과 같은 화합물을 포함한다. 게르만 및 유기게르만 화합물은 증착된 실리콘-함유 화합물, 즉 SiGe 및 SiGeC 화합물 속에 게르마늄 및 탄소가 통합되는 실시예에서 바람직한 게르마늄 소스 및 탄소 소스라는 것이 밝혀졌다. 에피택셜층에서 게르마늄 농도는 약 1at% 내지 약 30 at% 범위, 예를 들어 약 20at%이다. 게르마늄 농도는 에피택셜층 내에서 차등화될 수 있으며, 바람직하게는 에피택셜층의 상부 부분 보다는 에피택셜층의 하부 부분에서 게르마늄 농도가 더 높도록 차등화된다.
대안적으로, 실리콘 탄소 물질과 같은 실리콘-함유 화합물을 형성하기 위해 단계(120) 동안 실리콘 소스 및 캐리어 가스와 함께 탄소 소스가 프로세스 챔버에 부가될 수 있다. 통상적으로 탄소 소스는 약 0.1sccm 내지 약 20sccm, 바람직하게 약 0.5sccm 내지 약 10sccm, 보다 더 바람직하게는 약 1sccm 내지 약 5sccm, 예를 들어 약 2sccm 범위의 유량으로 프로세스 챔버에 제공된다. 실리콘-함유 화합물을 증착하는데 유용한 탄소 소스는 유기실란, 알킬, 알켄 및 에틸, 프로필 및 부틸의 알킨을 포함한다. 이러한 탄소 소스는 메틸실란(CH3SiH3), 디메틸실란((CH3)2SiH2), 에틸실란(CH3CH2SiH3), 메탄(CH4), 에틸렌(C2H4), 에틴(C2H2), 프로판(C3H8), 프로펜(C3H6), 부틴(C4H6) 등을 포함한다. 에피택셜층의 탄소 농도는 약 200ppm 내지 약 5at%, 바람직하게는 약 1at% 내지 약 3at%, 예를 들어 약 1.5at% 범위이다. 일 실시예에서, 탄소 농도는 에피택셜층 내에서 차등화될 수 있으며, 바람직하게는 에피택셜층의 최종 부분에서 보다는 에피택셜층의 초기 부분에서 더 낮은 탄소 농도를 갖도록 차등화된다. 대안적으로, 실리콘 게르마늄 탄소 물질과 같은 실리콘-함유 화합물을 형성하기 위해 단계(120) 동안 실리콘 소스 및 캐리어 가스와 함께 게르마늄 소스 및 탄소 소스가 모두 부가될 수 있다.
단계(120) 동안 사용되는 증착 가스는 붕소, 비소, 인, 갈륨 또는 알루미늄과 같은, 엘리먼트 도펀트의 소스를 제공하기 위해 적어도 하나의 도펀트 화합물을 더 포함할 수 있다. 도펀트는 전자 장치에 의해 요구되는 제어 및 요구된 경로에서의 방향성 전자 흐름과 같이, 다양한 도전 특성을 가지게 증착된 실리콘-함유 화합물을 제공한다. 실리콘-함유 화합물의 막들은 원하는 도전 특성을 달성하기 위해 특정 도펀트로 도핑된다. 일 실시예에서, 실리콘-함유 화합물은 약 1015atoms/cm3 내지 약 1021atoms/cm3 범위의 농도로 붕소가 첨가되도록 디보란을 사용함으로써, p-형으로 도핑된다. 일 실시예에서, p-형 도펀트는 적어도 5×1019 atoms/cm3의 농도를 갖는다. 또 다른 예에서, p-형 도펀트는 약 1×1020 atoms/cm3 내지 약 2.5×1021 atoms/cm3 범위이다. 또 다른 예에서, 실리콘-함유 화합물은 약 1015 atoms/cm3 내지 1021 atoms/cm3 범위의 농도의 인 및/또는 비소와 같은 것으로 n-형 도핑된다.
통상적으로 도펀트 소스는 약 0.1sccm 내지 약 20sccm, 바람직하게는 약 0.5sccm 내지 약 10sccm, 보다 더 바람직하게는 약 1sccm 내지 약 5sccm, 예를 들어 약 2sccm의 범위의 유량으로 단계(120) 동안 프로세스 챔버에 제공된다. 도펀트 소스로서 유용한 붕소-함유 도펀트는 보란들 및 유기보란(organoboranes)을 포함한다. 보란들은 보란, 디보란(B2H6), 트리보란, 테트라보란 및 펜타보란을 포함하며, 알킬보란은 실험식 RxBH(3-x)를 갖는 화합물을 포함하며, 여기서 R=메틸, 에틸, 프로필 또는 부틸이며 x = 1, 2 또는 3이다. 알킬보란은 트리메틸보란((CH3)3B), 디메틸보란((CH3)2BH), 트리에틸보란((CH3CH2)3B) 및 디에틸보란((CH3CH2)2BH)를 포함한다. 도펀트는 비소(AsH3), 포스핀(PH3) 및 실험식 RxPH(3-x)을 가지는 알킬포스핀을 포함하며, 여기서 R=메틸, 에틸, 프로필 또는 부틸이며 x = 1, 2 또는 3이다. 알킬포스핀은 트리메틸포스핀((CH3)3P), 디메틸포스핀((CH3)2PH), 트리에틸포스핀((CH3CH2)3P) 및 디에틸포스핀((CH3CH2)2PH)를 포함한다. 알루미늄 및 갈륨 도펀트 소스들은 실험식 RxMX(3-x)으로 개시되는 알킬화 및/또는 할로겐화 유도체들을 포함하며, 여기서 M = Al 또는 Ga이며, R = 메틸, 에틸, 프로필 또는 부틸이며, X = Cl 또는 F 이며 x = 0, 1, 2 또는 3이다. 알루미늄 및 갈륨 도펀트 소스의 예로는 트리메틸알루미늄(Me3Al), 트리에틸알루미늄(Et3Al), 디메틸알루미늄클로라이드(Me2AlCl), 알루미늄클로라이드(AlCl3), 트리메틸갈륨(Me3Ga), 트리에틸갈륨(Et3Ga), 디메틸갈륨클로라이드(Me2GaCl) 및 갈륨클로라이드(GaCl3)를 포함한다.
단계(130) 동안, 증착 프로세스는 종결된다. 일 예에서, 프로세스 챔버는 정화(purge) 가스 또는 캐리어 가스로 세정될 수 있고/세정될 수 있거나 진공 펌프로 배기될 수 있다. 정화 및/또는 배기 프로세스는 과잉 증착 가스, 반응 부산물 및 다른 오염물들을 제거한다. 또 다른 예에서, 일단 증착 프로세스가 종결되면, 프로세스 챔버의 정화 및/또는 배기 없이 단계(140)에서 즉시 에칭 프로세스가 개시된다.
단계(140)에서 에칭 프로세스는 단계(120) 동안 기판 표면으로부터 증착된 실리콘-함유 물질을 제거한다. 에칭 프로세스는 에피택셜 또는 단결정성 물질 및 비정질 또는 다결정성 물질 모두를 제거한다. 기판 표면상에 증착된 다결정성층은, 만약 있다면, 에피택셜층 보다 빠른 속도로 제거된다. 에칭 프로세스의 시간 기간은 증착 프로세스의 시간 기간과 균형을 이루어 기판의 원하는 영역 상에 선택적으로 형성된 에피택셜층의 최종(net) 증착이 야기된다. 따라서, 단계(120)에서의 증착 프로세스 및 단계(140)에서의 에칭 프로세스의 최종 결과로, 만약 있다면, 다결정성 실리콘-함유 물질의 성장을 최소화하면서 선택적으로 에피택셜 성장된 실리콘-함유 물질이 형성된다.
단계(140) 동안, 기판은 약 10초 내지 약 90초, 바람직하게는 약 20초 내지 약 60초, 보다 더 바람직하게는 약 30초 내지 약 45초 범위의 시간의 기간 동안 에칭 가스에 노출된다. 에칭 가스는 적어도 하나의 에천트 및 캐리어 가스를 포함한다. 통상적으로 에천트는 약 10sccm 내지 약 700sccm, 바람직하게는 약 50sccm 내지 약 500sccm, 보다 더 바람직하게는 약 100sccm 내지 약 400sccm, 예를 들어 약 200sccm 범위의 유량으로 프로세스 챔버에 제공된다. 에칭 가스에 사용되는 에천트는 염소(Cl2), 염화 수소(HCl), 삼염화 붕소(BCl3), 사염화 탄소(CCl4), 삼불화 염소(ClF3) 및 이들의 조합을 포함할 수 있다. 바람직하게, 염소 또는 염화 수소가 에천트로서 사용된다.
통상적으로 에천트는 캐리어 가스와 함께 프로세스 챔버에 제공된다. 캐리어 가스는 약 1slm 내지 약 100slm, 바람직하게는 약 5slm 내지 약 75slm, 보다 더 바람직하게는 약 10slm 내지 약 50slm, 예를 들어 약 25slm 범위의 유량을 갖는다. 캐리어 가스는 질소(N2), 수소(H2), 아르곤, 헬륨 및 이들의 조합을 포함한다. 일부 실시예에서는 불활성 캐리어 가스가 바람직하며 불활성 캐리어 가스는 질소, 아르곤, 헬륨 및 이들의 조합을 포함한다. 캐리어 가스는 에피택셜 프로세스(100) 동안 사용되는 특정 전구체(들) 및/또는 온도에 기초하여 선택될 수 있다. 통상적으로는 각각의 단계(110-150)에 걸쳐 동일한 캐리어 가스가 사용된다. 그러나, 일부 실시예들은 에칭 프로세스 동안 증착 프로세스에서 사용되는 것과 상이한 캐리어 가스를 이용할 수 있다. 일 실시예에서, 특히 AGS 프로세스가 낮은 온도(예를 들어, < 800℃)에서 수행될 때, 바람직한 에천트는 염소 가스이다. 예를 들어, 에칭 가스는 에천트로서 염소를 포함하며 캐리어 가스로서 질소를 포함하며 약 500℃ 내지 약 750℃ 범위의 온도에서 기판 표면에 노출된다. 또 다른 예에서, 염소 및 질소를 함유하는 에칭 가스는 약 250℃ 내지 약 500℃ 범위의 온도에서 기판 표면에 노출된다.
에칭 프로세스는 단계(150) 동안 종결된다. 일 실시예에서, 프로세스 챔버는 정화 가스 또는 캐리어 가스로 세정 및/또는 진공 펌프로 배기될 수 있다. 정화 및/또는 배기 프로세스는 과잉 에칭 가스, 반응 부산물 및 다른 오염물을 제거 한다. 또 다른 예에서, 일단 에칭 프로세스가 종결되면, 프로세스 챔버의 정화 및/또는 배기없이 즉시 단계(160)가 시작된다.
에피택셜층 및 다결정성층의 두께는 단계(160) 동안 결정될 수 있다. 예정된 두께가 달성되면, 에피택셜 프로세스(100)가 단계(170)에서 종결된다. 그러나 예정된 두께가 달성되지 않았다면, 원하는 두께가 달성될 때까지 주기에 따라 단계(120-160)가 반복된다. 통상적으로 에피택셜층은 약 10Å 내지 약 2,000Å, 바람직하게는 약 100Å 내지 약 1,500Å, 보다 더 바람직하게는 약 400Å 내지 약 1,200Å, 예를 들어 800Å 범위의 두께를 갖도록 성장된다. 통상적으로 다결정성층은, 만약 있다면, 원자층 내지 약 500Å 범위의 두께로 증착된다. 에피택셜 실리콘-함유층 또는 다결정성 실리콘-함유층의 원하는 또는 예정된 두께는 특정 제조 프로세스에 따라 정해진다. 일 예에서, 에피택셜층은 예정된 두께에 도달할 수 있지만 다결정성층은 너무 두껍다. 단계(120, 130)를 건너뛰면서 단계(140-160)를 반복함으로써 과잉의 다결정성층이 추가로 에칭될 수 있다.
도 2A-2E에 도시된 것처럼, 일 실시예에서, 소스/드레인 연장부가 MOSFET 장치 내에 형성되며, 실리콘 함유층들은 기판 표면 상에 에피택셜방식으로 선택적으로 증착된다. 도 2A는 기판(230)의 표면 속에 이온들을 주입함으로써 형성된 소스/드레인 영역(232)을 나타낸다. 소스/드레인 영역(232)의 세그먼트들은 게이트 산화물층(235) 및 스페이서(234) 상에 형성된 게이트(236)에 의해 교락된다(bridged). 소스/드레인 연장부를 형성하기 위해, 소스/드레인 영역(232)의 부분이 에칭되고 도 2B에 도시된 것처럼 리세스(238)를 형성하도록 습식-세정된다. 게이트(236)의 에칭은 소스/드레인 영역(232)의 부분을 에칭하기 이전에 하드마스크를 증착함으로써 방지될 수 있다.
도 2C는 본 명세서에서 개시되는 에피택셜 프로세스의 일 실시예를 나타내며, 실리콘-함유 에피택셜층(240) 및 선택적 다결정성층(242)은 스페이서(234) 상에 증착되지 않고 동시적으로 선택적으로 증착된다. 다결정성층(242)은 에피택셜 프로세스(100)의 단계들(120, 140)에서 증착 및 에칭 프로세스를 조절함으로써 게이트(236) 상에 선택적으로 형성된다. 대안적으로, 다결정성층(242)은 에피택셜층(240)이 소스/드레인 영역(232) 상에 증착됨에 따라 게이트(236)로부터 연속적으로 에칭된다.
또 다른 예에서, 실리콘-함유 에피택셜층(240) 및 다결정성층(242)은 약 1at% 내지 약 50at%, 바람직하게는 약 24at% 이하 범위의 게르마늄 농도를 갖는 SiGe-함유층이다. 다양한 양의 실리콘 및 게르마늄을 포함하는 다수의 SiGe-함유층이 적층되어 차등화된 엘리먼트 농도를 가지는 실리콘-함유 에피택셜층(240)이 형성된다. 예를 들어, 제 1 SiGe-층은 약 15at% 내지 약 25at% 범위의 게르마늄 농도로 증착될 수 있으며 제 2 SiGe-층은 약 25at% 내지 약 35at% 범위의 게르마늄 농도로 증착될 수 있다.
또 다른 예에서, 실리콘-함유 에피택셜층(240) 및 다결정성층(242)은 약 200ppm 내지 약 5at%, 바람직하게는 약 3at% 이하, 보다 더 바람직하게는 약 1at% 내지 약 2at%, 예를 들어 약 1.5at% 범위의 탄소 농도를 갖는 SiC-함유층이다. 또 다른 실시예에서, 실리콘-함유 에피택셜층(240) 및 다결정성층(242)은 약 1at% 내지 약 50at%, 바람직하게는 약 24at% 이하 범위의 게르마늄 농도 및 약 200ppm 내지 약 5at%, 바람직하게는 약 3at% 이하, 보다 바람직하게는 약 1at% 내지 약 2at%, 예를 들어 약 1.5at% 범위의 탄소 농도를 가지는 SiGeC-함유층이다.
Si, SiGe, SiC 또는 SiGeC를 포함하는 다수의 층들은 실리콘-함유 에피택셜층(240)내에서 차등화된 엘리먼트 농도가 형성되도록 순서가 변하게 증착될 수 있다. 일반적으로 실리콘-함유층들은 약 1×1019atoms/㎤ 내지 약 2.5×1021atoms/㎤, 바람직하게는 약 5×1019atoms/㎤ 내지 약 2×1020atoms/㎤ 범위의 농도를 가지는 도펀트(예를 들어, 붕소, 비소, 인, 갈륨 또는 알루미늄)로 도핑된다. 실리콘-함유 물질의 개별 층들에 첨가되는 도펀트들은 차등화된 도펀트들이다. 예를 들어, 실리콘-함유 에피택셜층(240)은 약 5×1019atoms/㎤ 내지 약 1×1020atoms/㎤ 범위의 도펀트 농도(예를 들어 붕소)를 갖는 제 1 SiGe-함유층 및 약 1×1020atoms/㎤ 내지 약 2×1020atoms/㎤ 범위의 도펀트 농도(예를 들어, 붕소)를 갖는 제 2 SiGe-함유층을 증착함으로써 형성된다.
다음 단계 동안, 도 2D는 스페이서(244), 일반적으로는 스페이서(234) 상에 증착된 질화물 스페이서(예를 들어, Si3N4)를 나타낸다. 통상적으로 스페이서(244)는 CVD 또는 ALD 기술에 의해 상이한 챔버내에 증착된다. 따라서, 기판은 실리콘-함유 에피택셜층(240)을 증착하기 위해 이용되는 프로세스 챔버로부터 제거된다. 2개 챔버들 사이에서의 이송 동안, 기판은 온도, 압력 또는 물 및 산소를 함유하는 공기(atmospheric air)와 같은, 대기 조건에 노출될 수 있다. 스페이서(244)가 증착됨에 따라, 또는 다른 반도체 프로세스(예를 들어, 어닐링, 증착 또는 이온 주입)가 수행됨에 따라, 기판은 융기층(elevated layer)(248)을 증착하기 이전의 제 2 시간 동안 대기 조건에 노출될 수 있다. 일 실시예에서, 게르마늄을 갖지 않거나 또는 최소 게르마늄(예를 들어, 약 5at% 미만)을 가지는 에피택셜층(비도시)은 대기 조건에 기판이 노출되기 이전에 에피택셜층(240) 상부에 증착되며, 이는 자연 산화물이 약 5at% 보다 큰 게르마늄 농도로 형성된 에피택셜층으로부터 보다는 최소 게르마늄 농도를 함유한 에피택셜층으로부터 더 쉽게 제거되기 때문이다.
도 2E는 실리콘-함유 물질이 포함된 융기층(248)이 선택적으로 에피텍셜하게 증착된 에피택셜층(240)(예를 들어, 도핑된 SiGe)인 또 다른 예를 나타낸다. 증착 프로세스 동안, 다결정성층(242)은 게이트(236)상에 추가 성장되거나, 증착되거나 또는 에칭된다.
바람직한 실시예에서, 융기층(248)은 게르마늄 또는 탄소를 극소량으로 포함하거나 또는 포함하지 않게 에피택셜 증착된 실리콘이다. 그러나 대안적 실시예에서, 융기층(248)은 게르마늄 및/또는 탄소를 함유한다. 예를 들어, 융기층(248)은 약 5at% 이하의 게르마늄을 가질 수 있다. 또 다른 예에서, 융기층(248)은 약 2at% 이하의 탄소를 가질 수 있다. 융기층(248)에는 또한 붕소, 비소, 인, 알루미늄 또는 갈륨과 같은 도펀트가 도핑될 수 있다.
실리콘-함유 화합물은 바이폴라 장치 제조(예를 들어, 베이스, 이미터, 콜렉터, 이미터 콘택), BiCMOS 장치 제조(예를 들어, 베이스, 이미터, 콜렉터, 이미터 콘택) 및 CMOS 장치 제조(예를 들어, 채널, 소스/드레인, 소스/드레인 연장부, 융기된 소스/드레인, 기판, 변형된 실리콘, 실리콘 온 인슐레이터(silicon on insulator) 및 콘택 플러그)를 위해 사용되는 실리콘-함유층을 증착하기 위해 프로세스의 실시예들에서 이용된다. 프로세의 또 다른 실시예들은 게이트, 베이스 콘택, 콜렉터 콘택, 이미터 콘택, 융기된 소스/드레인 및 다른 용도로 사용될 수 있는 실리콘-함유층들의 성장을 나타낸다.
프로세스들은 도 3A-3C에 도시된 것처럼 MOSFET 및 바이폴라 트랜지스터에 선택적, 에피택셜 실리콘-함유층들을 증착하는데 있어 매우 유용하다. 도 3A-3B는 MOSFET 장치상에서의 에피택셜 성장된 실리콘-함유 화합물을 나타낸다. 실리콘-함유 화합물은 장치의 소스/드레인 피쳐 상에 증착된다. 실리콘-함유 화합물은 하부층의 결정 격자들과 부착되어 성장되며 실리콘-함유 화합물이 원하는 두께로 성장될 때까지 이러한 배열을 유지한다. 도 3A는 리세스형 소스/드레인 층으로 증착된 실리콘-함유 화합물을 나타내며, 도 3B는 리세스형 소스/드레인 층 및 융기된 소스/드레인 층으로 증착된 실리콘-함유 화합물을 나타낸다.
소스/드레인 영역(312)은 이온 주입에 의해 형성된다. 일반적으로, 기판(310)은 n-형으로 도핑되는 반면, 소스/드레인 영역(312)은 p-형으로 도핑된다. 실리콘-함유 에피택셜층(313)은 소스/드레인 영역(312) 상에 선택적으로 및/또는 기판(310) 상에 직접 성장된다. 실리콘-함유 에피택셜층(314)은 명세서의 양상들에 따라 실리콘-함유층(313) 상에 선택적으로 성장된다. 게이트 산화물층(318)은 세그먼트 실리콘-함유층(313)을 교락시킨다. 일반적으로, 게이트 산화물층(318)은 실리콘 이산화물, 실리콘 산질화물 또는 하프늄 산화물로 구성된다. 스페이서(316)는 게이트 산화물층(318)를 부분적으로 둘러싸며, 스페이서(316)는 통상적으로 질화물/산화물 스택(예를 들어, Si3N4/SiO2/Si3N4)과 같은 분리 물질이다. 게이트층(322)(예를 들어, 폴리실리콘)은 도 3A에 도시된 것처럼, 수직 측면을 따르는, 실리콘 이산화물과 같은 보호층(319)을 포함할 수 있다. 대안적으로, 게이트층(322)은 한쪽 측면 상에 증착되는 오프-셋층(320)(예를 들어, Si3N4) 및 스페이서(316)를 포함할 수 있다.
또 다른 실시예에서, 도 3C는 바이폴라 트랜지스터의 베이스층으로 증착된 실리콘-함유 에피택셜층(334)을 나타낸다. 실리콘-함유 에피택셜층(334)은 본 발명의 다양한 실시예에 따라 선택적으로 성장된다. 실리콘-함유 에피택셜층(334)은 기판(330) 상에 미리 증착된 n-형 콜렉터층(332) 상에 증착된다. 또한 트랜지스터는 분리층(333)(예를 들어, SiO2 또는 Si3N4), 콘택층(336)(예를 들어, 고농도로 도핑된 폴리-Si), 오프-셋층(338)(예를 들어, Si3N4), 및 제 2 분리층(340)(예를 들어, SiO2 또는 Si3N4)을 더 포함한다.
대안적 실시예에서, 도 4는 실리콘-함유 물질/층을 선택적으로 증착하는데 이용될 수 있는 에피택셜 프로세스(400)를 나타낸다. 에피택셜 프로세스(400)는 에칭 프로세스가 이어지는 적어도 2개의 증착 프로세스를 포함한다. 제 1 증착 프로세스는 실리콘 소스를 함유하는 증착 가스를 포함하는 반면 제 2 증착 프로세스는 게르마늄, 탄소 또는 도펀트(예를 들어, 붕소, 비소, 인, 갈륨 또는 알루미늄)와 같은, 제 2 엘리먼트 소스를 함유하는 증착 가스를 포함한다. 온도, 압력, 유량, 캐리어 가스 및 전구체와 같이, 에피택셜 프로세스(100)에 사용되는 것과 유사한 프로세스 파라미터들이 에피택셜 프로세스(400)에 사용된다.
에피택셜 프로세스(400)는 프로세스 챔버에 패터닝된 기판을 장착하고 예정된 온도로 프로세스 챔버를 조절하는 단계(410)를 포함한다. 단계(420)는 비정질 및/또는 다결정성 표면과 같은 제 2 차 표면 상에 다결정성 층을 형성하면서 단결정성 표면 상에 에피택셜층을 형성하기 위한 제 1 증착 프로세스를 제공한다. 에피택셜층 및 단결정성층은 실리콘 소스를 함유하는 증착 가스로부터 형성된다. 단계(430) 동안, 제 1 증착 프로세스가 종결된다. 단계(440)는 단결정성 표면 상에 에피택셜층 성장을 지속하고 제 2 표면 상에 다결정성층 형성을 지속하기 위한 제 2 증착 프로세스를 제공한다. 에피택셜층 및 다결정성층은 제 2 엘리먼트 소스를 포함하는 증착 가스에 기판 표면을 노출시킴으로써 추가로 성장된다. 단계(450)에서, 제 2 증착 프로세스가 종결된다. 단계(460)는 노출된 실리콘-함유층들을 에칭하기 위한 에칭 프로세스를 제공한다. 에칭 프로세스는 각각의 물질이 제거되는 속도에 따라 에피택셜층의 가장자리 부분만을 제거하면서 다결정성층을 완전히 제거하거나 최소화시킨다. 단계(470) 동안, 에칭 프로세스가 종결된다. 에피택셜층과 다결정성층의 두께는, 만약 있다면, 단계(480) 동안 결정된다. 예정된 두께가 달성될 경우, 에피택셜 프로세스(400)는 단계(490)에서 종결된다. 그러나 어느 하나의 층이 예정된 두께에 도달하지 못했다면, 예정된 두께가 달성될 때까지 주기에 따라 단계(420-480)가 반복된다.
에피택셜 프로세스(400)는 패터닝된 기판을 포함하는 프로세스 챔버를 예정된 온도로 조절함으로써 단계(410)가 시작된다. 온도 및 압력은 수행되는 특정 프로세스에 따라 조절된다. 일반적으로, 프로세스 챔버는 에피택셜 프로세스(400) 동안 일정한 온도로 유지된다. 그러나 일부 단계들은 온도가 변하면서 수행될 수 있다. 프로세스 챔버는 약 250℃ 내지 약 1000℃, 바람직하게는 약 500℃ 내지 약 800℃, 보다 더 바람직하게는 약 550℃ 내지 약 750℃ 범위의 온도로 유지된다. 에피택셜 프로세스(400)를 수행하는데 적합한 온도는 단계(420-480) 동안 실리콘-함유 물질을 증착 및/또는 에칭하는데 이용되는 특정 선구체에 따를 수 있다. 일 실시예에서, 염소(Cl2) 가스는 다른 보다 일반적인 에천트를 사용하는 프로세스에서 보다 낮은 온도에서 실리콘-함유 물질에 대해 특별히 양호하게 작용한다는 것이 밝혀졌다. 따라서, 일 실시예에서, 프로세스 챔버를 예비가열하는데 적합한 온도는 약 750℃ 이하, 바람직하게는 약 650℃ 이하, 보다 더 바람직하게는 약 550℃ 이하이다. 통상적으로 프로세스 챔버는 약 0.1 Torr 내지 약 200 Torr 사이, 바람직하게는 약 1 Torr 내지 약 50 Torr 사이의 압력으로 유지된다. 압력은 프로세스 단계(410-480) 동안 및 그 사이에서 변동될 수 있으나, 일반적으로는 일정하게 유지된다.
제 1 증착 프로세스는 단계(420) 동안 수행된다. 패터닝된 기판은 제 2차 표면 상에 다결정성층을 형성하는 동안 단결정성 표면 상에 에피택셜층을 형성하기 위해 제 1 증착 가스에 노출된다. 기판은 약 0.5초 내지 약 30초, 바람직하게는 약 1 초 내지 약 20초, 보다 더 바람직하게는 약 5초 내지 약 10초의 시간 기간 동안 제 1 증착 가스에 노출된다. 증착 프로세스의 특정한 노출 시간은 단계(460)에서의 에칭 프로세스 동안의 노출 시간, 및 프로세스에 이용되는 특정 전구체 및 온도와 관련하여 결정된다. 일반적으로, 기판은 순차적인 단계(460) 동안 쉽게 에칭될 수 있는 다결정성층의 최소화된 두께를 형성하면서 에피택셜층의 최소화된 두께를 형성하도록 충분히 오랫동안 제 1 증착 가스에 노출된다.
제 1 증착 가스는 적어도 실리콘 소스 및 캐리어 가스를 포함한다. 제 1 증착 가스는 또한 제 2 엘리먼트 소스 및/또는 도펀트 화합물을 포함할 수도 있으나, 바람직하게 제 2 엘리먼트 소스 및 도펀트 화합물은 제 2 증착 가스에 포함된다. 따라서, 일면에서, 제 1 증착 가스는 실리콘 소스, 제 2 엘리먼트 소스 및 도펀트 소스를 포함할 수 있다. 또 다른 면에서, 제 1 증착 가스는 실리콘 소스 및 제 2 엘리먼트 소스를 포함한다. 또 다른 면에서, 제 1 증착 가스는 실리콘 소스 및 도펀트 소스를 포함한다. 대안적 실시예에서, 제 1 증착 가스는 염화 수소 또는 염소와 같은, 적어도 하나의 에천트를 포함할 수도 있다.
통상적으로 실리콘 소스는 약 5sccm 내지 약 500scmm, 바람직하게는 약 10sccm 내지 약 300sccm, 보다 더 바람직하게는 약 50sccm 내지 약 200sccm, 예를 들어 약 100sccm 범위의 유량으로 프로세스 챔버에 제공된다. 바람직한 실리콘 소스는 실란, 디클로로실란 및 디실란을 포함한다.
통상적으로 실리콘 소스는 캐리어 가스와 함께 프로세스 챔버에 제공된다. 캐리어 가스는 약 1slm 내지 약 100slm, 바람직하게는 약 5slm 내지 약 75slm, 보다 더 바람직하게는 약 10slm 내지 약 50slm, 예를 들어 약 25slm의 유량을 갖는다. 캐리어 가스는 질소(N2), 수소(H2), 아르곤, 헬륨 및 이들의 조합을 포함할 수 있다. 일부 실시예에서는 불활성 캐리어 가스가 바람직하며 불활성 캐리어 가스는 질소, 아르곤, 헬륨 및 이들의 조합을 포함한다. 바람직하게, 전체 에피택셜 프로세스(400)동안에 사용되는 캐리어 가스는 질소이며, 그 이유는 앞서 개시되었다.
단계(430) 동안, 제 1 증착 프로세스가 종결된다. 일 예에서, 프로세스 챔버는 정화 가스 및/또는 캐리어 가스로 세정 및/또는 진공 펌프로 배기될 수 있다. 정화 및/또는 배기 프로세스는 과잉 증착 가스, 반응 부산물 및 다른 오염물을 제거한다. 또 다른 예에서, 일단 제 1 증착 프로세스가 종결되면, 프로세스 챔버의 정화 및/또는 배기 없이 즉시 단계(440)에서 제 2 증착 프로세스가 시작된다.
단계(440) 동안 이용되는 증착 가스는 캐리어 가스 및 게르마늄 소스, 탄소 소스 및/또는 도펀트 화합물과 같은, 적어도 하나의 제 2 엘리먼트 소스를 포함한다. 대안적으로, 실리콘 소스는 제 2 증착 가스에 포함될 수 있다. 제 2 엘리먼트 소스는 단계(420) 동안 증착된 실리콘-함유 화합물의 성장이 지속되도록 캐리어 가스와 함께 프로세스 챔버에 첨가된다. 실리콘-함유 화합물은 특정 제 2 엘리먼트 소스 및 제 2 엘리먼트 소스의 농도에 의해 제어되는 다양한 화합물을 가질 수 있다. 통상적으로 제 2 엘리먼트 소스는 약 0.1sccm 내지 약 20sccm, 바람직하게는 약 0.5sccm 내지 약 10sccm, 보다 더 바람직하게는 약 1sccm 내지 약 5sccm, 예를 들어 약 2sccm 범위의 유량으로 프로세스에 챔버에 제공된다. 게르마늄 소스, 탄소 소스 및 도펀트 화합물은 앞서 개시된 전구체들로부터 선택된다.
단계(450) 동안, 제 2 증착 프로세스가 종결된다. 일 예에서, 프로세스 챔버는 정화 가스 또는 캐리어 가스로 세정 및/또는 진공 펌프로 배기될 수 있다. 정화 및/또는 배기 프로세스는 과잉 증착 가스, 반응 부산물 및 다른 오염물을 제거한다. 또 다른 예에서, 일단 제 2 증착 프로세스가 종결되면, 프로세스 챔버의 정화 및/또는 배기 없이 단계(460)에서 에칭 프로세스가 즉시 시작된다.
단계(460)에서 에칭 프로세스는 기판 표면으로부터 단계(420-440) 동안 증착된 물질을 제거한다. 에칭 프로세스는 에피택셜 또는 단결정성 물질 및 비정질 및/또는 다결정성 물질 모두를 제거한다. 기판 표면 상에 증착된 다결정성층들은, 만약 있다면, 에피택셜층들보다 빠른 속도로 제거된다. 에칭 프로세스의 시간 기간은 2 증착 프로세스의 시간 기간과 균형을 이룬다. 따라서, 단계(420-44)에서의 증착 프로세스 및 단계(460)에서의 에칭 프로세스의 최종 결과는, 만약 있다면, 다결정성 실리콘-함유 물질의 성장을 최소화시키면서 선택적으로 에피텍셜 성장된 실리콘-함유 물질을 형성하는 것이다.
단계(460) 동안, 기판은 약 10초 내지 약 90초, 바람직하게는 약 20초 내지 약 60초, 보다 더 바람직하게는 약 30초 내지 약 45초 범위의 시간 기간 동안 에칭 가스에 노출된다. 에칭 가스는 적어도 하나의 에천트 및 캐리어 가스를 포함한다. 통상적으로 에천트는 약 10sccm 내지 약 700sccm, 바람직하게는 약 50sccm 내지 약 500sccm, 보다 더 바람직하게는 약 100sccm 내지 약 400sccm, 예를 들어 약 200sccm 범위의 유량으로 프로세스 챔버에 제공된다. 에칭 가스에 사용되는 에천트는 염소(Cl2), 염화 수소(HCl), 삼염화 붕소(BCl3), 사염화 탄소(CCl4), 삼불화 염소(ClF3) 및 이들의 조합을 포함할 수 있다. 바람직하게, 염소 또는 염화 수소가 에천트로서 사용된다.
통상적으로 에천트는 캐리어 가스와 함께 프로세스 챔버에 제공된다. 캐리어 가스는 약 1slm 내지 약 100slm, 바람직하게는 약 5slm 내지 약 75slm, 보다 더 바람직하게는 약 10slm 내지 약 50slm, 예를 들어 약 25slm 범위의 유량을 갖는다. 캐리어 가스는 질소(N2), 수소(H2), 아르곤, 헬륨 및 이들의 조합을 포함할 수 있다. 일부 실시예에서는 불활성 캐리어 가스가 바람직하며 불활성 캐리어 가스는 질소, 아르곤, 헬륨 및 이들의 조합을 포함한다. 캐리어 가스는 에피택셜 프로세스(400) 동안 사용되는 특정 전구체(들) 및/또는 온도에 따라 선택될 수 있다. 통상적으로는 각각의 단계(420-480)에 대해 동일한 캐리어 가스가 이용된다. 그러나, 일부 실시예들은 에칭 프로세스 동안 증착 프로세스에서 사용되는 것과 상이한 캐리어 가스를 이용할 수 있다. 일 실시예에서, 특히 AGS 프로세스가 낮은 온도(예를 들어, < 800℃)에서 수행될 때, 바람직한 에천트는 염소 가스이다. 예를 들어, 에칭 가스는 에천트로서 염소를 포함하며 캐리어 가스로서 질소를 포함하며 약 500℃ 내지 약 750℃ 범위의 온도에서 기판 표면에 노출된다.
에칭 프로세스는 단계(470) 동안 종결된다. 일 예에서, 프로세스 챔버는 정화 가스 또는 캐리어 가스로 세정 및/또는 진공 펌프로 배기될 수 있다. 정화 및/또는 배기 프로세스는 과잉 에칭 가스, 반응 부산물 및 다른 오염물들을 제거한다. 또 다른 예에서, 일단 에칭 프로세스가 종결되면, 프로세스 챔버의 정화 및/또는 배기 없이 즉시 단계(480)가 시작된다.
에피택셜층 및 다결정성층의 두께는 단계(480) 동안 결정될 수 있다. 예정된 두께가 달성되면, 에피택셜 프로세스(400)가 단계(490)에서 종결된다. 그러나 예정된 두께가 달성되지 않았다면, 원하는 두께가 달성될 때까지 주기에 따라 단계(420-480)가 반복된다. 통상적으로 에피택셜층은 약 10Å 내지 약 2,000Å, 바람직하게는 약 100Å 내지 약 1,500Å, 보다 더 바람직하게는 약 400Å 내지 약 1,200Å, 예를 들어 800Å 범위의 두께를 갖도록 성장된다. 통상적으로 다결정성층은, 만약 있다면, 원자층 내지 약 500Å 범위의 두께로 증착된다. 에피택셜 실리콘-함유층 또는 다결정성 실리콘-함유층의 원하는 또는 예정된 두께는 특정 제조 프로세스에 따라 정해진다. 일 예에서, 에피택셜층은 예정된 두께에 도달할 수 있지만 다결정성층은 너무 두껍다. 단계(460, 470)를 생략하면서 단계(420-480)를 반복함으로써 과잉의 다결정성층이 추가로 에칭될 수 있다. 마찬가지로, 다른 실시예에서, 에피택셜 프로세스(400)를 수행하는 동안 단계(420, 440, 460)는 개별적으로 생략될 수 있다. 단계(420, 440, 460)를 건너뜀으로써, 증착된 실리콘-함유 물질의 엘리먼트 농도 및 두께가 제어될 수 있다.
본 발명의 실시예들은 다양한 기판 상에서 실리콘-함유 화합물을 증착하는 프로세스를 개시한다. 본 발명의 실시예에 이용될 수 있는 기판은 결정성 실리콘(예를 들어, Si<100> 및 Si<111>), 실리콘 산화물, 실리콘 게르마늄, 도핑 또는 비도핑 웨이퍼 및 패터닝 또는 패터닝되지 않은 웨이퍼와 같은 반도체 웨이퍼를 포함하나 이에 제한되지 않는다. 기판은 다양한 기하학구조(예를 들어, 원형, 사각형 및 직사각형) 및 크기(예를 들어, 200mm OD, 300mm OD)를 가질 수 있다.
일 실시예에서, 본 명세서에 개시된 프로세스에 의해 증착된 실리콘-함유 화합물은 약 0at% 내지 약 95at% 범위내의 게르마늄 농도를 포함한다. 또 다른 실시예에서, 게르마늄 농도는 약 1at% 내지 약 30at%, 바람직하게는 약 15at% 내지 약 30at%, 예를 들어 약 20at% 범위내이다. 또한 실리콘-함유 화합물은 약 0at% 내지 약 5at% 범위 내의 탄소 농도를 포함한다. 또 다른 면에서, 탄소 농도는 약 200ppm 내지 약 3at%, 바람직하게는 약 1.5at% 범위내이다.
게르마늄 및/또는 탄소의 실리콘-함유 화합물막들은 본 발명의 다양한 프로세스에 의해 형성되며 일정한, 산발적 또는 차등적인 엘리먼트 농도를 가질 수 있다. 차등적 실리콘 게르마늄막들은 미국 특허 번호 6,770,134호 및 미국 특허 공개 20020174827호로서 공개된 미국 특허출원 번호 10/014,466호에 개시되어 있으며, 상기 문헌들은 모두 어플라이드 머티리얼스사에게 양도되었으며 차등 실리콘-함유 화합물막들을 증착하는 방법을 개시하기 위해 본 명세서에서 참조된다. 일 실시예에서, 실리콘 소스(예를 들어, SiH4) 및 게르마늄 소스(예를 들어, GeH4)는 실리콘 게르마늄 함유막들을 선택적으로 에피택셜 증착하는데 이용된다. 이 예에서, 실리콘 소스와 게르마늄 소스의 비율은 차등화 막들이 성장하는 동안, 실리콘 및 게르마늄과 같은 엘리먼트 농도를 제어하기 위해 변할 수 있다. 또 다른 예에서, 실리콘 소스 및 탄소 소스(예를 들어, CH3SiH3)는 실리콘 탄소-함유막들을 선택적으로 에피택셜 증착하기 위해 이용된다. 실리콘 소스와 탄소 소스의 비율은 균질한 또는 차등 막들을 성장시키면서 엘리먼트 농도를 제어하기 위해 변할 수 있다. 또 다른 예에서, 실리콘 소스, 게르마늄 소스 및 탄소 소스는 실리콘 게르마늄 탄소-함유막들을 선택적으로 에피택셜 증착하기 위해 사용된다. 실리콘, 게르마늄 및 탄소 소스의 비율은 균질한 또는 차등 막들을 성장시키면서 엘리먼트 농도의 제어를 위해 독립적으로 변형된다.
본 명세서에 개시된 프로세스에 의해 형성된 MOSFET 장치는 PMOS 부품 또는 NMOS 부품을 포함할 수 있다. p-형 채널을 가지는 PMOS 부품은 채널 전도를 책임지는 홀들을 갖는 반면, n-형 채널을 가지는 NMOS 부품들은 채널 전도를 책임지는 전자들을 갖는다. 따라서, 예를 들어, SiGe와 같은 실리콘-함유 물질은 PMOS 부품을 형성하기 위해 리세스형 영역에 증착될 수 있다. 또 다른 예에서, SiC와 같은 실리콘-함유막은 NMOS 부품을 형성하도록 리세스형 영역에 증착될 수 있다. SiGe는 몇가지 이유에서 PMOS 분야에 이용된다. SiGe 물질은 실리콘 단독 보다는 붕소와 더 통합되어 접합부 저항률을 낮출 수 있다. 또한, 기판 표면에서 SiGe/실리사이드층 인터페이스는 Si/실리사이드 인터페이스 보다 낮은 쇼트키 배리어를 갖는다.
또한, 실리콘 상부에 에피택셜 성장된 SiGe는 막 내부에서 압축 응력(compressive stress)을 가지며, 이는 SiGe의 격자 상수가 실리콘의 격자 상수보다 크기 때문이다. 압축 응력은 PMOS 채널에 압축 응력을 생성하고 홀의 이동도를 증가시키기 위해 측방 디멘션(dimension)으로 전달된다. NMOS 분야에 대해, SiC는 채널에 인장 응력(tensile stress)이 생성되도록 리세스형 영역에 사용될 수 있으며, 이는 SiC의 격자 상수가 실리콘의 격자 상수보다 작기 때문이다. 인장 응력은 채널로 전달되어 전자 이동도를 증가시킨다. 따라서, 일 실시예에서, 제 1 실리콘-함유층은 제 1 격자 변형(strain) 값으로 형성되며 제 2 실리콘-함유층은 제 2 격자 변형 값으로 형성된다. 예를 들어, 약 50Å 내지 약 200Å 두께를 갖는 SiC층이 기판 표면 상에 증착되고, 순차적으로 약 150Å 내지 약 1000Å 두께를 갖는 SiGe층이 SiC층 상에 증착된다. SiC층은 에피택셜 성장되며 SiC층에서 에피택셜 성장된 SiGe 층 보다 적은 변형률을 갖는다.
본 명세서에서 개시되는 실시예에서, 실리콘-함유 화합물막들은 화학적 기상 증착(CVD) 프로세스에 의해 선택적으로 에피택셜 증착된다. 화학적 기상 증착 프로세스는 원자층 증착(ALD) 프로세스 및/또는 원자층 에피택셜(ALE) 프로세스를 포함한다. 화학적 기상 증착은 플라즈마 보조 CVD(PA-CVD), 원자층 CVD(ALCVD), 유기금속 또는 금속유기 CVD(OMCVD 또는 MOCVD), 레이저 보조 CVD(LA-CVD), 자외선 CVD(UV-CVD), 핫-와이어(HWCVD), 감압 CVD(RP-CVD), 초고진공 CVD(UHV-CVD) 등과 같은 다양한 기술의 사용을 포함한다. 일 실시예에서, 바람직한 프로세스는 실리콘-함유 화합물을 에피택셜 성장 또는 증착하는 열적 CVD를 이용하는 것이며, 실리콘-함유 화합물은 실리콘, SiGe, SiC, SiGeC, 이들의 도핑된 변형물 및 이들의 조합을 포함한다.
본 발명의 프로세스는 ALE, CVD 및 ALD 기술에 공지된 장비에서 수행될 수 있다. 장치는 프로세스 챔버에 진입하기 이전에 분리되는 증착 가스 및 에칭 가스를 유지하기 위해 다수의 가스 라인을 포함할 수 있다. 이후, 가스는 실리콘-함유 화합물막들이 성장되는 가열된 기판과 접촉하게 된다. 실리콘-함유막들을 증착하기 위해 이용될 수 있는 하드웨어는 캘리포니아 산타 클라라에 위치된 어플라이드 머티리얼스사로부터 이용가능한 Epi Centura
Figure 112012011454800-pct00001
시스템 및 Poly Gen
Figure 112012011454800-pct00002
시스템을 포함한다. ALD 장치는 'Gas Delivery Apparatus and Methods for ALD"란 명칭으로, 어플라이드 머티리얼스사에 양도된 미국 특허 공개 번호 20030079686호로서 공개된, 2001년 12월 21일자로 출원된 미국 특허 출원 번호 10/032,284호에 개시되며, 상기 문헌은 상기 장치를 설명하기 위해 본 명세서에서 참조된다. 업계에 공지된 다른 장치로는 배치(batch), 고온 퍼니스가 포함된다.
실시예들
하기 가정되는 예들은 기판 표면 상에 융기된 소스 드레인(ESD) 구조물을 형성하도록 수행된다. 패터닝된 기판은 기판 표면 내에 형성된 소스/드레인 피쳐 및 게이트 및 이들 사이에 형성되는 스페이서를 갖는 단결정성 표면을 갖는다.
실시예 1 : Cl2 에천트를 이용한 실리콘의 선택적 에피택시 - 기판은 550℃로 가열되어 유지된 프로세스 챔버에 위치되었다. 프로세스 챔버는 약 15 Torr의 압력에서 유지되었다. 기판 표면은 7초 동안 100sccm의 유량을 갖는 실란 및 25slm의 유량을 갖는 질소를 포함하는 증착 가스의 흐름에 노출되었다. 이후 기판은 10초 동안 20sccm의 유량을 갖는 염소 가스 및 25slm의 유량을 갖는 질소를 포함하는 에칭 가스의 흐름에 노출되었다. 증착 가스 노출 및 에칭 가스 노출 주기는 기판의 노출된 단결정성 부분 상에 에피택셜 성장된 실리콘층이 형성되도록 50회 반복되었다. 실리콘 에피택셜층은 약 1000Å의 두께를 가졌다.
실시예 2 : Cl2 에천트를 이용한 실리콘 게르마늄의 선택적 에피택시 - 기판은 550℃로 가열되어 유지된 프로세스 챔버에 위치되었다. 프로세스 챔버는 약 15 Torr의 압력에서 유지되었다. 기판 표면은 8초 동안 100sccm의 유량을 갖는 실란, 3sccm의 유량을 갖는 게르만 및 25slm의 유량을 갖는 질소를 포함하는 증착 가스의 흐름에 노출되었다. 이후 기판은 10초 동안 20sccm의 유량을 갖는 염소 가스 및 25slm의 유량을 갖는 질소를 포함하는 에칭 가스의 흐름에 노출되었다. 증착 가스 노출 및 에칭 가스 노출 주기는 기판의 노출된 단결정성 부분 상에 에피택셜 성장된 실리콘-함유층이 형성되도록 50회 반복되었다. 실리콘-함유 에피택셜층은 약 1700Å의 두께를 가졌다.
실시예 3 : Cl2 에천트를 이용한 실리콘 게르마늄의 선택적 에피택시 - 기판은 550℃로 가열되어 유지된 프로세스 챔버에 위치되었다. 프로세스 챔버는 약 15 Torr의 압력에서 유지되었다. 기판 표면은 7초 동안 100sccm의 유량을 갖는 실란 및 25slm의 유량을 갖는 질소를 포함하는 증착 가스의 흐름에 노출되었다. 이후 기판 표면은 7초 동안 5sccm의 유량을 갖는 게르만 및 25slm의 유량을 갖는 질소를 포함하는 제 2 증착 가스의 흐름에 노출되었다. 기판은 10초 동안 20sccm의 유량을 갖는 염소 가스 및 25slm의 유량을 갖는 질소를 함유하는 에칭 가스에 노출되었다. 증착 가스 노출 및 에칭 가스 노출 주기는 기판의 노출된 단결정성 부분 상에 에피택셜 성장된 실리콘-함유층이 형성되도록 50회 반복되었다. 실리콘-함유 에피택셜층은 약 1800Å의 두께를 가졌다.
실시예 4 : Cl2 에천트를 이용한 실리콘 탄소의 선택적 에피택시 - 기판은 550℃로 가열되어 유지된 프로세스 챔버에 위치되었다. 프로세스 챔버는 약 15 Torr의 압력에서 유지되었다. 기판 표면은 8초 동안 100sccm의 유량을 갖는 실란, 1sccm의 유량을 갖는 메틸실란 및 25slm의 유량을 갖는 질소를 포함하는 증착 가스의 흐름에 노출되었다. 기판은 10초 동안 20sccm의 유량을 갖는 염소 가스 및 25slm의 유량을 갖는 질소를 포함하는 에칭 가스의 흐름에 노출되었다. 증착 가스 노출 및 에칭 가스 노출 주기는 기판의 노출된 단결정성 부분 상에 에피택셜 성장된 실리콘-함유층이 형성되도록 50회 반복되었다. 실리콘-함유 에피택셜층은 약 1600Å의 두께를 가졌다.
실시예 5 : Cl2 에천트를 이용한 실리콘 탄소의 선택적 에피택시 - 기판은 550℃로 가열되어 유지된 프로세스 챔버에 위치되었다. 프로세스 챔버는 약 15 Torr의 압력에서 유지되었다. 기판 표면은 7초 동안 100sccm의 유량을 갖는 실란 및 25slm의 유량을 갖는 질소를 포함하는 증착 가스의 흐름에 노출되었다. 기판 표면은 7초 동안 5sccm의 유량을 갖는 메틸실란 및 25slm의 유량을 갖는 질소를 포함하는 제 2 증착 가스의 흐름에 노출되었다. 기판은 10초 동안 20sccm의 유량을 갖는 염소 가스 및 25slm의 유량을 갖는 질소를 포함하는 에칭 가스에 노출되었다. 증착 가스 노출 및 에칭 가스 노출 주기는 기판의 노출된 단결정성 부분 상에 에피택셜 성장된 실리콘-함유층이 형성되도록 50회 반복되었다. 실리콘-함유 에피택셜층은 약 1800Å의 두께를 가졌다.
실시예 6 : HCl 에천트를 이용한 실리콘의 선택적 에피택시 - 기판은 700℃로 가열되어 유지되는 프로세스 챔버 속에 위치되었다. 처리 챔버는 약 15 Torr의 압력에서 유지되었다. 이후 기판 표면은 7초 동안 100 sccm의 유량을 갖는 실란 및 25slm의 유량을 갖는 수소를 포함하는 증착 가스의 흐름에 노출되었다. 기판은 40초 동안 200sccm의 유량을 갖는 염화수소 및 25slm의 유량을 갖는 수소를 포함하는 에칭 가스에 노출되었다. 증착 가스 노출 및 에칭 가스의 노출 주기는 기판의 노출된 단결정성 부분 상에 에피택셜 성장된 실리콘층이 형성되도록 10회 반복되었다. 실리콘 에피택셜층은 약 800Å의 두께를 가졌다.
실시예 7: HCl 에천트를 이용한 실리콘 게르마늄의 선택적 에피택시 - 기판은 700℃로 가열되어 유지되는 프로세스 챔버 속에 위치되었다. 처리 챔버는 약 15 Torr의 압력에서 유지되었다. 이후 기판 표면은 8초 동안 100 sccm의 유량을 갖는 실란, 3sccm의 유량을 갖는 게르만 및 25slm의 유량을 갖는 수소를 포함하는 증착 가스의 흐름에 노출되었다. 기판은 40초 동안 200sccm의 유량을 갖는 염화수소 및 25slm의 유량을 갖는 수소를 포함하는 에칭 가스에 노출되었다. 증착 가스 노출 및 에칭 가스의 노출 주기는 기판의 노출된 단결정성 부분 상에 에피택셜 성장된 실리콘-함유층이 형성되도록 20회 반복되었다. 실리콘-함유 에피택셜층은 약 1500Å의 두께를 가졌다.
실시예 8 : HCl 에천트를 이용한 실리콘 게르마늄의 선택적 에피택시 - 기판은 700℃로 가열되어 유지되는 프로세스 챔버 속에 위치되었다. 처리 챔버는 약 15 Torr의 압력에서 유지되었다. 이후 기판 표면은 7초 동안 100 sccm의 유량을 갖는 실란 및 25slm의 유량을 갖는 수소를 포함하는 증착 가스의 흐름에 노출되었다. 기판은 7초 동안 5sccm의 유량을 갖는 게르만 및 25slm의 유량을 갖는 수소를 함유하는 제 2 증착 가스의 흐름에 노출되었다. 기판은 40초 동안 200sccm의 유량을 갖는 염화수소 및 25slm의 유량을 갖는 수소를 포함하는 에칭 가스에 노출되었다. 증착 가스 노출 및 에칭 가스의 노출 주기는 기판의 노출된 단결정성 부분 상에 에피택셜 성장된 실리콘-함유층이 형성되도록 20회 반복되었다. 실리콘-함유 에피택셜층은 약 1600Å의 두께를 가졌다.
실시예 9 : HCl 에천트를 이용한 실리콘 탄소의 선택적 에피택시 - 기판은 700℃로 가열되어 유지되는 프로세스 챔버 속에 위치되었다. 처리 챔버는 약 15 Torr의 압력에서 유지되었다. 이후 기판 표면은 8초 동안 100 sccm의 유량을 갖는 실란, 1sccm의 유량을 갖는 메틸실란 및 25slm의 유량을 갖는 수소를 포함하는 증착 가스의 흐름에 노출되었다. 기판은 40초 동안 200sccm의 유량을 갖는 염화수소 및 25slm의 유량을 갖는 수소를 포함하는 에칭 가스에 노출되었다. 증착 가스 노출 및 에칭 가스의 노출 주기는 기판의 노출된 단결정성 부분 상에 에피택셜 성장된 실리콘-함유층이 형성되도록 20회 반복되었다. 실리콘 에피택셜층은 약 1500Å의 두께를 가졌다.
실시예 10 : HCl 에천트를 이용한 실리콘 탄소의 선택적 에피택시 - 기판은 700℃로 가열되어 유지되는 프로세스 챔버 속에 위치되었다. 처리 챔버는 약 15 Torr의 압력에서 유지되었다. 이후 기판 표면은 7초 동안 100 sccm의 유량을 갖는 실란 및 25slm의 유량을 갖는 수소를 포함하는 증착 가스의 흐름에 노출되었다. 기판은 7초 동안 5sccm의 유량을 갖는 게르만 및 25slm의 유량을 갖는 수소를 포함하는 제 2 증착 가스의 흐름에 노출되었다. 기판은 40초 동안 200sccm의 유량을 갖는 염화수소 및 25slm의 유량을 갖는 수소를 포함하는 에칭 가스에 노출되었다. 증착 가스 노출 및 에칭 가스의 노출 주기는 기판의 노출된 단결정성 부분 상에 에피택셜 성장된 실리콘-함유층이 형성되도록 20회 반복되었다. 실리콘-함유 에피택셜층은 약 1600Å의 두께를 가졌다. 게이트와 같이 기판 표면의 노출된 유전체 부분들은 증착 가스로부터 제한된 다결정성 성장 또는 다결정성 성장 없이 형성되었다.
실시예 11 : B로 도핑되고 Cl2로 에칭된 실리콘의 선택적 에피택시 - 기판은 550℃로 가열되어 유지되는 프로세스 챔버 속에 위치되었다. 처리 챔버는 약 15 Torr의 압력에서 유지되었다. 이후 기판 표면은 7초 동안 100 sccm의 유량을 갖는 실란, 3sccm의 유량을 갖는 디보란 및 25slm의 유량을 갖는 질소를 포함하는 증착 가스의 흐름에 노출되었다. 기판은 10초 동안 20sccm의 유량을 갖는 염소 가스 및 25slm의 유량을 갖는 질소를 포함하는 에칭 가스에 노출되었다. 증착 가스 노출 및 에칭 가스의 노출 주기는 기판의 노출된 단결정성 부분 상에 에피택셜 성장된 실리콘층이 형성되도록 50회 반복되었다. 실리콘 에피택셜층은 약 1000Å의 두께를 가졌다.
실시예 12 : B로 도핑되고 Cl2로 에칭된 실리콘 게르마늄의 선택적 에피택시 - 기판은 550℃로 가열되어 유지되는 프로세스 챔버 속에 위치되었다. 처리 챔버는 약 15 Torr의 압력에서 유지되었다. 이후 기판 표면은 8초 동안 100 sccm의 유량을 갖는 실란, 3sccm의 유량을 갖는 게르만, 3sccm의 유량을 갖는 디보란 및 25slm의 유량을 갖는 질소를 포함하는 증착 가스의 흐름에 노출되었다. 기판은 10초 동안 20sccm의 유량을 갖는 염소 가스 및 25slm의 유량을 갖는 질소를 포함하는 에칭 가스에 노출되었다. 증착 가스 노출 및 에칭 가스의 노출 주기는 기판의 노출된 단결정성 부분 상에 에피택셜 성장된 실리콘-함유층이 형성되도록 50회 반복되었다. 실리콘-함유 에피택셜층은 약 1700Å의 두께를 가졌다.
실시예 13 : B로 도핑되고 Cl2로 에칭된 실리콘 게르마늄의 선택적 에피택시 - 기판은 550℃로 가열되어 유지되는 프로세스 챔버 속에 위치되었다. 처리 챔버는 약 15 Torr의 압력에서 유지되었다. 이후 기판 표면은 7초 동안 100 sccm의 유량을 갖는 실란, 3sccm의 유량을 갖는 디보란 및 25slm의 유량을 갖는 질소를 포함하는 증착 가스의 흐름에 노출되었다. 기판 표면은 7초 동안 5sccm의 유량을 갖는 게르만 및 25slm의 유량을 갖는 질소를 포함하는 제 2 증착 가스에 노출되었다. 이후 기판은 10초 동안 20sccm의 유량을 갖는 염소 가스 및 25slm의 유량을 갖는 질소를 포함하는 에칭 가스에 노출되었다. 증착 가스 노출 및 에칭 가스의 노출 주기는 기판의 노출된 단결정성 부분 상에 에피택셜 성장된 실리콘-함유층이 형성되도록 50회 반복되었다. 실리콘-함유 에피택셜층은 약 1800Å의 두께를 가졌다.
실시예 14 : P로 도핑되고 Cl2로 에칭된 실리콘 탄소의 선택적 에피택시 - 기판은 550℃로 가열되어 유지되는 프로세스 챔버 속에 위치되었다. 처리 챔버는 약 15 Torr의 압력에서 유지되었다. 이후 기판 표면은 8초 동안 100 sccm의 유량을 갖는 실란, 1sccm의 유량을 갖는 메틸실란, 3sccm의 유량을 갖는 포스핀 및 25slm의 유량을 갖는 질소를 포함하는 증착 가스의 흐름에 노출되었다. 기판은 10초 동안 20sccm의 유량을 갖는 염소 가스 및 25slm의 유량을 갖는 질소를 포함하는 에칭 가스에 노출되었다. 증착 가스 노출 및 에칭 가스의 노출 주기는 기판의 노출된 단결정성 부분 상에 에피택셜 성장된 실리콘-함유층이 형성되도록 80회 반복되었다. 실리콘-함유 에피택셜층은 약 1600Å의 두께를 가졌다.
실시예 15 : P로 도핑되고 Cl2로 에칭된 실리콘 탄소의 선택적 에피택시 - 기판은 550℃로 가열되어 유지되는 프로세스 챔버 속에 위치되었다. 처리 챔버는 약 15 Torr의 압력에서 유지되었다. 이후 기판 표면은 7초 동안 100 sccm의 유량을 갖는 실란, 3sccm의 유량을 갖는 포스핀 및 25slm의 유량을 갖는 질소를 포함하는 증착 가스의 흐름에 노출되었다. 기판은 7초 동안 5sccm의 유량을 갖는 메틸실란 및 25slm의 유량을 갖는 질소를 포함하는 제 2 증착 가스의 흐름에 노출되었다. 이후 기판은 10초 동안 20sccm의 유량을 갖는 염소 가스 및 25slm의 유량을 갖는 수소를 포함하는 에칭 가스에 노출되었다. 증착 가스 노출 및 에칭 가스의 노출 주기는 기판의 노출된 단결정성 부분 상에 에피택셜 성장된 실리콘-함유층이 형성되도록 80회 반복되었다. 실리콘-함유 에피택셜층은 약 1800Å의 두께를 가졌다.
실리콘 에피택셜막을 형성하는 동안 HCl 및/또는 Cl 2 의 사용
개시된 바와 같이, 본 발명자들은 실리콘 에피택셜막 형성 프로세스 동안 에천트 가스로서 Cl2의 사용은 형성되는 실리콘 에피택셜막의 열악한 표면 모폴러지(morphology)를 유도한다는 것을 발견했다. 임의의 특정 이론에 제한되길 원하지는 않지만, Cl2는 실리콘 에피택셜막 표면을 과도하게 공격하여 핏팅(pitting) 등을 형성하는 것으로 여겨진다. Cl2의 사용은 특히, 실리콘 에피택셜막이 탄소를 포함할 때 문제시되는 것으로 밝혀졌다.
본 발명의 일 실시예에서, Cl2 및 HCl은 실리콘 에피택셜막 형성 프로세스의 에칭 단계 동안 사용된다. HCl의 존재는 소량의 HCl이 분해될 수 있는 감소된 기판 온도(예를 들어, 약 600℃ 이하)에 대해서도, Cl2의 공격성을 감소시키는 것으로 나타났다. 또한, AGS 프로세스 동안, HCl은 프로세스의 증착 및 에칭 단계 동안 (예를 들어, 표면 모폴러지를 개선시키기 위해) 지속적으로 흐를 수 있다.
도 5는 실리콘 에피택셜막을 형성하는 동안 Cl2를 사용하는 제 1 방법(500)의 흐름도이다. 도 5를 참조로, 방법(500)은 단계(501)에서 시작된다. 단계(502)에서, 기판은 에피택셜막을 형성하도록 구성된 프로세스 챔버(미도시)에 위치된다. 프로세스 챔버는 하나 이상의 기판 상에 에피택셜막들을 형성하도록 구성된 임의의 통상적인 에피택셜막 챔버를 포함할 수 있다. 다른 에피택셜막 챔버 및/또는 시스템이 사용될 수 있지만, 예시적인 에피택셜막 챔버로는 Epi Centura
Figure 112007044546093-pct00003
시스템 및 Poly Gen
Figure 112007044546093-pct00004
시스템이 있으며, 이들은 캘리포니아 산타클라라에 위치된 어플라이드 머티리얼스사로부터 입수가능하다.
프로세스 챔버내의 배치 후에 기판은 원하는 기판 및/또는 프로세스 온도로 가열된다. 본 발명의 하나 이상의 실시예에서, 700℃ 미만의 기판 및/또는 프로세스 온도는 프로세스 챔버내에 형성된 임의의 실리콘 에피택셜층 내에서의 탄소 통합을 개선시키기 위해 이용될 수 있다. 특정 실시예에서, 약 550 내지 650℃ 사이의 기판 및/또는 프로세스 온도 범위가 이용될 수 있으며, 또 다른 예에서는 약 600℃ 미만의 기판 및/또는 프로세스 온도 범위가 이용될 수 있다. 700℃ 이상의 기판 및/또는 프로세스 온도를 포함하여, 다른 기판 및/또는 프로세스 온도가 사용될 수 있다.
원하는 기판 및/또는 프로세스 온도가 달성될 후, 단계(503)에서 기판은 적어도 실리콘 소스에 노출되어 기판 상에 실리콘 에피택셜막을 형성한다. 예를 들어, 기판은 실란과 같은 실리콘 소스, 질소와 같은 캐리어 가스, 인 또는 붕소 등과 같은 도펀트 소스에 노출될 수 있다. 탄소 소스, 게르마늄 소스 또는 앞서 개시된 임의의 가스들과 같이, 다른 임의의 적절한 실리콘 소스, 캐리어 가스, 도펀트 소스 또는 다른 가스가 사용될 수 있다. 에피택셜막 형성 프로세스 동안, 에피택셜층은 기판의 임의의 단결정성 표면 상에 형성될 수 있으며, 다결정성층은 (앞서 개시된 것처럼) 기판 상에 존재하는 임의의 다결정성층 및/또는 임의의 비정질층 상에 형성될 수 있다.
단계(504)에서, 기판은 HCl 및 Cl2에 노출되어 단계(503) 동안 기판 상에 형성된 실리콘 에피택셜막 및/또는 임의의 다른 막들(예를 들어, 기판 상에 존재하는 다결정성 또는 비정질층 상에 형성된 다결정성 실리콘)을 에칭한다. 기판의 단결정성 표면 상에 형성된 에피택셜막은 단계(503) 동안 형성된 임의의 다른 막들보다 느리게 에칭된다는 것을 주지해라.
소량의 HCl이 분해되는 감소된 기판 및/또는 프로세스 온도(예를 들어, 약 600℃ 이하)에서라도, 에칭 동안 HCl의 존재는 Cl2의 공격성을 감소시킬 수 있다. 하나 이상의 실시예에서, Cl2에 비해, 실질적으로 큰 HCl의 유량이 이용될 수 있다. 예를 들어, 하나 이상의 실시예에서, Cl2의 유량의 약 6 내지 10배인 HCl 유량이 사용된다(더 크거나 더 작은 HCl/Cl2의 비율이 사용될 수도 있다). 특정 실시예에서, 약 300sccm의 HCl 유량, 약 30-50sccm의 Cl2 유량 및 약 10-50slm(예를 들어, 약 20-25slm) 유량의 질소 캐리어 가스가 사용될 수 있다. 다른 유량/비율이 사용될 수도 있다.
에칭 이후에, 프로세스 챔버는 챔버로부터 임의의 Cl2 및/또는 임의의 다른 원치않는 종들/부산물들을 제거하기 위해 (예를 들어, 약 20초 동안 또는 임의의 다른 적절한 시간 주기 동안 질소 및/또는 다른 불활성 가스로) 정화될 수 있다. 이후, 단계(505)에서, 기판 상에 형성된 에피택셜막이 원하는 두께인지에 대한 결정이 이루어진다. 예를 들어, 에피택셜막의 두께는 단계(503 및/또는 504) 동안 사용되는 프로세스 시간 및/또는 다른 파라미터들을 기초로 측정 또는 추정될 수 있다. 막이 원하는 두께인 경우, 방법(500)은 단계(506)에서 종결되며; 그렇지 않다면, 방법(500)은 단계(503)로 복귀되어 추가의 증착(단계(503)) 및 에칭 단계(504)가 기판 상에서 수행된다. 단계(503, 504)는 원하는 막 두께가 달성될 때까지 반복될 수 있다.
단계(504) 동안 HCl 및 Cl2 모두를 사용함으로써, 주요 에천트로서 Cl2를 사용하는 장점(예를 들어, 낮은 기판 및/또는 프로세스 온도 처리, 보다 나은 탄소 통합 등)이 방법(500) 동안 형성된 에피택셜막들의 표면 모폴러지를 악화시키지 않고 구현될 수 있다.
도 6은 실리콘 에피택셜막을 형성하는 동안 Cl2를 사용하는 제 2 방법(600)의 흐름도이다. 도 6을 참조로, 방법(600)은 단계(601)에서 시작된다. 단계(602)에서, 기판은 에피택셜막들을 형성하도록 구성된 프로세스 챔버(미도시)에 위치된다. 프로세스 챔버는 하나 이상의 기판 상에 에피택셜막들을 형성하도록 구성된 임의의 통상적인 에피택셜막 챔버를 포함할 수 있다. 다른 에피택셜막 챔버 및/또는 시스템이 사용될 수 있지만, 예시적인 에피택셜막 챔버로는 Epi Centura
Figure 112012011454800-pct00005
시스템 및 Poly Gen
Figure 112012011454800-pct00006
시스템이 있으며, 이들은 캘리포니아 산타클라라에 위치된 어플라이드 머티리얼스사로부터 입수가능하다.
프로세스 챔버내의 배치 이후에 기판은 원하는 기판 및/또는 프로세스 온도로 가열된다. 본 발명의 하나 이상의 실시예에서, 700℃ 미만의 기판 및/또는 프로세스 온도는 프로세스 챔버내에 형성된 임의의 실리콘 에피택셜층 내에서의 탄소 통합을 개선시키기 위해 이용될 수 있다. 특정 실시예에서, 약 550 내지 650℃ 사이의 기판 및/또는 프로세스 온도 범위가 이용될 수 있으며, 또 다른 예에서는 약 600℃ 미만의 기판 및/또는 프로세스 온도 범위가 이용될 수 있다. 700℃ 이상의 기판 및/또는 프로세스 온도를 포함하여, 다른 기판 및/또는 프로세스 온도가 사용될 수 있다.
원하는 기판 및/또는 프로세스 온도가 달성된 이후, 단계(603)에서, 기판은 기판 상에 실리콘 에피택셜막이 형성되도록 적어도 실리콘 소스 및 HCl에 노출된다. 예를 들어, 기판은 실란 또는 디실란과 같은 실리콘 소스, HCl, 및 질소와 같은 캐리어 가스에 노출될 수 있다. 인 또는 붕소와 같은 도펀트 소스, 탄소 소스, 게르마늄 소스등이 사용될 수 있다(임의의 다른 적절한 소스 및/또는 가스가 사용될 수 있다). 에피택셜막 형성 프로세스 동안, 에피택셜층은 기판의 임의의 단결정성 표면상에 형성되는 반면 다결정성층은 (앞서 개시된 것처럼) 기판 상에 존재하는 임의의 비정질 및/또는 임의의 다결정성층 상에 형성될 수 있다. 실리콘 에피택셜막을 형성하는 동안 HCl의 존재는 기판 상에 형성된 임의의 다른 막들(예를 들어 다결정성층들)에 비해 실리콘 에피택셜막 증착 선택도가 강화될 수 있으며 에피택셜막 표면 모폴러지를 개선시킬 수 있다.
적어도 일 실시예에서, 실란에 대해 약 50-150sccm의 유량(또는 디실란에 대해 약 10-40sccm의 유량) 및 약 10slm-50slm(예를 들어, 약 20-25slm) 유량의 질소 캐리어 가스와 함께 약 300sccm의 HCl 유량이 이용될 수 있다. 보다 큰 또는 보다 작은 HCl, 실리콘 소스 및/또는 캐리어 가스 유량들이 이용될 수 있다.
단계(604)에서, 기판은 HCl 및 Cl2에 노출되어 단계(603) 동안 기판 상에 형성된 에피택셜막 및/또는 임의의 다른 막들(예를 들어, 기판 상에 존재하는 다결정성 또는 비정질 층들 상에 형성된 다결정성 실리콘)이 에칭된다. 기판의 단결정성 표면 상에 형성된 에피택셜막은 단계(603) 동안 형성된 임의의 다른 막들보다 느리게 에칭된다는 것을 주지해라. 개시된 바와 같이, HCl의 존재는 소량의 HCl이 분해될 수 있는 감소된 기판 및/또는 프로세스 온도(예를 들어, 약 600℃ 이하)에 대해서도, Cl2의 공격성이 감소되는 것으로 나타났다.
적어도 일 실시예에서, Cl2에 비해 실질적으로 큰 유량의 HCl이 사용될 수 있다. 예를 들어, 적어도 일 실시예에서, Cl2의 약 6 내지 10배 유량의 HCl이 사용된다(보다 더 큰 또는 보다 더 작은 HCl/Cl2 비율이 사용될 수 있다). 일 특정 실시예에서, 약 300sccm의 HCl 유량, 약 30-50sccm의 Cl2 유량 및 약 20-25slm의 질소 캐리어 가스 유량이 사용될 수 있다(다른 유량이 사용될 수 있다).
에칭 이후에, 프로세스 챔버는 챔버로부터 임의의 Cl2 및/또는 임의의 다른 원치않는 종들/부산물들을 제거하기 위해 (예를 들어, 약 20초 동안 또는 임의의 다른 적절한 시간 주기 동안 질소 및/또는 다른 불활성 가스로) 정화될 수 있다. 이후, 단계(605)에서, 기판 상에 형성된 에피택셜막이 원하는 두께인지에 대한 결정이 이루어진다. 예를 들어, 에피택셜막의 두께는 단계(603 및/또는 604) 동안 사용되는 프로세스 시간 및/또는 다른 파라미터들을 기초로 측정 또는 추정될 수 있다. 막이 원하는 두께인 경우, 방법(600)은 단계(606)에서 종결되며; 그렇지 않다면, 방법(600)은 단계(603)로 복귀되어 추가의 증착(단계(603)) 및 에칭 단계(604)가 기판 상에서 수행된다. 단계(603, 604)는 원하는 막 두께가 달성될 때까지 반복될 수 있다.
앞서 설명된 바와 같이, 단계(604) 동안 HCl 및 Cl2 모두를 사용함으로써, 주요 에천트로서 Cl2를 사용하는 장점(예를 들어, 낮은 기판 및/또는 프로세스 온도 처리, 보다 나은 탄소 통합 등)이 방법(600) 동안 형성된 에피택셜막들의 표면 모폴러지를 악화시키지 않고 구현될 수 있다. 또한, 단계(603) 동안 HCl의 사용은 기판 상에 임의의 다른 막들(예를 들어, 다결정성 실리콘)의 형성과 관련하여 실리콘 에피택셜막들의 형성을 도울 수 있다. 동일한 또는 상이한 HCl 유량이 단계(603, 604)에서 사용될 수 있다.
도 7은 실리콘 에피택셜막을 형성하는 동안 Cl2를 사용하는 제 3 방법의 흐름도이다. 도 7을 참조로, 방법(700)은 단계(701)에서 시작된다. 단계(702)에서 기판은 에피택셜막들을 형성하도록 구성된 프로세스 챔버(미도시)에 위치된다. 프로세스 챔버는 하나 이상의 기판 상에 에피택셜막들을 형성하도록 구성된 임의의 통상적인 에피택셜막 챔버를 포함할 수 있다. 다른 에피택셜막 챔버 및/또는 시스템이 사용될 수 있지만, 예시적인 에피택셜막 챔버로는 Epi Centura
Figure 112007044546093-pct00007
시스템 및 Poly Gen
Figure 112007044546093-pct00008
시스템이 있으며, 이들은 캘리포니아 산타클라라에 위치된 어플라이드 머티리얼스사로부터 입수가능하다.
프로세스 챔버내의 배치 이후에 기판은 원하는 기판 및/또는 프로세스 온도로 가열된다. 본 발명의 하나 이상의 실시예에서, 약 700℃ 미만의 기판 및/또는 프로세스 온도는 프로세스 챔버내에 형성된 임의의 실리콘 에피택셜층 내에서의 탄소 통합을 개선시키기 위해 이용될 수 있다. 특정 실시예에서, 약 550 내지 650℃ 사이의 기판 및/또는 프로세스 온도 범위가 이용될 수 있으며, 또 다른 예에서는 약 600℃ 미만의 기판 및/또는 프로세스 온도 범위가 이용될 수 있다. 700℃ 이상의 기판 및/또는 프로세스 온도를 포함하여, 다른 기판 및/또는 프로세스 온도가 사용될 수 있다.
원하는 기판 및/또는 프로세스 온도가 달성된 이후, 단계(703)에서, 기판은 기판 상에 탄소-함유 실리콘 에피택셜막이 형성되도록 적어도 실리콘 소스 및 탄소 소스에 노출된다. 예를 들어, 기판은 실란 또는 디실란과 같은 실리콘 소스, 메탄과 같은 탄소 소스, 질소와 같은 캐리어 가스 등에 노출될 수 있다. 인 또는 붕소와 같은 도펀트 소스, 게르마늄 소스 등이 사용될 수 있다(임의의 다른 적절한 소스 및/또는 가스가 사용될 수 있다). 에피택셜막 형성 프로세스 동안, 에피택셜층은 기판의 임의의 단결정성 표면상에 형성되는 반면 다결정성층은 (앞서 개시된 것처럼) 기판 상에 존재하는 임의의 비정질 및/또는 임의의 다결정성층 상에 형성될 수 있다.
적어도 일 실시예에서, 메탄에 대해 약 1-5sccm 유량의 탄소 소스가 실란에 대해 약 50-150sccm(또는 디실란에 대해 약 10-40sccm) 유량의 실리콘 소스 및 약 20-25slm 유량의 질소 캐리어 소스와 함께 사용될 수 있다(보다 더 큰 또는 보다 더 작은 탄소 소스, 실리콘 소스 및/또는 캐리어 가스 유량들이 사용될 수 있다). 원할 경우, HCl이 유입될 수도 있다.
탄소 함유 에피택셜막은 예를 들어, 약 10 내지 약 1600 옴스트롱의 두께이지만, 다른 두께가 사용될 수도 있다. 예를 들어, 약 1초 내지 약 300초 및 하나 이상의 실시예에서 약 10초의 증착 시간이 이용될 수 있다.
단계(704)에서, 탄소-함유 실리콘 에피택셜막은 캡슐화막으로 캡슐화된다. 예를 들어, 캡슐화막은 탄소-함유 실리콘 에피택셜막 위에 실리콘 에피택셜막(탄소 소스 없이)이 형성되도록, 실란 또는 디실란과 같은 실리콘 소스 및 질소 등과 같은 캐리어 소스에 기판을 노출시킴으로써 형성될 수 있다. 단계(703)의 기판 및/또는 프로세스 온도와 유사한 또는 상이한 기판 및/또는 프로세스 온도가 사용될 수 있다. 탄소-함유 실리콘 에피택셜막 위에 캡슐화막의 존재는 (에칭 동안) 탄소-함유 실리콘 에피택셜막의 탄소와 염소의 상호작용을 감소시키고 표면 모폴러지를 개선시킬 수 있다. 예를 들어, 다수의 탄소 소스들은 수소가 풍부하기 때문에, 탄소 소스에 노출된 실리콘 표면은 상당한 수소로 종결될 수 있다. 이렇게 수소 종결된 표면은 에칭 동안 염소와 약하게(poorly) 반응할 수 있다.
적어도 일 실시예에서, 실리콘 에피택셜막은 캡슐화막으로 사용될 수 있으며, 실란에 대해 약 50-150sccm 유량의(또는 디실란에 대해 약 10-40sccm 유량의) 실리콘 소스 및 약 20-25slm 유량의 질소 캐리어 가스를 흘려보냄으로써 형성될 수 있다(보다 더 큰 또는 보다 더 작은 실리콘 소스 및/또는 캐리어 가스 유량이 사용될 수 있다). 또한 도 6을 참조로 앞서 개시된 것처럼 HCl이 흐를 수 있다.
제 1 실리콘 에피택셜막은 약 2 옴스트롱 내지 약 500 옴스트롱의 두께를 가질 수 있으나, 다른 두께도 이용될 수 있다. 예를 들어, 약 1 초 내지 약 100초, 및 하나 이상의 실시예에서는 약 5초의 증착 시간이 사용될 수 있다.
단계(705)에서, 기판은 Cl2에 노출되어 단계(704) 동안 형성된 임의의 다른 막들 및/또는 캡슐화막이 에칭된다(예를 들어, 다결정성 실리콘이 기판 상에 존재하는 다결정성 및/또는 비정질 층들상에 형성되거나 또는 단결정성 실리콘이 탄소-함유 실리콘 에피택셜막 상에 형성된다). 예를 들어, 적어도 일 실시예에서, 기판은 약 30-50sccm 유량의 Cl2 및 약 20-25slm 유량의 질소 캐리어 가스에 노출될 수 있다(보다 큰 또는 보다 작은 Cl2 및/또는 질소 캐리어 가스 유량들이 사용될 수 있다). 도 6을 참조로 앞서 개시된 것처럼 HCl이 흐를 수 있다. 다른 에천트 및/또는 캐리어 가스가 사용될 수 있다.
에칭 이후에, 프로세스 챔버는 챔버로부터 임의의 Cl2 및/또는 임의의 다른 원치않는 종들/부산물들을 제거하기 위해 (예를 들어, 약 20초 동안 또는 임의의 다른 적절한 시간 주기 동안 질소 및/또는 다른 불활성 가스로) 정화될 수 있다. 이후, 단계(706)에서, 기판 상에 형성된 에피택셜막이 원하는 두께인지에 대한 결정이 이루어진다. 예를 들어, 에피택셜막의 두께는 단계(703 및/또는 704 및/또는 705) 동안 사용되는 프로세스 시간 및/또는 다른 파라미터들을 기초로 측정 또는 추정될 수 있다. 막이 원하는 두께인 경우, 방법(700)은 단계(707)에서 종결되며; 그렇지 않다면, 방법(700)은 단계(703)로 복귀되어 추가의 증착(단계(703)), 캡슐화 단계(단계(704)) 및 에칭 단계(단계(705))가 기판 상에서 수행된다. 단계(703, 704 및/또는 705)는 원하는 막 두께가 달성될 때까지 반복될 수 있다.
도 8은 실리콘 에피택셜막 형성 동안 Cl2를 사용하는 제 4 방법(800)의 흐름도이다. 도 8을 참조로, 방법(800)은 단계(801)에서 시작된다. 단계(802)에서, 기판은 에피택셜막들을 형성하도록 구성된 프로세스 챔버(미도시)에 위치된다. 프로세스 챔버는 하나 이상의 기판 상에 에피택셜막들을 형성하도록 구성된 임의의 통상적인 에피택셜막 챔버를 포함한다. 다른 에피택셜막 챔버 및/또는 시스템이 사용될 수 있지만, 예시적인 에피택셜막 챔버로는 Epi Centura
Figure 112007044546093-pct00009
시스템 및 Poly Gen
Figure 112007044546093-pct00010
시스템이 있으며, 이들은 캘리포니아 산타클라라에 위치된 어플라이드 머티리얼스사로부터 입수가능하다.
프로세스 챔버내의 배치 이후에 기판은 원하는 기판 및/또는 프로세스 온도로 가열된다. 본 발명의 하나 이상의 실시예에서, 약 700℃ 미만의 기판 및/또는 프로세스 온도가 프로세스 챔버내에 형성된 임의의 실리콘 에피택셜층 내에서의 탄소 통합을 개선시키기 위해 이용될 수 있다. 특정 실시예에서, 약 550 내지 650℃ 사이의 기판 및/또는 프로세스 온도 범위가 이용될 수 있으며, 또 다른 예에서는 약 600℃ 미만의 기판 및/또는 프로세스 온도 범위가 이용될 수 있다. 700℃ 이상의 기판 및/또는 프로세스 온도를 포함하여, 다른 기판 및/또는 프로세스 온도가 사용될 수 있다.
원하는 기판 및/또는 프로세스 온도가 달성된 이후, 단계(803)에서, 기판은 기판 상에 제 1 실리콘 에피택셜막이 형성되도록 적어도 실리콘 소스에 노출된다. 예를 들어, 기판은 실란 또는 디실란과 같은 실리콘 소스, 및 질소와 같은 캐리어 가스 등에 노출될 수 있다. 인 또는 붕소와 같은 도펀트 소스, 게르마늄 소스 등이 사용될 수 있다(임의의 다른 적절한 소스 및/또는 가스가 사용될 수 있다). 에피택셜막 형성 프로세스 동안, 에피택셜층은 기판의 임의의 단결정성 표면상에 형성되는 반면 다결정성층은 (앞서 개시된 것처럼) 기판 상에 존재하는 임의의 비정질 및/또는 임의의 다결정성층 상에 형성될 수 있다. 또한 도 6을 참조로 앞서 개시된 것처럼 HCl이 흐를 수도 있다.
제 1 실리콘 에피택셜막은 예를 들어, 실란에 대해 약 50-150sccm 유량(또는 디실란에 대해 약 10-40sccm의 유량)의 실리콘 소스 및 약 20-25slm 유량의 질소 캐리어 가스를 흘려보냄으로써 형성될 수 있다(보다 더 큰 또는 보다 작은 실리콘 소스 및/또는 캐리어 가스 유량들이 사용될 수 있다). 또한 도 6을 참조로 앞서 개시된 것처럼 HCl이 흐를 수도 있다.
적어도 일 실시예에서, 제 1 실리콘 에피택셜막은 약 2 옴스트롱 내지 약 100 옴스트롱의 두께를 가지며, 다른 두께도 사용될 수 있다. 예를 들어, 약 1초 내지 약 100초, 및 하나 이상의 실시예에서는 약 5초의 증착 시간이 이용될 수 있다.
제 1 실리콘 에피택셜막이 형성된 후, 단계(804)에서, 기판은 제 1 실리콘 에피택셜막 위로 기판 상에 탄소-함유 실리콘 에피택셜막이 형성되도록 적어도 실리콘 소스 및 탄소 소스에 노출된다. 예를 들어, 기판은 실란 또는 디실란과 같은 실리콘 소스, 메탄과 같은 탄소 소스, 및 질소와 같은 캐리어 가스에 노출된다. 인, 붕소와 같은 도펀트 가스, 게르마늄 소스 등이 이용될 수 있다(임의의 다른 적절한 소스 및/또는 가스가 이용될 수 있다). 에피택셜막 형성 프로세스 동안, 탄소 함유 에피택셜층은 기판의 임의의 단결정성 표면 상에 형성되는 반면 다결정성층은 (앞서 개시된 것처럼) 기판 상에 존재하는 임의의 다결정성층 및/또는 임의의 비정질층 상에 형성된다.
적어도 일 실시예에서, 메탄에 대해 약 1-5sccm 유량의 탄소 소스가 실란에 대해 약 50-150sccm 유량(또는 디실란에 대해 약 10-40sccm 유량)의 실리콘 소스 및 약 20-25slm 유량의 질소 캐리어 가스와 함께 사용될 수 있다(보다 더 큰 또는 보다 더 작은 실리콘 소스 및/또는 캐리어 가스 유량들이 사용될 수 있다. 원하는 경우 HCl이 흐를 수도 있다.
탄소-함유 에피택셜막은 예를 들어 약 2 옴스트롱 내지 약 100 옴스트롱 두께를 가질 수 있으며, 다른 두께가 사용될 수도 있다. 예를 들어, 약 1초 내지 약 50초, 및 하나 이상의 실시예에서는 약 10초의 증착 시간이 사용될 수 있다.
탄소-함유 실리콘 에피택셜막이 형성된 후, 단계(805)에서 기판은 탄소 함유 실리콘 에피택셜막 위의 기판 상에 제 2 실리콘 에피택셜막이 형성되도록 적어도 실리콘 소스(탄소 소스 없이)에 노출된다. 예를 들어, 기판은 실란 또는 디실란과 같은 실리콘 소스, 및 질소와 같은 캐리어 소스에 노출될 수 있다. 인 또는 붕소 와 같은 도펀트 소스, 게르마늄 소스 등이 사용될 수 있다(임의의다른 적합한 소스및/또는 가스가 사용될 수 있다). 탄소-함유 실리콘 에피택셜막 상에 제 2 실리콘 에피택셜막 존재는 탄소-함유 실리콘 에피택셜막(단계(804) 동안 형성됨)에서 탄소와 염소(및/또는 수소)의 상호작용을 감소시킬 수 있다. 또한 도 6을 참조로 앞서 개시된 바와 같이 HCl이 흐를 수도 있다.
제 2 실리콘 에피택셜막은, 예를 들어, 실란에 대해 약 50-150sccm 유량(또는 디실란에 대해 약 10-40sccm 유량)의 실란 소스 및 약 20-25slm 유량의 질소 캐리어 가스를 흘려보냄으로써 형성될 수 있다(보다 큰 또는 보다 작은 실리콘 소스 및/또는 캐리어 가스 유량들이 사용될 수 있다). 또한 도 6을 참조로 앞서 개시된 바와 같이 HCl이 흐를 수도 있다.
하나 이상의 실시예에서, 제 2 실리콘 에피택셜막은 약 2 옴스트롱 내지 약 100 옴스트롱의 두께를 가질 수 있으며, 다른 두께도 이용될 수 있다. 예를 들어, 약 1 초 내지 약 100초, 및 하나 이상의 실시예에서는 약 5초의 증착 시간이 사용될 수 있다.
단계(806)에서, 기판은 단계(805) 동안 형성된 임의의 다른 막들 및/또는 적어도 제 2 실리콘 에피택셜막을 에칭하도록 Cl2에 노출된다(예를 들어, 다결정성 실리콘은 기판 상에 존재하는 다결정성 및/또는 비정질층 상에 형성되며 단결정성 실리콘은 탄소-함유 실리콘 에피택셜막 상에 형성된다). 예를 들어, 적어도 일 실시예에서, 기판은 약 30-50sccm 유량의 Cl2 및 20slm 유량의 질소 캐리어 가스에 노출 될 수 있다(보다 큰 또는 보다 작은 Cl2 및/또는 질소 캐리어 가스 유량들이 사용될 수 있다). 또한 도 5를 참조로 앞서 개시된 바와 같이 HCl이 흐를 수도 있다.
에칭에 따라, 프로세스 챔버는 챔버로부터 임의의 Cl2 및/또는 임의의 다른 원치않는 종들/부산물들을 제거하기 위해 (예를 들어, 약 20초 동안 또는 임의의 다른 적절한 시간 주기 동안 질소 및/또는 다른 불활성 가스로) 정화될 수 있다. 이후, 단계(807)에서, 기판 상에 형성된 에피택셜막이 원하는 두께인지에 대한 결정이 이루어진다. 예를 들어, 에피택셜막의 두께는 단계(803 및/또는 804 및/또는 805) 동안 사용되는 프로세스 시간 및/또는 다른 파라미터들을 기초로 측정 또는 추정될 수 있다. 막이 원하는 두께인 경우, 방법(800)은 단계(808)에서 종결되며; 그렇지 않다면, 방법(800)은 단계(803)로 복귀되어 추가의 증착(단계(803-805)) 및 추가의 에칭 단계(단계(806))가 기판 상에서 수행된다. 단계(703, 704, 805 및/또는 806)는 원하는 막 두께가 달성될 때까지 반복될 수 있다.
방법들(700 및/또는 800)(도 7 및 도 8)은 다른 형태의 실리콘 에피택셜막(탄소-함유 에피택셜막들 이외에)을 캡슐화하는데 이용될 수 있다. 예를 들어, 게르마늄, 붕소, 인 등의 소스와 같은 추가적인 엘리먼트 소스가 단계(703)(도 7) 또는 단계(804)(도 8) 동안 사용되어 추가의 엘리먼트 함유 실리콘 에피택셜막이 형성된다. 다음 추가의 엘리먼트 함유 실리콘 에피택셜막은 (예를 들어, 단계(705) 또는 단계(806) 동안 Cl2에 추가의 엘리먼트 함유 실리콘 에피택셜막이 노출되는 것을 방지하기 위해) 도 7 및 도 8을 참조로 개시된 것과 유사한 방식으로 단계(704) 또는 단계(805) 동안 캡슐화될 수 있다.
도 9는 본 발명에 따라 제공된 예시적인 에피택셜막 형성 시스템(900)의 블록도이다. 도 9를 참조로, 시스템(900)은 기판 지지체(904) 및 적어도 하나의 가열 모듈(906)을 포함하는 에피택셜 챔버(902)를 포함한다. 기판 지지체(904)는 에피택셜 챔버(902) 내에서 에피택셜막을 형성하는 동안 기판(908)을 지지하도록 구성되며, 가열 모듈(906)은 에피택셜 챔버(902) 내에서 에피택셜막을 형성하는 동안 기판(908)을 가열하도록 구성된다. 하나 이상의 가열 모듈, 및/또는 다른 가열 모듈 배치가 이용될 수 있다. 가열 모듈(906)은 예를 들어, 램프 어레이 또는 임의의 다른 적합한 가열 소스 및/또는 부재를 포함할 수 있다.
또한 시스템(900)은 에피택셜 챔버(902)에 결합되는 가스 공급부(910) 및 배기 시스템(912), 및 에피택셜 챔버(902), 가스 공급부(910) 및/또는 배기 시스템(912)에 결합되는 제어기(914)를 포함한다. 가스 공급부(910)는 임의의 소스, 캐리어, 에천트, 도펀트 또는 에피택셜 챔버(902)에 의해 이용되는 다른 가스들에 대한 소스 및/또는 전달 시스템을 포함할 수 있다. 배기 시스템(912)은 챔버(902)로부터 폐기 가스들, 반응 부산물 등을 배기시키기 위한 임의의 적절한 시스템을 포함할 수 있고 하나 이상의 진공 펌프를 포함할 수 있다.
제어기(914)는 에피택셜 챔버(902), 가스 공급부(910) 및/또는 배기 시스템(912)의 동작을 제어하는데 이용될 수 있는 하나 이상의 마이크로프로세서 및/또는 마이크로제어기, 전용 하드웨어, 이들의 조합 등을 포함할 수 있다. 적어도 일 실시예에서, 제어기(914)는 시스템(900)의 동작을 제어하기 위해 컴퓨터 프로그램 코드(916)를 사용하도록 구성될 수 있다. 예를 들어, 제어기(914)는 도 5-8의 방법들(500, 600, 700, 800)을 포함하여, 본 명세서에서 개시된 방법들/프로세스들의 임의의 하나 이상의 단계들을 수행 또는 개시할 수 있다. 이러한 단계들을 수행 및/또는 개시하는 임의의 컴퓨터 프로그램 코드가 컴퓨터 프로그램 제품으로 구현될 수 있다. 본 명세서에 개시되는 각각의 컴퓨터 프로그램 제품은 컴퓨터에 의해 판독가능한 매체(예를 들어, 캐리어 웨이브 신호, 플로피 디스크, 콤팩 디스크, DVD, 하드 드라이브, 랜덤 액세스 메모리 등)에 의해 보유될 수 있다.
본 발명에 따라 Cl2 및 HCl 모두의 사용은 코-플로우(co-flow) 프로세스(증착 및 에칭 반응이 동시적으로 발생하는 선택적 에피택셜 프로세스)와 같은, 선택적 Si-함유 증착 프로세스 동안 사용할 수 있다. 부가적으로, 본 발명에 따른 Cl2 및 HCl 모두의 사용은 Si-함유막의 표면을 처리하는데 또는 실리콘 에칭을 통해 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET)의 소스/드레인 리세스 영역을 형성하는데 이용될 수 있다. 예시적인 표면 처리 프로세스 및/또는 본 발명에 따라 조합된 Cl2/HCl 흐름으로 유용할 수 있는 MOSFET의 소스/드레인 리세스 영역을 형성하는 프로세스는 본 명세서에서 참조되는, 2005년 1월 31일자 출원, 미국 특허 출원 번호 11/047,323호(도켓 넘버 9793)에 개시되어 있다. AGS 프로세스 동안, 에칭 및 증착 단계들은 상이한 온도에서 수행될 수 있다. 예를 들어, 증착 온도는 치환형 탄소 통합을 증가시키기 위해 에칭 온도 보다 낮을 수 있다. 특정 실시예에서, 약 650℃ 이하의 기판 온도가 증착 동안 사용될 수 있으며 약 650 ℃보다 높 은 기판 온도가 에칭 동안 사용될 수 있다. 지금까지는 본 발명의 실시예들에 관한 것이지만, 본 발명의 다른 추가적 실시예들이 하기 특허청구범위에 의해 한정되는 본 발명의 기본 범주, 및 사상을 이탈하지 않고 고안될 수 있다.

Claims (41)

  1. 기판 상에 에피택셜막을 형성하는 방법으로서,
    (a) 기판을 제공하는 단계;
    (b) 상기 기판의 적어도 일부분 상에 에피택셜막이 형성되도록, 상기 기판을 적어도 실리콘 소스에 노출하는 단계; 및
    (c) (b) 단계 동안 형성된 상기 에피택셜막 및 임의의 다른 막들이 에칭되도록, 상기 기판을 HCl 및 Cl2에 노출하는 단계 ? Cl2 의 유량과 비교하여 보다 큰 HCl 의 유량이 이용됨 ?
    를 포함하는, 에피택셜막을 형성하는 방법.
  2. 제 1 항에 있어서,
    (b) 단계 및 (c) 단계를 적어도 한번 반복하는 단계를 더 포함하는, 에피택셜막을 형성하는 방법.
  3. 제 1 항에 있어서,
    (b) 단계 동안 상기 기판을 추가의 엘리먼트 소스에 노출하는 단계를 더 포함하는, 에피택셜막을 형성하는 방법.
  4. 제 3 항에 있어서,
    상기 추가의 엘리먼트 소스는 탄소 소스 및 게르마늄 소스 중 하나를 포함하는, 에피택셜막을 형성하는 방법.
  5. 제 3 항에 있어서,
    상기 추가의 엘리먼트 소스는 붕소 또는 인 소스를 포함하는, 에피택셜막을 형성하는 방법.
  6. 제 1 항에 있어서,
    (b) 단계 동안 HCl을 흘려보내는 단계를 더 포함하는, 에피택셜막을 형성하는 방법.
  7. 제 6 항에 있어서,
    (b) 단계 및 (c) 단계 동안 동일한 HCl 유량을 이용하는 단계를 더 포함하는, 에피택셜막을 형성하는 방법.
  8. 제 1 항에 있어서,
    (c) 단계 동안 Cl2 유량의 6 내지 10배의 HCl 유량을 이용하는 단계를 더 포함하는, 에피택셜막을 형성하는 방법.
  9. 제 1 항에 있어서, (b) 단계는,
    (i) 탄소 함유 실리콘 에피택셜막이 형성되도록, 상기 기판을 탄소 소스에 노출하는 단계; 및
    (ii) 상기 탄소 함유 실리콘 에피택셜막을 캡슐화하는 단계
    를 포함하는, 에피택셜막을 형성하는 방법.
  10. 제 9 항에 있어서,
    상기 탄소 함유 실리콘 에피택셜막을 캡슐화하는 단계는 상기 탄소 함유 실리콘 에피택셜막 위에 실리콘 에피택셜막이 형성되도록, 상기 기판을 상기 탄소 소스 없이 상기 실리콘 소스에 노출하는 단계를 포함하는, 에피택셜막을 형성하는 방법.
  11. 제 1 항에 있어서, (b) 단계는,
    (i) 제 1 실리콘 에피택셜막이 형성되도록, 상기 기판을 탄소 소스 없이 상기 실리콘 소스에 노출하는 단계;
    (ii) 상기 제 1 실리콘 에피택셜막 위에 탄소 함유 실리콘 에피택셜막이 형성되도록, 상기 기판을 상기 탄소 소스와 상기 실리콘 소스에 노출하는 단계; 및
    (iii) 상기 탄소 함유 실리콘 에피택셜막 위에 제 2 실리콘 에피택셜막이 형성되도록, 상기 기판을 상기 탄소 소스 없이 상기 실리콘 소스에 노출하는 단계
    를 포함하는, 에피택셜막을 형성하는 방법.
  12. 제 11 항에 있어서,
    (ii) 단계의 처리 시간의 절반인 (i) 단계 및 (iii) 단계의 처리 시간을 이용하는 단계를 더 포함하는, 에피택셜막을 형성하는 방법.
  13. 기판 상에 에피택셜막을 형성하는 방법으로서,
    (a) 기판을 제공하는 단계;
    (b) 탄소 함유 실리콘 에피택셜막이 형성되도록, 상기 기판을 실리콘 소스 및 탄소 소스에 노출하는 단계;
    (c) 상기 탄소 함유 실리콘 에피택셜막을, 상기 탄소 함유 실리콘 에피택셜막이 Cl2 에 노출되는 것을 방지하도록 구성된 캡슐화막으로 캡슐화하는 단계; 및
    (d) 상기 캡슐화막이 에칭되도록, 상기 기판을 Cl2에 노출하는 단계 ? 상기 캡슐화막은 상기 탄소 함유 실리콘 에피택셜막이 Cl2 에 노출되는 것을 방지함 ?
    를 포함하는, 에피택셜막을 형성하는 방법.
  14. 제 13 항에 있어서,
    (b) 단계 내지 (d) 단계를 적어도 한번 반복하는 단계를 더 포함하는, 에피택셜막을 형성하는 방법.
  15. 기판 상에 에피택셜막을 형성하는 방법으로서,
    (a) 기판을 제공하는 단계;
    (b) 추가의 엘리먼트 함유 실리콘 에피택셜막이 형성되도록, 상기 기판을 실리콘 소스와 추가의 엘리먼트 소스에 노출하는 단계;
    (c) 상기 추가의 엘리먼트 함유 실리콘 에피택셜막을, 상기 추가의 엘리먼트 함유 실리콘 에피택셜막이 Cl2 에 노출되는 것을 방지하도록 구성된 캡슐화막으로 캡슐화하는 단계; 및
    (d) 상기 캡슐화막이 에칭되도록, 상기 기판을 Cl2에 노출하는 단계 ? 상기 캡슐화막은 상기 추가의 엘리먼트 함유 실리콘 에피택셜막이 Cl2 에 노출되는 것을 방지함 ?
    를 포함하는, 에피택셜막을 형성하는 방법.
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