JP5808522B2 - シリコンを含有するエピタキシャル層の形成 - Google Patents

シリコンを含有するエピタキシャル層の形成 Download PDF

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Description

関連出願
[0001]本出願は、２００６年１２月１２日に出願した米国特許出願第１１／６０９,５９０号の利益を主張し、その開示内容は本明細書に全体で援用されている。
背景
[0002]本発明の実施形態は、一般的には、シリコンを含有するエピタキシャル層の形成と処理のための方法及び装置に関する。特定の実施形態は、半導体デバイス、例えば、金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）デバイスにおけるエピタキシャル層の形成と処理のための方法及び装置に関する。
[0003]ＭＯＳトランジスタのチャネルを通って流れる電流量は、チャネル内のキャリアの移動度に正比例し、高移動度ＭＯＳトランジスタの使用は、より多くの電流が流れることを可能にし、その結果より高速の回路性能を可能にする。ＭＯＳトランジスタのチャネル内のキャリヤの移動度は、チャネル内に機械的応力を生じることによって増加させることができる。圧縮歪みを受けているチャネル、例えば、シリコン上に成長させたシリコン-ゲルマニウムチャネル層は、ホール移動度を著しく高めて、ｐＭＯＳトランジスタを与える。引っ張り歪みを受けているチャネル、例えば、弛緩したシリコン-ゲルマニウム上に成長させたシリコンチャネル薄層は、電子移動度を著しく高めて、ｎＭＯＳトランジスタを与える。
[0004]引っ張り歪みを受けているｎＭＯＳトランジスタチャネルは、一つ以上の炭素ドープシリコンエピタキシャル層を形成することによって与えることができ、ｐＭＯＳトランジスタにおける圧縮歪みのＳｉＧｅチャネルに相補的でもよい。従って、炭素ドープシリコン層とシリコン-ゲルマニウムエピタキシャル層を、それぞれｎＭＯＳトランジスタとｐＭＯＳトランジスタのソース／ドレイン上に堆積させることができる。ソース領域とドレイン領域は、選択的Ｓｉドライエッチングによって平らであるか或いは凹部でもよい。適切に製造された場合、炭素ドープＳｉエピタキシーで覆われたｎＭＯＳのソースとドレインは、チャネル内に引っ張り歪みを与え、ｎＭＯＳ駆動電流を増加させる。
[0005]炭素ドープＳｉエピタキシーを用いた陥凹（recessed）ソース／ドレインを持つｎＭＯＳトランジスタのチャネル内の電子移動度を高めるために、選択的堆積或いは堆積後処理によってソース／ドレイン上に炭素ドープシリコンエピタキシャル層を選択的に形成することが望ましい。更に、炭素ドープＳｉエピタキシャル層が置換型Ｃ原子を含有してチャネル内に引っ張り歪みを生じさせることも望ましい。より大きいチャネル引っ張り歪みは、炭素ドープシリコンのソースとドレイン内の置換型Ｃ含量の増加によって達成させることができる。
[0006]一般に、１００ｎｍ未満のＣＭＯＳ（相補型金属酸化物半導体）デバイスは、接合深さが３０ｎｍ未満であることを必要とする。選択的エピタキシャル堆積は、接合にシリコン含有物質（例えば、Ｓｉ、ＳｉＧｅ、ＳｉＣ）のエピタキシャル層（“エピ層”）を形成するためにしばしば用いられる。選択的エピタキシャル堆積は、シリコンモート（moats）上にエピ層の成長を可能にし、誘電体領域上に成長しない。選択的エピタキシーは、積み上げソース／ドレイン、ソース／ドレイン拡大、コンタクトプラグ又はバイポーラデバイスのベース層堆積のような半導体デバイスの中に使用できる。
[0007]典型的な選択的エピタキシャルプロセスは、堆積反応とエッチング反応を含んでいる。堆積プロセス中、エピタキシャル層は、単結晶表面上に形成され、多結晶層は、既存の多結晶層及び／又はアモルファス層のような少なくとも第二層上に堆積される。堆積反応とエッチング反応は、エピタキシャル層と多結晶層に対して相対的に異なる反応速度で同時に行われる。しかしながら、堆積された多結晶層は、通常はエピタキシャル層より速い速度でエッチングされる。それ故、エッチングガスの濃度を変化させることによって、正味の選択的プロセスは、エピタキシー物質を堆積することになり、多結晶物質の限られた堆積か或いは全く堆積されない。例えば、選択的エピタキシープロセスは、単結晶シリコン表面上にシリコン含有物質のエピ層を形成することになるが、堆積はスペーサ上に全く残らない。
[0008]シリコン含有物質の選択的エピタキシー堆積は、積み上げソース／ドレインやソース／ドレイン拡大の特徴部の形成で、例えば、シリコン含有ＭＯＳＦＥＴ（金属酸化物半導体電界効果トランジスタ）デバイスの形成で、有効な技術になっている。ソース／ドレイン拡大特徴部は、シリコン表面をエッチングして、陥凹ソース／ドレイン特徴部を作り、その後エッチングされた表面をシリコンゲルマニウム（ＳｉＧｅ）物質のような選択的に成長したエピ層で充填することにより製造される。選択的エピタキシーは、インサイチュ（in-situ）ドープしつつほぼ完全にドーパント活性化を可能にするので、ポストアニールプロセスが省略される。それ故、接合の深さは、シリコンエッチングと選択的エピタキシーによって正確に画成できる。もう一方で、極浅いソース／ドレイン接合は、必然的に直列抵抗を増加させることになる。また、シリサイド形成中の接合の消耗は、更に直列抵抗を増加させる。接合の消耗を補償するために、積み上げソース／ドレインは、接合上でエピタキシャル的且つ選択的に成長する。典型的には、積み上げソース／ドレイン層は非ドープシリコンである。
[0009]しかしながら、最新の選択的エピタキシープロセスはいくつかの欠点を持つ。本エピタキシープロセス中に選択性を維持するために、前駆物質の化学的濃度だけでなく反応温度も堆積プロセス全体に制御し調整しなければならない。充分なシリコン前駆物質が加えられない場合には、エッチング反応が支配することになり、全体のプロセスは減速する。また、基板特徴部の有害なオーバーエッチングも生じることになる。不充分なエッチャント前駆物質が加えられる場合には、堆積反応が支配することになり、選択性を減少させて、基板表面全体に単結晶物質と多結晶物質を形成する。また、最新の選択的エピタキシープロセスは、通常、約８００℃や１,０００℃以上のような高い反応温度を必要とする。このような高い反応温度は、基板表面に対する熱量の問題と、起こり得る制御されない窒化反応とのために製造プロセス中は望ましくない。更に、より高いプロセス温度における典型的な選択的Ｓｉ：Ｃエピタキシープロセスによって組み込まれるＣ原子のほとんどは、Ｓｉ格子の非置換型（即ち、格子間）位置を占めている。成長温度を低下させることによって、置換型炭素レベルのより高い部分が達成できる（例えば、５５０℃の成長温度でほぼ１００％）が、これらのより低温における遅い成長速度はデバイス応用に望ましくなく、このような選択的処理はより低温において起こり得ない場合がある。
[0010]それ故、ドーパントが選択的なシリコン含有化合物をエピタキシャル的に堆積させる方法を持つことが求められている。更に、前記方法は、速い堆積速度を持ち且つ約８００℃以下、好ましくは約７００℃以下のようなプロセス温度を維持しつつ、種々の元素濃度を持つシリコン含有化合物を形成するのに有用でなければならない。このような方法は、トランジスタデバイスの製造において有効である。
[0011]本発明の一実施形態は、シリコンを含有するエピタキシャル層を形成し処理する方法に関する。他の実施形態は、シリコンと炭素を含有するエピタキシャル層を含むトランジスタデバイスを作る製造方法に関する。
[0012]本発明の一実施形態によれば、基板表面上にシリコン含有物質をエピタキシャル的に形成する方法であって、プロセスチャンバ内へ単結晶表面を含む基板を配置するステップと；基板を堆積ガスにさらして、単結晶表面上にエピタキシャル層を形成するステップであって、堆積ガスがモノシランと高次シランを含むシリコン源を含む、前記ステップを含む。特定の実施形態において、エピタキシャル膜は、基板の陥凹部上に形成される。
[0013]一つ以上の実施形態において、方法は、更に、モノシランと高次シランとの比を調整するステップを含む。特定の実施形態において、シランと高次シランとの比は、４：１を超える。ある実施形態において、高次シランは、ジシラン、ネオペンタシラン及びこれらの混合物より選ばれる。一つ以上の実施形態において、方法は、炭素含有源、例えば、メチルシランを流すステップであって、アルゴンのような不活性キャリヤガスと共に流してもよい、前記ステップを含む。
[0014]特定の実施形態において、高次シランはジシランを含み、モノシランとジシランとの比は約５：１である。一つ以上の実施形態において、方法は、基板を堆積ガスにさらした直後にプロセスチャンバをパージするステップを含む。ある実施形態において、方法は、更に、基板をエッチングガスにさらすステップを含む。特定の実施形態において、方法は、塩素とＨＣｌを含んでもよい、エッチングガスに基板をさらした直後にプロセスチャンバをパージするステップを含む。一実施形態によれば、単一プロセスサイクルは、堆積ステップ、エッチングガスにさらすステップ、プロセスチャンバをパージするステップを連続して含み、このプロセスサイクルは少なくとも二回繰り返される。他の実施形態において、方法は、基板を堆積ガスにさらす工程と、プロセスチャンバをパージして、所定の厚さを持つシリコン含有層の形成する工程を繰り返すステップを含んでもよい。一定の実施形態において、ネオペンタシラン源は、プロセスチャンバから約５フィート以内に位置する。一実施形態において、堆積ガスは、更に、ホウ素、ヒ素、リン、アルミニウム、ガリウム、ゲルマニウム、炭素及びこれらの組み合わせからなる群より選ばれる元素供給源を含むドーパント化合物を含んでいる。
[0015]一つ以上の実施形態において、エピタキシャル膜は、トランジスタ製造プロセスの製造ステップ中に形成され、方法は、更に、基板上にゲート誘電体を形成するステップと；ゲート誘電体上にゲート電極を形成するステップと；電極の反対側の基板上にソース／ドレイン領域を形成し且つソース／ドレイン領域の間にチャネル領域を画成するステップとを含む。
[0016]上記は、本発明のある種の特徴と技術的利点をかなり広範囲に示している。開示された特定の実施形態が本発明の範囲内の他の構造又はプロセスを変更又は設計するための基準として容易に用いることができることは当業者に理解されるべきである。このような等価な構成が添付の特許請求の範囲に示される本発明の精神と範囲から逸脱しないことも当業者に理解されるべきである。
[0017]本発明の上記特徴がより理解され得るように、上で簡単にまとめられた本発明のより詳しい説明は実施形態によって参照することができ、その一部は添付の図面に示されている。しかしながら、添付の図面が本発明の典型的な実施形態のみを示しているので、本発明の範囲を制限するものとみなされるべきでなく、本発明は他の等しく有効な実施形態を許容してもよいことは留意されるべきである。
図１は、いくつかのシリコン前駆物質のエピタキシャル成長速度と１０００／温度とのグラフである。 図２Ａは、Ｓｉ基板上のＳｉ：Ｃエピタキシャル成長のコンフォーマリティとシラン源による誘電体構造を示すＳＥＭ写真である。 図２Ｂは、シリコン基板上のＳｉ：Ｃエピタキシャル成長のコンフォーマリティとジシラン源による誘電体構造を示すＳＥＭ写真である。 図２Ｃは、シリコン基板上のＳｉ：Ｃエピタキシャル成長のコンフォーマリティとネオペンタシラン源による誘電体構造を示すＳＥＭ写真である。 図３は、堆積とパージの交互ステップで成長した非選択的Ｓｉ：Ｃエピタキシーの高分解能Ｘ線回折スペクトルである。 図４は、堆積、エッチング、パージの交互ステップで成長した非選択的Ｓｉ：Ｃエピタキシーの高分解能Ｘ線回折スペクトルである。 図５は、本発明の実施形態の電界効果トランジスタ対の断面図である。 図６は、追加の層がデバイス上に形成された図５で示したＰＭＯＳ電界効果トランジスタの断面図である。詳細な説明 [0026]本発明の実施形態は、一般的には、シリコン含有エピタキシャル層を形成し処理するための方法及び装置を提供する。特定の実施形態は、トランジスタの製造中にエピタキシャル層を形成し処理するための方法及び装置に関する。
[0027]本明細書に用いられるエピタキシャル堆積は、基板上に単結晶層を堆積させることを意味するので、堆積された層の結晶構造は基板の結晶構造に適合する。従って、エピタキシャル層或いは膜は、基板の結晶構造に適合する結晶構造を持つ単結晶層或いは膜である。エピタキシャル層は、バルク基板と多結晶シリコン層とは区別される。
[0028]出願全体に、“シリコン含有”物質、化合物、膜、又は層の用語は、少なくともシリコンを含有する組成物を含むと解釈されるべきであり、ゲルマニウム、炭素、ホウ素、ヒ素、リン、ガリウム及び／又はアルミニウムを含有してもよい。金属、ハロゲン又は水素のような他の元素も、通常は１００万分の１部（ｐｐｍ）の濃度でシリコン含有物質、化合物、膜又は層の中に組み込まれてもよい。シリコン含有物質の化合物或いは合金は、シリコンについてはＳｉ、シリコンゲルマニウムについてはＳｉＧｅ、シリコン炭素についてはＳｉ：Ｃ、シリコンゲルマニウム炭素についてはＳｉＧｅＣのような略号で表すことができる。略号は、化学量論的関係による化学式を表すものでなく、シリコン含有物質の具体的な還元／酸化状態を表すものでもない。
[0029]本発明の一つ以上の実施形態は、一般的には、電子デバイスの製造中の基板の単結晶表面上にシリコン含有物質を選択的且つエピタキシャル的に堆積させるプロセスを提供する。単結晶表面（例えば、シリコン又はシリコンゲルマニウム）とアモルファス表面及び／又は多結晶表面（例えば、酸化物或いは窒化物）のような少なくとも第二表面を含有する基板は、エピタキシャルプロセスにさらされて、単結晶表面上にエピタキシャル層を形成するが第二表面上には限られた多結晶層を形成するか或いは全く形成しない。交互ガス供給プロセスとも言われるエピタキシャルプロセスは、エピタキシャル層の望ましい厚さに成長するまで堆積プロセスとエッチングプロセスのサイクルを繰り返すステップを含む。例示的な交互堆積プロセスとエッチングプロセスは、ＳｅｌｅｃｔｉｖｅＥｐｉｔａｘｙ ＰｒｏｃｅｓｓＷｉｔｈ ＡｌｔｅｒｎａｔｉｎｇＧａｓ Ｓｕｐｐｌｙと題する米国特許出願公開第２００６／０１１５９３４号として公開された、共同譲渡され同時係属中の米国特許出願第第１１／００１,７７４号に開示されており、この全体の開示内容は本明細書に援用されている。
[0030]一つ以上の実施形態において、堆積プロセスは、基板表面を少なくともシリコン源とキャリヤガスを含有する堆積ガスにさらすステップを含む。堆積ガスは、また、ゲルマニウム源及び／又は炭素源だけでなく、ドーパント源を含んでもよい。堆積プロセス中、エピタキシャル層は、基板の単結晶表面上に形成され、多結晶／アモルファス層は、“第二表面”とも総合的に呼ばれる誘電体、アモルファス及び／又は多結晶の表面のような第二表面上に形成される。その後、基板はエッチングガスにさらされる。エッチングガスは、キャリヤガスとエッチャント、例えば、塩素ガス又は塩化水素を含む。エッチングガスは、堆積プロセス中に堆積されたシリコン含有物質を除去する。エッチングプロセス中、多結晶／アモルファス層は、エピタキシャル層より速い速度で除去される。それ故、堆積プロセスとエッチングプロセスの正味の結果は、第二表面上に多結晶／アモルファスシリコン含有物質の、たとえあったとしても成長を最小限にしつつ、単結晶表面上にエピタキシャル的に成長したシリコン含有物質を形成する。堆積プロセスとエッチングプロセスのサイクルは、必要に応じて繰り返され、望ましい厚さのシリコン含有物質を得ることができる。本発明の実施形態によって堆積され得るシリコン含有物質には、ドーパントを含む、シリコン、シリコンゲルマニウム、シリコン炭素、シリコンゲルマニウム炭素、又はこれらの変形例が含まれる。
[0031]プロセスの一例において、エッチャントとして塩素ガスの使用は全体のプロセス温度を約８００℃より低下させる。一般に、エッチャントは活性化させるために高い温度をしばしば必要とするので、堆積プロセスはエッチング反応よりも低温で行われることになる。例えば、シランは約５００℃以下でシリコンを堆積させるために熱分解され、塩化水素は効果的なエッチャントとして働くために約７００℃以上の活性化温度を必要とする。それ故、プロセスで塩化水素を用いる場合には、エッチャントを活性化させるためにより高い温度によって全体のプロセス温度が決定される。必要とされた全体のプロセス温度を下げることによって塩素は全体のプロセスに寄与する。塩素は、約５００℃程度の温度で活性化させることができる。それ故、エッチャントとしてプロセスに塩素を組み込むことによって、エッチャントとして塩化水素を用いるプロセスより全体のプロセス温度を、例えば、約２００℃〜３００℃だけ顕著に低下させることができる。また、塩素は、塩化水素よりも速くシリコン含有物質をエッチングする。それ故、塩素エッチャントは、プロセスの全体の速度を増加させる。
[0032]キャリヤガスとしてアルゴンとヘリウムの使用と関連するコスト問題のために、窒素は、典型的には好ましいキャリヤガスである。窒素はアルゴンより通常は極めて安価であるという事実にも関わらず、本発明の一つ以上の実施形態によれば、特にメチルシランがシリコン源ガスである実施形態において、アルゴンは好ましいキャリヤガスである。キャリヤガスとして窒素を用いることから生じる場合がある一つの欠点は、堆積プロセス中の基板上の物質の窒化である。しかしながら、８００℃を超えるような高温は、このようにして窒素を活性化することを必要とする。それ故、一つ以上の実施形態によれば、窒素の活性化閾値より低い温度で行われるプロセスにおいて窒素は不活性キャリヤガスとして使用し得る。不活性キャリヤガスの使用は、堆積プロセスでいくつかの寄与がある。一つには、不活性キャリヤガスはシリコン含有物質の堆積速度を増加させることができる。水素はキャリヤガスとして用いることができるが、堆積プロセス中、水素は基板に吸収或いは反応する傾向があり、水素終端表面を形成する。水素終端表面は、むき出しのシリコン表面よりエピタキシャル成長に非常にゆっくりと反応する。それ故、不活性キャリヤガスの使用は、堆積反応に悪影響を及ぼさずに堆積速度を増加させる。
[0033]本発明の第一実施形態によれば、堆積及びパージの交互ステップによる全面或いは非選択的エピタキシーは、連続堆積と比べて高次シランを用いて成長したエピタキシャル膜の結晶性が改善される。本明細書に用いられる“高次シラン”は、ジシラン或いは高級シラン前駆物質を意味する。一定の特定実施形態において、“高次シラン”は、ジシラン、ネオペンタシラン（ＮＰＳ）、又はこれらの混合物を意味する。例示的プロセスは、プロセスチャンバ内に基板を装填するステップとプロセスチャンバ内の条件を望ましい温度と圧力に調整するステップを含む。その後、堆積プロセスを開始して、基板の単結晶表面上にエピタキシャル層を形成する。その後、堆積プロセスを終了する。その後、エピタキシャル層の厚さを求める。所定の厚さのエピタキシャル層に達している場合には、エピタキシャルプロセスを終了する。しかしながら、所定の厚さに達していない場合には、所定の厚さに達するまで堆積とパージのステップをサイクルとして繰り返す。この例示的プロセスの詳細を以下に記載する。
[0034]基板は、パターン形成されなくてもパターン形成されてもよい。パターン形成された基板は、基板表面の中に或いはその上に形成された電子特徴部を含む基板である。パターン形成された基板は、通常は、単結晶表面と、誘電体、多結晶又はアモルファス表面のような非単結晶の少なくとも一つの第二表面を含有する。単結晶表面は、シリコン、シリコンゲルマニウム又はシリコン炭素のような物質から通常作られたむき出しの結晶質基板或いは堆積された単結晶層を含む。多結晶或いはアモルファス表面は、誘電物質、例えば、酸化物又は窒化物、詳しくは酸化シリコン或いは窒化シリコンだけでなく、アモルファスシリコン表面を含んでもよい。
[0035]基板をプロセスチャンバ内に装填した後、プロセスチャンバ内の条件を所定の温度と圧力に調整する。温度は、行われる具体的なプロセスに調整される。一般に、プロセスチャンバは、エピタキシャルプロセスを全体に一貫した温度に維持される。しかしながら、一部のステップは、種々の温度で行われてもよい。プロセスチャンバは、約２５０℃〜約１,０００℃、例えば、約５００℃〜約８００℃、より詳しくは約５５０℃〜約７５０℃の範囲の温度に保たれる。エピタキシャルプロセスを行うのに適した温度は、シリコン含有物質を堆積させるために用いられる具体的な前駆物質に左右されることになる。一例において、塩素（Ｃｌ２）ガスがより一般的なエッチャントを用いたプロセスより低い温度でシリコン含有物質のエッチャントとして充分に働くことが分かった。それ故、一例において、プロセスチャンバを予熱する例示的温度は、約７５０℃以下、例えば、約６５０℃以下、より詳しくは約５５０℃以下である。特定の一実施形態において、エピタキシャル成長中の温度は、約５６０℃に維持される。
[0036]プロセスチャンバは、通常は約０.１トール〜約６００トール、例えば、約１トール〜約５０トールの圧力に維持される。圧力は、プロセスステップ中とプロセスステップの間で変動してもよいが、たいていは一定に維持される。特定の実施形態において、圧力は、堆積とパージ中、約１０トールに維持される。
[0037]堆積プロセス中、基板を堆積ガスにさらして、エピタキシャル層を形成する。基板は、約０.５秒〜約３０秒間、例えば約１秒〜約２０秒間、より詳しくは約５秒〜約１０秒間堆積ガスにさらされる。特定の実施形態において、堆積ステップは、約１０秒〜１１秒続く。堆積プロセスの個々のさらす時間は、その後のエッチングプロセスでさらす時間だけでなく、プロセス中に用いられる具体的な前駆物質や温度に関係して決定される。一般に、基板はエピタキシャル層の最大限の厚さを形成するのに充分に長く堆積ガスにさらされる。
[0038]堆積ガスは、少なくともシリコン源とキャリヤガスを含有し、炭素源及び／又はゲルマニウム源のような少なくとも一つの第二元素供給源を含有してもよい。また、堆積ガスは、ホウ素、ヒ素、リン、ゲルマニウム及び／又はアルミニウムのようなドーパント源を供給するドーパント化合物を更に含んでもよい。別の実施形態において、堆積ガスは塩化水素又は塩素のような少なくとも一つのエッチャントを含んでもよい。
[0039]シリコン源は、通常は約５ｓｃｃｍ〜約５００ｓｃｃｍ、好ましくは約１０ｓｃｃｍ〜約３００ｓｃｃｍ、より好ましくは約５０ｓｃｃｍ〜約２００ｓｃｃｍの範囲にある、例えば、１００ｓｃｃｍの流量でプロセスチャンバに供給される。特定の実施形態において、シランは約６０ｓｃｃｍで流される。シリコン含有化合物を堆積させるために堆積ガスに有効なシリコン源には、シラン、ハロゲン化シラン、オルガノシランが含まれる。シランには、シラン（ＳｉＨ４）や実験式ＳｉｘＨ（２ｘ+２）を有する高級シラン、例えば、ジシラン（Ｓｉ２Ｈ６）、トリシラン（Ｓｉ３Ｈ８）、テトラシラン（Ｓｉ４Ｈ１０）等が含まれる。ハロゲン化シランには、実験式Ｘ’ｙＳｉｘＨ（２ｘ+２-ｙ）、ここで、Ｘ’＝Ｆ、Ｃｌ、Ｂｒ、又はＩを有する化合物、例えば、ヘキサクロロジシラン（Ｓｉ２Ｃｌ６）、テトラクロロシラン（ＳｉＣｌ４）、ジクロロシラン（Ｃｌ２ＳｉＨ２）、トリクロロシラン（Ｃｌ３ＳｉＨ）が含まれる。有機シランには、実験式ＲｙＳｉｘＨ（２ｘ+２-ｙ）、ここで、Ｒ＝メチル、エチル、プロピル又はブチルを有する化合物、例えば、メチルシラン（（ＣＨ３)ＳｉＨ３）、ジメチルシラン（（ＣＨ３)２ＳｉＨ２）、エチルシラン（（ＣＨ３ＣＨ２)ＳｉＨ３）、メチルジシラン（（ＣＨ３)Ｓｉ２Ｈ５）、ジメチルジシラン（（ＣＨ３)２Ｓｉ２Ｈ４）、ヘキサメチルジシラン（（ＣＨ３)６Ｓｉ２）が含まれる。有機シラン化合物は、堆積されたシリコン含有化合物に炭素を組み込む実施形態において有利なシリコン源だけでなく炭素源であることがわかった。一つ以上の実施形態によれば、アルゴン含有キャリヤガス中のメチルシランは、好ましいシリコン含有源とキャリヤガスの組合わせである。
[0040]シリコン源は、通常はキャリヤガスと共にプロセスチャンバ内に供給される。キャリヤガスの流量は、約１ｓｌｍ（標準リットル毎分）〜約１００ｓｌｍ、例えば、約５ｓｌｍ〜約７５ｓｌｍ、より詳しくは約１０ｓｌｍ〜５０ｓｌｍ、例えば、１０ｓｌｍである。キャリヤガスには、窒素（Ｎ２）、水素（Ｈ２）、アルゴン、ヘリウム、これらの組み合わせが含まれてもよい。不活性キャリヤガスが好ましく、窒素、アルゴン、ヘリウム又はこれらの組み合わせが含まれる。キャリヤガスは、エピタキシャルプロセス中に用いられる前駆物質及び／又はプロセス温度に基づいて選ばれることになる。通常、キャリヤガスは、堆積とエッチングのステップのそれぞれを通して同じである。しかしながら、一部の実施形態は、具体的なステップにおいて異なるキャリヤガスを用いてもよい。
[0041]典型的には、窒素は、低温（例えば、＜８００℃）プロセスを特徴とする実施形態においてキャリヤガスとして用いられる。低温プロセスは、一部にはエッチングプロセスにおいて塩素ガスを用いるために、利用しやすい。窒素は、低温堆積プロセス中不活性のままである。それ故、窒素は、低温プロセス中に堆積されたシリコン含有物質の中へ組み込まれない。また、窒素キャリヤガスは、水素キャリヤガスがするように水素終端表面を形成しない。基板表面上に水素キャリヤガスの吸収によって形成された水素終端表面は、シリコン含有層の成長速度を抑制する。最後に、窒素が水素、アルゴン又はヘリウムよりもはるかに安価であるので、低温プロセスは、キャリヤガスとして窒素を経済的に利用することができる。経済的な利点にもかかわらず、ある実施形態によれば、アルゴンは好ましいキャリヤガスである。
[0042]一つ以上の実施形態において、用いられる堆積ガスは、また、少なくとも一つの第二元素供給源、例えば、炭素源及び／又はゲルマニウム源を含有する。炭素源をシリコン源とキャリヤガスと共にプロセスチャンバ内に堆積中に添加して、シリコン炭素物質のようなシリコン含有化合物を形成する。炭素源は、通常は約０.１ｓｃｃｍ〜約２０ｓｃｃｍ、例えば、約０.５ｓｃｃｍ〜約１０ｓｃｃｍ、より詳しくは約１ｓｃｃｍ〜約５ｓｃｍの範囲にある、例えば、約２ｓｃｃｍの流量でプロセスチャンバへ供給される。炭素源は、水素ガスに希釈され、３００ｓｃｃｍの流量で流してもよい。シリコン含有化合物を堆積させるのに有用な炭素源には、有機シラン、エチレン、プロピル、ブチルのアルキル、アルケン及びアルキンが含まれる。このような炭素源には、メチルシラン（ＣＨ３ＳｉＨ３）、ジメチルシラン（（ＣＨ３)２ＳｉＨ２）、エチルシラン（ＣＨ３ＣＨ２ＳｉＨ３）、メタン（ＣＨ４）、エチレン（Ｃ２Ｈ４）、エチレン（Ｃ２Ｈ２）、プロパン（Ｃ３Ｈ８）、プロペン（Ｃ３Ｈ６）、ブチン（Ｃ４Ｈ６）等が含まれる。エピタキシャル層の炭素濃度は、約２００ｐｐｍ〜約５原子％、好ましくは約１原子％から約３原子％の範囲にあり、例えば、１.５原子％である。一実施形態において、炭素濃度は、エピタキシャル層の中で段階的でもよく、好ましくは、エピタキシャル層の最後の部分よりエピタキシャル層の最初の部分で炭素濃度がより低く段階的になってもよい。或いは、ゲルマニウム源と炭素源は、いずれも、シリコン源とびキャリヤガスと共にプロセスチャンバ内に堆積中に添加されて、シリコン炭素又はシリコンゲルマニウム炭素物質のようなシリコン含有化合物を形成することができる。
[0043]或いは、ゲルマニウム源は、シリコン源とキャリヤガスと共にプロセスチャンバ内に添加されて、シリコンゲルマニウム物質のようなシリコン含有化合物を形成することができる。ゲルマニウム源は、通常は約０.１ｓｃｃｍ〜約２０ｓｃｃｍ、好ましくは約０.５ｓｃｃｍ〜約１０ｓｃｃｍ、より好ましくは約１ｓｃｃｍ〜約５ｓｃｃｍの範囲にある、例えば、約２ｓｃｃｍの流量でプロセスチャンバ内に供給される。シリコン含有化合物を堆積させるのに有用なゲルマニウム源には、ゲルマン（ＧｅＨ４）、高級ゲルマン、有機ゲルマンが含まれる。高級ゲルマンには、実験式ＧｅｘＨ（２ｘ+２）を有する化合物、ジゲルマン（Ｇｅ２Ｈ６）、トリゲルマン（Ｇｅ３Ｈ８）テトラゲルマン（Ｇｅ４Ｈ１０）等が含まれる。有機ゲルマンには、メチルゲルマン（（ＣＨ３)ＧｅＨ３）、ジメチルゲルマン（（ＣＨ３)２ＧｅＨ２）、エチルゲルマン（（ＣＨ３ＣＨ２)ＧｅＨ３）、メチルジゲルマン（（ＣＨ３)Ｇｅ２Ｈ５）、ジメチルジゲルマン（（ＣＨ３)２Ｇｅ２Ｈ４）、ヘキサメチルジゲルマン（（ＣＨ３)６Ｇｅ２）のような化合物が含まれる。ゲルマンと有機ゲルマン化合物は、堆積されたシリコン含有化合物にゲルマニウムと炭素を組み込んでいる実施形態において有利なゲルマニウム源と炭素源、即ち、ＳｉＧｅ化合物やＳｉＧｅＣ化合物であることがわかった。エピタキシャル層におけるゲルマニウム濃度は、約１原子％〜約３０原子％の範囲にあり、例えば、約２０原子％である。ゲルマニウム濃度は、エピタキシャル層の中で段階的でもよく、好ましくはエピタキシャル層の上部よりエピタキシャル層の下部でゲルマニウム濃度が高い段階的になってもよい。
[0044]堆積中に用いられる堆積ガスは、更に、ホウ素、ヒ素、リン、ガリウム又はアルミニウムのような元素ドーパント源を供給するために少なくとも一つのドーパント化合物を含んでもよい。ドーパントは、電子デバイスが必要とする制御された望ましい経路において方向性電子流のような様々な導電特性を有する堆積されたシリコン含有化合物を供給する。シリコン含有化合物の膜を具体的なドーパントでドープして、望ましい導電特性を達成する。一例において、シリコン含有化合物は、ジボランを用いて約１０１５原子／ｃｍ３〜約１０２１原子／ｃｍ３の範囲の濃度でホウ素を添加するようにｐ形にドープされる。一例において、ｐ形ドーパントは、少なくとも５×１０１９原子／ｃｍ３の濃度を有する。他の例において、ｐ形ドーパントは、約１×１０２０原子／ｃｍ３〜約２.５×１０２１原子／ｃｍ３の範囲にある。他の一例において、シリコン含有化合物は、ｎ形に、例えば、リン及び／又はヒ素によって約１０１５原子／ｃｍ３〜約１０２１原子／ｃｍ３の範囲にある濃度までドープされる。
[0045]ドーパント源は、通常は約０.１ｓｃｃｍ〜約２０ｓｃｃｍ、例えば、約０.５ｓｃｃｍ〜約１０ｓｃｃｍ、より詳しくは約１ｓｃｃｍ〜約５ｓｃｃｍの範囲にある、例えば、約２ｓｃｃｍの流量で堆積プロセス中にプロセスチャンバ内に供給される。ドーパント源として有用なホウ素含有ドーパントには、ボランや有機ボランが含まれる。ボランには、ボラン、ジボラン（Ｂ２Ｈ６）、トリボラン、テトラボラン、ペンタボランが含まれ、アルキルボランには、実験式ＲｘＢＨ（３-ｘ）、ここで、Ｒ＝メチル、エチル、プロピル又はブチル、ｘ＝１、２又は３を有する化合物が含まれる。アルキルボランには、トリメチルボラン（（ＣＨ３)３Ｂ）、ジメチルボラン（（ＣＨ３)２ＢＨ）、トリエチルボラン（（ＣＨ３ＣＨ２)３Ｂ）、ジエチルボラン（（ＣＨ３ＣＨ２)２ＢＨ）が含まれる。ドーパントには、また、アルシン（ＡｓＨ３）、ホスフィン（ＰＨ３）、実験式ＲｘＰＨ（３−ｘ）、ここで、Ｒ＝メチル、エチル、プロピル又はブチル、ｘ＝１、２又は３を有するようなアルキルホスフィンが含まれてもよい。アルキルホスフィンには、トリメチルホスフィン（（ＣＨ３)３Ｐ）、ジメチルホスフィン（（ＣＨ３)２ＰＨ）、トリエチルホスフィン（（ＣＨ３ＣＨ２）３Ｐ）、ジエチルホスフィン（（ＣＨ３ＣＨ２)２ＰＨ）が含まれる。アルミニウムやガリウムのドーパント源には、実験式ＲｘＭＸ（３-ｘ）、ここで、Ｍ＝Ａｌ又はＧａ、Ｒ＝メチル、エチル、プロピル又はブチル、Ｘ＝Ｃｌ又はＦ、ｘ＝０、１、２又は３により記載されるようなアルキル化及び／又はハロゲン化誘導体が含まれてもよい。アルミニウムやガリウムのドーパント源の例としては、トリメチルアルミニウム（Ｍｅ３Ａｌ）、トリエチルアルミニウム（Ｅｔ３Ａｌ）、塩化ジメチルアルミニウム（Ｍｅ２ＡｌＣｌ）、塩化アルミニウム（ＡｌＣｌ３）、トリメチルガリウム（Ｍｅ３Ｇａ）、トリエチルガリウム（Ｅｔ３Ｇａ）、塩化ジメチルガリウム（Ｍｅ２ＧａＣｌ）、塩化ガリウム（ＧａＣｌ３）が挙げられる。
[0046]一つ以上の実施形態によれば、堆積プロセスが終了した後、プロセスチャンバはパージガス又はキャリヤガスでフラッシュされてもよく更に／又はプロセスチャンバは真空ポンプで排気されてもよい。パージ及び／又は排気プロセスは、余分な堆積ガスと、反応副生成物と、他の汚染物質を除去する。例示的実施形態において、プロセスチャンバは、約５ｓｌｍでキャリヤガスを流すことにより約１０秒間パージすることができる。堆積とパージのサイクルは、多くのサイクルが繰り返されてもよい。一実施形態において、堆積とパージサイクルは、約９０回繰り返される。
[0047]本発明の他の態様において、全面又は非選択的プロセスは、高次シラン（例えば、ジシラン以上）源を用いて、低温、約６００℃以下で行われる。このことは、堆積ステップ（非選択的堆積）中で酸化物や窒化物のような誘電体表面上の（多結晶よりは）アモルファス成長を援助し、次のエッチングステップによる誘電体表面上の層の除去を容易にし、結晶基板上に成長する単結晶層に対する損傷を最小限にする。
[0048]図１は、１０００／温度の関数として種々の温度で処理した＜001＞基板上のシリコンのエピタキシャル成長速度を示すグラフである。試料の各々を、６００℃〜７００℃で約５〜８トールの圧力で処理し、３-５ｓｌｍで流れる水素キャリヤガス中に分配した。図１において“ＨＯＳ”のラベルを付けた試料は、ネオペンタシランであり、バブラーを通る水素キャリヤガスの混合物中の液体ネオペンタシランの流速は約２０〜３００ｓｃｃｍに変動させた。図１に示すように、高次シランは、６００℃における成長速度がトリシランの成長速度の約３倍、ジシランの成長速度の８倍、シランの成長速度の７２倍を示した。
[0049]ジシラン、ヘキサクロロジシラン、トリシラン、ネオペンタシランのような高次シランガスの使用は、一定利益を与える。基板上のエピタキシャル膜の形成におけるネオペンタシランの使用は、Ｓｉｌｉｃｏｎ-Ｃｏｎｔａｉｎｉｎｇ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎｗｉｔｈ ＳｉｌｉｃｏｎＣｏｍｐｏｕｎｄｓと題する米国特許出願公開第２００４／０２２４０８９号として公開された、共同譲渡された米国出願第１０／６８８,７９７号に記載されており、この全体の開示内容は本明細書に援用されている。ネオペンタシラン（（ＳｉＨ３)４Ｓｉ）は、シリコン原子に結合した四つのシリル（-ＳｉＨ３）基を含有する第３級シランである。高次シランの使用は、より低い温度においてより大きい堆積速度を可能にし、また、炭素を組み込んでいるシリコン含有膜については、シリコン源ガスとしてモノシランの使用より置換型炭素原子のより多くの組み込みを可能にする。６００℃のプロセス温度でシリコン源ガスのシリコンとしてシランと比較し、また、キャリヤガスとして窒素を、シリコン-炭素源としてメチルシラン（１％、水素で希釈した）用いて行われた全面堆積実験において、炭素の５０％は、堆積された膜において置換型炭素であった。しかしながら、高次シランにおいて、ジシランは置換型炭素が約９０％より大きい膜を生じ、ネオペンタシランは置換型炭素がほぼ１００％の膜を生じた。
[0050]一つ以上の実施形態において、プロセスチャンバに近接して、例えば、プロセスチャンバの約５フィート未満、より詳しくは約２又は３フィート未満に配置されるネオペンタシランアンプルを含む液体供給源キャビネットは、シリコン源のより大きい分配速度、その結果としてより大きい堆積速度を可能にする。
[0051]本発明の他の態様は、堆積中、モノシラン（ＳｉＨ４）と、ネオペンタシランやジシランのような高次シランとを同時に流すことに関する。エピタキシャル堆積に適するが、堆積中に高次シランを用いるプロセスは、たいてい、モノシランを用いたプロセスと比べて非コンフォーマル成長を示す。より詳しくは、高次シランは、側壁のような垂直面上の堆積より陥凹領域の底やゲートの最上部のような水平面上により厚い堆積を生じる傾向がある。この非コンフォーマリティ成長は、選択性を得るためにゲート最上部上の望まれていない堆積物をエッチングする場合、側面がオーバーエッチングされ、アンダーカットと呼ばれることになることを引き起こすという問題になる。もう一方で、ソースガスとしてＳｉＨ４を用いるプロセスは、コンフォーマル成長を示す傾向がある。モノシランと高次シランとを同時に流すことにより、特により低い堆積温度で、膜特性の調整が可能になる。（例えば、各々の供給源の流量を変えることによる）高次シランとモノシランの比は、堆積プロセスによって形成されるエピタキシャル層の形態を調整することに用いることができる。例えば、モノシランと高次シランとの流量比が少なくとも約４：１であるように比を調整すると、モノシランと高次シランとの流量比がより低いプロセスと比較して、有益な結果を与えることが分かった。より詳しくは、モノシランとジシランを基板の陥凹領域の上に２.４：１の比で流し、また、モノシランとジシランを約４：１で流す、プロセス実験を比較した。４：１の比で流すことから得られた試料は、２.４：１の比で流すことから得られた試料より形態がより滑らかになった。従って、少なくとも約４：１、ある実施形態においては約５：１のモノシランと高次シランとの比は、エピタキシャル膜の形態を改善するために使用できる。
[0052]図２Ａは、シリコン源としてシランを用いて誘電体構造上にエピタキシャル膜を堆積させた炭素を含有するシリコン膜のコンフォーマリティを示す写真である。誘電体構造上に堆積させた膜の走査型電子顕微鏡写真である、図２Ａに示されるように、膜の上面は５１ｎｍであり、膜の側面は５３ｎｍを示す。図２Ｂは、シリコン源としてジシランを用いて誘電体構造上にエピタキシャル膜を堆積させた炭素を含有するシリコン膜のコンフォーマリティを示す写真である。図２Ｂに示されるように、膜の上面は、１１１ｎｍ厚であり、膜の側面は、５８ｎｍ厚である。図２Ｃは、シリコン源としてネオペンタシランを用いて誘電体構造上にエピタキシャル膜を堆積させた炭素を含有するシリコン膜のコンフォーマリティを示す写真である。図２Ｃに示されるように、膜の上面は７２ｎｍ厚であり、膜の側面は２５ｎｍ厚である。従って、高次シランを用いる際にトレードオフがあり、より低い温度で堆積速度は速くなるが、コンフォーマル成長は一つの課題である。
[0053]シリコン源としてＳｉＨ４と高次シランを同時に流して添加してシリコン含有エピタキシャル膜を形成することにより、陥凹領域側壁上の成長を制御することができ、その結果として側壁は後の処理でのアンダーカットから保護され得ると考えられる。側壁の成長に加えて、高次シランとシラン（ＳｉＨ４）とを同時に流すことは、高次シラン単独で用いるプロセスによって達成される膜質を向上させると考えられる。同一プロセス条件下で、高次シランを用いるプロセスからＳｉＨ４を取り除くと、陰影が強くなり膜結晶性が不充分な膜が生じた。本発明の実施形態は、特定の操作理論によって縛られるものではないが、シランと高次シランとを用いるプロセスにおいて、シランは、より小さな分子を与えて、ネオペンタシランのようなより大きな分子からの非晶質化の固有の張力を相殺するものと考えられる。
[0054]本発明の他の態様は、Ｓｉ：Ｃ膜のインサイチュリンドーピング或いは選択的エピタキシャル堆積のための方法に関する。一般に、シリコン堆積中のインサイチュリンドーピングは、成長速度を低下させ、結晶膜のエッチング速度を増加させるので、選択性を得ることを難しくする。言い換えれば、誘電体表面上で成長せずに基板の結晶表面上で結晶成長を得ることは難しい。また、インサイチュリンドーピングは、エピタキシャル膜の結晶性を低下させる傾向がある。
[0055]ある実施形態において、デルタドーピングと呼ばれるものによって上記の課題の一つ以上が避けられる。言い換えれば、ドーパントガスのみ、例えば、リンドーパントガス、例えば、ＰＨ３と、キャリヤガスが、非ドープ堆積後に流される。リンドーパントガスは、非ドープ堆積ステップの直後に、或いはその後のエッチングステップの後に、或いはパージステップの後に、或いはエッチングとパージステップの双方の後に流すことができる。エッチング及び／又はパージステップは、高品質膜を得るのに必要に応じて繰り返されてもよい。一つ以上の実施形態において、非ドープ層の形成中はキャリヤガスとホスフィンのようなドーパント源のみを流すことを含む。このように処理することによって、上記の望ましくない作用の一つ以上が避けられる。例えば、基板表面上にシリコン含有物質をエピタキシャル的に形成する方法は、プロセスチャンバ内に単結晶表面を含む基板を配置するステップと、次に非ドープ堆積ガスに基板をさらすステップであって、非ドープ堆積ガスは、シリコン源を含み、必要により炭素源を含んでもよく、ドーパントガスを含まず、基板上に第一非ドープ層を形成する、前記ステップを含む。その後、基板をドープ堆積ガスに連続してさらし、ここで、堆積ガスはドーパントガスとキャリヤガスを含み、第一非ドープ層上にドープ層を形成する。一つ以上の実施形態において、基板を、更に、非ドープ堆積ガスにさらして、単結晶表面上にエピタキシャル層を形成し、ここで、堆積ガスは、シリコン源と、炭素源を含み、ドーパント源を含まず、ドープ層上に第二非ドープ層を形成する。このようなプロセスの一例において、約５６０℃の成長温度と１０トールの成長圧において、１２０ｓｃｃｍで流れるＮＰＳと１５０ｓｃｃｍのシランと、６２６ｓｃｃｍのメチルシラン（１％、アルゴンで希釈した）と、５ｓｌｍで流れる窒素キャリヤガス中のホスフィン（１％、水素で希釈した）を流すことによる第一堆積ステップを用いて膜を製造した。第一堆積ステップは、約１５秒間行った。次に、第二堆積ステップは、キャリヤガス中のホスフィンのみを流すことにより行った。第二堆積ステップは、１０トールの圧力と約５６０℃の温度で約３秒間行った。ホスフィンガス（１％ホスフィン、水素で希釈した）を、５ｓｌｍで流れる窒素キャリヤガスと１５ｓｃｃｍで流した。その後、エッチングステップを約１４.５トールの圧力、約５６０℃の温度で、７０ｓｃｃｍで流れる塩素と、５ｓｌｍで流れる窒素と、３００ｓｃｃｍで流れるＨＣｌによって行った。エッチングステップは、約７秒間行った。次に、パージステップを、同一温度と圧力で８秒間行い、この間、窒素ガスのみを５ｓｌｍで流した。このようにした処理は、選択的エピタキシー中の選択性を改善すると考えられる。
[0056]他の実施形態において、ドープ／非ドープ層のスタックは、エッチングの前に形成され、ドープされたＳｉＣエピタキシー膜の直接エッチングを阻止する。従って、本発明の実施形態によれば、堆積は、エッチングの前に、少なくとも二つのステップ、ドープ堆積に続いて非ドープ堆積で行われる。従って、プロセスの実施形態の一つのサイクルは、上記のように、ドープ堆積に続いて、非ドープ堆積に続いて、エッチングに続いて、パージを含む。特定の例として、約５６０℃の成長温度と１０トールの成長圧において、５ｓｌｍのＮ２と運ばれる１２０ｓｃｃｍで流れるＮＰＳと、１５０ｓｃｃｍのシランと、６２６ｓｃｃｍのメチルシラン（１％、アルゴンで希釈した）と、５ｓｌｍで流れる窒素キャリヤガス中のホスフィン（１％、水素で希釈した）を流すことによって膜を製造した。ホスフィンを含む第一堆積ステップは約５秒間行った。次に、第二堆積ステップはホスフィンを流さずに行ってドープ層をキャップした。その後、エッチングステップは、約１４.５トールの圧力、約５６０℃の温度において、７０ｓｃｃｍで流れる塩素と、５ｓｌｍで流れる窒素と、３００ｓｃｃｍで流れるＨＣｌによって行った。エッチングステップは、約７秒間行った。次に、パージステップは、同一温度と圧力で８秒間行い、その間、窒素ガスのみを５ｓｌｍで流した。他の変形例も本発明の範囲に含まれることは当然のことである。例えば、堆積ステップに続いてエッチングステップ或いはパージステップのみが行われるか、或いは、エッチングステップ或いはパージステップが必要に応じて繰り返されて高品質膜を達成することができる。
[0057]本発明の他の実施形態において、堆積とパージの交互ステップがシリコン含有膜成長プロセス中に用いられる。図３は、堆積とパージの交互ステップで成長した非選択的Ｓｉ：Ｃエピタキシーの高分解能Ｘ線回折スペクトルを示すグラフである。これは、２％の置換型炭素濃度を示している。図４は堆積、エッチング、パージの交互ステップによる非選択的Ｓｉ：Ｃエピタキシャル成長の高分解能Ｘ線回折スペクトルである。図４は、約１.３〜約１.４８原子パーセントの炭素濃度を示している。約５６０℃の成長温度と１０トールの成長圧において、１２０ｓｃｃｍのＮ２と運ばれるネオペンタシラン（ＮＰＳ）と、１５０ｓｃｃｍのシランと、５ｓｌｍで流れる窒素キャリヤガス中の６２６ｓｃｃｍのメチルシラン（１％、アルゴンで希釈した）を流すことによって膜を製造した。堆積を約１５秒間行った。次に、エッチングステップを約１４.５トールの圧力、約５６０℃の温度において、７０ｓｃｃｍで流れる塩素と、５ｓｌｍで流れる窒素と、３００ｓｃｃｍで流れるＨＣｌによって行った。エッチングステップを約７秒間行った。次に、パージステップを同一温度と圧力で８秒間行い、その間、窒素ガスのみを５ｓｌｍで流した。
[0058]他の実施形態において、ドープ／非ドープ層のスタックはエッチングの前に形成され、ドープされたＳｉＣエピタキシー膜の直接エッチングを阻止する。従って、本発明の実施形態によれば、堆積は、エッチングの前に、少なくとも二つのステップ、ドープ堆積に続いて非ドープ堆積において行われる。従って、プロセスの実施形態の一つのサイクルは、上記のように、ドープ堆積に続いて、非ドープ堆積に続いて、エッチングに続いて、パージを含む。特定の例として、約５６０℃の成長温度と１０トールの成長圧において、１２０ｓｃｃｍのＮ２と運ばれるＮＰＳと、１５０ｓｃｃｍのシランと、６２６ｓｃｃｍの（１％、アルゴンで希釈した）メチルシランと、５ｓｌｍで流れる窒素キャリヤガス中の（１％、水素で希釈した）ホスフィンを流すことによって膜を製造した。ホスフィンを含む第一堆積ステップを約５秒間行った。次に、第二堆積ステップをホスフィンを流さずに行い、ホスフィンドープ層をキャップした。その後、エッチングステップを、約１４.５トールの圧力、約５６０℃の温度において、７０ｓｃｃｍで流れる塩素と、５ｓｌｍで流れる窒素と、３００ｓｃｃｍで流れるＨＣｌによって行った。エッチングステップは、約７秒間行った。次に、パージステップを同一温度と圧力で８秒間行い、その間、窒素ガスのみを５ｓｌｍの流量で流した。
[0059]一つ以上の実施形態によれば、方法は連続順序に従って行われるが、プロセスは本明細書に記載される的確なステップに限定されない。例えば、プロセス配列の順序が維持される限りステップの間に他のプロセスステップを挿入できる。エピタキシャル堆積の個々のステップを一つ以上の実施形態によってここで記載する。
[0060]本発明の一つ以上の実施形態は、相補型金属酸化物半導体（ＣＭＯＳ）集積回路デバイスを形成するのに特に有効な方法を提供し、これに関連して記載する。他のデバイスと用途も本発明の範囲内である。図５は、典型的なＣＭＯＳデバイスにおけるＦＥＴ対を示す断面図の部分である。デバイス１００は、ウェルを形成して、ＮＭＯＳデバイスとＰＭＯＳデバイスのソース／ドレイン領域、ゲート誘電体、ゲート電極を得た後の半導体基板を備える。デバイス１００は、従来の半導体プロセス、例えば、単結晶シリコンを成長させるプロセスやトレンチ開口内に誘電体を成長或いは堆積させることにより浅いトレンチ絶縁構造を形成させるプロセスを用いて形成することができる。これらの様々な構造を形成するための詳細な手順は当該技術において既知であり、本明細書に記載しない。
[0061]デバイス１００は、半導体基板１５５、例えば、ｐ形物質でドープされたシリコン基板と、基板１５５上にｐ形エピタキシャルシリコン層１６５と、エピタキシャル層１６５内に画成されたｐ形ウェル領域１２０とｎ形ウェル領域１５０と、ｐ-ウェル１２０内に画成されたｎ形トランジスタ（ＮＭＯＳＦＥＴ）１１０と、ｎ-ウェル１５０内に画成されたｐ形トランジスタ（ＰＭＯＳ ＦＥＴ）１４０を備える。第一絶縁領域１５８は、ＮＭＯＳ１１０とＰＭＯＳ１４０のトランジスタを電気的に絶縁し、第二絶縁領域１６０は、基板１５５上の他の半導体デバイスからトランジスタ１１０と１４０の対を電気的に絶縁する。
[0062]本発明の一つ以上の実施形態によれば、ＮＭＯＳトランジスタ１１０は、ゲート電極１２２と、第一ソース領域１１４と、ドレイン領域１１６を備える。ＮＭＯＳゲート電極１２２の厚さは、拡張可能であり、デバイス性能に関係する問題に基づいて調整することができる。ＮＭＯＳゲート電極１２２は、ｎ形デバイスの仕事関数に対応する仕事関数を持つ。ソース・ドレイン領域は、ゲート電極１１２の反対側のｎ形領域である。チャネル領域１１８は、ソース領域１１４とドレイン領域１１６の間に挟まれている。ゲート誘電体層１１２は、チャネル領域１１８とゲート電極１２２を分けている。ＮＭＯＳゲート電極１２２と誘電体層の形成するためのプロセスは、当該技術において既知であり、本明細書に記載しない。
[0063]一つ以上の実施形態によれば、ＰＭＯＳトランジスタ１４０は、ゲート電極１５２と、ソース領域１４４と、ドレイン領域１４６を備える。ＰＭＯＳゲート電極１５２の厚さは、拡張可能であり、デバイス性能に関係する問題に基づいて調整することができる。ＰＭＯＳゲート電極１５２は、ｐ形デバイスの仕事関数に対応する仕事関数を持つ。ソース・ドレイン領域は、ゲート電極１５２の反対側のｐ形領域である。チャネル領域１４８は、ソース領域１４４とドレイン領域１４６の間に挟まれている。ゲート誘電体層１４２は、チャネル領域１４８とゲート電極１５２を分けている。誘電体１４２は、チャネル領域１４８からゲート電極１５２を電気的に絶縁する。図５に示されすぐ上に記載されるトランジスタ１１０と１４０の構造は単に例示であり、物質、層等の様々な変形例が本発明の範囲内であることは理解されるであろう。
[0064]ここで図６を参照すると、図６は、スペーサ、ソース／ドレイン領域の上の層、例えば、シリサイド層の形成と、エッチング停止の形成後の図５のＮＭＯＳデバイス１１０の詳細を更に示す図である。図５に示されるＰＭＯＳデバイスが、以下に記載されるように、寸法及び／又は組成を調整してＮＭＯＳデバイスのチャネル内に生じる応力に影響を及ぼすことができる同様のスペーサと層を含有してもよいことは理解されるであろう。しかしながら、図示のために、ＮＭＯＳデバイスのみが示され、詳細に記載されている。
[0065]図６は、ゲート１１９の周りに組み込まれる適切な誘電物質から形成することができるスペーサ１７５を示す図である。スペーサ１７５の各々を囲んでいるオフセットスペーサ１７７が設けられてもよい。スペーサ１７５と１７７の形状、サイズ、厚さの形成のためのプロセスは当該技術において既知であり、本明細書に記載しない。ソース領域１１４とドレイン領域１１６の上に金属シリサイド層１７９が形成されてもよい。シリサイド層１７９は、スパッタリング或いはＰＶＤ（物理的気相成長）のようないかなる適切なプロセスによってもニッケル、チタン、又はコバルトのような適切な物質から形成することができる。シリサイド層１７９は、下に横たわる表面の部分に拡散してもよい。ドレイン領域１１６の上昇は矢印１８１によって示され、基板表面１８０からシリサイド層１７９の最上部までの距離として示されている。ソースドレイン領域のファセット１８３は、傾斜面として示されている。当業者が理解するように、上記例示的デバイスは、本明細書記載される方法によって更に変更することができるＳｉ：Ｃエピタキシャル層を持つソース／ドレイン又はソース／ドレイン拡大を含むように変更されてもよい。
[0066]本明細書全体に“一実施形態”、“ある実施形態”、“一つ以上の実施形態”又は“実施形態”ついて述べることは、実施形態と共に記載される具体的な特徴、構造、物質、又は特性が本発明の少なくとも一つの実施形態に含まれることを意味する。従って、本明細書全体に様々な場所で“一実施形態において”、“ある実施形態において”、“一つ以上の実施形態において”又は“実施形態において”のような語句が出てくることは、必ずしも本発明の同一実施形態を意味しない。更に、具体的な特徴、構造、物質、又は特性は、一つ以上の実施形態において適切ないかなる方法においても組み合わせることができる。上記方法の説明の順序は限定するものと考えるべきでなく、方法は記載された操作を順序でなく又は省略もしくは追加して用いることができる。
[0067]上記説明は例示のためであり限定するものではないことは理解すべきである。他の多くの実施形態は、上記説明を見る際に当業者に明らかになるであろう。それ故、本発明の範囲は、添付の特許請求の範囲によって、このような特許請求の範囲が権利を与える等価物の全範囲と共に決定される。
１００…デバイス、１１０…ｎ形トランジスタ、１１２…ゲート誘電体層、１１４…第一ソース領域、１１６…ドレイン領域、１１８…チャネル領域、１１９…ゲート、１２０…ｐ形ウェル領域、１２２…ゲート電極、１４０…ｎ形トランジスタ、１４２…ゲート誘電体、１４４…ソース領域、１４６…ドレイン領域、１４８…チャネル領域、１５０…ｎ形ウェル領域、１５２…ゲート電極、１５５…基板、１５８…第一絶縁領域、１６０…第二絶縁領域、１６５…ｐ形エピタキシャルシリコン層、１７５…スペーサ、１７７…オフセットスペーサ、１７９…金属シリサイド層、１８１…矢印、１８３…ファセット。

Claims (11)

  1. 基板表面上にシリコン炭素を含むシリコン含有物質をエピタキシャル的に形成する方法であって、
    陥凹部の形成された単結晶表面を含む基板をプロセスチャンバ内に配置するステップと、
    前記基板を、シリコン源と炭素含有源を含み且つドーパント源を含まない堆積ガスにさらして、前記基板上にシリコン炭素を含む第１非ドープ層を形成するステップであって、前記堆積ガスが、モノシランと高次シランを含むシリコン源を含んでいる、前記ステップと、
    続いて、前記基板を、Ｎ型またはＰ型ドーパント源およびキャリアガスを含むドープ堆積ガスにさらして、前記第１非ドープ層上にドープ層を形成するステップであって、前記単結晶表面の前記陥凹部上にエピタキシャル層を形成するステップと、
    前記基板を、エッチングガスにさらすステップと、
    前記基板を前記エッチングガスにさらした直後に前記プロセスチャンバをパージするステップと、
    を含み、
    前記エッチングガスが、塩素とＨＣｌを含む、前記方法。
  2. ４：１を超えるように前記モノシランと前記高次シランとの比を調整するステップを更に含む、請求項１に記載の方法。
  3. 前記高次シランが、ジシラン、ネオペンタシラン及びこれらの混合物より選ばれる、請求項１に記載の方法。
  4. 前記炭素含有源がメチルシランを含む、請求項１に記載の方法。
  5. 前記ドーパント源がリン源を含む、請求項４に記載の方法。
  6. 前記高次シランが、ジシランを含み、前記モノシランと前記ジシランとの比が、約５：１である、請求項１に記載の方法。
  7. 前記リン源がホスフィンを含む、請求項５に記載の方法。
  8. 一つのプロセスサイクルが、前記第１非ドープ層を形成するステップと、前記ドープ層を形成するステップと、前記エッチングガスにさらすステップと、前記プロセスチャンバをパージするステップを連続して含み、前記プロセスサイクルが、少なくとも二回繰り返される、請求項１に記載の方法。
  9. 前記一つのプロセスサイクルにおいて、前記ドープ層を形成するステップが前記第１非ドープ層を形成するステップの後に実行される、請求項８に記載の方法。
  10. 前記ネオペンタシランの源が、前記プロセスチャンバから約５フィート以内に位置する、請求項３に記載の方法。
  11. 前記エピタキシャル層がトランジスタ製造過程の製造ステップの間に形成され、さらに、
    前記基板上にゲート誘電体を形成するステップと、前記ゲート誘電体上にゲート電極を形成するステップと、前記電極の反対側の前記基板上にソース／ドレイン領域を形成し且つ前記ソース／ドレイン領域の間にチャネル領域を画成するステップとを含む、請求項５に記載の方法。
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Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI392671B (zh) * 2006-09-07 2013-04-11 Actelion Pharmaceuticals Ltd 吡啶-４-基衍生物
ES2400163T3 (es) * 2006-09-08 2013-04-08 Actelion Pharmaceuticals Ltd. Derivados de piridil-3-ilo como agentes de inmunomodulación
US7833883B2 (en) * 2007-03-28 2010-11-16 Intel Corporation Precursor gas mixture for depositing an epitaxial carbon-doped silicon film
US7994015B2 (en) 2009-04-21 2011-08-09 Applied Materials, Inc. NMOS transistor devices and methods for fabricating same
US8999798B2 (en) * 2009-12-17 2015-04-07 Applied Materials, Inc. Methods for forming NMOS EPI layers
DE102010055564A1 (de) * 2010-12-23 2012-06-28 Johann-Wolfgang-Goethe Universität Frankfurt am Main Verfahren und Vorrichtung zur Abscheidung von Silizium auf einem Substrat
WO2012102755A1 (en) * 2011-01-28 2012-08-02 Applied Materials, Inc. Carbon addition for low resistivity in situ doped silicon epitaxy
TWI521600B (zh) * 2011-06-03 2016-02-11 應用材料股份有限公司 在矽基材上形成高生長速率低電阻率的鍺膜之方法〈一〉
KR101371435B1 (ko) 2012-01-04 2014-03-12 주식회사 유진테크 처리유닛을 포함하는 기판 처리 장치
KR101677560B1 (ko) 2014-03-18 2016-11-18 주식회사 유진테크 공정공간 높이별 가열온도를 조절할 수 있는 히터를 구비한 기판 처리 장치
RU2618279C1 (ru) * 2016-06-23 2017-05-03 Акционерное общество "Эпиэл" Способ изготовления эпитаксиального слоя кремния на диэлектрической подложке
US11374112B2 (en) * 2017-07-19 2022-06-28 Asm Ip Holding B.V. Method for depositing a group IV semiconductor and related semiconductor device structures
US11018002B2 (en) * 2017-07-19 2021-05-25 Asm Ip Holding B.V. Method for selectively depositing a Group IV semiconductor and related semiconductor device structures
US11404270B2 (en) * 2018-11-30 2022-08-02 Texas Instruments Incorporated Microelectronic device substrate formed by additive process
US10910465B2 (en) 2018-12-28 2021-02-02 Texas Instruments Incorporated 3D printed semiconductor package
US10861715B2 (en) 2018-12-28 2020-12-08 Texas Instruments Incorporated 3D printed semiconductor package
KR102189557B1 (ko) * 2019-03-05 2020-12-11 에스케이머티리얼즈 주식회사 박막 트랜지스터 및 이의 제조방법
TW202208659A (zh) * 2020-06-16 2022-03-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 沉積含硼之矽鍺層的方法
TW202218133A (zh) * 2020-06-24 2022-05-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 形成含矽層之方法
CN115491655A (zh) * 2022-10-05 2022-12-20 江苏筑磊电子科技有限公司 一种半导体技术中用于低温清洁和沉积的微波等离子辅助方法

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07118452B2 (ja) * 1986-03-08 1995-12-18 日新電機株式会社 シリコンエピタキシヤル成長方法
US5177677A (en) * 1989-03-08 1993-01-05 Hitachi, Ltd. Power conversion system
US5108792A (en) * 1990-03-09 1992-04-28 Applied Materials, Inc. Double-dome reactor for semiconductor processing
US5322813A (en) * 1992-08-31 1994-06-21 International Business Machines Corporation Method of making supersaturated rare earth doped semiconductor layers by chemical vapor deposition
KR100224707B1 (ko) * 1995-12-23 1999-10-15 윤종용 반도체 장치 커패시터의 제조방법
KR100200705B1 (ko) * 1996-06-08 1999-06-15 윤종용 반도체 디바이스 제조장치, 제조장치의 공정 조건 조절방법 및 이를 이용한 커패시터 제조방법
US6083321A (en) * 1997-07-11 2000-07-04 Applied Materials, Inc. Fluid delivery system and method
US6232196B1 (en) * 1998-03-06 2001-05-15 Asm America, Inc. Method of depositing silicon with high step coverage
EP1189287B1 (en) * 2000-03-03 2007-02-28 Matsushita Electric Industrial Co., Ltd. Semiconductor device
WO2002080244A2 (en) * 2001-02-12 2002-10-10 Asm America, Inc. Improved process for deposition of semiconductor films
US6916398B2 (en) * 2001-10-26 2005-07-12 Applied Materials, Inc. Gas delivery apparatus and method for atomic layer deposition
US6897131B2 (en) * 2002-09-20 2005-05-24 Applied Materials, Inc. Advances in spike anneal processes for ultra shallow junctions
US6803297B2 (en) * 2002-09-20 2004-10-12 Applied Materials, Inc. Optimal spike anneal ambient
US7540920B2 (en) * 2002-10-18 2009-06-02 Applied Materials, Inc. Silicon-containing layer deposition with silicon compounds
CN100471991C (zh) * 2002-10-18 2009-03-25 应用材料有限公司 采用硅化合物进行的含硅层沉积
US6998153B2 (en) * 2003-01-27 2006-02-14 Applied Materials, Inc. Suppression of NiSi2 formation in a nickel salicide process using a pre-silicide nitrogen plasma
TWI336102B (en) * 2003-03-13 2011-01-11 Asm Inc Epitaxial semiconductor deposition methods and structures
US7132338B2 (en) * 2003-10-10 2006-11-07 Applied Materials, Inc. Methods to fabricate MOSFET devices using selective deposition process
US7166528B2 (en) * 2003-10-10 2007-01-23 Applied Materials, Inc. Methods of selective deposition of heavily doped epitaxial SiGe
US7560352B2 (en) * 2004-12-01 2009-07-14 Applied Materials, Inc. Selective deposition
US7312128B2 (en) * 2004-12-01 2007-12-25 Applied Materials, Inc. Selective epitaxy process with alternating gas supply
US7682940B2 (en) * 2004-12-01 2010-03-23 Applied Materials, Inc. Use of Cl2 and/or HCl during silicon epitaxial film formation
US7816236B2 (en) * 2005-02-04 2010-10-19 Asm America Inc. Selective deposition of silicon-containing films
JP2006294953A (ja) * 2005-04-13 2006-10-26 Elpida Memory Inc 半導体装置の製造方法及び製造装置
US7648853B2 (en) * 2006-07-11 2010-01-19 Asm America, Inc. Dual channel heterostructure

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