KR20130139844A - Si-함유 재료 및 치환적으로 도핑된 결정성 si-함유 재료의 선택적 에피택시 - Google Patents

Si-함유 재료 및 치환적으로 도핑된 결정성 si-함유 재료의 선택적 에피택시 Download PDF

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사토시 하사카
폴 데이비드 브라반트
로버트 주니어 토레스
홍 히
알렉산더 레즈니체크
토마스 엔. 아담
디벤드라 케이. 사다나
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매티슨 트라이-개스, 인크.
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Abstract

본 발명은 변형된 화학기상증착(mCVD) 조건 하에, 약 550℃ 미만의 온도 및 약 10 mTorr - 200 Torr의 압력 범위에서, 챔버 내에 포함된 기판을 비교적 높은 유속의 캐리어 가스와 비교적 낮은 유속의 실리콘 전구체에 노출시킴으로써 에피택시얼 실리콘 막을 형성시킬 수 있음을 개시한다. 또한, 변형 CVD 조건 하에서 도데카메틸시클로헥사실란 또는 테트라메틸디실란과 같은 탄소-함유 가스 및 실리콘 원료로서 테트라실란을 이용하여 비교적 높은 유속으로 증착을 수행함으로써, 결정성 Si를 인 시투 도핑할 수 있다.

Description

SI-함유 재료 및 치환적으로 도핑된 결정성 SI-함유 재료의 선택적 에피택시{SELECTIVE EPITAXY OF SI-CONTAINING MATERIALS AND SUBSTITUTIONALLY DOPED CRYSTALLINE SI-CONTAINING MATERIALS}
타 출원과의 상호 참조
이 출원은 2010년 7월 2일자 미국 가특허출원 제61/398980호에 기초한 우선권 주장 출원으로서 상기 특허출원의 개시 내용은 그 전체가 본 발명에 참조 병합되었다.
1. 발명의 분야:
본 발명은 대체로 반도체 프로세싱에 있어서 실리콘(silicon)-함유 재료의 선택적 에피택시 증착에 관한 것이다. 더욱 구체적으로, 본 출원은 테트라실란 및 탄소 소스를 이용하는 변형된 화학기상증착(mCVD) 조건을 이용하여 실리콘-함유 재료 및 치환적으로 탄소-도핑된 실리콘-함유 재료를 선택적으로 에피택시 증착시키는 것에 관한 것이다.
2. 종래 기술에 관한 설명:
무어의 법칙으로 알려진 유명한 가설에 따라, 지난 40년간 반도체 크기를 줄이려는 가열찬 시도가 끊임없이 지속되고 있다. 그러나, 이제 어떤 것의 크기를 조정할 수 있을 것인지, 그리고 반도체 디바이스의 가치를 제고할 만한 다른 방안은 없는지에 대하여 재고할 때가 되었다. 제조되는 트랜지스터의 크기가 점점 더 작아질수록, 초박형 소스/드레인 정션을 만들어 내는 것이 점점 더 어려워지고 있다. 일반적으로 100 nm 이하의 CMOS (상보성 금속산화막 반도체: complementary metal-oxide semiconductor) 디바이스에서는 정션 깊이가 30 nm 미만일 것이 요구된다. 실리콘-함유 재료 (예컨대, Si, SiGe 및 SiC)의 에피층을 정션 내로 형성시키기 위해 선택적 에피택시얼 증착 기술이 종종 이용된다. 일반적으로, 선택적 에피택시얼 증착을 이용함으로써, 에피층을 유전체 영역에서 성장시킴이 없이 실리콘 모트 상에서만 선택적으로 성장시킬 수 있다. 선택적 에피택시는 증가된 소스/드레인, 소스/드레인 확장, 컨택트 플러그 또는 쌍극성 디바이스의 베이스층 증착과 같은 반도체 디바이스에 이용될 수 있다.
화학기상증착(CVD: Chemical vapor deposition)은 고순도의 고성능 고체 재료를 제조하는데 사용되는 화학 공정이다. 이 공정은 반도체 산업에서 박막을 제조하는데 널리 이용되고 있다. 전형적인 CVD 공정에서는, 기판 표면과 반응 및/또는 분해되어 원하는 증착물을 생산하는, 1 이상의 전구체에 웨이퍼(기판)을 노출시킨다. 이 때 휘발성 부산물들도 흔히 생산되는데, 이러한 부산물은 반응 챔버를 통한 가스 흐름(gas flow)에 의해 제거된다.
몇 가지 유형의 CVD가 널리 이용되고 있으며 이와 관련한 기재는 문헌상에서 찾아볼 수 있다. 이러한 공정들은 화학반응을 개시하는 수단(예컨대 활성화 공정) 및 공정 조건의 측면에서 차이가 있다. 작업 압력에 따른 몇몇 CVD의 분류를 다음에 예시하였다:
● 저압 CVD (LPCVD:Low-pressure CVD) - 대기압보다 낮은 압력 (10-3 Torr 베이스 압력/lOO mTorr-1 Torr 작업 압력)에서 수행되는 CVD 공정.
● 초고진공 CVD (UHVCVD: Ultrahigh vacuum CVD) - 매우 낮은 압력, 일반적으로 10-9 Torr 베이스 압력/10-5 내지 50 mTorr의 작업 압력에서 수행되는 CVD 공정.
● 감압 CVD (RPCVD: Reduced-Pressure CVD) - 10-3 Torr 베이스 압력/10 Torr 내지 ATM 작업 압력에서 수행되는 CVD 공정.
● 극저압 CVD (VLPCVD: Very Low Pressure CVD) - 10-7 Torr 베이스 압력/10 mTorr 내지 50 mTorr의 작업 압력에서 수행되는 CVD 공정.
일반적으로, 선택적 에피택시 공정은 증착 반응과 식각 반응을 포함한다. 증착 반응과 식각 반응은 에피택시 층과 다결정 층에 대한 상대적인 반응 속도를 달리하면서 동시에 일어난다. 증착 공정 동안, 에픽택시얼 층은 단결정 표면에서 형성되는 반면 다결정 층은 적어도 제2 층, 예컨대 기존의 다결정 층 및/또는 무정형 층에 증착된다. 그러나, 증착된 다결정 층은 일반적으로 에피택시얼 층보다 빠른 속도로 식각된다. 따라서, 식각 가스(etchant gas)의 농도를 변화시킴으로써, 순(純) 선택적 공정에 의해 에피택시 재료가 증착되고, 다결정 재료의 증착은 제한적으로만 일어나거나 또는 전혀 일어나지 않게 된다. 예를 들어, 선택적 에피택시 공정에 의해 단결정 실리콘 표면상에 실리콘-함유 재료의 에피층이 형성되는 반면 스페이서 상에는 증착이 남지 않을 수 있다.
실리콘-함유 재료의 선택적 에피택시얼 증착은 증가된 소스/드레인 형성시 유용한 기술이 되고 예컨대 실리콘-함유 MOSFET(금속산화막 반도체 전계효과 트랜지스터) 디바이스 형성시, 소스/드레인 확장 특성이 되었다. 소스/드레인 확장 특성은 실리콘 표면을 식각하여 함몰된 소스/드레인 특성을 만들고 이어서 실리콘 게르마늄(SiGe) 재료와 같은, 선택적으로 성장된 에피층으로 식각된 표면을 충전함으로써 만들어진다. 선택적 에피택시에 의해, 인 시투 도핑으로 거의 완벽한 도판트 활성화가 가능하므로, 후 어닐링(post annealing) 공정은 생략된다. 따라서, 실리콘 식각 및 선택적 에피택시에 의해 정션 깊이를 정확히 정할 수 있다. 다른 한편, 극히 얇은(ultra shallow) 소스/드레인 정션에서는 직렬 저항의 증가가 불가피하다. 또한, 실리사이드가 형성되는 동안 정션 소모로 인해 직렬 저항이 더 증가된다. 정션 소모를 보상하기 위해, 증가된 소스/드레인이 정션 상에 에피택시얼하게 그리고 선택적으로 성장된다. 일반적으로, 증가된 소스/드레인 층은 도핑되지 않은 실리콘이다.
그러나, 현행의 선택적 에피택시 공정에는 몇 가지 단점이 있다. 현재 행하여지는 에피택시 공정 동안 선택성을 유지하기 위해서는, 전구체의 화학적 농도 뿐만 아니라 반응 온도를 증착 공정 전 기간에 걸쳐 제어 및 조정하여야 한다. 만일 실리콘 전구체가 충분하지 않은 양으로 투입될 경우, 식각 반응이 우세하게 일어나게 되어 전반적인 공정의 속도가 느려지게 된다. 또한 만일 식각 전구체가 충분하지 않은 양으로 투입될 경우에는, 증착 반응이 우세해져서 선택성이 감소되어 기판 표면에 걸쳐 단결정 및 다결정 재료가 형성된다. 또한, 현행의 선택적 에피택시 공정은 대개 높은 반응 온도, 예컨대 약 800℃, 1,000℃ 또는 그 이상의 고온을 필요로 한다. 이러한 고온은 열 소모 예산 측면과 기판 표면에 대하여 제어되지 않은 질화 반응이 일어날 가능성으로 인해 조립 공정 동안 바람직하지 않다.
반도체 디바이스의 성능은 회로 성능의 증가에 의해 더욱 향상될 수 있다. 금속 산화막 반도체(MOS: metal oxide semiconductor) 트랜지스터의 채널을 통해 흐르는 전류량은 채널 내의 캐리어의 이동성에 정비례하며 고이동성 MOS 트랜지스터를 사용함으로써 더 많은 전류를 흘려보낼 수 있고 그 결과 회로의 성능을 더 빠르게 할 수 있다. 예를 들어, MOS 트랜지스터 채널 내의 캐리어의 이동성은 채널 내에 기계적 응력(mechanical stress), 즉, 변형(strain)을 발생시킴으로써 증가될 수 있다.
Si- 및 Ge-함유 재료에서 변형을 유도하기 위한 접근법들 중, 여러 가지 결정성 재료들 간의 격자 상수 차이를 이용하는데 촛점을 맞추는 방법들이 몇 가지 있다. 한 가지 접근법에서는, 특정한 결정성 재료의 박층을 이와 다른 결정성 재료 상에 증착시킴으로써, 증착된 층이 하부의 단결정 재료의 격자 상수를 채택하도록 한다.
변형은 또한, 격자 구조 내의 Si를 도판트로 대체시킴으로써, 단결정 Si-함유 재료 내로 도입될 수도 있는데, 이는 흔히 치환적 도핑이라 칭해진다. 예컨대, 단결정 실리콘의 격자 구조 내의 몇몇 실리콘 원자들을 게르마늄 원자로 치환하면, 결과적인 치환적으로 도핑된 단결정 실리콘 재료에서 압축 변형이 일어나는데, 이는 게르마늄 원자의 크기가 이들이 대체하는 실리콘 원자보다 크기 때문이다. 별법으로, 탄소에 의한 치환 도핑에 의해 단결정 실리콘 내로 인장 변형을 도입할 수 있는데, 이는 탄소 원자의 크기가 이들이 대체하는 실리콘 원자보다 작기 때문이다. 예컨대, 문헌 [Judy L. Hoyt, "Substitutional Carbon Incorporation and Electronic Characterization of Sii- yCy/Si and Sii-x-yGexCy/Si Heterojunctions," Chapter 3 in "Silicon-Germanium Carbon Alloy," Taylor and Francis, N.Y., pp. 59-89, 2002] 참조. 상기 문헌의 개시 내용은 본 발명에 참조되었다.
격자 구조 내로 도판트를 혼입하기 위해 어닐링을 수반하는 엑스 시투(ex situ) 도핑에 비해 인 시투(in situ) 도핑이 종종 선호되는데, 이는 어닐링에 가열과 관련한 비용이 바람직하지 않게 많이 소요되기 때문이다. 그러나, 인 시투 탄소 치환 도핑은 실상, 증착이 일어나는 동안 도판트가 비치환적으로 혼입되는 경향이 있음으로 해서, 즉, 결정 구조 내의 실리콘 원자를 치환하는 것에 의해서라기보다, 예컨대 실리콘 내의 클러스터 또는 도메인 사이로 혼입됨으로 해서, 복잡하다. [예컨대 Hoyt의 상기 문헌 참조]. 비치환적 도핑은 또한 예컨대 SiGe의 탄소 도핑, 전기적으로 활성적인 도판트에 의한 Si 및 SiGe의 도핑 등과 같은 다른 재료계를 이용하는 치환 도핑을 복잡하게 만든다. Hoyt의 전술한 문헌 73 페이지의 도 3.10에 도시된 바와 같이, 종래의 증착법을 이용할 경우, 5.4Å 이상의 격자 간격에 대응하는 2.3 원자% 이하의 인 시투 도핑된 치환성 탄소 함량 및 1.0 GPa 미만의 인장 응력을 갖는 결정성 실리콘이 만들어진다. 그러나, 종래 기술의 증착법을 이용하여, 인 시투 도핑된 치환성 탄소 함량이 2.3 원자%를 초과하는 단일 결정 실리콘을 증착시킬 수 있었는지에 대해서는 알려진 바 없다.
따라서, 실리콘 및 실리콘-함유 재료를 선택적 및 에피택시얼하게 증착시키는 한편 Si-함유 재료의 인 시투 치환 도핑을 달성할 수 있는 공정이 요구되고 있다. 이러한 개선된 방법을 이용할 경우, 증착된 재료의 증착 속도, 선택성 및/또는 품질(예컨대 결정 품질)을 과도하게 희생시키지 않으면서, 상업적으로 유의적인 수준의 치환 도핑을 달성할 수 있을 것으로 기대된다. 뿐만 아니라, 이 방법은 증착 속도가 빠르면서도, 200 Torr 미만의 압력을 유지하는 한편 약 250℃ - 550℃의 공정 온도, 좋기로는 약 500℃ - 525℃ 범위의 공정 온도를 유지하면서 다양한 원소 농도를 갖는 실리콘-함유 재료를 형성할 수 있는 것이어야 한다.
발명의 개요
10 mTorr 내지 200 Torr의 범위에서 구동되는 변형된 화학기상증착 및/또는 성장 시스템(감압 화학 CVD)을 이용하여, 탄소-도핑된 Si-함유 막을 증착시키기 위하여 실리콘 소스와 탄소 소스를 이용하는 증착 및/또는 성장법이 개발되었다. 이러한 증착 및/또는 성장법에 의해, 종래 기술에 따른 방법으로 달성되는 수준에 비해 유의적으로 더 높은 수준을 포함하는 다양한 수준으로, 탄소에 의해 치환적으로 도핑된 다양한 Si-함유 단일 결정 막을 제조할 수 있다. 예컨대, 실리콘 소스로서 테트라실란을 이용하는 바람직한 증착 및/또는 성장법을 이용함으로써, 1.8 원자% 보다 높은 수준을 포함하는 소정의 치환성 탄소 수준 범위를 갖는 탄소-도핑된 다양한 단결정 Si 막을, 전공정을 통해 반응온도를 일정하게 유지하면서 증착시킬 수 있다.
또 다른 구체예에 따라, 챔버 내에 배치된 기판을 제공하는 단계; 및 상기 기판을 감압 화학기상증착 및/또는 성장 조건 하에 테트라실란과 같은 실리콘 소스에 노출시켜, 약 550℃ 미만의 온도 및 약 200 Torr 미만의 압력 하에 단일 실리콘 막을 상기 기판 상에 증착시키는 단계를 포함하여 이루어지는, 에피택시얼 실리콘 막의 증착 방법이 제공된다.
또 다른 구체예에 따라, 챔버 내에 배치된 기판을 제공하는 단계; 감압 CVD 조건 하에 테트라실란과 탄소 소스를 상기 챔버에 도입하여, 약 550℃ 미만의 온도 및 약 200 Torr 미만의 압력 하에 단결정 실리콘 막을 기판 상에 증착시킴으로써, x선 회절법으로 측정시 적어도 1.8 원자% 치환성 탄소를 포함하는 단결정 실리콘 막을 제조하는 단계를 포함하여 이루어지는, 에피택시얼실리콘 막의 증착 방법이 제공된다.
또 다른 구체예에 따라, 제1 단결정 Si-함유 영역과 제2 단결정 Si-함유 영역을 포함하되, 상기 제1 단결정 Si-함유 영역과 제2 단결정 Si-함유 영역 중 적어도 하나의 영역은 상기 제1 단결정 Si-함유 영역과 제2 단결정 Si-함유 영역 사이에 위치하는 제3 단결정 Si-함유 영역에 대하여 인장 응력을 발휘하는데 효과적인 양의 치환성 탄소를 포함하는 것이고, 상기 제3 단결정 Si-함유 영역은 응력이 가해지지 않은 필적할만한 영역과 비교 할 때 캐리어 이동성이 적어도 약 10% 증가된 것인, 집적회로가 제공된다.
본 발명의 또 다른 측면에서, 다양한 챔버 디멘젼들 및 정반대의 말단들을 갖는 증착 및/또는 성장 챔버; 챔버의 한쪽 말단에 연결되어 챔버 내의 증착 및/또는 성장 압력을 200 Torr 미만으로 유지시키도록 작동하는 고속 펌프 수단; 챔버 내로 가스를 도입하여, 가스가 대체로 가스 인렛으로부터 펌프 수단의 방향으로 흐르도록 하기 위한, 챔버의 다른 쪽 말단에 인접한 가스 인렛; 기판을 챔버 내에 지지시키기 위한 기판 지지 수단을 포함하여 이루어지는, 기판 상에 에피택시얼 막을 형성하기 위한, 변형된 저압-화학기상증착 및/또는 성장 시스템이 제공되며, 여기서, 상기 고속 펌프 수단은, 존재하는 오염물질, 예컨대 비제한적인 예로서 산소, 물, 일산화탄소, 이산화탄소, 실록산, 디실록산 및 고차 실록산과 같은 오염물질이 희석될 정도로 충분히 높은 농도의 캐리어 가스를 상기 챔버 내로 흐르게 할 수 있는 것이다.
전술한 문단들은 본 발명의 내용을 개략적으로 설명하기 위하여 제공된 것으로, 첨부된 특허청구범위가 전술한 문단의 내용에 의하여 한정되는 것은 아니다. 제시된 바람직한 구체예들 및 추가의 장점들은 이하의 상세한 설명과 첨부된 도면을 참조함으로써 가장 잘 이해될 수 있다.
본 명세서의 일부를 구성하는 첨부된 도면들은 본 발명의 바람직한 구체예를 도시한 것들로서, 상세한 설명과 함께 본 발명의 기본 원리를 설명하는데 참조된다.
첨부된 도면에서:
도 1은 MOSFET에서 선택적 및 에피택시얼적으로 증착된 실리콘-함유 층들을 함유하는 디바이스의 개략도이다.
도 2는 550℃에서 최대 2.3%의 C가 테트라실란에 혼입될 수 있음을 입증하는 X선 회절 플롯이다.
도 3은 본 발명의 바람직한 구체예에 따라 실리콘-함유 막을 선택적으로 증착시키기 위하여 테트라실란, 탄소 소스, 식각 가스 및 캐리어 가스를 이용하는 시스템에 사용되는 반응기 셋업을 나타내는 개략도이다.
발명의 상세한 설명
본 발명은 전술한 제약 사항들을 해결한다. 본 발명은 실리콘 및 실리콘-함유 재료를 선택적으로 그리고 에피택시얼하게 증착시키는 한편 Si-함유 재료의 인 시투(in situ) 치환성 도핑을 달성하는 공정을 제공한다. 또한, 본 발명에 개시된 이와 같은 개선된 방법은 증착된 재료의 증착 속도, 선택성 및/또는 품질(예컨대 결정 품질)을 과도하게 희생시키지 않으면서, 상업적으로 유의적인 수준의 치환 도핑을 달성할 수 있다. 뿐만 아니라, 이 공정은 증착 및/또는 성장 속도가 빠르면서도, 공정 온도를 약 250℃ - 550℃, 및 좋기로는 약 500℃ - 525℃로 유지하는 한편 압력을 약 10 mTorr - 200 Torr 및 좋기로는 10 mTorr - 50 Torr 및 더욱 좋기로는 10 mTorr - 10 Torr의 범위로 유지하면서 다양한 원소 농도를 갖는 실리콘-함유 재료를 형성할 수 있을만큼 유용한 공정이다. 마지막으로, 이 공정이 식각의 결과로서 복수회의 주기를 필요로 할 경우, 온도를 변화시킬 필요가 없는데, 이는 즉, 식각 단계가 증착 및/또는 성장 단계의 온도와 동일한 온도에서 일어나기 때문이다.
후술하는 바와 같이, Si-함유 재료의 인 시투 치환 도핑을 달성하면서 실리콘 및 실리콘-함유 재료를 선택적으로 그리고 에피택시얼적으로 증착하는데 중요한 증착 및/또는 성장 변수들이 몇 가지 있다. 비제한적인 예로서 테트라실란 (n-테트라실란, 이소-테트라실란 및 시클로-테트라실란)과 같은 선형 및 이소형의 고급 실란을 고속 펌프를 사용할 수 있도록 본 발명에 따라 변형된 저압 화학기상증착 및/또는 성장 시스템과 조합시켜 사용하는 것이 본 발명의 교시 내용을 달성하기 위한 2 가지 중요한 변수들인 것으로 밝혀졌다.
예를 들어 테트라실란과 같은 고급 실란을 사용하면 실리콘 소스 가스와 같은 모노-실란을 사용한 경우보다, 탄소가 혼입된 실리콘-함유 막을 저온에서도 더 빠른 속도로 증착 및/또는 성장시킬 수 있고, 치환성 탄소 원자를 더 만이 혼입시킬 수 있다. 테트라실란과 같은 고급 실란은 저온에서 증착시키기 쉽기 때문에 다결정 재료에 대해 무정형 성장에 대한 선택성이 더 높다. 고급 실란은 중합되기 쉬워서 입자 형태로 증착되는 고급 사슬형 폴리머를 형성하므로 (가스상 핵형성), 전통적으로 에피택시 공정에 채용하기가 어려웠다. 이 입자들은 Si 재료에 결함을 발생시켜 에피택시를 파괴함으로 해서, 온도에 따라 무정형 층 또는 폴리실리콘 층으로 전이될 수 있다. 증착 및/또는 성장 온도를 저하시키면 가스상 핵형성 가능성이 줄어든다. 그러나, 불행하게도 증착 및/또는 성장 온도가 저하될수록 산소 분압, 에피택시 공정 중에 존재하는 불순물이 증가하며 산소가 Si 재료 내로 침입적으로 혼입되게 된다. Lander 등 [JAP, v33(6): 2089-2092 (1962)]의 연구 내용을 550℃의 증착 및/또는 성장 온도에 적용하면 산소가 청정 표면 상에서 더 이상 안정해지지 않는 분압은 10'16　Torr이다. 테트라실란과 같은 고급 실란을 대상으로 한 증착 및/또는 성장법으로서, 가스상 핵형성에 훨씬 덜 민감하고 다양한 치환성을 갖는 단결정 Si-함유 재료를 제조하는데 유용한 방법이 이제 개발되었다.
놀랍게도, 약 550℃ 이하의 온도 및 약 10 mTorr - 200 Torr, 좋기로는 약 10 mTorr - 50 Torr, 더욱 좋기로는 lO mTorr - 10 Torr의 압력 하에 고속 펌프가 구비된 감압 CVD 시스템을 이용하여 상대적으로 저유속으로, 비제한적인 예로서 테트라실란과 같은 실리콘 소스를 흘려 보내면서 상대적으로 고유속으로 흐르는 담체 가스에, 챔버 내에 함유된 기판을 노출시킴으로써, 에피택시얼 실리콘 막을 형성할 수 있는 것으로 밝혀졌다. 상기 고속 펌프는 예컨대, 존재하는 산소, 물, 일산화탄소, 이산화탄소, 실록산, 디실록산 및 고급 실록산과 같은 오염물질이 모두 희석될 정도로 높은 농도로 캐리어 가스를 상기 챔버 내로 흘려보낼 수 있다.
뿐만 아니라, 이러한 변형된 CVD 조건 하에서 실리콘 소스로서 테트라실란을 사용하고 탄소 소스로서 탄소-함유 가스를 사용하여 비교적 고속으로 증착 및/또는 성장을 실시함으로써, 비교적 높은 수준으로 치환성 탄소를 함유하도록, 결정성 Si를 인 시투 도핑할 수 있다. 기판 상의 단결정 실리콘 막의 증착 및/또는 성장은 약 550℃ 미만의 온도 및 약 10 mTorr - 200 Torr, 좋기로는 약 10 mTorr - 50 Torr, 및 더욱 좋기로는 lO mTorr - 10 Torr의 압력 하에서 일어나며, x선 회절에 의해 측정할 경우, 단결정 실리콘 막은 약 1.8 원자% 내지 약 3.0 원자%의 치환성 탄소를 함유한다. 본 발명에 따라 탄소-도핑 층의 증착 및/또는 성장은 이하에서 상세히 설명되는 바와 같이, 식각 가스가 있거나 없는 상태에서 선택적으로 또는 비선택적으로 수행될 수 있다. 식각 가스를 사용할 경우, 주기가 증착 및/또는 성장 주기인지 또는 식각 주기인지에 따라, 압력 및 온도를 주기화시키지 않아도 된다는 부가적인 장점이 있다.
전술한 바와 같이, 다양한 증착 및/또는 성장 변수들이 치환성 탄소의 Si-함유 막 내로의 혼입에 영향을 미치는 것으로 밝혀졌으며, 이러한 변수로는: 테트라실란 대 다른 실리콘 소스의 비율, 탄소 소스 유속 대 테트라실란 유속의 비율; 캐리어 가스 유속; 증착 및/또는 성장 압력; 및 증착 및/또는 성장 온도를 들 수 있다. 이러한 변수들의 특정한 조합은 치환성 탄소를 Si-함유 막 내로 비교적 고수준으로 혼입시키는데 특히 유리한 것으로 밝혀졌다. 특히, 다음의 조합이 유리하다: 비교적 빠른 캐리어 탄소의 유속 (예컨대 테트라실란 유속 대 수소 캐리어 가스 유속의 비율이 비교적 낮을 것) 및 이것과 다음 중 적어도 한 가지와의 조합, 즉: 비교적 느린 테트라실란 유속(예컨대, 약 50mg/분 내지 약 200 mg/분), 비교적 낮은 증착 및/또는 성장 압력 (예컨대, 좋기로는 약 10 mTorr 내지 약 10 Torr, 더욱 좋기로는 1 Torr 미만의 압력); 비교적 낮은 증착 및/또는 성장 온도 (예컨대, 좋기로는 약 250℃ 내지 약 550℃, 더욱 좋기로는 약 500℃ 내지 약 525℃의 온도 범위).
본 발명에서 "Si-함유 재료" 및 이와 유사한 용어들은 비제한적인 예로서 Si (결정성 실리콘을 포함한다), Si:C (예컨대, 탄소-도핑된 결정성 Si), SiGe 및 SiGeC (예컨대, 탄소-도핑된 결정성 SiGe)를 비롯한 매우 다양한 실리콘-함유 재료를 가리키는데 사용된다. 본 발명에서, "탄소-도핑된 Si", "Si:C", "SiGe", "탄소-도핑된 SiGe", "SiGe:C" 및 이와 유사한 용어들은 표시된 화학 원소들을 다양한 비율로 함유하고 임의로, 소량의 다른 원소들을 더 함유할 수 있는 재료를 가리킨다. 예를 들어, "SiGe"는 실리콘, 게르마늄 및 임의로 다른 원소들, 예컨대 탄소와 같은 도판트 및 전기 활성적인 도판트를 함유하는 재료이다. 따라서, 탄소-도핑된 Si는 본 발명에서 Si:C로 칭해지거나 또는 반대의 관계가 성립된다. 예컨대 "Si:C", "SiGe", 및 "SiGe:C" 등의 용어는 그 자체가 화학양론적인 화학식은 아니며, 따라서 표시된 원소들을 특정 비율로 함유하는 물질들로 한정되는 것이 아니다. 본 발명에서 Si-함유 막 중의 도판트 (예컨대 탄소, 게르마늄 또는 전기 활성적 도판트)의 백분율은, 달리 언급하지 않는 한, 전체 막에 기초한 원자 백분율로서 표시한다.
Si-함유 재료 내로 치환적으로 도핑된 탄소의 양은, 도핑된 Si-함유 재료의 수직 격자 간격을 x선 회절에 의해 측정함으로써 구할 수 있다. 예컨대, 문헌 [Judy L. Hoyt, "Substitutional Carbon Incorporation and Electronic Characterization of Si1 - yCy/Si and Si1 -x- yGexCy/Si Heterojunctions," Chapter 3 in "Silicon-Germanium Carbon Alloy," Taylor and Francis, N.Y., pp. 59-89, 2002] 참조. Hoyt의 전술한 문헌의 73 페이지 도 3.10에 도시된 바와 같이, 도핑된 실리콘 중의 총 탄소 함량은 SIMS에 의해 측정할 수 있고, 비치환성 탄소 함량은 총 탄소 함량으로부터 치환성 탄소 함량을 뺌으로써 구할 수 있다. 그 밖의 Si-함유 재료 내로 치환적으로 도핑된 다른 원소들의 양 역시 유사한 방식으로 구할 수 있다.
여러 가지 구체예에서, 테트라실란을 포함하는 실리콘 소스, 카본 소스 및 필요에 따라 전기 활성 도판트(들)과 같은 다른 원소의 소스(들)을 사용함으로써 탄소-도핑된 Si-함유 재료 (예컨대 탄소-도핑된 단결정 Si)를 증착시키는 방법이 제공된다. 본 발명에 교시된 변형된 화학기상증착 및/또는 성장 조건 하에서, 분해된 테트라실란 및 탄소 소스의 기판 표면으로의 전달에 의하여 기판 표면 상에 에피택시얼 탄소-도핑된 Si-함유 막이 형성되는 것이 바람직하다. 소정의 선택적인 증착 및/또는 성장에 있어서는, 식각 가스가 분해된 테트라실란 및 탄소 소스와 함께 기판에 전달되어, Si-함유 막이 단결정 기판 또는 혼합 기판의 단결정 영역에 선택적으로 증착될 수 있다. 비교적 높은 증착 및/또는 성장 속도를 이용하는 방법이 바람직하며, 바람직한 구체예에서 이러한 방법에 의해 비교적 높은 수준으로 치환성 탄소를 함유하는, 인 시투 도핑된 결정성 Si-함유 재료가 증착 및/또는 성장된 것으로 나타났다.
본 발명에서 "기판"이라 함은 그 위에서 증착 및/또는 성장시키고자 하는 워크피스를 가리키는 것이거나, 또는 증착 및/또는 성장 가스(들)에 노출되는 표면을 가리킨다. 예를 들어, 기판은 단일 결정 실리콘 웨이퍼일 수도 있고 또는 절연기판 상 반도체(SOI: semiconductor-on-insulator)일 수도 있으며, 또는 웨이퍼 등에 증착된 에피택시얼 Si, SiGe 또는 III-V 재료일 수도 있다. 워크피스는 웨이퍼로 한정되지 않으며, 유리, 플라스틱 및 반도체 가공에 사용되는 기타 기판도 이에 포함된다. "혼합 기판(mixed substrate)"이라는 용어는 당업자에게 잘 알려져 있으며, 예컨대 그 내용 전체가 특히 혼합 기판의 설명 목적에서 본 발명에 참조 병합된 미국 특허 제6,900,115호를 참조할 수 있다. 미국특허 제 6,900,115호에 설명된 바와 같이, 혼합 기판은 2 이상의 서로 다른 종류의 표면을 갖는 기판이다. 예컨대, 혼합 기판은 제1 표면 모폴로지를 갖는 제1 표면과 제2 표면 모폴로지를 갖는 제2 표면을 포함할 수 있다. 특정 구체예에서, 탄소-도핑된 Si-함유 층은 인접한 유전체 상에서의 증착 및/또는 성장은 최소화 되는 한편, 좋기로는 회피되는 한편으로, 단결정 반도체 재료 상에는 형성된다. 유전체 재료의 예로는 이산화실리콘(실리콘의 탄소-도핑된 산화물 및 불소-도핑된 산화물과 같은 저유전성 불변 형태가 포함된다), 질화실리콘, 금속산화물 및 금속규화물(metal silicate)을 들 수 있다. "에피택시얼(epitaxial)", "에피택시얼적(epitaxially)", "헤테로에피택시얼(heterepitaxial)", "헤테로에피택시얼적(heteroepitaxially)", "단결정(single-crystal)" 및 이와 유사한 용어들은 결정성 기판 상의 결정성 Si-함유 재료의 증착 및/또는 성장을 의미하되, 증착된 층이 기판의 격자 상수를 채택하거나 따르는 방식으로 증착 및/또는 성장되는 것을 가리킨다. 증착된 층의 조성이 기판의 조성과 다를 경우, 에피택시얼 증착 및/또는 성장은 헤테로에피택시얼적인 것일 수 있다.
동일한 원소로부터 재료가 만들어진 경우가 할지라도, 표면의 모폴로지(결정성)가 다르다면 표면이 다를 수 있다. 본 발명에 설명된 공정은 여러 가지 기판에 Si-함유 막을 증착하는데 유용하지만, 혼합된 표면 모폴로지를 갖는 혼합 기판에 Si-함유 막을 증착하는데 특히 유용하다. 이러한 혼합 기판은 제1 표면 모폴로지를 갖는 제1 표면과 제2 표면 모폴로지를 갖는 제2 표면을 포함한다. 여기서, "표면 모폴로지"라 함은 기판 표면의 결정 구조를 일컫는다. 서로 다른 모폴로지의 예로 무정형과 결정성을 들 수 있다. 다결정 모폴로지는 질서정연한(orderly) 결정들의 질서정연하지 않은(disorderly) 배열로 이루어지며 따라서 그 질서정연도는 중간급이다. 에피택시얼 막은 이들이 성장하는 기판의 결정 구조 및 방향성(전형적으로 단결정임)과 동일한 결정 구조와 방향성을 갖는 것을 특징으로 한다. 이들 재료에서 원자들은 비교적 장거리(원자 규모 면에서)에 걸쳐서 유지되는 격자상 구조로 배열된다. 무정형 모폴로지는 원자들이 명확한 주기적 배치를 결여함으로 해서, 질서정연도가 낮은 비결정 구조이다. 기타의 모폴로지로는 무정형과 결정성 재료의 혼합체와 미정질을 들 수 있다. 본 발명에서 "단결정" 또는 "에피택시얼"이라는 용어는 트랜지스터 조립 분야에서 흔히 사용되는 바와 같이, 결함을 허용범위의 결함을 함유할 수 있는 주로 커다란 결정 구조를 설명하는데 사용된다. 당업자라면 어떤 층의 결정성은 일반적으로 무정형으로부터 다결정으로 그리고 단결정으로의 연속체(continuum)를 따라 변한다는 것을 인식할 수 있을 것이다; 당업자는 또한 비록 낮은 결함 밀도에도 불구하고, 언제 결정 구조가 단결정으로 고려될지 또는 에피택시얼로 고려될지를 쉽게 정할 수 있을 것이다. 혼합 기판의 특별한 예로는 단결정/다결정 단결정/무정형, 에피택시얼/다결정, 에피택시얼/무정형, 단결정/유전체, 에피택시얼/유전체, 전도체/유전체, 반도체/유전체를 들 수 있으나 이에 국한되지 않는다. "혼합 기판"이라는 용어는 서로 다른 유형의 표면을 세 개 이상 갖는 기판을 포괄하며, 따라서 당업자들은 2종의 표면을 갖는 혼합 기판 상에 Si-함유 막을 증착시키기 위한 본 발명에 설명된 방법이, 2종 이상의 상이한 표면을 갖는 혼합 기판에 적용될 수도 있음을 이해할 수 있을 것이다.
본 발명의 구체예들은 일반적으로 실리콘-함유 에피택시얼 층을 형성 및 처리하기 위한 방법 및 장치를 제공한다. 특정 구체예에서는 트랜지스터를 제조하는 동안 에피택시얼 층을 형성 및 처리하기 위한 방법과 장치를 다룬다.
본 발명에서, 에피택시얼 증착 및/또는 성장이라 함은, 증착된 층의 결정 구조가 기판의 결정 구조와 맷치되도록, 기판 상에 단결정을 증착 및/또는 성장시키는 것을 가리킨다. 따라서, 에피택시얼 층 또는 막은 기판의 결정 구조와 맷치되는 결정 구조를 갖는 단결정 층 또는 막이다. 에피택시얼 층들은 벌크 기판 및 폴리실리콘 층과 구별된다.
본 발명 전반에 걸쳐, "실리콘-함유(silicon-containing)" 재료, 화합물, 막, 또는 층이라는 용어는 적어도 실리콘을 함유하는 조성물을 포함하는 것으로 의도되며, 게르마늄, 탄소, 붕소, 비소, 인, 갈륨 및/또는 알루미늄을 함유할 수 있다. 실리콘-함유 재료, 화합물, 막 또는 층에는 금속, 할로겐 또는 수소와 같은 기타 원소들이 대개 파트 퍼 밀리언(ppm) 농도로 혼입될 수 있다. 실리콘-함유 재료의 화합물 또는 합금은 실리콘의 경우 Si, 실리콘 게르마늄의 경우 SiGe, 실리콘 탄소의 경우 Si:C, 그리고 실리콘 게르마늄 탄소의 경우 SiGeC로서 약칭될 수 있다. 이러한 약어는 화학양론적 관계를 나타내는 화학식도 아니고, 실리콘-함유 재료의 특정한 환원/산화 상태를 나타내는 것도 아니다.
본 발명의 1 이상의 구체예는 일반적으로 전자 디바이스의 제작시 기판의 단결정 표면에 실리콘-함유 재료를 선택적으로 그리고 에피택시얼하게 증착시키는 방법을 제공한다. 단결정 표면(예컨대 실리콘 또는 실리콘 게르마늄) 및 적어도 1개의 제2 표면, 예컨대 무정형 표면 및/또는 다결정 표면(예컨대 산화물 또는 질화물)을 함유하는 기판을 에피택시얼 공정에 노출시켜 단결정 표면 상에 에피택시얼 층을 형성하는 한편, 제2 표면에는 다결정 층이 제한적으로만 형성되던가 전혀 형성되지 않도록 한다. 에피택시얼 공정에서는 에피택시얼 층이 원하는 두께로 성장할 때까지, 일반적으로 증착 및/또는 성장 공정과 식각 공정 주기를 반복한다. 미국특허 제7,312,128호에는 증착 및 식각 공정을 교대로 실시하는 예가 설명되어 있으며 상기 문헌은 그 내용 전체가 본 발명에 참조 병합되었다.
본 발명의 1 이상의 구체예에서, 증착 공정은 적어도 실리콘 소스와 캐리어 가스를 함유하는 증착 가스에 기판 표면을 노출시키는 것을 포함하는데, 여기서 상기 캐리어 가스의 유속은 실리콘 소스의 유속 보다 0-20,000배, 좋기로는 2,000 내지 10,000배, 더욱 좋기로는 100 내지 2000배 더 빠른 것이 좋다. 증착 가스는 또한 도판트 소스 뿐만 아니라 게르마늄 소스 및/또는 소스를 포함할 수도 있다. 특정 구체예에서, 증착 가스는 n-형 도판트 전구체를 충분한 양으로 함유하여 n-형 도판트를 적어도 약 1x1020 원자/cm3로 함유하는 에피택시얼 막이 얻어진다. 특정 구체예에서, 최종 에피택시얼 막은 적어도 약 2x1020 원자/cm3의 n-형 도판트, 더욱 특이적으로는 적어도 약 5x1020 원자/cm3의 n-형 도판트를 함유한다. 본 발명에서, 이러한 수준의 도판트 농도는 n-형 도판트가 많이 도핑되었다고 표현한다. 적절한 n-형 도판트로는 P, As 및 Sb를 들 수 있다. 증착 공정이 진행되는 동안, 기판의 단결정 표면에는 에피택시얼 층이 형성되는 한편, 유전체의 무정형 및/또는 다결정 표면과 같은 제2 표면 (이하 집합적으로 "제2 표면"이라 칭함) 상에는 다결정선/무정형 층이 형성된다. 이어서, 기판을 식각 가스에 노출시킨다. 일반적으로, 식각 가스는 캐리어 가스와 부식제(etchant), 예컨대 염소 가스 또는 염화수소를 포함한다. 식각 가스는 증착 공정 동안 증착된 실리콘-함유 재료를 제거한다. 식각 공정이 진행되는 동안, 다결정/무정형 층은 에피택시얼 층보다 빠른 속도로 제거된다. 따라서, 증착 공정과 식각 공정의 결과를 종합하면, 단결정 표면 상에는 에피택시얼하게 성장된 실리콘-함유 재료가 형성되는 한편, 제2 표면 상의 다결정/무정형 실리콘-함유 재료의 성장은 최소화된다. 증착 및 식각 공정 주기는 원하는 두께의 실리콘-함유 재료가 얻어질 때까지 반복할 수 있다. 본 발명의 구체예에 의해 증착될 수 있는 실리콘-함유 재료에는 실리콘, 실리콘 게르마늄, 실리콘 탄소, 실리콘 게르마늄 탄소, 및 도판트를 비롯한 이의 변형체가 포함된다.
원하는 함몰부(recess) 깊이에 따라, 증착과 식각을 30-50회 반복할 수 있다. 일반적으로, 증착 공정은 식각 반응보다 저온에서 수행할 수 있는데, 이는 부식제는 활성화에 종종 고온을 요구하기 때문이다. 그러나, 테트라실란의 경우 무정형적으로 증착될 수 있기 때문에, 식각 공정의 온도를 증착 온도와 동일하게 유지시킬 수 있고 이에 따라 증착 공정 전반에 걸쳐 반응 온도를 제어 및 조절하기 위한 노력을 최소화시킬 수 있다.
수소는 개선된 수소 종결로 인하여 대체로 바람직한 캐리어 가스이다. 그러나, 아르곤, 헬륨, 및 질소와 같은 다른 불활성 캐리어 가스들도 사용될 수 있다.
본 발명의 제1 구체예에 따라, 증착 및 식각 단계를 교대로 실시하는 블랑켓 또는 비선택적 에피택시에 의해, 연속 증착에 비해, 고차 실란을 이용하여 성장된 에피택시얼 막의 결정성이 향상된다. 본 발명에서 "고차 실란 (higher order silane)"이라 함은 테트라실란 또는 고급 실란 전구체를 가리킨다. 이러한 방법의 일례는 기판을 공정 챔버에 넣고 공정 챔버 내의 조건을 원하는 원도 및 압력으로 맞추는 것을 포함한다. 이어서, 증착 공정을 개시하여 1분 당 약 2-4 nm의 속도로 판의 단결정 표면 상에 에피택시얼 층이 형성된다. 이어서 증착 공정이 종결된다.
기판은 패턴을 가질수도, 갖지 않을 수도 있다. 패턴형 기판은 기파나 표면상 또는 표면 내에 형성된 전기 특성을 포함하는 기판이다. 패턴형 기판은 대체로 단결정 표면과, 다결정 또는 무정형 표면과 같이, 단결정성이 아닌, 제2의 표면 또는 특징 표면을 적어도 1개 포함한다. 단결정 표면은 대개 실리콘, 실리콘 게르마늄 또는 실리콘 탄소와 같은 재료로부터 만들어지는 증착된 단결정 층 또는 맨(bare) 결정성 기판을 포함한다. 다결정 또는 무정형 표면은 무정형 실리콘 표면 뿐만 아니라 폴리실리콘, 포토레지스트 재료, 산화물 또는 질화물, 특히 산화실리콘 또는 질화실리콘과 같은 유전체 재료 또는 이들의 조합을 포함할 수 있다.
기판을 공정 챔버에 로딩한 후, 공정 챔버의 조건을 소정의 온도와 압력으로 맞춘다. 온도는 수행되는 소정의 공정에 맞게 설정한다. 일반적으로, 공정 챔버는 증착 및 식각이 일어나는 동안 약 550℃ 미만의 온도로 유지한다. 공정 챔버는 증착이 일어나는 동안 대개 약 10 mTorr - 200 Torr, 좋기로는 lO mTorr - 50 Torr 및 더욱 좋기로는 lO mTorr - 10 Torr의 압력으로 유지한다. 압력은 공정 단계들이 진행되는 동안 또는 그 사이에 요동칠 수 있으나, 일반적으로 일정하게 유지된다.
증착 공정이 일어난 동안, 기판은 증착 가스에 노출되어 에피택시얼 층이 형성된다. 기판은 약 0.5 초 내지 약 30 초, 예컨대 약 1 초 내지 약　20　초, 더욱 구체적으로 약 5 초 내지 약 10 초 동안 노출시킨다. 특정 구체예에서, 증착 단계는 약 10 초 내지 11초 동안 지속된다. 증착 공정의 특정 노출 시간은 그 공정에 사용된 특정 전구체 및 온도 뿐만 아니라, 후속되는 식각 공정의 노출 시간과 연관지어 결정된다. 일반적으로, 에피택시얼 층의 최대 두께가 형성되기에 충분히 긴 시간 동안 기판을 증착 가스에 노출시킨다.
1 이상의 구체예에서, 증착 가스는 적어도 실리콘 소스 또는 전구체와 캐리어 가스를 함유하며, 적어도 1종의 제2 원소 소스, 예컨대 탄소 소스 또는 전구체 및/또는 게르마늄 소스 또는 전구체를 함유할 수 있다. 또한, 증착 가스는 붕소, 비소, 인, 갈륨 및/또는 알루미늄과 같은 도판트 소스의 제공을 위해 도판트 화합물을 더 포함할 수도 있다. 또 다른 구체예에서, 증착 가스는 적어도 1종의 부식제를 함유할 수 있다.
상기 챔버 내로 도입되는 실리콘 소스는 대체로 순도가 약 95% 내지 약 99.9% 수준이며 산소첨가된(oxygenated) 불순물은 2000 ppm 미만이고 좋기로는 산소첨가된 불순물이 2 ppm, 더욱 좋기로는 산소첨가된 불순물이 500 ppb이다.
실리콘 소스는 공정 챔버 내로 대개 약 5 sccm 내지 약 500 sccm, 좋기로는 약 10 sccm 내지 약 300 sccm,, 더욱 좋기로는 약 50 sccm 내지 약 200 sccm, 예컨대 약 100 sccm의 속도 범위로 제공된다. 특정 구체예에서, 테트라실란은 약 60 sccm으로 흐른다. 실리콘-함유 화합물을 증착시키기 위해 증착 가스에 유용한 실리콘 소스의 예로는 테트라실란, 할로겐화 테트라실란 및 유기테트라실란을 들 수 있으나 이에 한정되지 않는다. 할로겐화 실란에는 실험식이 X'ySi4H(10-y) (여기서 X'= F, CI, Br 또는 I이다)인 화합물들이 포함된다. 유기실란에는 실험식이 RySi4H(10-y) (식 중 R=메틸, 에틸, 프로필 또는 부틸이다)인 화합물들이 포함된다. 유기실란 화합물은 증착된 실리콘-함유 화합물에 탄소가 혼입되는 구체예에서 탄소 소스로서 뿐만 아니라 실리콘 소스로서도 유리한 것으로 밝혀졌다.
실리콘 소스는 대개 캐리어 가스와 함께 공정 챔버 내로 제공된다. 캐리어 가스는 유속이 약 1 slm (1분 당 표준 리터: standard liters per minute) 내지 약 50 slm이며, 100 Torr 미만의 압력을 갖는다. 예를 들어, 약 100 Torr 미만의 압력에서 약 12 slm 내지 약 45 slm, 더욱 특정하게는 약 20　slm 내지 약 40 slm, 예컨대, 약 34 slm의 유속을 갖는다. 캐리어 가스로는 헬륨, 질소 (N2), 수소 (H2), 아르곤 및 이들의 조합을 들 수 있다. 캐리어 가스는 사용되는 전구체(들) 및/또는 에피택시얼 공정 동안의 공정 온도에 기초하여 선택될 수 있다. 대개 캐리어 가스는 증착 및 식각 단계 각각을 통해 동일하다. 그러나, 어떤 구체예에서는 특정 단계에서 다른 캐리어 가스를 사용할 수도 있다. 일반적으로, 저온 (예컨대 550℃ 미만) 공정을 이용하는 구체예에서는 캐리어 가스로서 수소가 이용된다.
사용되는 증착 가스는 또한, 탄소 소스 및/또는 게르마늄 소스와 같은, 적어도 1종의 제2 원소 소스를 함유한다. 탄소 소스는 증착이 일어나는 동안, 실리콘 소스 및 캐리어 가스와 함께 공정 챔버 내로 첨가되어, 실리콘 탄소 재료와 같은 실리콘-함유 화합물을 형성한다. 탄소 소스, 즉 100%는 대개 약 0.1 sccm 내지 약 40 sccm, 예컨대 약 3 sccm 내지 약 25 sccm, 더욱 특정하게는 약 5 sccm 내지 약 25 sccm, 예컨대 약 10 sccm의 속도로 공정 챔버 내로 제공된다.
실리콘-함유 화합물을 증착시키는데 유용한 탄소 소스로는 에틸, 프로필 및 부틸의 유기실란, 시클로헥사실란, 알킬, 알켄 및 알킨을 들 수 있다. 이러한 탄소 소스의 비제한적인 예로는 일반식 SixHy(CH3)z [식 중, x는 1 내지 6의 정수이고 y 및 z는 각각 독립적으로 0 내지 6의 정수이다]을 갖는 탄소 소스, 메틸화 시클로헥사실란 또는 도데카메틸시클로헥사실란 (Si6Ci2H36) 및 실릴알칸, 예컨대 테트라메틸디실란(TMDS), 모노실릴메탄, 디실릴메탄, 트리실릴메탄 및 테트라실릴메탄과, 및/또는 알킬실란, 예컨대 모노메틸 실란(MMS) 및 디메틸 실란, 메틸실란(CH3SiH3), 디메틸실란((CH3)2SiH2), 에틸실란(CH3CH2SiH3), 메탄(CH4), 에틸렌(C2H4), 에틴(C2H2), 프로판(C3H8), 프로펜(C3H6), 부틴(C4H6), 및 기타 등등을 들 수 있다. 에피택시얼 층의 탄소 농도는 약 1.8 원자% 내지 약 3 원자%이다. 별법으로, 증착시 게르마늄 소스와 탄소 소스를 실리콘 소스 및 캐리어 가스와 함께 동시에 공정 챔버 내로 첨가하여, 실리콘 탄소 또는 실리콘 게르마늄 탄소 재료와 같은 실리콘-함유 화합물을 형성할 수 있다.
상기 챔버 내로 도입된 탄소 소스들은 대개 약 97% 내지 약 99.%의 순도 범위를 가지며 산소첨가된 불순물은 100 ppm 미만, 좋기로는 산소첨가된 불순물이 10 ppm 미만, 더욱 좋기로는 산소첨가된 불순물이 500 ppb 미만이다.
증착이 일어나는 동안 사용되는 증착 가스는 예컨대 붕소, 비소, 인, 갈륨 또는 알루미늄과 같은 원소 도판트 소스를 제공하기 위하여 적어도 1종의 도판트 화합물을 더 포함할 수 있다. 도판트는 증착된 실리콘-함유 화합물에 전자 디바이스에 의해 요구되는 여러 가지 전도 특성을, 예컨대 잘 제어되고 요망되는 경로로 제공한다. 실리콘-함유 화합물의 막은 특정한 도판트로 도핑되어 원하는 전도 특성을 달성할 수 있다. 일례에서, 실리콘-함유 화합물을 약 1020 원자/cm3 내지 약 1021 원자/cm3의 농도로 인, 주석 및/또는 비소를 이용하여 n-형 도핑한다.
도판트 소스는 증착시 공정 챔버 내로 약 0.1 sccm 내지 약　20 sccm의 범위, 예컨대 약 0.5 sccm 내지 약 10 sccm의 범위, 더욱 구체적으로 약 1 sccm 내지 약 5 sccm의 범위, 예컨대 약 3 sccm로 제공된다. 도판트는 또한 비화수소 (AsH3), 포스핀 (PH3) 및 예컨대 실험식 RXPH(3-X) (여기서 R = 메틸, 에틸, 프로필 또는 부틸이고 x = l, 2 또는 3이다)의 알킬포스핀을 포함할 수 있다. 알킬포스핀에는 트리메틸포스핀 ((CH3)3P), 디메틸포스핀 ((CH3)2PH), 트리에틸포스핀 ((CH3CH2)3P) 및 디에틸포스핀 ((CH3CH2)2PH)이 포함된다. 알루미늄 및 갈륨 도판트 소스로는 예컨대 실험식 RXMX(3-X) (여기서 M = Al 또는 Ga, R = 메틸, 에틸, 프로필 또는 부틸이고, X = C1 또는 F이며 x = 0, 1, 2 또는 3이다)으로 표시되는 알킬화 및/또는 할로겐화 유도체를 들 수 있다. 알루미늄 및 갈륨 도판트 소스에는 트리메틸알루미늄 (Me3Al), 트리에틸알루미늄 (Et3Al), 디메틸알루미늄클로라이드 (Me2AlCl), 알루미늄 클로라이드 (A1C13), 트리메틸갈륨 (Me3Ga), 트리에틸갈륨 (Et3Ga), 디메틸갈륨클로라이드 (Me2GaCl) 및 갈륨 클로라이드 (GaCl3)가 포함된다.
1 이상의 구체예에 따라, 증착 공정 종결 후, 공정 챔버를 정화 가스 또는 캐리어 가스로 플러쉬 처리하고 및/또는 공정 챔버를 진공 펌프로 소개(疏開)시킬 수 있다. 정화 및/또는 진공 공정에 의해 과량의 증착 가스, 반응 부산물 및 기타 오염물질이 제거된다. 한 가지 예시적인 구체예에서는, 캐리어 가스를 약 5 slm으로 10초간 흘려보냄으로써 공정 챔버를 정화시킨다. 증착 및 식각 주기는 여러번 반복할 수 있다.
본 발명의 또 다른 측면에서는 실리콘 소스, 좋기로는 테트라실란을 이용하여 저온, 예컨대 약 550℃ 미만의 온도에서 블랭킷 또는 비선택적 증착을 실시한다. 이것은, 증착 단계 (비선택적 증착) 동안 산화물 및 질화물과 같은 유전체 표면 상에서의 무정형 성장(다결정 성장보다)에 도움을 주게 되고, 이후의 식각 단게에 의해 유전체 표면 상의 층을 제거하는 것을 용이하게 해주어, 결정성 기판 위에 성장된 단결정 층에 대한 손상을 최소화시켜준다.
전형적인 선택적 에피택시 공정은 증착 반응 및 식각 반응과 연관이 있다. 증착 공정 동안, 에피택시 층은 단결정 표면 상에 형성되는 반면, 다결정 층은 예컨대 기존의 다결정 층 및/또는 무정형 층과 같은 적어도 하나의 제2 층 위에 증착된다. 증착 반응 및 식각 반응은 에피택시얼 층과 다결정 층에 비교적 다른 반응 속도로 동시에 일어난다. 그러나, 증착된 다결정 층은 일반적으로 에피택시얼 층보다 더 빠른 속도로 식각된다. 따라서, 식각 가스의 농도를 변화시킴으로써, 순(純) 선택적공정에 의해 에피택시 재료가 증착되고, 다결정 재료의 증착은 제한적으로만 일어나거나 또는 전혀 일어나지 않게 된다. 예를 들어, 선택적 에피택시 공정에 의해 다녈정 실리콘 표면에는 실리콘-함유 재료의 에피층이 형성될 수 있는 반면 스페이서 상에는 증착이 남지 않을 수 있다.
실리콘-함유 재료의 선택적 에피택시얼 증착은 증가된 소스/드레인 형성시 유용한 기술이 되고 예컨대 실리콘-함유 MOSFET(금속산화막 반도체 전계효과 트랜지스터) 디바이스 형성시, 소스/드레인 확장 특성이 되었다. 소스/드레인 확장 특성은 실리콘 표면을 식각하여 함몰된 소스/드레인 특성을 만들고 이어서 실리콘 게르마늄(SiGe) 재료와 같은, 선택적으로 성장된 에피층으로 식각된 표면을 충전함으로써 만들어진다. 선택적 에피택시에 의해, 인 시투 도핑으로 거의 완벽한 도판트 활성화가 가능하므로, 후 어닐링(post annealing) 공정은 생략된다. 따라서, 실리콘 식각 및 선택적 에피택시에 의해 정션 깊이를 정확히 정할 수 있다. 다른 한편, 극히 얇은(ultra shallow) 소스/드레인 정션에서는 직렬 저항의 증가가 불가피하다. 또한, 실리사이드가 형성되는 동안 정션 소모로 인해 직렬 저항이 더 증가된다. 정션 소모를 보상하기 위해, 증가된 소스/드레인이 정션 상에 에피택시얼하게 그리고 선택적으로 성장된다. 일반적으로, 증가된 소스/드레인 층은 도핑되지 않은 실리콘이다.
본 발명의 구체예들은 치환성 탄소 농도가 높은 (1.8% 초과) Si:C 막과 같은 실리콘-함유 막을 위한 선택적 에피택시 공정을 제공하는데, 이것은 에피택시얼 막이 함몰된(recessed) 트랜지스터의 소스/드레인 상에서 성장할 때 N-형 금속산화막 반도체 전계효과 트랜지스터 (MOSFET)의 인장 응력 채널을 형성하는데 이용될 수 있다. 일반적으로, Si:C 에피택시에서는 높은 치환성 탄소 농도 (1.8% 초과)를 얻기가 어렵다. 그러나, 테트라실란은 매우 저온에서도 높은 성장 속도가 가능하다.
1 이상의 구체예에서, 본 발명의 방법은 순차적인 순서는 다르지만, 이러한 공정이 본 발명에 설명된 것과 반드시 똑같은 단계들로 한정되는 것은 아니다. 예를 들어, 공정 시퀀스 순서가 유지되는 한, 공정 단계들 사이에 다른 공정 단계가 끼어들 수도 있다. 에피택시얼 증착의 개별 단계들을 1 이상의 구체예들을 들어 이하에 보다 상세히 설명한다.
본 발명에 설명된 공정에 의해 형성된 MOSFET 디바이스는 pMOS 부품 또는 nMOS 부품을 함유할 수 있다. p-형 채널을 갖는 pMOS 부품에는 채널 전도에 책임이 있는 홀들이 있는 반면, n-형 채널을 갖는 nMOS 부품에는 채널 전도에 책임이 있는 전자들이 있다. 따라서, 예를 들어, SiGe와 같은 실리콘-함유 재료를 함몰된 영역에 증착시켜 pMOS 부품을 만들 수 있다. 또 다른 예로, SiC와 같은 실리콘-함유 막을 함몰된 영역에 증착시켜 nMOS 부품을 만들 수 있다. SiGe가 pMOS에 사용되는데는 여러가지 이유가 있다.
또한, 실리콘의 최정상부에 에피택시얼하게 성장된 SiGe는 막 내부에 압축 응력을 갖는데, 이는 SiGe의 격자 상수가 실리콘의 격자 상수보다 크기 때문이다. 압축 응력은 측면 크기(lateral dimension)로 전달되어 pMOS 채널에서 압축 응력이 생성되며 홀의 이동성을 증가시킨다. nMOS의 경우, 함몰된 영역에 SiC를 사용하여 채널 내에 인장 응력을 형성시킬 수 있는데, 이는 SiC의 격자 상수가 실리콘의 격자 상수보다 작기 대문이다. 인장 응력은 채널 내로 전달되어 전자 이동성을 증가시킨다. 따라서, 일 구체예에서, 제1 실리콘-함유 층은 제1 격자 변형값을 가지면서 형성되고 제2 실리콘-함유 층은 제2 격자 변형값을 가지면서 형성된다.
탄소-도핑된 실리콘 에피택시를 이용하여 함몰된 소스/드레인을 갖는 nMOS 트랜지스터의 채널에서 증가된 전자 이동성을 달성하기 위해서는, 선택적 증착을 통하거나 또는 후증착(post-deposition) 프로세싱에 의해, 소스/드레인 상에 탄소-도핑된 시리콘 에피택시얼 층을 선택적으로 형성할 것이 요구된다. 뿐만 아니라, 탄소-도핑된 실리콘 에피택시얼 층은 채널 내에 인장 변형을 유도하기 위해, 치환성 C 탄소를 함유할 것이 요구된다. 탄소-도핑된 실리콘 소스 및 드레인 내의 치환성 C 함량이 증가할수록, 더 높은 채널 인장 변형이 달성될 수 있다. 1.5% 치환성 C를 달성하는 것은 약 0.5% 채널 변형에 맞먹으며, 2% 치환성 C는 약 0.8% 채널 변형에 맞먹고, 2.5% 치환성 C는 약 1.0% 채널 변형에, 그리고 3% 치환성 C는 약 1.2% 채널 변형에 맞먹는다.
n-도핑된 실리콘을 함유하는 에피택시얼 층의 형성방법은 기술 분야에 잘 알려져 있으므로 본 명세서에는 이에 관하여 상술하지 않는다. 특정 구체예들은 반도체 디바이스, 예컨대, MOSFET 디바이스에서의 에피택시얼 층의 형성 및 처리에 관한 것이다. 특정 구체예에서, n-형 에피택시얼 층의 형성은 공정 챔버 내의 기판을 실리콘 소스, 탄소 소스 및 n-도판트 소스를 포함하는 증착 가스에 제1 온도 및 압력 하에 노출시킨 다음, 상기 기판을 온도 또는 압력 변화 없이 부식제에 노출시키는 것을 포함하여 이루어진다.
일 구체예에서, 도 1에 도시된 바와 같이, 소스/드레인 확장이 MOSFET 디바이스 100 내에서 일어나는데, 여기서 실리콘-함유 층들은 기판 110의 표면 위에 에피택시얼하게 그리고 선택적으로 증착된다. 소스/드레인 영역 112는 이온을 기판 110의 표면 내로 주입(implant)함으로써 형성된다. 소스/드레인 영역 112의 세그먼트들은 스페이서 114 및 게이트 산화물 층 116 상에 형성된 게이트 118에 의해 연결된다.
또 다른 구체예에서, 도 2에 도시된 바와 같이, 실리콘-함유 에피택시얼 층 120 및 다결정 층 122는 x선 회절법으로 측정시, 탄소 농도가 적어도 1.8 원자%의 치환성 탄소 내지 약 3.0%의 치환성 탄소 범위인 SiC-함유 층이다.
또 다른 구체예에서, 실리콘-함유 에피택시얼 층 120 및 다결정 층 122는 게르마늄 농도가 약 1 원자% 내지 약 50 원자%, 좋기로는 약 24 원자% 이하의 범위인 SiGe-함유 층이다. 실리콘과 게르마늄을 다양한 양으로 함유하는 복수개의 SiGe-함유 층들을 적층하여 원소 농도가 차등된 실리콘-함유 에피택시얼 층 240을 형성할 수 있다. 예를 들어, 제1 SiGe-층은 약 15 원자% 내지 약 25 원자% 범위의 게르마늄 농도를 갖도록 증착되고 제2 SiGe-층은 약 25 원자% 내지 약 30 원자% 범위의 게르마늄 농도를 갖도록 증착될 수 있다.
도 3은 캐리어 가스 202 (도시된 구체예에서 헬륨), 탄소 소스 204 (도시된 구체예에서 메틸실란), 실리콘 소스 206 (도시된 구체예에서 테트라실란) 및 식각 가스 208을 사용하는 바람직한 반응기 시스템 200을 도시한 도면이다. 본 발명에서 사용된 반응기 시스템 200은 Applied Materials 사가 제작한 Centura
Figure pct00001
RP-CVD (감압-진공 화학기상증착)를 포함하며 후술되는 바와 같이 고속 펌프 300을 추가 장착하여 개조된 것이다.
반응기 시스템 200 내로 도입되는 가스들은 반응 챔버 220 내로 도입되기 전에 가스 정화기 (도시하지 않음)에 의해 고도로 정제된다. 따라서, 가스들이 고도로 정제된 후에 반응 챔버 220 내로 도입되도록 가스 정화기를 제공할 필요가 있다. 이에 의하여, 산소, 물, 실록산, 일산화탄소(CO), 이산화탄소(CO2)과 같은 가스에 포함된 불순물들이 최소화된다. 캐리어 가스 202 흐름의 일부는 경로를 바꾸어 버블러 212의 형태의 기화기로 이동하여, 그곳으로부터, 캐리어 가스 202가 기화된 테트라실란 207을 약 0.005의 비율로 담지함으로써, 포화된 공정 가스를 형성한다.
캐리어 가스 202는 증착 챔버 220 용 주입 매니폴드 (도시하지 않음) 상류의 메인 가스 캐비넷 230에서 다른 반응물질들과 합쳐진다. 식각 가스 208의 소스 역시도 선택적 증착 공정을 위해 임의로 제공된다.
도시된 바와 같이, 반응기 시스템 200은 고속 펌프 300도 포함한다. 이 고속 펌프 300은 메인 캐리어 가스 202가 테트라실란 포화 증기 207의 유속보다 훨씬 빠른 속도로, 즉 테트라실란 포화 증기 207의 유속의 0-20,000배, 좋기로는 2,000 내지 10,000배, 더욱 좋기로는 100 내지 2000배의 속도로 챔버로 흐르도록 해주기 때문에 필수 불가결하다. 본 발명에 설명된 바와 같이, 550℃ 미만의 낮은 증착 온도에서 이와 같이 높은 유속은 산소, 물, 일산화탄소, 이산화탄소, 실록산, 디실록산, 고급 실록산 (이들로 한정되지 않음)과 같은 산소 함유 불순물들이 Si 막 내로 유입되는 것을 최소화해준다. 침입형 산소 함량(interstitial oxygen content)은 1 E18 원자/cm3 이하는, 좋기로는 2E17 원자/cm3 미만인 것이 바람직하다. 계면 산소 함량(interfacial oxygen content)은 배경값 5E17 원자/cm3에서 SIMS 검출 한계 (계면에서의 도즈) 미만이어야 한다. 침입형 탄소 함량은 5E17 원자/cm3 이하여야 한다. 계면 탄소는 배경값 5E17 원자/cm3 이하에서 SIMS 검출 하한 미만이어야 한다. 이러한 요구 조건은 고속 펌프 300을 사용함에 따라, 약 10 mTorr - 200 Torr, 좋기로는 lO mTorr - 50 Torr 및 더욱 좋기로는 10 mTorr - 10 Torr의 압력 범위에서 캐리어 가스 202가 테트라실란 포화 증기 207의 유속의 거의 200배에 달하는 유속인 최대 50slm의 유속으로 흐르기 때문에 달성되며; 결과적으로, 반응기 챔버 220 내에 존재할 수도 있는 불순물들이 문자 그대로 희석된다.
중앙 컨트롤러 (도시되지 않음)는 반응기 시스템 200의 여러가지 제어가능한 부품들에 전기적으로 연결되어 있다. 컨트롤러는 반응 챔버 220 내에 내장된 기판에 대하여 본 발명에 설명된 바와 같은 증착 공정이 실시되도록, 가스 흐름, 온도, 압력 등이 제공되게끔 프로그램되어 있다. 통상의 기술자들은 컨트롤러가 일반적으로 메모리 및 마이크로프로세서를 포함한다는 것과, 소프트웨어, 하드와이어형 또는 이들 양자의 조합에 의해 프로그램될 수 있고, 컨트롤러의 기능이 다양한 물리적 위치에 위치된 프로세서들 사이에 배분될 수 있음을 이해할 것이다. 따라서, 컨트롤러는 반응기 시스템 200을 통해 분포하는 복수개의 컨트롤러들을 대표할 수 있다.
도시된 구체예에서, 탄소 소스 204와 테트라실란 포화 증기 207과의 조합에 의해, 전술한 바와 같이, 높은 치환성 탄소 함량 Si:C의 선택적 증착을 달성할 수 있다. 또 다른 구체예에서는, 도판트 하이드라이드 소스 210 역시도 제공됨으로 해서, 전도성이 증가된 인 시투 도핑된 반도체 층이 생산된다. 좋기로는, Si:C 에피택시에 있어서, 도판트 하이드라이드는 비화수소 또는 포스핀인 것이 좋고, 도판트 하이드라이드용 희석 불활성 가스 역시도 수소 가스인 것이 바람직하다. 따라서, 포스핀 210과 메틸실란 204는 그들이 소스 용기에서 예컨대 수소 내에 보관되는 것이 바람직하다. 일반적인 도판트 하이드라이드 농도는 비화수소와 포스핀의 경우, 수소 202 중 0.1% 내지 5%, 더욱 일반적으로는 수소 중 0.5% 내지 1.0%이다. 일반적인 탄소 소스 농도는 수소 202 중 5% 내지 50, 더욱 일반적으로는 수소 중 10% 내지 30%이다. 예를 들어, 수소 202 중 20% 메틸실란 204을 이용하여 실험이 수행된다.
본 발명의 명세서 전반에 걸쳐, "일 구체예", "특정 구체예", "1 이상의 구체예", 또는 "하나의 구체예" 등의 표현은 해당 구체예와 관련하여 설명된 특정의 성질, 구조, 재료 또는 특징들이 본 발명의 적어도 일 구체예에 포함됨을 의미하는 것이다. 따라서, 본 발명의 명세서 전반에 걸쳐 여러 군데에서 사용된 "1 이상의 구체예에서", "특정 구체예에서", "일 구체예에서" 또는 "하나의 구체예에서" 등의 표현이 반드시 본 발명의 동일한 구체예를 가리키는 것은 아니다. 또한, 특정의 성질, 구조, 재료 또는 특징들은 1 이상의 구체예에서 적절한 방식으로 조합될 수 있다. 전술한 방법을 설명한 순서는 그 순서에 얽매이는 것으로 해석되어서는 아니되며, 관련 방법들은 설명된 작업 순서를 바꾸어 수행되거나, 특정 작업을 생략 또는 추가하는 방식으로 수행될 수도 있다.
전술한 설명은 설명 목적을 위한 것이지 본 발명의 범위를 한정할 목적으로 제공된 것이 아니다. 전술한 설명을 참조할 경우 당업자들은 다른 많은 구체예들이 가능함을 이해할 것이다. 본 발명의 범위는 따라서, 첨부된 특허청구범위 및, 이러한 청구범위와 동등한 모든 범위를 포괄하는 것이다.
전술한 설명은 어디까지나 본 발명의 원리를 설명하기 위한 목적으로서만 이해되어야 한다. 또한, 당업자들은 전술한 설명에 수많은 변형 및 변화를 용이하게 가할 수 있을 것이므로, 본 발명이 전술한 것과 정확히 일치되는 구조 및 방법으로 한정되어서는 아니 될 것이다. 따라서, 가능한 모든 적절한 변형 및 등가물이 첨부된 특허청구범위에 의해 정의되는 것과 같은 본 발명의 범위에 속할 수 있다. 본 발명의 상세한 설명과 다음의 청구범위 전반에 걸쳐, "포함하다", "포함하는" 등의 용어는 언급된 특징, 정수, 성분 또는 단계들이 존재함을 명시하기 위해 사용된 것일 뿐, 이들이 1 이상의 다른 특징, 정수, 성분, 단계 또는 그의 그룹들의 존재나 부가를 배제하는 것은 아니다.

Claims (20)

  1. 챔버에 배치된 기판을 제공하는 단계;
    실리콘 전구체와 탄소 전구체를 550℃ 미만의 온도에서 상기 챔버 내로 도입하는 단계로서, 상기 실리콘 전구체는 캐리어 가스를 수반하는 것이며, 상기 캐리어 가스의 유속은 상기 실리콘 전구체의 유속보다 200배 더 높은 것인 단계; 및
    상기 기판의 적어도 일부에 에피택시얼 막을 형성하는 단계로서, 형성된 상기 에피택시얼 막은 비교적 결함이 없고, 적어도 약 1.8 원자% 내지 약 3.0 원자%의 범위의 치환성 탄소 도판트를 함유하며 산소를 5E17 원자/cm3 미만으로 함유하는 것인 단계
    를 포함하여 이루어지는, 화학기상증착 시스템에서 기판에 에피택시얼 막을 형성하는 방법.
  2. 제1항에 있어서, 상기 실리콘 전구체는 테트라실란인 것인 방법.
  3. 제1항에 있어서, 상기 실리콘 전구체는 다음들 중 1 이상의 조합인 것인 방법: n-테트라실란, 이소-테트라실란, 및/또는 시클로-테트라실란.
  4. 제2항에 있어서, 상기 챔버에 도입되는 상기 테트라실란은 약 95% 내지 99.9% 범위의 순도 수준을 갖는 것인 방법.
  5. 제2항에 있어서, 상기 챔버에 도입되는 상기 테트라실란은 산소첨가된 불순물 함량이 2000 ppm 미만인 것인 방법.
  6. 제1항에 있어서, 상기 챔버에 도입되는 것과 같은 상기 탄소 전구체는 약 97% 내지 약 99.9% 범위의 순도 수준을 갖는 것인 방법.
  7. 제1항에 있어서, 상기 챔버에 도입되는 것과 같은 상기 탄소 전구체는 산소첨가된 불순물 함량이 100 ppm 미만인 것인 방법.
  8. 제6항에 있어서, 탄소 전구체는 테트라메틸디실란(TMDS), 모노실릴메탄, 디실릴메탄, 트리실릴메탄, 테트라실릴메탄, 모노메틸 실란, 디메틸 실란 및 1,3-디실릴부탄, 모노메틸 실란 (MMS), 디메틸 실란, 메틸실란, 디메틸실란, 에틸실란, 메탄, 에틸렌, 에틴, 프로판, 프로펜, 부틴, 도데카메틸시클로헥사실란 및 테트라메틸디실란으로 이루어진 군으로부터 선택되는 것인 방법.
  9. 제1항에 있어서, 탄소 전구체는 화학식 SixHy(CH3)z을 갖는 화합물 군으로부터 선택되며, 상기 화학식에서 x는 1 내지 6의 정수이고 y 및 z는 각각 0 내지 6의 정수인 것인 방법.
  10. 제1항에 있어서, 상기 챔버의 온도는 약 250℃ 내지 약 550℃ 범위인 것인 방법.
  11. 제1항에 있어서, 상기 챔버의 압력은 약 100 milliTorr 내지 약 1 Torr의 범위인 것인 방법.
  12. 공정 챔버 내에 기판을 위치시키는 단계;
    상기 공정 챔버 내의 압력을 약 1 Torr 미만의 압력으로 저하시키는 단계;
    상기 기판을 약 550℃ 이하의 소정 온도로 가열하는 단계;
    비교적 결함이 없는 에피택시얼 층을 결정성 표면에 증착시키는 단계
    를 포함하여 이루어지는, 실리콘-함유 재료를 기판 상에 선택적으로 증착시키기 위한 방법.
  13. 제12항에 있어서, 상기 실리콘 함유 재료는 에피택시 실리콘 층인 것인 방법.
  14. 제12항에 있어서, 상기 소정 온도는 350℃인 것인 방법.
  15. 제12항에 있어서, 상기 공정 가스는 캐리어 가스를 더 포함하는 것인 방법.
  16. 제15항에 있어서, 상기 캐리어 가스의 유속은 상기 실리콘 전구체의 유속보다 약 200배 더 높은 것인 방법.
  17. 제12항에서, 상기 공정 가스는 탄소 소스를 더 포함하는 것인 방법.
  18. 제15항에 있어서, 상기 탄소 소스는 화학식 SixHy(CH3)z을 갖는 화합물 군으로부터 선택되며, 상기 화학식에서 x는 1 내지 6의 정수이고 y 및 z는 각각 0 내지 6의 정수인 것인 방법.
  19. 제18항에 있어서, 상기 탄소 소스는 테트라메틸디실란 및 메틸화 시클로헥사실란 중 1종을 포함하는 것인 방법.
  20. 결정성 표면 및 적어도 1개의 특징 표면을 함유하는 기판을 공정 챔버 내에 위치시키는 단계로서, 여기서 상기 특징 표면은 산화물 재료, 질화물 재료, 폴리 실리콘, 포토레지스트 또는 이들의 조합으로 이루어진 군으로부터 선택된 재료를 포함하는 것인 단계;
    상기 기판을 약 550℃ 이하의 소정 온도로 가열하는 단계; 및
    상기 기판을 테트라실란을 함유하는 공정 가스에 노출시켜 결정성 표면과 특징 표면에 걸쳐 실리콘-함유 블랑켓 층을 증착시키는 단계로서, 여기서 상기 공정 캐리어 가스는 상기 테트라실란보다 약 150 내지 250배 더 높은 속도로 흐르는 것인 단계
    를 포함하여 이루어지는, 기판 상에 실리콘 함유 재료를 블랑켓 증착하는 방법.

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