KR20130044312A - 시클로헥사실란을 이용한 박막 및 이의 제조방법 - Google Patents

시클로헥사실란을 이용한 박막 및 이의 제조방법 Download PDF

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로버트 주니어 토레스
테리 아더 프랜시스
사토시 하사카
폴 데이비드 브라반트
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매티슨 트라이-개스, 인크.
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Abstract

화학기상증착법에 시클로헥사실란을 사용하여 기판상에 에피택시얼 실리콘-함유 막을 증착시킨다. 이러한 방법은 반도체 제조에 이용될 수 있으며, 비균일 표면 상의 균일한 증착, 높은 증착 속도, 그리고 높은 생산성을 비롯한, 여러 가지 장점을 갖는다. 뿐만 아니라, 변형 CVD 조건 하에서 도데카메틸시클로헥사실란 또는 테트라메틸디실란과 같은 탄소-함유 가스 및 실리콘 원료로서 시클로헥사실란을 이용하여 비교적 높은 유속으로 증착을 수행함으로써, 결정성 Si를 인 시투 도핑할 수 있다.

Description

시클로헥사실란을 이용한 박막 및 이의 제조방법{THIN FILMS AND METHODS OF MAKING THEM USING CYCLOHEXASILANE}
타 출원과의 상호 참조
이 출원은 2010년 7월 2일자 미국 가특허출원 제61/398980호 및 2010년 8월 24일자 미국 가특허출원 제61/402191호에 기초한 우선권 주장 출원으로서 상기 2 특허출원의 개시 내용은 그 전체가 본 발명에 참조 병합되었다.
1. 발명의 분야:
본 발명은 대체로 실리콘(silicon)-함유 재료의 선택적인 에피택시얼 증착에 관한 것으로, 더욱 구체적으로는 다양한 기판 상에 실리콘-함유 재료를 증착시키기 위한 화학기상증착법에 있어서, 시클로헥사실란 C6H12의 사용에 관한 것이다.
2. 종래 기술에 관한 설명:
박막의 생산 능력은 회로의 크기가 작아지고, 결과적인 디바이스 역시 그 크기가 보다 콤팩트해짐에 따라 점점 더 중요해지고 있다. 화학기상증착(CVD: Chemical vapor deposition)은 고순도의 고성능 고체 재료를 제조하는데 사용되는 화학 공정이다. 이 공정은 반도체 산업에서 박막을 제조하는데 널리 이용되고 있다. 전형적인 CVD 공정에서는, 기판 표면과 반응 및/또는 분해되어 원하는 증착물을 생산하는, 1 이상의 전구체에 웨이퍼(기판)을 노출시킨다. 이 때 휘발성 부산물들도 흔히 생산되는데, 이러한 부산물은 반응 챔버를 통한 가스 흐름(gas flow)에 의해 제거된다.
몇 가지 유형의 CVD가 널리 이용되고 있으며 이와 관련한 기재는 문헌상에서 찾아볼 수 있다. 이러한 공정들은 화학반응을 개시하는 수단(예컨대 활성화 공정) 및 공정 조건의 측면에서 차이가 있다. 작업 압력에 따른 몇몇 CVD의 분류를 다음에 예시하였다:
● 저압 CVD (LPCVD:Low-pressure CVD) - 대기압보다 낮은 압력 (10-3 Torr 베이스 압력/lOO mTorr-1 Torr 작업 압력)에서 수행되는 CVD 공정.
● 초고진공 CVD (UHVCVD: Ultrahigh vacuum CVD) - 매우 낮은 압력, 일반적으로 10-9 Torr 베이스 압력/10-5 내지 50 mTorr의 작업 압력에서 수행되는 CVD 공정.
● 감압 CVD (RPCVD: Reduced-Pressure CVD) - 10-3 Torr 베이스 압력/10 Torr 내지 ATM 작업 압력에서 수행되는 CVD 공정.
● 극저압 CVD (VLPCVD: Very Low Pressure CVD) - 10-7 Torr 베이스 압력/10 mTorr 내지 50 mTorr의 작업 압력에서 수행되는 CVD 공정.
반도체 제조업 분야에서는 이러한 박막을 제조하기 위해 실란(SiH4)이 흔히 이용되고 있다; 그러나, 실란을 이용하여 매우 얇은 (예컨대 약 150 Å 이하) 실리콘-함유 막을, 특히 넓은 면적의 기판에 증착시키는 것은 매우 어려운 일인데 이는 막의 균일성이 핵형성 현상에 의해 영향을 받기 때문이다.
핵형성이 완전히 이해된 것은 아니지만, 여러 개의 따로 따로 떨어진실리콘 섬들이 기판 표면에 초기에 형성되는 공정에 의해 실란 증착이 일어나는 것으로 관찰되었다. 증착이 진행됨에 따라, 이들 섬들은 서로 접촉될 때까지 계속 성장하여, 종국에는 연속적인 실리콘 막을 형성하게 된다. 이 시점에서 실리콘 막은 일반적으로, 초기 핵형성 부위에 해당하는 피크와 접촉 부위에 해당하는 밸리가 있는 거친 표면을 갖는다. 표면 조도는 산화실리콘 또는 질화실리콘과 같은 유전성(dielectric) 표면에 층을, 특히 도핑 층을 증착시킬 때 특히 두드러진다. 증착이 더 진행되어 감에 따라, 막은 두꺼워지고, 전술한 것과 유사한 평균화 공정에 의해 두께의 균일성이 증가한다.
일반적으로, 선택적 에피택시얼 공정은 증착 반응과 식각 반응을 포함한다. 증착 반응과 식각 반응은 에피택시얼 층과 다결정 층에 대한 상대적인 반응 속도를 달리하면서 동시에 일어난다. 증착 공정 동안, 에픽택시얼 층은 단결정 표면에서 형성되는 반면 다결정 층은 적어도 제2 층, 예컨대 기존의 다결정 층 및/또는 무정형 층에 증착된다. 그러나, 증착된 다결정 층은 일반적으로 에피택시얼 층보다 빠른 속도로 식각된다. 따라서, 식각 가스(etchant gas)의 농도를 변화시킴으로써, 순(純) 선택적 공정에 의해 에피택시 재료가 증착되고, 다결정 재료의 증착은 제한적으로만 일어나거나 또는 전혀 일어나지 않게 된다. 예를 들어, 선택적 에피택시얼 공정에 의해 단결정 실리콘 표면상에 실리콘-함유 재료의 에피층이 형성되는 반면 스페이서 상에는 증착이 남지 않을 수 있다.
그러나, 현행의 선택적 에피택시얼 공정에는 몇 가지 단점이 있다. 현재 행하여지는 에피택시얼 공정 동안 선택성을 유지하기 위해서는, 전구체의 화학적 농도 뿐만 아니라 반응 온도를 증착 공정 전 기간에 걸쳐 제어 및 조정하여야 한다. 만일 실리콘 전구체가 충분하지 않은 양으로 투입될 경우, 식각 반응이 우세하게 일어나게 되어 전반적인 공정의 속도가 느려지게 된다. 또한 만일 식각 전구체가 충분하지 않은 양으로 투입될 경우에는, 증착 반응이 우세해져서 선택성이 감소되어 기판 표면에 걸쳐 단결정 및 다결정 재료가 형성된다. 또한, 현행의 선택적 에피택시얼 공정은 대개 높은 반응 온도, 예컨대 약 800℃, 1,000℃ 또는 그 이상의 고온을 필요로 한다. 이러한 고온은 열 소모 예산 측면과 기판 표면에 대하여 제어되지 않은 질화 반응이 일어날 가능성으로 인해 조립 공정 동안 바람직하지 않다.
Si-함유 전구체, 좋기로는 트리실란(H3SiSiH2SiH3)을 이용하는 막증착법이 미국특허 제6,962,859호에 개시되어 있는데, 이 방법은 기판 표면 전반에 걸쳐 핵형성 현상에 대해 훨씬 덜 민감하다. 상기 특허문헌은 그 내용 전체가 본 발명에 참조되었다. 그러나 불행하게도, 시판되는 트리실란은 값이 비싸고, 오염도가 불만족스러우며, 그의 분해 속도가 매우 빨라서, 400-500℃의 온도 및 2000-6000 psi의 압력에서 분해된다.
반도체 디바이스의 성능은 회로 성능의 증가에 의해 더욱 향상될 수 있다. 금속 산화막 반도체(MOS: metal oxide semiconductor) 트랜지스터의 채널을 통해 흐르는 전류량은 채널 내의 캐리어의 이동성에 정비례하며 고이동성 MOS 트랜지스터를 사용함으로써 더 많은 전류를 흘려보낼 수 있고 그 결과 회로의 성능을 더 빠르게 할 수 있다. 예를 들어, MOS 트랜지스터 채널 내의 캐리어의 이동성은 채널 내에 기계적 응력(mechanical stress), 즉, 변형(strain)을 발생시킴으로써 증가될 수 있다.
Si- 및 Ge-함유 재료에서 변형을 유도하기 위한 접근법들 중, 여러 가지 결정성 재료들 간의 격자 상수 차이를 이용하는데 촛점을 맞추는 방법들이 몇 가지 있다. 한 가지 접근법에서는, 특정한 결정성 재료의 박층을 이와 다른 결정성 재료 상에 증착시킴으로써, 증착된 층이 하부의 단결정 재료의 격자 상수를 채택하도록 한다.
변형은 또한, 격자 구조 내의 Si를 도판트로 대체시킴으로써, 단결정 Si-함유 재료 내로 도입될 수도 있는데, 이는 흔히 치환적 도핑이라 칭해진다. 예컨대, 단결정 실리콘의 격자 구조 내의 몇몇 실리콘 원자들을 게르마늄 원자로 치환하면, 결과적인 치환적으로 도핑된 단결정 실리콘 재료에서 압축 변형이 일어나는데, 이는 게르마늄 원자의 크기가 이들이 대체하는 실리콘 원자보다 크기 때문이다. 별법으로, 탄소에 의한 치환 도핑에 의해 단결정 실리콘 내로 인장 변형을 도입할 수 있는데, 이는 탄소 원자의 크기가 이들이 대체하는 실리콘 원자보다 작기 때문이다. 예컨대, 문헌 [Judy L. Hoyt, "Substitutional Carbon Incorporation and Electronic Characterization of Sii- yCy/Si and Sii-x-yGexCy/Si Heterojunctions," Chapter 3 in "Silicon-Germanium Carbon Alloy," Taylor and Francis, N.Y., pp. 59-89, 2002] 참조. 상기 문헌의 개시 내용은 본 발명에 참조되었다.
격자 구조 내로 도판트를 혼입하기 위해 어닐링을 수반하는 엑스 시투(ex situ) 도핑에 비해 인 시투(in situ) 도핑이 종종 선호되는데, 이는 어닐링에 가열과 관련한 비용이 바람직하지 않게 많이 소요되기 때문이다. 그러나, 인 시투 탄소 치환 도핑은 실상, 증착이 일어나는 동안 도판트가 비치환적으로 혼입되는 경향이 있음으로 해서, 즉, 결정 구조 내의 실리콘 원자를 치환하는 것에 의해서라기보다, 예컨대 실리콘 내의 클러스터 또는 도메인 사이로 혼입됨으로 해서, 복잡하다. [예컨대 Hoyt의 상기 문헌 참조]. 비치환적 도핑은 또한 예컨대 SiGe의 탄소 도핑, 전기적으로 활성적인 도판트에 의한 Si 및 SiGe의 도핑 등과 같은 다른 재료계를 이용하는 치환 도핑을 복잡하게 만든다. Hoyt의 전술한 문헌 73 페이지의 도 3.10에 도시된 바와 같이, 종래의 증착법을 이용할 경우, 5.4Å 이상의 격자 간격에 대응하는 2.3 원자% 이하의 인 시투 도핑된 치환성 탄소 함량 및 1.0 GPa 미만의 인장 응력을 갖는 결정성 실리콘이 만들어진다. 그러나, 종래 기술의 증착법을 이용하여, 인 시투 도핑된 치환성 탄소 함량이 2.3 원자%를 초과하는 단일 결정 실리콘을 증착시킬 수 있었는지에 대해서는 알려진 바 없다.
뿐만 아니라, 도판트 원소들의 상대적인 혼입 비율이 다르기 때문에, 크로스-막 및/또는 쓰루-막 방향에서의 도핑된 박막의 원소 조성이 종종 균일하지 못하다. 따라서, 얻어진 막은 원소 농도가 균일하지 못하고, 그에 따라, 막 표면 및/또는 막 두께 방향에서 막의 물리적 특성이 균일하지 못하게 된다.
초박형의 평활한 Si-함유 막을 경제적으로 증착시킬 수만 있다면, 반도체 제조업 분야, 특히 회로 크기가 한 층 더 작은 미래 세대의 마이크로전자 디바이스를 만드는데 있어서의 오랜 숙원을 달성하여, 현저한 진보를 이루게 될 것이다. 이를 위하여는 매우 합리적인 가격으로 구입할 수 있는 고순도의 실리콘-전구체를 사용하는 것이 요망된다.
이에 더해서, 실리콘 및 실리콘-함유 재료를 선택적 및 에피택시얼하게 증착시키는 한편 Si-함유 재료의 인 시투 치환 도핑을 달성할 수 있는 공정이 요구되고 있다. 이러한 개선된 방법을 이용할 경우, 증착된 재료의 증착 속도, 선택성 및/또는 품질(예컨대 결정 품질)을 과도하게 희생시키지 않으면서, 상업적으로 유의적인 수준의 치환 도핑을 달성할 수 있을 것으로 기대된다. 뿐만 아니라, 이 방법은 증착 속도가 빠르면서도, 200 Torr 미만의 압력을 유지하는 한편 약 250℃ - 550℃의 공정 온도, 좋기로는 약 500℃ - 525℃ 범위의 공정 온도를 유지하면서 다양한 원소 농도를 갖는 실리콘-함유 재료를 형성할 수 있는 것이어야 한다.
발명의 개요
실리콘 전구체로서 트리실란과 같은 시클로헥사실란을 이용함으로써, 대형 면적의 기판 위에 초박형의 평활한 Si-함유 막을 증착시킬 수 있는 것으로 밝혀졌다. 본 발명의 일 측면에 따라, 기판 표면이 있는 기판을 포함하는 챔버 내로 시클로헥사실란을 포함하는 가스를 도입하는 단계; 챔버 내의 시클로헥사실란 화학기상증착 및 분해 조건을 수립하는 단계; 및 Si-함유 막을 기판 표면 상에 증착하는 단계를 포함하여 이루어지는, 박막의 증착 방법이 제공된다.
본 발명의 또 다른 측면에 따라, 제1 표면 모폴로지를 갖는 제1 표면과 제1 표면 모폴로지와는 다른 제2 표면 모폴로지를 갖는 제2 표면을 포함하는 기판을 챔버 내에 배치하여 제공하는 단계; 화학기상증착 조건 하에 상기 챔버에 시클로헥사실란을 도입하는 단계; 상기 시클로헥사실란의 분해를 개시하는 단계; 및 제1 표면과 제2 표면 양면 모두에 대하여 기판 상에 Si-함유 막을 증착하는 단계를 포함하여 이루어지는, 증착 방법이 제공된다.
본 발명의 또 다른 측면에 따라, 화학기상증착 조건 하에 시클로헥사실란을 혼합 기판 표면에 전달하되, 상기 혼합 기판 표면 1평방 센티미터당 1분당 약 0.001 밀리그램 이상의 전달 속도로 전달하는 단계, 및 상기 혼합 기판 표면 상에 실리콘-함유 재료를 1분당 약 10Å 이상의 속도로 증착시키는 단계를 포함하여 이루어지는 고속 증착법이 제공된다.
또 다른 바람직한 구체예에서, 10 mTorr 내지 200 Torr의 범위에서 구동되는 변형된 화학기상증착 및/또는 성장 시스템(감압 화학 CVD)을 이용하여, 탄소-도핑된 Si-함유 막을 증착시키기 위하여 시클로헥사실란과 탄소 소스를 이용하는 증착 및/또는 성장법이 개발되었다. 이러한 증착 및/또는 성장법에 의해, 종래 기술에 따른 방법으로 달성되는 수준에 비해 유의적으로 더 높은 수준을 포함하는 다양한 수준으로, 탄소에 의해 치환적으로 도핑된 다양한 Si-함유 단일 결정 막을 제조할 수 있다. 예컨대, 실리콘 소스로서 시클로헥사실란을 이용하는 바람직한 증착 및/또는 성장법을 이용함으로써, 1.8 원자% 보다 높은 수준을 포함하는 소정의 치환성 탄소 수준 범위를 갖는 탄소-도핑된 다양한 단결정 Si 막을, 전공정을 통해 반응온도를 일정하게 유지하면서 증착시킬 수 있다.
또 다른 구체예에 따라, 챔버 내에 배치된 기판을 제공하는 단계; 상기 시클로헥사실란의 분해를 개시하는 단계; 및 상기 기판을 감압 화학기상증착 및/또는 성장 조건 하에 시클로헥사실란에 노출시켜, 약 550℃ 미만의 온도 및 약 200 Torr 미만의 압력 하에 단일 실리콘 막을 상기 기판 상에 증착시키는 단계를 포함하여 이루어지는, 에피택시얼 실리콘 막의 증착 방법이 제공된다.
또 다른 구체예에 따라, 챔버 내에 배치된 기판을 제공하는 단계; 감압 CVD 조건 하에 시클로헥사실란과 탄소 소스를 상기 챔버에 도입하여, 약 550℃ 미만의 온도 및 약 200 Torr 미만의 압력 하에 단결정 실리콘 막을 기판 상에 증착시킴으로써, x선 회절법으로 측정시 적어도 1.8 원자% 치환성 탄소를 포함하는 단결정 실리콘 막을 제조하는 단계를 포함하여 이루어지는, 에피택시얼실리콘 막의 증착 방법이 제공된다.
또 다른 구체예에 따라, 제1 단결정 Si-함유 영역과 제2 단결정 Si-함유 영역을 포함하되, 상기 제1 단결정 Si-함유 영역과 제2 단결정 Si-함유 영역 중 적어도 하나의 영역은 상기 제1 단결정 Si-함유 영역과 제2 단결정 Si-함유 영역 사이에 위치하는 제3 단결정 Si-함유 영역에 대하여 인장 응력을 발휘하는데 효과적인 양의 치환성 탄소를 포함하는 것이고, 상기 제3 단결정 Si-함유 영역은 응력이 가해지지 않은 필적할만한 영역과 비교 할 때 캐리어 이동성이 적어도 약 10% 증가된 것인, 집적회로가 제공된다.
본 발명의 또 다른 측면에서, 다양한 챔버 디멘젼들 및 정반대의 말단들(opposite ends)을 갖는 증착 및/또는 성장 챔버; 시클로헥사실란 소스와 상기 챔버 사이에 작동적으로 배치되어, 시클로헥사실란이 챔버 내로 유입되기 전에 시클로헥사실란 분해의 개시를 가능하게 해주는 분해 챔버; 분해된 시클로헥사실란을 챔버 내로 도입시키기 위한, 챔버의 다른 쪽 말단에 인접한 가스 인렛; 및 기판을 챔버 내에 지지시키기 위한 기판 지지 수단을 포함하여 이루어지는, 기판 상에 에피택시얼 막을 형성하기 위한, 변형된 저압-화학기상증착 및/또는 성장 시스템이 개시된다.
본 발명의 또 다른 측면에서, 다양한 챔버 디멘젼들 및 정반대의 말단들을 갖는 증착 및/또는 성장 챔버; 챔버의 한쪽 말단에 연결되어 챔버 내의 증착 및/또는 성장 압력을 200 Torr 미만으로 유지시키도록 작동하는 고속 펌프 수단; 챔버 내로 가스를 도입하여, 가스가 대체로 가스 인렛으로부터 펌프 수단의 방향으로 흐르도록 하기 위한, 챔버의 다른 쪽 말단에 인접한 가스 인렛; 기판을 챔버 내에 지지시키기 위한 기판 지지 수단을 포함하여 이루어지는, 기판 상에 에피택시얼 막을 형성하기 위한, 변형된 저압-화학기상증착 및/또는 성장 시스템이 제공되며, 여기서, 상기 고속 펌프 수단은, 존재하는 오염물질, 예컨대 비제한적인 예로서 산소, 물, 일산화탄소, 이산화탄소, 실록산, 디실록산 및 고차 실록산과 같은 오염물질이 희석될 정도로 충분히 높은 농도의 캐리어 가스를 상기 챔버 내로 흐르게 할 수 있는 것이다.
전술한 문단들은 본 발명의 내용을 개략적으로 설명하기 위하여 제공된 것으로, 첨부된 특허청구범위가 전술한 문단의 내용에 의하여 한정되는 것은 아니다. 제시된 바람직한 구체예들 및 추가의 장점들은 이하의 상세한 설명과 첨부된 도면을 참조함으로써 가장 잘 이해될 수 있다.
본 명세서의 일부를 구성하는 첨부된 도면들은 본 발명의 바람직한 구체예를 도시한 것들로서, 상세한 설명과 함께 본 발명의 기본 원리를 설명하는데 참조된다.
첨부된 도면에서:
도 1은 본 발명에 따라 실리콘-함유 막을 선택적으로 증착시키기 위하여 캐리어 가스와 시클로헥사실란을 이용하는 시스템에 사용되는 반응기 셋업을 나타내는 개략도이다.
도 2는 본 발명에 따라 시클로헥사실란을 함유하는 버블러와 반응 챔버 사이에 위치하는 분해 챔버를 갖는, 실리콘-함유 막을 선택적으로 증착시키기 위한 반응기의 개략도이다.
도 3은 본 발명에 따라 실리콘-함유 막을 선택적으로 증착시키기 위하여 시클로헥사실란, 탄소 소스, 식각 가스 및 캐리어 가스를 이용하는 고속 펌프를 갖는 시스템에 사용되는 반응기 셋업을 나타내는 개략도이다.
도 4는 MOSFET에서 선택적 및 에피택시얼적으로 증착된 실리콘-함유 층들을 함유하는 디바이스의 개략도이다.
발명의 상세한 설명
트리실란을 이용하는 것 보다 더욱 경제적이고, 기판 표면에 걸친 온도 변화에 훨씬 덜 민감하며, 고치환성 탄소값을 가질 수 있는, 시클헥사실란(C6H12)을 이용하는 막 증착법이 발견되었다. 비제한적인 예로서 트리실란, 테트라실란, 디실란, 펜타실란과 같은 다른 실리콘 소스와 마찬가지로, 시클로헥사실란을 실리콘 전구체로서 사용하여 넓은 기판 면적에 매우 얇고 평활한 Si-함유 막을 증착시킬 수 있는 것으로 밝혀졌다. 바람직한 구체예에서, 이들 방법들은 핵형성 현상에 훨씬 덜 민감하다. 본 발명에 설명된 증착법을 실시할 경우 여러 가지 장점이 얻어진다. 예를 들면, 본 발명의 방법에 의하여, 균일하게 얇은 신규한 에피택시얼 Si-함유 막 뿐만 아니라, 막, 좋기로는 크로스-막 방향 및 쓰루-막 방향의 양 방향에서 도판트가 균일하게 분포하여, 비교적 고 농도의 치환성 탄소를 함유할 수 있는, 도핑된 에피택시얼 Si-함유 막을 제조할 수 있다. 또한 본 발명의 방법을 이용함으로써 초박형의 연속 막을 제조할 수 있다. 이러한 장점들로 인하여, 매우 저렴한 비용으로, 디바이스를 높은 수율로 제조할 수 있으며, 회로 크기는 더 작고 및/또는 신뢰도는 더 높은 새로운 디바이스를 제작하는 것도 가능하다. 전술한 장점들과 기타의 장점들에 관하여 후술한다.
본 발명에서 "기판"이라 함은 그 위에서 증착 및/또는 성장시키고자 하는 워크피스를 가리키는 것이거나, 또는 증착 및/또는 성장 가스(들)에 노출되는 표면을 가리킨다. 예를 들어, 기판은 단일 결정 실리콘 웨이퍼일 수도 있고 또는 절연기판 상 반도체(SOI: semiconductor-on-insulator)일 수도 있으며, 또는 웨이퍼 등에 증착된 에피택시얼 Si, SiGe 또는 III-V 재료일 수도 있다. 워크피스는 웨이퍼로 한정되지 않으며, 유리, 플라스틱 및 반도체 가공에 사용되는 기타 기판도 이에 포함된다.
본 발명에서 "혼합 기판(mixed substrate)"이라 함은 2 이상의 서로 다른 유형의 표면을 갖는 기판을 말한다. 표면은 여러 가지 방법에 의해 서로 다를 수 있다. 예를 들어, 표면은 구리 또는 실리콘과 같이 상이한 원소들로부터 만들어질 수도 있고, 또는 구리나 알루미늄과 같이 상이한 금속들로부터 만들어질 수도 있으며, 또는 실리콘이나 이산화실리콘과 같이 Si를 함유하는 서로 다른 재료들로부터 만들어질 수도 있다. 재료가 동일한 원소로부터 만들어지는 경우라 해도, 표면의 모폴로지가 다르다면, 표면은 서로 다를 수 있다. 표면의 전기적 특성에 의해서도 표면이 서로 다를 수 있다. 몇 가지 예에서, 전도성 반도체 재료와 유전체로부터 실리콘-함유 층들이 동시에 형성된다. 유전체 재료의 예로는 이산화실리콘(실리콘의 탄소-도핑된 산화물 및 불소-도핑된 산화물과 같은 저유전성 불변 형태가 포함된다), 질화실리콘, 산화금속 및 규화금속(metal silicate)을 들 수 있다.
본 발명에서 "에피택시얼(epitaxial)", "에피택시얼적(epitaxially)", "헤테로에피택시얼(heterepitaxial)", "헤테로에피택시얼적(heteroepitaxially)", "단결정(single-crystal)" 및 이와 유사한 용어들은 결정성 기판 상의 결정성 Si-함유 재료의 증착 및/또는 성장을 의미하되, 증착된 층이 기판의 격자 상수를 채택하거나 따르는 방식으로 증착 및/또는 성장되는 것을 가리킨다. 증착된 층의 조성이 기판의 조성과 다를 경우, 에피택시얼 증착 및/또는 성장은 헤테로에피택시얼적인 것일 수 있다. 당업자라면 어떤 층의 결정성은 일반적으로 무정형으로부터 다결정으로 그리고 단결정으로의 연속체(continuum)를 따라 변한다는 것을 인식할 수 있을 것이다; 당업자는 또한 비록 낮은 결함 밀도에도 불구하고, 언제 결정 구조가 단결정으로 고려될지 또는 에피택시얼로 고려될지를 쉽게 정할 수 있을 것이다. 혼합 기판의 특별한 예로는 단결정/다결정 단결정/무정형, 에피택시얼/다결정, 에피택시얼/무정형, 단결정/유전체, 에피택시얼/유전체, 전도체/유전체, 반도체/유전체를 들 수 있으나 이에 국한되지 않는다.
동일한 원소로부터 재료가 만들어진 경우가 할지라도, 표면의 모폴로지(결정성)가 다르다면 표면이 다를 수 있다. 본 발명에 설명된 공정은 여러 가지 기판에 Si-함유 막을 증착하는데 유용하지만, 혼합된 표면 모폴로지를 갖는 혼합 기판에 Si-함유 막을 증착하는데 특히 유용하다. 이러한 혼합 기판은 제1 표면 모폴로지를 갖는 제1 표면과 제2 표면 모폴로지를 갖는 제2 표면을 포함한다. 여기서, "표면 모폴로지"라 함은 기판 표면의 결정 구조를 일컫는다. 서로 다른 모폴로지의 예로 무정형과 결정성을 들 수 있다. 다결정 모폴로지는 질서정연한(oderly) 결정들의 질서정연하지 않은(disderly) 배열로 이루어지며 따라서 그 질서정연도는 중간급이다. 에피택시얼 막은 이들이 성장하는 기판의 결정 구조 및 방향성(전형적으로 단결정임)과 동일한 결정 구조와 방향성을 갖는 것을 특징으로 한다. 이들 재료에서 원자들은 비교적 장거리(원자 규모 면에서)에 걸쳐서 유지되는 격자상 구조로 배열된다. 무정형 모폴로지는 원자들이 명확한 주기적 배치를 결여함으로 해서, 질서정연도가 낮은 비결정 구조이다. 기타의 모폴로지로는 무정형과 결정성 재료의 혼합체와 미정질을 들 수 있다.
본 발명의 구체예들은 일반적으로 실리콘-함유 에피택시얼 층을 형성 및 처리하기 위한 방법 및 장치를 제공한다. 특정 구체예에서는 트랜지스터를 제조하는 동안 에피택시얼 층을 형성 및 처리하기 위한 방법과 장치를 다룬다.
본 발명 전반에 걸쳐, "실리콘-함유(silicon-함유)" 재료, 화합물, 막, 또는 층이라는 용어는 적어도 실리콘을 함유하는 조성물을 포함하는 것으로 의도되며, 게르마늄, 탄소, 붕소, 비소, 인, 갈륨 및/또는 알루미늄을 함유할 수 있다. 실리콘-함유 재료, 화합물, 막 또는 층에는 금속, 할로겐 또는 수소와 같은 기타 원소들이 대개 파트 퍼 밀리언(ppm) 농도로 혼입될 수 있다. 실리콘-함유 재료의 화합물 또는 합금은 실리콘의 경우 Si, 실리콘 게르마늄의 경우 SiGe, 실리콘 탄소의 경우 Si:C, 그리고 실리콘 게르마늄 탄소의 경우 SiGeC로서 약칭될 수 있다. 이러한 약어는 화학양론적 관계를 나타내는 화학식도 아니고, 실리콘-함유 재료의 특정한 환원/산화 상태를 나타내는 것도 아니다.
본 발명에 교시된 CVD 조건 하에서, 시클로헥사실란이 기판 표면으로 전달되면, Si-함유 막이 형성된다. 좋기로는, 표면이 혼합 기판 표면이건 또는 패턴형 기판 표면이건, 기판이 배치되어 있는 적절한 챔버 내로 시클로헥사실란을 도입함으로써, 분해된 시클로헥사실란이 상기 표면에 전달되는 것이 바람직하다. CVD 조건 하에 시클로헥사실란을 챔버 내로 도입하여 시클로헥사실란의 분해를 개시함으로 해서, 표면 유형의 다양성과 관계없이, 기판 표면 상에 고품질의 Si-함유 막을 증착시킬 수 있다. 증착은 당업자에게 잘 알려진 여러 가지 CVD 방법에 따라 적절히 수행될 수 있지만, 본 발명에 설명된 CVD 방법에 따라 증착을 수행할 때 최상의 결과를 얻을 수 있다. 개시된 방법은 플라즈마 강화 화학기상증착(PECVD) 또는 열 CVD를 비롯한 CVD에 의하여, 가스상 시클로헥사실란을 이용함으로써 CVD 챔버 내에 함유된 혼합 기판 상에 Si-함유 막을 증착시킴으로써 적절히 수행될 수 있다. 열 CVD가 바람직하다.
도 1에 도시된 바와 같이, 시클로헥사실란 106은 피드 가스의 한 성분으로서 또는 가스 형태로 챔버 120 내로 도입되는 것이 바람직하다. CVD 챔버 내의 총압력은 약 0.001 torr 내지 약1000 torr 범위, 더욱 좋기로는 약 0.1 torr 내지 약 850 torr 범위, 가장 좋기로는 약 1 torr 내지 약 760 torr의 범위인 것이 바람직하다. 챔버의 온도는 좋기로는 약 450℃ 이상, 더욱 좋기로는 약 500℃ 이상, 더더욱 좋기로는 약 550℃ 이상인 것이 바람직하다. 좋기로는, 증착이 약 750℃ 이하, 더욱 좋기로는 약 725℃ 이하, 가장 좋기로는 약 700℃ 이하의 온도에서 일어나는 것이 바람직하다. 기판은 기술 분야에 알려진 다양한 방법으로 가열될 수 있다. 당업자들은 예컨대 열 소모 예산의 보존, 증착 속도 등과 같은 실무적인 제조 현실을 감안하여 이러한 온도 범위를 조절할 수 있을 것이다. 그러나, 시클로헥사실란의 분해가 개시되는 지점까지 온도를 맞추는 것이 무엇보다 중요하다. 따라서, 바람직한 증착 온도는 소정의 응용 분야에 따라 달라지겠지만, 일반적으로는 약 400℃ 내지 약 750℃, 좋기로는 약 425℃ 내지 약 725℃, 더욱 좋기로는 약 450℃ 내지 약 700℃의 온도 범위가 될 것이다.
시클로헥사실란의 분압은 총 압력의 약 0.0001% 내지 약 100%, 더욱 좋기로는 총 압력의 약 0.001% 내지 약 50% 범위인 것이 바람직하다. 피드 가스 102는 시클로헥사실란 이외의 가스 또는 가스들, 예컨대 불활성 캐리어 가스들을 포함할 수 있다. 수소는 개선된 수소 종결(hydrogen termination)으로 인하여, 전형적인 바람직한 캐리어 가스이다. 그러나, 아르곤, 헬륨 및 질소와 같은 다른 불활성 캐리어 가스 역시 사용가능하다. 좋기로는, 시클로헥사실란은 시클로헥사실란 증기 107을 연행하기 위하여 캐리어 가스 102와 함께 사용되는 버블러 112, 더욱 좋기로는 온도 조절형 버블러를 경유하여 챔버 내로 도입되는 것이 바람직하다.
적절한 매니폴드를 사용하여 CVD 챔버에 피드 가스(들)을 공급할 수 있다. 예시된 구체예에서는, CVD 챔버 내의 기류가 수평적이며, 가장 좋기로는 챔버가 싱글-웨이퍼, 싱글 패스, 라미나 수직 기류 반응기인 것이 바람직하고, 방사적으로 가열되는 것이 바람직하다. 이러한 유형의 적절한 반응기는 시중에서 구입할 수 있으며, 바람직한 모델로는 어플라이드 머티어리얼사(Applied Materials)에 의해 제작된 Centura
Figure pct00001
RP-CVD (감압-진공 화학기상증착)를 들 수 있다. 본 발명에 설명된 방법은 샤워헤드 배열과 같은 또 다른 반응기에서도 사용될 수 있으며, 특히 공정 가스 체류 시간이 짧은 회전 기판을 이용하는 Centura
Figure pct00002
챔버의 수평, 싱글-패스 라미나 기류 배치에 있어서 균일성과 증착 속도 면에서 장점이 두드러진다. CVD는 플라즈마 산물(인 시투 또는 원격 플라즈마 발생기의 하류)을 챔버 내로 도입함으로써 수행될 수 있으나, 열 CVD가 바람직하다.
피드 가스는 또한 필요에 따라, Si-함유 막을 도핑 또는 합금 처리하는데 유용한 것으로 당업자에게 알려진 다른 재료들을 함유할 수도 있다. 좋기로는 가스가 게르마늄 소스, 탄소 소스, 붕소 소스, 갈륨 소스, 인듐 소스, 비소 소스, 인 소스, 주석 소스, 질소 소스 및 산소 소스로 이루어진 군으로부터 선택된 1 이상의 전구체를 더 포함하는 것이 바람직하다. 이러한 소스의 특정 예로는: 실리콘 소스로서 실란, 디실란 및 시클로헥사실란; 게르마늄 소스로서 게르만, 디게르만 및 트리게르만; 질소 소스로서 NF3, 암모니아, 히드라진 및 원자 질소; 탄소 소스로서 여러 가지 탄화수소, 예컨대, 메탄, 에탄, 프로판 등; 탄소와 실리콘 양쪽 모두의 소스로서 모노실릴메탄, 디실릴메탄, 트리실릴메탄 및 테트라실릴메탄; 질소와 산소 양쪽 모두의 소스로서 N2O 및 NO2; 주석, 비소, 붕소, 갈륨, 인듐 및 인과 같은 도판트의 소스로서 다양한 도판트 전구체를 들 수 있다. 실리콘-함유 화합물을 증착시키는데 유용한 탄소 소스로는 에틸, 프로필 및 부틸의 유기실란, 시클로헥사실란, 알킬, 알켄 및 알킨을 들 수 있다. 이러한 탄소 소스의 비제한적인 예로는 일반식 SixHy(CH3)z [식 중, x는 1 내지 6의 정수이고 y 및 z는 각각 독립적으로 0 내지 6의 정수이다]의 탄소 소스 및 테트라메틸디실란(TMDS), 모노실릴메탄, 디실릴메탄, 트리실릴메탄 및 테트라실릴메탄과 같은 실릴알칸, 및/또는 알킬실란, 예컨대 모노메틸 실란(MMS) 및 디메틸 실란, 메틸실란(CH3SiH3), 디메틸실란((CH3)2SiH2), 에틸실란(CH3CH2SiH3), 메탄(CH4), 에틸렌(C2H4), 에틴(C2H2), 프로판(C3H8), 프로펜(C3H6), 부틴(C4H6), 및 기타 등등을 들 수 있다.
시클로헥사실란을 이용하여 CVD에 의해 도판트를 Si-함유 막 내로 혼입시키는 것은 도판트 전구체를 사용하여 인 시투 도핑에 의해 수행하는 것이 바람직하다. 전기적 도판트의 전구체로는 디보란, 중수소화 디보란, 포스핀, 비소 증기 및 비화수소(arsine)를 들 수 있다. 실릴포스핀 [(H3Si)3- xPRx] 및 실릴비화수소[(H3Si)3- xAsRx] [ 식 중, x=0-2이고 RX=H이다] 및/또는 D가 인 및 비소 도판트의 바람직한 전구체이다. SbH3와 트리메틸인듐은 각각 주석과 인듐의 바람직한 소스이다. 이러한 도판트 전구체들은 후술되는 바와 같은 바람직한 막, 좋기로는 붕소-, 인-, 주석-, 인듐- 및 비소-도핑된 실리콘, SiC, SiGe 및 SiGeC 막과 합금을 제조하는데 유용하 다. 본 발명에서, "SiC", "SiGe", 및 "SiGeC"는 표시된 원소들을 다양한 비율로 함유하는 재료들을 나타낸다. 예를 들어, "SiGe"는 실리콘, 게르마늄, 및 임의로 다른 원소, 예컨대 도판트를 포함하는 재료이다. "SiC", "SiGe", 및 "SiGeC"는 그 자체가 화학양론적인 화학식은 아니며, 따라서 표시된 원소들을 특정 비율로 함유하는 물질들로 한정되는 것이 아니다.
Si-함유 막 중에서 도판트를 원하는 수준으로 제공하도록 피드 가스 중의 도판트 전구체의 양을 조정할 수 있다. 피드 가스 중의 전형적인 농도는 피드 가스의 총 중량에 기초해서 중량 기준으로 약 1 파트 퍼 빌리언(ppb) 내지 약 1%의 범위일 수 있으나, 때로는 결과적인 막에서 원하는 특성을 얻기 위하여 이보다 더 많거나 적은 양을 사용하는 것이 바람직할 수도 있다. 싱글 웨이퍼 반응기의 바람직한 Centura
Figure pct00003
시리즈에서, 캐리어 가스 중의 도판트 전구체의 묽은 혼합물들은, 소정의 도판트 농도와 도판트 가스 농도에 따라 달라지겠으나, 1분당 약 10 내지 약 200 표준 입방 센티미터(sccm) 범위의 세트 포인트를 갖는 매스 플로우 컨트롤러를 경유하여 반응기 내로 전달될 수 있다. 이 묽은 혼합물은 시클로헥사실란 및 기타 적절한 캐리어 가스와의 혼합에 의해 더 희석되는 것이 바람직하다. 바람직한 Centura
Figure pct00004
시리즈 반응기에서 증착을 위한 전형적인 총 유속은 1분당 약 20 표준 리터(slm) 내지 약 180 slm이므로, 이러한 방법에 사용되는 도판트 전구체의 농도는 총 유량에 비해 적다.
본 발명에 설명된 Si-함유 막의 증착은 좋기로는 1분당 약 5 Å 이상, 더욱 좋기로는 1분당 약 10 Å 이상, 가장 좋기로는 1분당 약 20 Å 이상의 속도로 수행되는 것이 바람직하다. 바람직한 구체예에서는 기판 표면 1평방 센티미터당 1분당 적어도 약 0.001 밀리그램의 전달 속도, 더욱 좋기로는 기판 표면 1평방 센티미터당 1분당 적어도 약 0.003 밀리그램의 전달 속도로 시클로헥사실란이 기판 표면에 전달되는 고속 증착법이 제공된다. CVD 조건 하에서, 좋기로는 약 450℃ 내지 약 700℃의 증착 온도 범위에서, 이 구체예를 실시함으로써, Si-함유 재료(다른 실리콘 소스와 비교하여)가 좋기로는 1분당 약 10 Å 이상, 더욱 좋기로는 1분당 약 25 Å 이상, 가장 좋기로는 1분당 약 50 Å 이상의 속도로 비교적 신속하게 증착된다. 좋기로는, 게르마늄 소스도 시클로헥사실란과 함께 표면에 전달됨으로 해서, Si-함유 재료로서 SiGe-함유 재료를 증착시키는 것이 바람직하다.
본 발명에 설명된 공정들은 비제한적인 예로서 혼합형 표면 모폴로지를 갖는 기판들을 비롯한, 다양한 기판들 위에 Si-함유 막을 증착시키는데 유용하다. 바람직한 일 구체예에서는 혼합-모폴로지 Si-함유 막이 혼합 기판 상에 증착된다. 혼합-모폴로지 막의 모폴로지들은 증착 온도, 압력, 반응물의 분압(들) 및 반응물의 유속 그리고 하부 기판의 표면 모폴로지에 따라 달라진다. 시클로헥사실란을 이용하면, 단결정 막을 형성할 수 있는 실리콘-함유 재료들이 적절히 제조된 단결정 표면 상에 형성되는 경향이 있는 반면, 비-단결정 표면(non-single crystal surfaces) 상에는 비-단결정 막이 형성되는 경향이 있다. 하부의 단결정 표면이 적절히 처리된 경우, 예컨대 산화 층의 엑스-시투 습식 식각에 이어서 인 시투 세정 및/또는 수소 베이크 단계에 의해 적절히 처리되고, 성장 조건이 이러한 막 성장을 지지하는 경우, 부정형(pseutomorphic) 구조를 형성할 수 있는 실리콘-함유 재료에 있어서, 에피택시얼 막 형성이 선호된다. 이러한 처리 방법은 당업자에게 공지이며, 예컨대, 문헌 [Peter Van Zant, "Microchip Fabrication," 4th Ed., McGraw Hill, New York, (2000), pp. 385]을 들 수 있다. 에피택시얼 막 성장이 가능하도록 처리되지 않은 단결정 표면과 무정형 및 다결정 표면 위에는, 다결정 및 무정형 막이 잘 형성된다. 저온에서는 무정형 막이 무정형 및 다결정 기판 표면 위에 잘 형성되는 반면, 비교적 높은 증착 온도에서는 다결정 막이 무정형 및 다결정 표면 상에 형성되는 경향이 있다.
시클로헥사실란을, 분해가 개시되는데 충분한 온도와 기간 동안, 그리고 원하는 두께를 갖는 Si-함유 막이 형성되는데 효과적인 전달 속도로 혼합 기판 표면에 전달하는 것이 바람직하다. 특정 표면 상의 막 두께는 적용 목적에 따라, 약 10 Å 내지 약 10 마이크론 또는 그 이상의 범위일 수 있다. 좋기로는, 특정 표면 상의 Si-함유 막의 두께는 약 50 Å 내지 약 5,000 Å, 더욱 좋기로는 약 250 Å 내지 약 2,500 Å의 범위인 것이 바람직하다.
제1 표면 모폴로지를 갖는 제1 표면과 제2 표면 모폴로지를 갖는 제2 표면을 포함하는 혼합 기판에 있어서, 이 혼합 기판 상에 증착되는 Si-함유 막은, 제1 표면 상의 두께를 T1, 제2 표면 상의 두께를 T2라 할 때, T1:T2의 비율이 약 10:1 내지 약 1:10, 더욱 좋기로는 약 5:1 내지 약 1:5, 더더욱 좋기로는 약 2:1 내지 약 1:2, 및 가장 좋기로는 약 1.3:1 내지 약 1:1.3의 범위인 것이 바람직하다.
바람직한 일 구체예에서, 시클로헥사실란은 쌍극성 트랜지스터용 베이스 구조물을 만드는 방법에 사용된다. 이러한 베이스 구조물의 제조 방법은 활성 영역 및 절연체를 포함하는 기판 표면을 제공하는 단계와 상기 활성 영역과 절연체 양쪽 모두의 기판 상에 실리콘-함유 막을 증착시키는데 효과적인 조건 하에서, 기판 표면에 시클로헥사실란을 공급하는 단계를 포함하여 이루어진다.
바람직한 일 구체예에서, Si-함유 막은 약 0.1 원자% 내지 약 80 원자%의 게르마늄, 좋기로는 약 1 원자% 내지 약 60 원자%의 게르마늄을 포함하는, SiGe-함유 막, 좋기로는 SiGe 또는 SiGeC 막의 형태로 혼합 기판 상에 증착되는 것이 좋다. SiGe-함유 막은 게르마늄 소스와 시클로헥사실란을 동시에 챔버 내로 도입함으로써, 더욱 좋기로는, 시클로헥사실란과 게르마늄 소스와의 혼합물을 사용함으로써 증착되는 것이 바람직하다. SiGe-함유 막은 전술한 바와 같이 완충 층, 좋기로는, 실리콘 또는 도핑된 실리콘 완충 층 상에 증착되거나, 또는 혼합 기판 상에 직접 증착되는 것이 바람직하다. 더욱 좋기로는, 게르마늄 소스가 게르만 또는 디게르만인 것이 바람직하다. 막 내의 원소들, 예컨대 실리콘, 게르마늄, 탄소, 도판트 등의 원소들의 상대적인 비율은 전술한 바와 같이 피드 가스의 조성을 변화시킴으로써 바람직하게 제어된다. 게르마늄 농도는 막 두께 전체에 걸쳐 일정할 수 있으며 또는 증착이 일어나는 동안 피드 가스 내의 게르마늄 소스의 농도를 변화시킴으로써, 차등 막을 제조할 수도 있다.
SiGe를 증착하는데 바람직한 가스 혼합물은 수소 캐리어 가스, 게르마늄 소스로서 게르만 또는 디게르만, 그리고 시클로헥사실란을 포함한다. 피드 가스 중의 시클로헥사실란 대 게르마늄 소스의 중량비는 약 10:90 내지 약 99:1, 더욱 좋기로는 약 20:80 내지 약 95:5의 범위인 것이 좋다. 전술한 바람직한 고속 증착을 달성하기 위해서는, 게르마늄 소스가 혼합 기판 표면 1평방 센티미터당 1분당 적어도 약 0.001 밀리그램, 더욱 좋기로는 혼합 기판 표면 1평방 센티미터당 1분당 적어도 약 0.003 밀리그램의 전달 속도로 혼합 기판에 전달되는 것이 바람직하다. 원하는 증착 속도 및 막 조성을 달성하기 위해서 게르마늄 소스의 전달 속도를 시클로헥사실란의 전달 속도와 조화롭게 조정하는 것이 바람직하다. 좋기로는, 게르마늄 소스의 전달 속도를 변화시켜 게르마늄 농도가 차등된 SiGe 또는 SiGeC 막을 얻는 것이 바람직하다.
좋기로는, 하부의 혼합 기판의 적어도 1 표면의 표면 모폴로지와 조성은 그 표면 상에서 SiGe 막의 변형된(strained) 헤테로에피택시얼 성장을 가능케 하는데 효과적인 것이 좋다. 증착된 에피택시얼 층은 적어도 2 크기가 하부의 단결정 기판의 그것과 동일하지만, 그의 본래의 격자 상수와는 다른 격자 구조를 갖도록 구속된 경우 "변형"되었다고 한다. 막의 격자 구조가 하부의 단결정 기판의 격자 구조에 맷치되는 방식으로 막이 증착될 경우, 원자들이 독립된 벌크 재료의 격자 구조에서 정상적으로 점하였을 위치로부터 원자들이 이격됨으로 해서 격자 변형이 존재하게 된다. 이하에서 상세히 설명하겠지만, 본 발명은 고수준의 치환성 탄소 달성을 통하여 고수준의 변형을 생성시키는 방법을 개시한다.
따라서 시클로헥사실란의 분해를 개시하는데 충분한 에너지를 공급함으로써, 결과적인 실리콘 생성물이 기판 표면에 전달되는 속도, 보다 좋기로는 후술하는 기판의 가열에 의하여 일차로 조절되는 속도로 증착되도록, 시클로헥사실란 증착 조건이 생성되는 것이 바람직하다. 바람직한 증착 방법은 시클로헥사실란의 존재 하에 적절한 챔버에서 시클로헥사실란의 분해 및 증착 조건을 수립하고 Si-함유 막을 상기 챔버 내에 함유된 기판 상에 증착시키는 것을 포함하여 이루어진다. 별법으로, 시클로헥사실란의 분해는 비제한적인 예로서 열분해, 광분해, 방사선 분해, 이온충격 분해, 플라즈마 분해 등의 분해 기술에 의해 챔버에 이르기 전에 개시될 수도 있다.
금속, 유전체 재료, 반도체 및 도핑된 반도체를 비롯한 본 발명에 설명된 Si-함유 재료 상에 통상의 방식으로 여러 가지 재료를 증착시킬 수 있다. Si-함유 재료는 또한 어닐링, 식각, 이온주입, 연마 등과 같은 다른 반도체 제작 공정으로 처리할 수도 있다.
또 다른 바람직한 구체예에 따라 확산 소스 또는 확산 층을 제조하는 방법이 제공된단. 확산 소스(diffusion source)는 1 이상의 도판트 원소들의 소스로서 작용하는 층이다. 이러한 확산 층은 일반적으로 도판트가 요망되는 영역 근방에 증착된 후, 가열됨으로써 도판트가 확산 층으로부터 원하는 목적지까지 이동한다. 그러나, 이러한 확산 소스의 사용에는 제한이 있다. 예컨대, 증착 및 이동 단계에는 시간이 들고, 이들 단계와 연관된 가열에 의해 열 소모 예산이 초과될 수 있다. 이온주입과 같은 다른 도핑 방법도 사용할 수 있으나, 이온주입법으로는 얕은 주입을 달성하기가 어렵다.
따라서, 얕은 소스-드레인 접합과 같은 얕은 도핑 영역을 만드는데 문제가 있다. 열 소모 예산에 미치는 충격을 최소화하기 위해, 확산 경로의 길이를 감소시키도록 얇은 확산 소스를 증착시키려는 시도가 행하여진 바 있다. 그러나, 실리콘 소스로서 실란을 이용하는 이러한 시도는 불만족스러웠는데 이는 실란의 증착 온도가 높고, 확산 층 내부의 두께 불균일성으로 인해 이동 단계 후 도판트의 불균일성을 야기하기 때문이다.
이제 실리콘 소스로서 시클로헥사실란을 이용함으로써 얇고 균일한 Si-함유 확산 소스를 만들 수 있는 것으로 밝혀졌다. 이들 확산 소스는 시클로헥사실란과 도판트 전구체를 챔버 내로 도입하고, 도판트의 최종 목적지 부근에서, 고도로 도핑된 Si-함유 막을 열 DVC에 의해 기판 상에 증착시킴으로써 바람직하게 제조된다. 챔버 내로 도입되는 도판트 전구체의 양은 최종 적용 목적에 따라 광범위하게 달라질 수 있으나, 약 lxlO16 내지 약 lxl022 원자/cm3의 범위인 것이 좋다. 챔버 내로 도입되는 도판트 전구체 대 시클로헥사실란의 비율은 시클로헥사실란과 도판트 전구체의 총 중량에 기초하여 약 0.00001% 내지 150%, 좋기로는 약 0.001% 내지 약 75%의 범위일 수 있다.
확산 층 증착 온도는 약 400℃ 내지 약 650℃의 범위일 수 있으나, 약 450℃ 내지 약 600℃의 범위인 것이 바람직하다. 증착 온도가 낮을수록 여려 소모 예산에 미치는 충격이 작아지므로 보다 평활하고 연속적인 막을 제공할 수 있으나, 온도가 높을수록 증착 속도는 더 빨라진다. 확산 소스의 두께는 좋기로는 약 25 Å 내지 약 150 Å, 더욱 좋기로는 약 50 Å 내지 약 100 Å의 범위이다. 확산 소스는 실제로 균일한 두께, 더욱 좋기로는 두께 불균일도가 약 10% 이하이고 실제로 균일한 도판트(들) 분포를 갖는 연속적인 Si-함유 막인 것이 바람직하다.
본 발명에 설명된 Si-함유 막은 반사방지 코팅으로서도 유용하다. 반도체 제작시 기판에 패턴을 형성하기 위해 주로 강력한 전자기 방사 소스를 이용하는 포토리소그래피 공정이 사용된다. 반사방지 코팅은 반사되는 방사량을 감소시키기 위하여 종종 표면에 적용된다. 이와 같은 코팅은 대개 상기 코팅의 두께를 방사 파장의 수배가 되도록 조정함으로써 그의 반사방지 특성이 입사 방사 유형에 대하여 최대가 되도록 고안된다. 제2의 광학 효과를 회피하기 위해서는 가능한 한 일반적으로 상기 배수가 적은 것이 바람직하지만, 이와 같이 얇은 광학적 고품질 막을 제작하기란 일반적으로 더 어렵다. 뿐만 아니라, 디바이스의 크기가 점차 작아짐에 따라, 포토리소그래피에 이용된 입사 방사 파장 역시도 반사방지 코팅의 원하는 두께의 감소와 더불어 짧아져 왔다.
바람직한 구체예에 따라 반도체 제작에 유용한 반사방지 코팅이 제공된다. 바람직한 반사방지 코팅은 실제로 균일한 두께를 갖는 것인, 더욱 좋기로는 두께 불균일도가 약 10% 이하임으로 해서, 반사방지 특성이 기판 표면 전체에 걸쳐 실질적으로 일정한 것인, 본 발명에 설명된 Si-함유 막을 포함하는 것이 좋다. 반사방지 코팅의 두께는 입사 방사의 적어도 일부의 반사를 억제하는데 효과적인 정도로, 더욱 좋기로는 반사량이 입사 방사의 약 75% 이하가 되도록 선택되는 것이 바람직하다. 전형적인 두께는 입사 방사 파장의 저배수, 좋기로는 약 100 Å 내지 약 4000 Å, 더욱 좋기로는 약 300 Å 내지 약 1000 Å인 것이 바람직하다. Si-함유 막은 원소상 질소, 산소 및/또는 탄소를 포함하는 것이 바람직하며, 더욱 좋기로는 Si--N, Si--O--N, 및 Si--C--N으로 이루어진 군으로부터 선택되는 것이 바람직하다. 바람직한 반사방지 코팅은 본 발명의 다른 개소에 설명된 증착 기술을 이용하여 시클로헥사실란 및 임의로 산소, 질소 및/또는 탄소 전구체를 사용함으로써 증착시키는 것이 바람직하다. 바람직한 산소 전구체로는 이원자 산소 및 오존를 들 수 있고; 바람직한 질소 전구체로는 히드라진, 원자 질소, 시안화수소 및 암모니아를 들 수 있으며; 바람직한 탄소 전구체로는 이산화탄소, 일산화탄소, 시안화수소, 알킬 실란 및 실릴화 알칸을 들 수 있다. 이러한 Si--N, Si--O--N, 및 Si--C--N 막들은 다른 목적, 특히 얇은 식각 스톱(thin etch stops)에 있어서도 유용하다.
비제한적인 예로서 시클로헥사실란, 트리실란, 테트라실란, 디실란, 펜타실란과 같은 Si-함유 재료를 표면 상에 증착시키기 위한 장치가 제공된다. 도 1에 바람직한 장치의 개략도를 나타내었다. 이 장치 100은 캐리어 가스 소스 102, 액체 시클로헥사실란 106을 함유하는 온도 조절형 버블러 112, 및 버블러 112에 가스 소스 102를 작동적으로 연결시키는 가스 라인 103을 포함하여 이루어진다. 배출 라인 130이 장착된 CVD 챔버 120은 피드 라인 115에 의해 버블러 112에 작동적으로 연결되어 있다. 캐리어 가스 내에서 연행되는 증기화된 시클로헥사실란 107인 시클로헥사실란의 버블러 112로부터 CVD 챔버 120으로의 흐름은, 버블러 부근에 작동적으로 배치된 온도 조절 소스(도시되지 않음)에 의해 도움을 받는 것이 바람직하다. 온도 조절 소스는 약 10℃ 내지 약 70℃, 좋기로는 약 20℃ 내지 약 52℃의 온도 범위로 시클로헥사실란 106의 온도를 유지시킴으로써, 시클로헥사실란의 증기화 속도를 조절한다. 좋기로는, CVD 챔버 120은 싱글-웨이퍼의 수평형 기류 반응기인 것이 바람직하다. 좋기로는 이 장치는 또한 좋기로는 챔버 120 내에 내장된 기판(들)의 기류 균일성을 개별적으로 동조시키는 방식으로, 버블러 112로부터 CVD 챔버 120으로의 시클로헥사실란 106의 흐름을 제어할 수 있도록, 피드 라인 115에 작동적으로 연결된 매니폴드(도시되지 않음) 역시도 포함하는 것이 바람직하다. 좋기로는, 증기화된 시클로헥사실란 107의 응축을 방지하도록, 피드 라인 115는 약 35℃ 내지 약 70℃, 좋기로는 약 40℃ 내지 약 52℃의 온도 범위로 유지되는 것이 바람직하다.
별법으로, 도 1에 설명된 장치는 도 2에 도시된 바와 같이 피드 라인 215 내에 분해 챔버 218이 통합되도록 변형될 수 있다. 증기화된 시클로헥사실란 207이 분해 챔버 218에 유입되어 열분해, 광분해, 방사선 분해, 이온충격 분해, 플라즈마 분해 등의 방법으로 분해가 개시된다. 이러한 분해법은 당업자에게 잘 알려져 있다.
실란을 이용하는 반도체 디바이스 제조 공정의 수율은 본 발명에 설명된 바와 같이, 실란을 시클로헥사실란으로 대체함으로써 증가될 수 있다. 이러한 대체 사용에 의해 다양한 공정에서 수율이 증가될 수 있지만, 공정이 평균 두께가 약 2000 Å 이하인 Si-함유 막을 증착시키는 것과 연관된 경우 특히 유용하며, 막 두께가 감소할수록 더욱 선호된다. 따라서, 이러한 대체 사용은 두께가 약 300 Å 이하인 막을 증착하는데 유용하고, 두께가 약 150 Å 이하인 막을 증착하는데 더욱 유용하며, 특히 두께가 약 100 Å 이하인 막을 증착하는데 매우 유용하다. 마찬가지로, 이러한 대체 사용은 기판의 표면적이 약 300 cm2 이상인 경우 특히 유용하고;기판 표면적이 약 700 cm2 이상인 경우 더더욱 유용하다.
개별적인 반도체 디바이스의 가치는 종종 매우 높기 때문에, 수율이 조금만 높아져도 제조자 입장에서는 유의적인 비용 절감을 거둘 수 있다. 좋기로는, 실란 대신 시클로헥사실란을 사용함으로써, [시클로헥사실란 디바이스 수율-실란 디바이스 수율]/실란 디바이스 수율에 100을 곱한 값을 백분율로 나타낸 디바이스 수율이 약 2% 이상, 더욱 좋기로는 약 5% 이상 증대된다.
바람직한 대체 사용법은 예컨대 시클로헥사실란의 열 CVD와 관련하여 전술한 온도 변수를 이용하여, 저온에서 시클로헥사실란을 증착시키는 능력을 이용하기 위해, CVD 공정을 변형시키는 것을 포함한다. 예를 들어, 반도체 디바이스 제조 공정이 온도 Ts에서의 실란 열 CVD를 포함할 경우, 실란 대신 시클로헥사실란을 사용함으로써 증착 온도가 Tt(여기서 Ts >Tt이다)로 저하되어 바람직하다. 이러한 온도 저하는 열 소모 예산을 감축시키므로 유리하며, (Ts -Tt)/Ts에 100을 곱하여 백분율로 나타낼 경우 약 10% 이상, 더욱 좋기로는 약 20% 이상의 열 소모 예산을 절약할 수 있어 바람직하다. Tt는 약 450℃ 내지 약 600℃의 범위, 더욱 좋기로는 약 450℃ 내지 약 525℃의 범위인 것이 바람직하다. 좋기로는, 전술한 바와 같이 실온에서 시클로헥사실란이 액체인 성질을 고려하여 실란을 시클로헥사실란으로 대체할 때 실란을 챔버 내로 도입하는 공정 역시도 예컨대 버블러, 가열된 가스 라인 등을 이용함으로써 변형시키는 것이 좋다.
본 발명은 또한 Si-함유 재료의 인-시투 치환 도핑을 달성하는 한편 실리콘과 실리콘-함유 재료를 선택적으로 그리고 에피택시얼적으로 증착시키는 공정을 제공한다. 이에 더하여, 이러한 본 발명의 개선된 방법은 증착되는 재료의 증착 및/또는 성장 속도, 선택성, 및/또는 품질(예컨대 결정 품질)을 과도하게 희생시키지 않으면서도, 치환 도핑을 상업적으로 유의적인 수준으로 달성할 수 있게 해준다. 뿐만 아니라, 본 발명의 공정은 다양한 원소 농도를 갖는 실리콘-함유 재료를 신속한 증착 및/또는 성장 속도로, 공정 온도를 약 250℃ - 550℃ 범위, 좋기로는 약 500℃ - 525℃의 범위로 유지하는 한편, 압력을 약 10 mTorr - 200 Torr, 좋기로는 lO mTorr - 50 Torr의 범위, 더욱 좋기로는 10 mTorr - 10 Torr의 범위로 유지하면서 형성하는데 충분히 다재다능하다. 마지막으로, 이 공정이 식각의 결과로서 복수회 사이클을 필요로 할 경우, 온도를 변화시킬 필요가 없다. 즉, 식각 단계는 증착 및/또는 성장 단계와 동일한 온도에서 일어난다.
후술하는 바와 같이, Si-함유 재료의 인 시투 치환 도핑을 달성하면서 실리콘 및 실리콘-함유 재료를 선택적으로 그리고 에피택시얼적으로 증착하는데 중요한 증착 및/또는 성장 변수들이 몇 가지 있다. 비제한적인 예로서 시클로헥사시란 (n-시클로헥사실란, 이소-시클로헥사실란 및 시클로-시클로헥사실란)과 같은 선형 및 이소형의 고급 실란을 고속 펌프를 사용할 수 있도록 본 발명에 따라 변형된 저압 화학기상증착 및/또는 성장 시스템 (도 1 및 도 2에 도시된 것과 같은 시스템)과 조합시켜 사용하는 것이 본 발명의 교시 내용을 달성하기 위한 2 가지 중요한 변수들인 것으로 밝혀졌다.
예를 들어 시클로헥사실란과 같은 고급 실란을 사용하면 실리콘 소스 가스와 같은 모노-실란을 사용한 경우보다, 탄소가 혼입된 실리콘-함유 막을 저온에서도 더 빠른 속도로 증착 및/또는 성장시킬 수 있고, 치환성 탄소 원자를 더 만이 혼입시킬 수 있다. 시클로헥사실란과 같은 고급 실란은 저온에서 증착시키기 쉽기 때문에 다결정 재료에 대해 무정형 성장에 대한 선택성이 더 높다. 고급 실란은 중합되기 쉬워서 입자 형태로 증착되는 고급 사슬형 폴리머를 형성하므로 (가스상 핵형성), 전통적으로 에피택시 공정에 채용하기가 어려웠다. 이 입자들은 Si 재료에 결함을 발생시켜 에피택시를 파괴함으로 해서, 온도에 따라 무정형 층 또는 폴리실리콘 층으로 전이될 수 있다. 증착 및/또는 성장 온도를 저하시키면 가스상 핵형성 가능성이 줄어든다. 그러나, 불행하게도 증착 및/또는 성장 온도가 저하될수록 산소 분압, 에피택시 공정 중에 존재하는 불순물이 증가하며 산소가 Si 재료 내로 침입적으로 혼입되게 된다. Lander 등 [JAP, v33(6): 2089-2092 (1962)]의 연구 내용을 550℃의 증착 및/또는 성장 온도에 적용하면 산소가 청정 표면 상에서 더 이상 안정해지지 않는 분압은 10'16 Torr이다. 시클로헥사실란과 같은 고급 실란을 대상으로 한 증착 및/또는 성장법으로서, 가스상 핵형성에 훨씬 덜 민감하고 다양한 치환성을 갖는 단결정 Si-함유 재료를 제조하는데 유용한 방법이 이제 개발되었다.
놀랍게도, 약 550℃ 이하의 온도 및 약 10 mTorr - 200 Torr, 좋기로는 약 10 mTorr - 50 Torr, 더욱 좋기로는 lO mTorr - 10 Torr의 압력 하에 고속 펌프가 구비된 감압 CVD 시스템을 이용하여 상대적으로 저유속으로 시클로헥사실란을 흘려 보내면서 상대적으로 고유속으로 흐르는 담체 가스에, 챔버 내에 함유된 기판을 노출시킴으로써, 에피택시얼 실리콘 막을 형성할 수 있는 것으로 밝혀졌다. 상기 고속 펌프는 예컨대, 존재하는 산소, 물, 일산화탄소, 이산화탄소, 실록산, 디실록산 및 고급 실록산과 같은 오염물질이 모두 희석될 정도로 높은 농도로 캐리어 가스를 상기 챔버 내로 흘려보낼 수 있다.
뿐만 아니라, 이러한 변형된 CVD 조건 하에서 실리콘 소스로서 시클로헥사실란을 사용하고 탄소 소스로서 탄소-함유 가스를 사용하여 비교적 고속으로 증착 및/또는 성장을 실시함으로써, 비교적 높은 수준으로 치환성 탄소를 함유하도록, 결정성 Si를 인 시투 도핑할 수 있다. 기판 상의 단결정 실리콘 막의 증착 및/또는 성장은 약 550℃ 미만의 온도 및 약 10 mTorr - 200 Torr, 좋기로는 약 10 mTorr - 50 Torr, 및 더욱 좋기로는 lO mTorr - 10 Torr의 압력 하에서 일어나며, x선 회절에 의해 측정할 경우, 단결정 실리콘 막은 약 1.8 원자% 내지 약 3.0 원자%의 치환성 탄소를 함유한다. 본 발명에 따라 탄소-도핑 층의 증착 및/또는 성장은 이하에서 상세히 설명되는 바와 같이, 식각 가스가 있거나 없는 상태에서 선택적으로 또는 비선택적으로 수행될 수 있다. 식각 가스를 사용할 경우, 주기가 증착 및/또는 성장 주기인지 또는 식각 주기인지에 따라, 압력 및 온도를 주기화시키지 않아도 된다는 부가적인 장점이 있다.
전술한 바와 같이, 다양한 증착 및/또는 성장 변수들이 치환성 탄소의 Si-함유 막 내로의 혼입에 영향을 미치는 것으로 밝혀졌으며, 이러한 변수로는: 시클로헥사실란 대 다른 실리콘 소스의 비율, 탄소 소스 유속 대 시클로헥사실란 유속의 비율; 캐리어 가스 유속; 증착 및/또는 성장 압력; 및 증착 및/또는 성장 온도를 들 수 있다. 이러한 변수들의 특정한 조합은 치환성 탄소를 Si-함유 막 내로 비교적 고수준으로 혼입시키는데 특히 유리한 것으로 밝혀졌다. 특히, 다음의 조합이 유리하다: 비교적 빠른 캐리어 탄소의 유속 (예컨대 시클로헥사실란 유속 대 수소 캐리어 가스 유속의 비율이 비교적 낮을 것) 및 이것과 다음 중 적어도 한 가지와의 조합, 즉: 비교적 느린 시클로헥사실란 유속(예컨대, 약 50mg/분 내지 약 200 mg/분), 비교적 낮은 증착 및/또는 성장 압력 (예컨대, 좋기로는 약 10 mTorr 내지 약 10 Torr, 더욱 좋기로는 1 Torr 미만의 압력); 비교적 낮은 증착 및/또는 성장 온도 (예컨대, 좋기로는 약 250℃ 내지 약 550℃, 더욱 좋기로는 약 500℃ 내지 약 525℃의 온도 범위).
Si-함유 재료 내로 치환적으로 도핑된 탄소의 양은, 도핑된 Si-함유 재료의 수직 격자 간격을 x선 회절에 의해 측정함으로써 구할 수 있다. 예컨대, 문헌 [Judy L. Hoyt, "Substitutional Carbon Incorporation and Electronic Characterization of Si1 - yCy/Si and Si1 -x- yGexCy/Si Heterojunctions," Chapter 3 in "Silicon-Germanium Carbon Alloy," Taylor and Francis, N.Y., pp. 59-89, 2002] 참조. Hoyt의 전술한 문헌의 73 페이지 도 3.10에 도시된 바와 같이, 도핑된 실리콘 중의 총 탄소 함량은 SIMS에 의해 측정할 수 있고, 비치환성 탄소 함량은 총 탄소 함량으로부터 치환성 탄소 함량을 뺌으로써 구할 수 있다. 그 밖의 Si-함유 재료 내로 치환적으로 도핑된 다른 원소들의 양 역시 유사한 방식으로 구할 수 있다.
여러 가지 구체예에서, 탄소원 시클로헥사실란, 및 필요에 따라 전기 활성 도판트(들)과 같은 다른 원소의 소스(들)을 사용함으로써 탄소-도핑된 Si-함유 재료 (예컨대 탄소-도핑된 단결정 Si)를 증착시키는 방법이 제공된다. 본 발명에 교시된 변형된 화학기상증착 및/또는 성장 조건 하에서, 분해된 시클로헥사실란 및 탄소원의 기판 표면으로의 전달에 의하여 기판 표면 상에 에피택시얼 탄소-도핑된 Si-함유 막이 형성되는 것이 바람직하다. 소정의 선택적인 증착 및/또는 성장에 있어서는, 식각 가스가 분해된 시클로헥사실란 및 탄소 소스와 함께 기판에 전달되어, Si-함유 막이 단결정 기판 또는 혼합 기판의 단결정 영역에 선택적으로 증착될 수 있다. 비교적 높은 증착 및/또는 성장 속도를 이용하는 방법이 바람직하며, 바람직한 구체예에서 이러한 방법에 의해 비교적 높은 수준으로 치환성 탄소를 함유하는, 인 시투 도핑된 결정성 Si-함유 재료가 증착 및/또는 성장된 것으로 나타났다.
본 발명의 1 이상의 구체예는 일반적으로 전자 디바이스의 제작시 기판의 단결정 표면에 실리콘-함유 재료를 선택적으로 그리고 에피택시얼하게 증착시키는 방법을 제공한다. 단결정 표면(예컨대 실리콘 또는 실리콘 게르마늄) 및 적어도 1개의 제2 표면, 예컨대 무정형 표면 및/또는 다결정 표면(예컨대 산화물 또는 질화물)을 함유하는 기판을 에피택시얼 공정에 노출시켜 단결정 표면 상에 에피택시얼 층을 형성하는 한편, 제2 표면에는 다결정 층이 제한적으로만 형성되던가 전혀 형성되지 않도록 한다. 에피택시얼 공정에서는 에피택시얼 층이 원하는 두께로 성장할 때까지, 일반적으로 증착 및/또는 성장 공정과 식각 공정 주기를 반복한다. 미국특허 제7,312,128호에는 증착 및 식각 공정을 교대로 실시하는 예가 설명되어 있으며 상기 문헌은 그 내용 전체가 본 발명에 참조 병합되었다.
본 발명의 1 이상의 구체예에서, 증착 공정은 적어도 시클로헥사실란과 캐리어 가스를 함유하는 증착 가스에 기판 표면을 노출시키는 것을 포함하는데, 여기서 상기 캐리어 가스의 유속은 시클로헥사실란의 유속 보다 0-20,000배, 좋기로는 2,000 내지 10,000배, 더욱 좋기로는 100 내지 2000배 더 빠른 것이 좋다. 증착 가스는 또한 도판트 소스 뿐만 아니라 게르마늄 소스 및/또는 소스를 포함할 수도 있다. 특정 구체예에서, 증착 가스는 n-형 도판트 전구체를 충분한 양으로 함유하여 n-형 도판트를 적어도 약 1x1020 원자/cm3로 함유하는 에피택시얼 막이 얻어진다. 특정 구체예에서, 최종 에피택시얼 막은 적어도 약 2x1020 원자/cm3의 n-형 도판트, 더욱 특이적으로는 적어도 약 5x1020 원자/cm3의 n-형 도판트를 함유한다. 본 발명에서, 이러한 수준의 도판트 농도는 n-형 도판트가 많이 도핑되었다고 표현한다. 적절한 n-형 도판트로는 P, As 및 Sb를 들 수 있다. 증착 공정이 진행되는 동안, 기판의 단결정 표면에는 에피택시얼 층이 형성되는 한편, 유전체의 무정형 및/또는 다결정 표면과 같은 제2 표면 (이하 집합적으로 "제2 표면"이라 칭함) 상에는 다결정선/무정형 층이 형성된다. 이어서, 기판을 식각 가스에 노출시킨다. 일반적으로, 식각 가스는 캐리어 가스와 부식제(etchant), 예컨대 염소 가스 또는 염화수소를 포함한다. 식각 가스는 증착 공정 동안 증착된 실리콘-함유 재료를 제거한다. 식각 공정이 진행되는 동안, 다결정/무정형 층은 에피택시얼 층보다 빠른 속도로 제거된다. 따라서, 증착 공정과 식각 공정의 결과를 종합하면, 단결정 표면 상에는 에피택시얼하게 성장된 실리콘-함유 재료가 형성되는 한편, 제2 표면 상의 다결정/무정형 실리콘-함유 재료의 성장은 최소화된다. 증착 및 식각 공정 주기는 원하는 두께의 실리콘-함유 재료가 얻어질 때까지 반복할 수 있다. 본 발명의 구체예에 의해 증착될 수 있는 실리콘-함유 재료에는 실리콘, 실리콘 게르마늄, 실리콘 탄소, 실리콘 게르마늄 탄소, 및 도판트를 비롯한 이의 변형체가 포함된다.
원하는 함몰부(recess) 깊이에 따라, 증착과 식각을 30-50회 반복할 수 있다. 일반적으로, 증착 공정은 식각 반응보다 저온에서 수행할 수 있는데, 이는 부식제는 활성화에 종종 고온을 요구하기 때문이다. 그러나, 시클로헥사실란의 경우 무정형적으로 증착될 수 있기 때문에, 식각 공정의 온도를 증착 온도와 동일하게 유지시킬 수 있고 이에 따라 증착 공정 전반에 걸쳐 반응 온도를 제어 및 조절하기 위한 노력을 최소화시킬 수 있다.
또 다른 바람직한 구체예는 증착 및 식각 단계를 교대로 실시하여, 시클로헥사실란을 이용하여 성장된 에피택시얼 막의 결정성이 증가된, 블랑켓 또는 비선택적 에피택시를 수행하는 방법을 제공한다. 이러한 방법의 일례는 기판을 공정 챔버에 넣고 공정 챔버 내의 조건을 원하는 원도 및 압력으로 맞추는 것을 포함한다. 이어서, 증착 공정을 개시하여 1분 당 약 2-4 nm의 속도로 판의 단결정 표면 상에 에피택시얼 층이 형성된다. 이어서 증착 공정이 종결된다.
기판은 패턴을 가질수도, 갖지 않을 수도 있다. 패턴형 기판은 기파나 표면상 또는 표면 내에 형성된 전기 특성을 포함하는 기판이다. 패턴형 기판은 대체로 단결정 표면과, 다결정 또는 무정형 표면과 같이, 단결정성이 아닌, 제2의 표면 또는 특징 표면을 적어도 1개 포함한다. 단결정 표면은 대개 실리콘, 실리콘 게르마늄 또는 실리콘 탄소와 같은 재료로부터 만들어지는 증착된 단결정 층 또는 맨(bare) 결정성 기판을 포함한다. 다결정 또는 무정형 표면은 무정형 실리콘 표면 뿐만 아니라 폴리실리콘, 포토레지스트 재료, 산화물 또는 질화물, 특히 산화실리콘 또는 질화실리콘과 같은 유전체 재료 또는 이들의 조합을 포함할 수 있다.
기판을 공정 챔버에 로딩한 후, 공정 챔버의 조건을 소정의 온도와 압력으로 맞춘다. 온도는 수행되는 소정의 공정에 맞게 설정한다. 일반적으로, 공정 챔버는 증착 및 식각이 일어나는 동안 약 550℃ 미만의 온도로 유지한다. 공정 챔버는 증착이 일어나는 동안 대개 약 10 mTorr - 200 Torr, 좋기로는 lO mTorr - 50 Torr 및 더욱 좋기로는 lO mTorr - 10 Torr의 압력으로 유지한다. 압력은 공정 단계들이 진행되는 동안 또는 그 사이에 요동칠 수 있으나, 일반적으로 일정하게 유지된다.
증착 공정이 일어난 동안, 기판은 증착 가스에 노출되어 에피택시얼 층이 형성된다. 기판은 약 0.5 초 내지 약 30 초, 예컨대 약 1 초 내지 약 20 초, 더욱 구체적으로 약 5 초 내지 약 10 초 동안 노출시킨다. 특정 구체예에서, 증착 단계는 약 10 초 내지 11초 동안 지속된다. 증착 공정의 특정 노출 시간은 그 공정에 사용된 특정 전구체 및 온도 뿐만 아니라, 후속되는 식각 공정의 노출 시간과 연관지어 결정된다. 일반적으로, 에피택시얼 층의 최대 두께가 형성되기에 충분히 긴 시간 동안 기판을 증착 가스에 노출시킨다.
1 이상의 구체예에서, 증착 가스는 적어도 시클로헥사실란과 캐리어 가스를 함유하며, 적어도 1종의 제2 원소 소스, 예컨대 탄소 소스 또는 전구체 및/또는 게르마늄 소스 또는 전구체를 함유할 수 있다. 또한, 증착 가스는 붕소, 비소, 인, 갈륨 및/또는 알루미늄과 같은 도판트 소스의 제공을 위해 도판트 화합물을 더 포함할 수도 있다. 또 다른 구체예에서, 증착 가스는 적어도 1종의 부식제를 함유할 수 있다.
상기 챔버 내로 도입되는 시클로헥사실란은 대체로 순도가 약 95% 내지 약 99.9% 수준이며 산소첨가된 불순물은 2000 ppm 미만이고 좋기로는 산소첨가된 불순물이 2 ppm, 더욱 좋기로는 산소첨가된 불순물이 500 ppb이다.
시클로헥사실란은 공정 챔버 내로 대개 약 5 sccm 내지 약 500 sccm, 좋기로는 약 10 sccm 내지 약 300 sccm,, 더욱 좋기로는 약 50 sccm 내지 약 200 sccm, 예컨대 약 100 sccm의 속도 범위로 제공된다. 특정 구체예에서, 시클로헥사실란은 약 60 sccm으로 흐른다. 실리콘-함유 화합물을 증착시키기 위해 증착 가스에 유용한 실리콘 소스의 예로는 시클로헥사실란, 할로겐화 시클로헥사실란 및 유기시클로헥사실란을 들 수 있으나 이에 한정되지 않는다. 할로겐화 실란에는 실험식이 X'ySi4H(10-y) (여기서 X'= F, CI, Br 또는 I이다)인 화합물들이 포함된다. 유기실란에는 실험식이 RySi4H(10-y) (식 중 R=메틸, 에틸, 프로필 또는 부틸이다)인 화합물들이 포함된다. 유기실란 화합물은 증착된 실리콘-함유 화합물에 탄소가 혼입되는 구체예에서 탄소 소스로서 뿐만 아니라 실리콘 소스로서도 유리한 것으로 밝혀졌다.
시클로헥사실란은 대개 캐리어 가스와 함께 공정 챔버 내로 제공된다. 캐리어 가스는 유속이 약 1 slm (1분 당 표준 리터: standard liters per minute) 내지 약 50 slm이며, 100 Torr 미만의 압력을 갖는다. 예를 들어, 약 100 Torr 미만의 압력에서 약 12 slm 내지 약 45 slm, 더욱 특정하게는 약 20 slm 내지 약 40 slm, 예컨대, 약 34 slm의 유속을 갖는다. 캐리어 가스로는 헬륨, 질소 (N2), 수소 (H2), 아르곤 및 이들의 조합을 들 수 있다. 캐리어 가스는 사용되는 전구체(들) 및/또는 에피택시얼 공정 동안의 공정 온도에 기초하여 선택될 수 있다. 대개 캐리어 가스는 증착 및 식각 단계 각각을 통해 동일하다. 그러나, 어떤 구체예에서는 특정 단계에서 다른 캐리어 가스를 사용할 수도 있다. 일반적으로, 저온 (예컨대 550℃ 미만) 공정을 이용하는 구체예에서는 캐리어 가스로서 수소가 이용된다.
사용되는 증착 가스는 또한, 탄소 소스 및/또는 게르마늄 소스와 같은, 적어도 1종의 제2 원소 소스를 함유한다. 탄소 소스는 증착이 일어나는 동안, 실리콘 소스 및 캐리어 가스와 함께 공정 챔버 내로 첨가되어, 실리콘 탄소 재료와 같은 실리콘-함유 화합물을 형성한다. 탄소 소스, 즉 100%는 대개 약 0.1 sccm 내지 약 40 sccm, 예컨대 약 3 sccm 내지 약 25 sccm, 더욱 특정하게는 약 5 sccm 내지 약 25 sccm, 예컨대 약 10 sccm의 속도로 공정 챔버 내로 제공된다.
상기 챔버 내로 도입된 탄소 소스들은 대개 약 97% 내지 약 99.%의 순도 범위를 가지며 산소첨가된 불순물은 100 ppm 미만, 좋기로는 산소첨가된 불순물이 10 ppm 미만, 더욱 좋기로는 산소첨가된 불순물이 500 ppb 미만이다.
증착이 일어나는 동안 사용되는 증착 가스는 예컨대 붕소, 비소, 인, 갈륨 또는 알루미늄과 같은 원소 도판트 소스를 제공하기 위하여 적어도 1종의 도판트 화합물을 더 포함할 수 있다. 도판트는 증착된 실리콘-함유 화합물에 전자 디바이스에 의해 요구되는 여러 가지 전도 특성을, 예컨대 잘 제어되고 요망되는 경로로 제공한다. 실리콘-함유 화합물의 막은 특정한 도판트로 도핑되어 원하는 전도 특성을 달성할 수 있다. 일례에서, 실리콘-함유 화합물을 약 1020 원자/cm3 내지 약 1021 원자/cm3의 농도로 인, 주석 및/또는 비소를 이용하여 n-형 도핑한다.
도판트 소스는 증착시 공정 챔버 내로 약 0.1 sccm 내지 약 20 sccm의 범위, 예컨대 약 0.5 sccm 내지 약 10 sccm의 범위, 더욱 구체적으로 약 1 sccm 내지 약 5 sccm의 범위, 예컨대 약 3 sccm로 제공된다. 도판트는 또한 비화수소 (AsH3), 포스핀 (PH3) 및 예컨대 실험식 RXPH(3-X) (여기서 R = 메틸, 에틸, 프로필 또는 부틸이고 x = l, 2 또는 3이다)의 알킬포스핀을 포함할 수 있다. 알킬포스핀에는 트리메틸포스핀 ((CH3)3P), 디메틸포스핀 ((CH3)2PH), 트리에틸포스핀 ((CH3CH2)3P) 및 디에틸포스핀 ((CH3CH2)2PH)이 포함된다. 알루미늄 및 갈륨 도판트 소스로는 예컨대 실험식 RXMX(3-X) (여기서 M = Al 또는 Ga, R = 메틸, 에틸, 프로필 또는 부틸이고, X = C1 또는 F이며 x = 0, 1, 2 또는 3이다)으로 표시되는 알킬화 및/또는 할로겐화 유도체를 들 수 있다. 알루미늄 및 갈륨 도판트 소스에는 트리메틸알루미늄 (Me3Al), 트리에틸알루미늄 (Et3Al), 디메틸알루미늄클로라이드 (Me2AlCl), 알루미늄 클로라이드 (A1C13), 트리메틸갈륨 (Me3Ga), 트리에틸갈륨 (Et3Ga), 디메틸갈륨클로라이드 (Me2GaCl) 및 갈륨 클로라이드 (GaCl3)가 포함된다.
1 이상의 구체예에 따라, 증착 공정 종결 후, 공정 챔버를 정화 가스 또는 캐리어 가스로 플러쉬 처리하고 및/또는 공정 챔버를 진공 펌프로 소개(疏開)시킬 수 있다. 정화 및/또는 진공 공정에 의해 과량의 증착 가스, 반응 부산물 및 기타 오염물질이 제거된다. 한 가지 예시적인 구체예에서는, 캐리어 가스를 약 5 slm으로 10초간 흘려보냄으로써 공정 챔버를 정화시킨다. 증착 및 식각 주기는 여러번 반복할 수 있다.
본 발명의 또 다른 측면에서는 실리콘 소스, 좋기로는 시클로헥사실란을 이용하여 저온, 예컨대 약 550℃ 미만의 온도에서 블랭킷 또는 비선택적 증착을 실시한다. 이것은, 증착 단계 (비선택적 증착) 동안 산화물 및 질화물과 같은 유전체 표면 상에서의 무정형 성장(다결정 성장보다)에 도움을 주게 되고, 이후의 식각 단게에 의해 유전체 표면 상의 층을 제거하는 것을 용이하게 해주어, 결정성 기판 위에 성장된 단결정 층에 대한 손상을 최소화시켜준다.
전형적인 선택적 에피택시 공정은 증착 반응 및 식각 반응과 연관이 있다. 증착 공정 동안, 에피택시 층은 단결정 표면 상에 형성되는 반면, 다결정 층은 예컨대 기존의 다결정 층 및/또는 무정형 층과 같은 적어도 하나의 제2 층 위에 증착된다. 증착 반응 및 식각 반응은 에피택시얼 층과 다결정 층에 비교적 다른 반응 속도로 동시에 일어난다. 그러나, 증착된 다결정 층은 일반적으로 에피택시얼 층보다 더 빠른 속도로 식각된다. 따라서, 식각 가스의 농도를 변화시킴으로써, 순(純) 선택적공정에 의해 에피택시 재료가 증착되고, 다결정 재료의 증착은 제한적으로만 일어나거나 또는 전혀 일어나지 않게 된다. 예를 들어, 선택적 에피택시 공정에 의해 다결정 실리콘 표면에는 실리콘-함유 재료의 에피층이 형성될 수 있는 반면 스페이서 상에는 증착이 남지 않을 수 있다.
실리콘-함유 재료의 선택적 에피택시얼 증착은 증가된 소스/드레인 형성시 유용한 기술이 되고 예컨대 실리콘-함유 MOSFET(금속산화막 반도체 전계효과 트랜지스터) 디바이스 형성시, 소스/드레인 확장 특성이 되었다. 소스/드레인 확장 특성은 실리콘 표면을 식각하여 함몰된 소스/드레인 특성을 만들고 이어서 실리콘 게르마늄(SiGe) 재료와 같은, 선택적으로 성장된 에피층으로 식각된 표면을 충전함으로써 만들어진다. 선택적 에피택시에 의해, 인 시투 도핑으로 거의 완벽한 도판트 활성화가 가능하므로, 후 어닐링(post annealing) 공정은 생략된다. 따라서, 실리콘 식각 및 선택적 에피택시에 의해 정션 깊이를 정확히 정할 수 있다. 다른 한편, 극히 얇은(ultra swallow) 소스/드레인 정션에서는 직렬 저항의 증가가 불가피하다. 또한, 실리사이드가 형성되는 동안 정션 소모로 인해 직렬 저항이 더 증가된다. 정션 소모를 보상하기 위해, 증가된 소스/드레인이 정션 상에 에피택시얼하게 그리고 선택적으로 성장된다. 일반적으로, 증가된 소스/드레인 층은 도핑되지 않은 실리콘이다.
본 발명의 구체예들은 치환성 탄소 농도가 높은 (1.8% 초과) Si:C 막과 같은 실리콘-함유 막을 위한 선택적 에피택시 공정을 제공하는데, 이것은 에피택시얼 막이 함몰된(recessed) 트랜지스터의 소스/드레인 상에서 성장할 때 N-형 금속산화막 반도체 전계효과 트랜지스터 (MOSFET)의 인장 응력 채널을 형성하는데 이용될 수 있다. 일반적으로, Si:C 에피택시에서는 높은 치환성 탄소 농도 (1.8% 초과)를 얻기가 어렵다. 그러나, 시클로헥사실란은 매우 저온에서도 높은 성장 속도가 가능하다.
1 이상의 구체예에서, 본 발명의 방법은 순차적인 순서는 다르지만, 이러한 공정이 본 발명에 설명된 것과 반드시 똑같은 단계들로 한정되는 것은 아니다. 예를 들어, 공정 시퀀스 순서가 유지되는 한, 공정 단계들 사이에 다른 공정 단계가 끼어들 수도 있다. 에피택시얼 증착의 개별 단계들을 1 이상의 구체예들을 들어 이하에 보다 상세히 설명한다.
본 발명에 설명된 공정에 의해 형성된 MOSFET 디바이스는 pMOS 부품 또는 nMOS 부품을 함유할 수 있다. p-형 채널을 갖는 pMOS 부품에는 채널 전도에 책임이 있는 홀들이 있는 반면, n-형 채널을 갖는 nMOS 부품에는 채널 전도에 책임이 있는 전자들이 있다. 따라서, 예를 들어, SiGe와 같은 실리콘-함유 재료를 함몰된 영역에 증착시켜 pMOS 부품을 만들 수 있다. 또 다른 예로, SiC와 같은 실리콘-함유 막을 함몰된 영역에 증착시켜 nMOS 부품을 만들 수 있다. SiGe가 pMOS에 사용되는데는 여러가지 이유가 있다.
또한, 실리콘의 최정상부에 에피택시얼하게 성장된 SiGe는 막 내부에 압축 응력을 갖는데, 이는 SiGe의 격자 상수가 실리콘의 격자 상수보다 크기 때문이다. 압축 응력은 측면 크기(lateral dimension)로 전달되어 pMOS 채널에서 압축 응력이 생성되며 홀의 이동성을 증가시킨다. nMOS의 경우, 함몰된 영역에 SiC를 사용하여 채널 내에 인장 응력을 형성시킬 수 있는데, 이는 SiC의 격자 상수가 실리콘의 격자 상수보다 작기 대문이다. 인장 응력은 채널 내로 전달되어 전자 이동성을 증가시킨다. 따라서, 일 구체예에서, 제1 실리콘-함유 층은 제1 격자 변형값을 가지면서 형성되고 제2 실리콘-함유 층은 제2 격자 변형값을 가지면서 형성된다.
탄소-도핑된 실리콘 에피택시를 이용하여 함몰된 소스/드레인을 갖는 nMOS 트랜지스터의 채널에서 증가된 전자 이동성을 달성하기 위해서는, 선택적 증착을 통하거나 또는 후증착(post-deposition) 프로세싱에 의해, 소스/드레인 상에 탄소-도핑된 시리콘 에피택시얼 층을 선택적으로 형성할 것이 요구된다. 뿐만 아니라, 탄소-도핑된 실리콘 에피택시얼 층은 채널 내에 인장 변형을 유도하기 위해, 치환성 C 탄소를 함유할 것이 요구된다. 탄소-도핑된 실리콘 소스 및 드레인 내의 치환성 C 함량이 증가할수록, 더 높은 채널 인장 변형이 달성될 수 있다. 1.5% 치환성 C를 달성하는 것은 약 0.5% 채널 변형에 맞먹으며, 2% 치환성 C는 약 0.8% 채널 변형에 맞먹고, 2.5% 치환성 C는 약 1.0% 채널 변형에, 그리고 3% 치환성 C는 약 1.2% 채널 변형에 맞먹는다.
n-도핑된 실리콘을 함유하는 에피택시얼 층의 형성방법은 기술 분야에 잘 알려져 있으므로 본 명세서에는 이에 관하여 상술하지 않는다. 특정 구체예들은 반도체 디바이스, 예컨대, MOSFET 디바이스에서의 에피택시얼 층의 형성 및 처리에 관한 것이다. 특정 구체예에서, n-형 에피택시얼 층의 형성은 공정 챔버 내의 기판을 실리콘 소스, 탄소 소스 및 n-도판트 소스를 포함하는 증착 가스에 제1 온도 및 압력 하에 노출시킨 다음, 상기 기판을 온도 또는 압력 변화 없이 부식제에 노출시키는 것을 포함하여 이루어진다.
일 구체예에서, 도 4에 도시된 바와 같이, 소스/드레인 확장이 MOSFET 디바이스 400 내에서 일어나는데, 여기서 실리콘-함유 층들은 기판 410의 표면 위에 에피택시얼하게 그리고 선택적으로 증착된다. 소스/드레인 영역 412는 이온을 기판 410의 표면 내로 주입(implant)함으로써 형성된다. 소스/드레인 영역 412의 세그먼트들은 스페이서 414 및 게이트 산화물 층 416 상에 형성된 게이트 418에 의해 연결된다.
또 다른 구체예에서, 실리콘-함유 에피택시얼 층 420 및 다결정 층 422는 x선 회절법으로 측정시, 탄소 농도가 적어도 1.8 원자%의 치환성 탄소 내지 약 3.0%의 치환성 탄소 범위인 SiC-함유 층이다.
또 다른 구체예에서, 실리콘-함유 에피택시얼 층 420 및 다결정 층 422는 게르마늄 농도가 약 1 원자% 내지 약 50 원자%, 좋기로는 약 24 원자% 이하의 범위인 SiGe-함유 층이다. 실리콘과 게르마늄을 다양한 양으로 함유하는 복수개의 SiGe-함유 층들을 적층하여 원소 농도가 차등된 실리콘-함유 에피택시얼 층 240을 형성할 수 있다. 예를 들어, 제1 SiGe-층은 약 15 원자% 내지 약 25 원자% 범위의 게르마늄 농도를 갖도록 증착되고 제2 SiGe-층은 약 25 원자% 내지 약 30 원자% 범위의 게르마늄 농도를 갖도록 증착될 수 있다.
도 3은 캐리어 가스 302 (도시된 구체예에서 헬륨), 탄소 소스 304 (도시된 구체예에서 메틸실란), 실리콘 소스 306 (도시된 구체예에서 시클로헥사실란) 및 식각 가스 308을 사용하는 바람직한 반응기 시스템 300을 도시한 도면이다. 본 발명에서 사용된 반응기 시스템 300은 Applied Materials 사가 제작한 Centura
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RP-CVD (감압-진공 화학기상증착)를 포함하며 후술되는 바와 같이 고속 펌프 350을 추가 장착하여 개조된 것이다.
반응기 시스템 300 내로 도입되는 가스들은 반응 챔버 320 내로 도입되기 전에 가스 정화기 (도시하지 않음)에 의해 고도로 정제된다. 따라서, 가스들이 고도로 정제된 후에 반응 챔버 320 내로 도입되도록 가스 정화기를 제공할 필요가 있다. 이에 의하여, 산소, 물, 실록산, 일산화탄소(CO), 이산화탄소(CO2)과 같은 가스에 포함된 불순물들이 최소화된다. 캐리어 가스 302 흐름의 일부는 경로를 바꾸어 버블러 312의 형태의 기화기로 이동하여, 그곳으로부터, 캐리어 가스 302가 기화된 시클로헥사실란 307을 약 0.005의 비율로 담지함으로써, 포화된 공정 가스를 형성한다.
캐리어 가스 302는 증착 챔버 320 용 주입 매니폴드 (도시하지 않음) 상류의 메인 가스 캐비넷 330에서 다른 반응물질들과 합쳐진다. 식각 가스 308의 소스 역시도 선택적 증착 공정을 위해 임의로 제공된다.
도시된 바와 같이, 반응기 시스템 300은 고속 펌프 350도 포함한다. 이 고속 펌프 350은 메인 캐리어 가스 302가 시클로헥사실란 포화 증기 307의 유속보다 훨씬 빠른 속도로, 즉 시클로헥사실란 포화 증기 307의 유속의 0-20,000배, 좋기로는 2,000 내지 10,000배, 더욱 좋기로는 100 내지 2000배의 속도로 챔버로 흐르도록 해주기 때문에 필수 불가결하다. 본 발명에 설명된 바와 같이, 550℃ 미만의 낮은 증착 온도에서 이와 같이 높은 유속은 산소, 물, 일산화탄소, 이산화탄소, 실록산, 디실록산, 고급 실록산 (이들로 한정되지 않음)과 같은 산소 함유 불순물들이 Si 막 내로 유입되는 것을 최소화해준다. 침입형 산소 함량(interstitial oxygen content)은 1 E18 원자/cm3 이하는, 좋기로는 2E17 원자/cm3 미만인 것이 바람직하다. 계면 산소 함량(interfacial oxygen content)은 배경값 5E17 원자/cm3에서 SIMS 검출 한계 (계면에서의 도즈) 미만이어야 한다. 침입형 탄소 함량은 5E17 원자/cm3 이하여야 한다. 계면 탄소는 배경값 5E17 원자/cm3 이하에서 SIMS 검출 하한 미만이어야 한다. 이러한 요구 조건은 고속 펌프 350을 사용함에 따라, 약 10 mTorr - 200 Torr, 좋기로는 lO mTorr - 50 Torr 및 더욱 좋기로는 10 mTorr - 10 Torr의 압력 범위에서 캐리어 가스 302가 시클로헥사실란 포화 증기 307의 유속의 거의 200배에 달하는 유속인 최대 50slm의 유속으로 흐르기 때문에 달성되며; 결과적으로, 반응기 챔버 320 내에 존재할 수도 있는 불순물들이 문자 그대로 희석된다.
중앙 컨트롤러 (도시되지 않음)는 반응기 시스템 300의 여러가지 제어가능한 부품들에 전기적으로 연결되어 있다. 컨트롤러는 반응 챔버 320 내에 내장된 기판에 대하여 본 발명에 설명된 바와 같은 증착 공정이 실시되도록, 가스 흐름, 온도, 압력 등이 제공되게끔 프로그램되어 있다. 통상의 기술자들은 컨트롤러가 일반적으로 메모리 및 마이크로프로세서를 포함한다는 것과, 소프트웨어, 하드와이어형 또는 이들 양자의 조합에 의해 프로그램될 수 있고, 컨트롤러의 기능이 다양한 물리적 위치에 위치된 프로세서들 사이에 배분될 수 있음을 이해할 것이다. 따라서, 컨트롤러는 반응기 시스템 300을 통해 분포하는 복수개의 컨트롤러들을 대표할 수 있다.
도시된 구체예에서, 탄소 소스 304와 시클로헥사실란 포화 증기 307과의 조합에 의해, 전술한 바와 같이, 높은 치환성 탄소 함량 Si:C의 선택적 증착을 달성할 수 있다. 또 다른 구체예에서는, 도판트 하이드라이드 소스 310 역시도 제공됨으로 해서, 전도성이 증가된 인 시투 도핑된 반도체 층이 생산된다. 좋기로는, Si:C 에피택시에 있어서, 도판트 하이드라이드는 비화수소 또는 포스핀인 것이 좋고, 도판트 하이드라이드용 희석 불활성 가스 역시도 수소 가스인 것이 바람직하다. 따라서, 포스핀 310과 메틸실란 304는 그들이 소스 용기에서 예컨대 수소 내에 보관되는 것이 바람직하다. 일반적인 도판트 하이드라이드 농도는 비화수소와 포스핀의 경우, 수소 302 중 0.1% 내지 5%, 더욱 일반적으로는 수소 중 0.5% 내지 1.0%이다. 일반적인 탄소 소스 농도는 수소 302 중 5% 내지 50, 더욱 일반적으로는 수소 중 10% 내지 30%이다. 예를 들어, 수소 302 중 20% 메틸실란 304을 이용하여 실험이 수행된다.
별법으로, 도 3에 설명된 장치를 변형시켜 피드 라인
Figure pct00006
내에 분해 챔버 (도시되지 않음)를 설치할 수도 있다. 기화된 시클로헥사실란 307은 분해 챔버 내로 유입되어 열분해, 광분해, 방사선 분해, 이온충격 분해, 플라즈마 분해 등의 분해 기술에 분해되기 시작한다. 이러한 분해 방법은 당업자에게 공지이다.
본 발명의 명세서 전반에 걸쳐, "일 구체예", "특정 구체예", "1 이상의 구체예", 또는 "하나의 구체예" 등의 표현은 해당 구체예와 관련하여 설명된 특정의 성질, 구조, 재료 또는 특징들이 본 발명의 적어도 일 구체예에 포함됨을 의미하는 것이다. 따라서, 본 발명의 명세서 전반에 걸쳐 여러 군데에서 사용된 "1 이상의 구체예에서", "특정 구체예에서", "일 구체예에서" 또는 "하나의 구체예에서" 등의 표현이 반드시 본 발명의 동일한 구체예를 가리키는 것은 아니다. 또한, 특정의 성질, 구조, 재료 또는 특징들은 1 이상의 구체예에서 적절한 방식으로 조합될 수 있다. 전술한 방법을 설명한 순서는 그 순서에 얽매이는 것으로 해석되어서는 아니되며, 관련 방법들은 설명된 작업 순서를 바꾸어 수행되거나, 특정 작업을 생략 또는 추가하는 방식으로 수행될 수도 있다.
전술한 설명은 어디까지나 본 발명의 원리를 설명하기 위한 목적으로서만 이해되어야 한다. 또한, 당업자들은 전술한 설명에 수많은 변형 및 변화를 용이하게 가할 수 있을 것이므로, 본 발명이 전술한 것과 정확히 일치되는 구조 및 방법으로 한정되어서는 아니 될 것이다. 따라서, 가능한 모든 적절한 변형 및 등가물이 첨부된 특허청구범위에 의해 정의되는 것과 같은 본 발명의 범위에 속할 수 있다. 본 발명의 상세한 설명과 다음의 청구범위 전반에 걸쳐, "포함하다", "포함하는" 등의 용어는 언급된 특징, 정수, 성분 또는 단계들이 존재함을 명시하기 위해 사용된 것일 뿐, 이들이 1 이상의 다른 특징, 정수, 성분, 단계 또는 그의 그룹들의 존재나 부가를 배제하는 것은 아니다.

Claims (20)

  1. 시클로헥사실록산을 포함하는 공정 가스를 기판을 함유하는 챔버 내로 도입하는 단계;
    상기 챔버 내의 시클로헥사실란 화학기상증착 조건을 수립하는 단계;
    상기 시클로헥사실란의 분해를 개시하는 단계; 및
    에피택시얼 Si-함유 막을 상기 기판 상에 증착시키는 단계
    를 포함하여 이루어지는, 박막의 증착 방법.
  2. 제1항에 있어서, 상기 에피택시얼 Si-함유 막 위에 산화물 층을 직접 증착시키는 것을 더 포함하는 방법.
  3. 제1항에 있어서, 상기 공정 가스는 붕소, 비소, 주석, 인듐 및 인으로 구성된 군으로부터 선택된 도판트 원소를 더 포함하는 것인 방법.
  4. 제1항에 있어서, 상기 시클로헥사실란의 분해 개시는 상기 챔버를 약 400℃ 내지 약 750℃의 온도 범위로 가열함으로써 일어나는 것인 방법.
  5. 제1항에 있어서, 상기 시클로헥사실란의 분해 개시는 상기 시클로헥사실란을 상기 챔버에 도입하기 전에 일어나는 것인 방법.
  6. 제1항에 있어서, 시클로헥사실란 증착 조건의 수립은 상기 챔버의 압력을 약 1 Torr 내지 100 Torr의 범위로 유지하는 것을 포함하는 것인 방법.
  7. 제1항에 있어서, 상기 공정 가스는 캐리어 가스를 더 포함하는 것인 방법.
  8. 제7항에 있어서, 상기 캐리어 가스는 헬륨, 수소, 질소 또는 아르곤을 더 포함하는 것인 방법.
  9. 제7항에 있어서, 상기 캐리어 가스의 유속은 상기 시클로헥사실란의 유속보다 약 200배 더 높은 것인 방법.
  10. 제1항에 있어서, 상기 공정 가스는 탄소 소스를 더 포함하는 것인 방법.
  11. 제10항에 있어서, 상기 탄소 소스는 실리콘 탄소 소스로 이루어진 군으로부터 선택되는 것인 방법.
  12. 제10항에 있어서, 상기 탄소 소스는 화학식 SixHy(CH3)z을 갖는 화합물 군으로부터 선택되며, 상기 화학식에서 x는 1 내지 6의 정수이고 y 및 z는 각각 0 내지 6의 정수인 것인 방법.
  13. 제11항에 있어서, 상기 실리콘은 테트라메틸디실란 및 메틸화 시클로헥사실란으로 이루어진 군으로부터 선택되는 것인 방법.
  14. 제10항에 있어서, 상기 탄소 도핑된 실리콘 에피택시얼 층은 1.8 내지 3.0 원자 퍼센트의 치환성 C 값을 갖는 것인 방법.
  15. 결정성 표면 및 적어도 1개의 특징 표면을 함유하는 기판을 공정 챔버 내에 위치시키는 단계로서, 여기서 상기 특징 표면은 산화물 재료, 질화물 재료, 폴리 실리콘, 포토레지스트 또는 이들의 조합으로 이루어진 군으로부터 선택된 재료를 포함하는 것인 단계;
    상기 기판을 약 550℃ 이하의 소정 온도로 가열하는 단계; 및
    상기 기판을 시클로헥사실란을 함유하는 공정 가스에 노출시켜 결정성 표면과 특징 표면에 걸쳐 실리콘-함유 블랑켓 층을 증착시키는 단계로서, 여기서 상기 공정 가스는 상기 시클로헥사실란보다 약 150 내지 250배 더 높은 속도로 흐르는 것인 단계
    를 포함하여 이루어지는, 기판 상에 실리콘 함유 재료를 블랑켓 증착하는 방법.
  16. 제15항에 있어서, 상기 공정 가스는 화학식 SixHy(CH3)z을 갖는 화합물 군으로부터 선택된 탄소 소스를 더 포함하며, 상기 화학식에서 x는 1 내지 6의 정수이고 y 및 z는 각각 0 내지 6의 정수인 것인 방법.
  17. 제16항에서, 상기 탄소 소스는 메틸실란, 도데카메틸시클로헥사실란 또는 테트라메틸디실란으로 이루어진 군으로부터 선택되는 것인 방법.
  18. 제15항에 있어서, 상기 탄소 도핑된 실리콘 에피택시얼 층은 1.8 내지 3.0 원자 퍼센트의 치환성 C 값을 갖는 것인 방법.
  19. 제15항에 있어서, 시클로헥사실란 증착 조건의 수립은 상기 공정 챔버의 압력을 약 1 Torr 내지 100 Torr로 유지하는 것을 포함하는 것인 방법.
  20. 인렛 및 아웃렛이 구비된 분해 챔버;
    증착 챔버로서 챔버 디멘젼들과 상기 증착 챔버에 작동적으로 연결된 반대쪽 말단들을 갖는 증착 챔버;
    챔버의 한쪽 말단에 연결되어 챔버 내의 증착 압력을 200 Torr 이하로 유지시키도록 작동하는 고속 펌프 수단;
    가스를 챔버 내로 도입시켜 가스가 일반적으로 가스 인렛으로부터 펌프 수단의 방향으로 흐르도록 상기 챔버의 다른 쪽 말단에 인접한 가스 인렛;
    기판을 챔버 내에 지지시키기 위한 기판 지지 수단; 및
    상기 챔버로부터 캐리어 가스를 200 Torr 미만의 압력을 유지하는데 충분한 속도로 소개(疏開)시키는 고속 펌프
    를 포함하여 이루어지는, 화학기상증착 시스템에서 기판 상에 에피택시얼 막을 형성하기 위한 장치.

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