CN111656528A - 用于n型金氧半导体源极漏极应用的共掺杂处理 - Google Patents

用于n型金氧半导体源极漏极应用的共掺杂处理 Download PDF

Info

Publication number
CN111656528A
CN111656528A CN201980010112.6A CN201980010112A CN111656528A CN 111656528 A CN111656528 A CN 111656528A CN 201980010112 A CN201980010112 A CN 201980010112A CN 111656528 A CN111656528 A CN 111656528A
Authority
CN
China
Prior art keywords
epitaxial
substrate
layer
silicon
precursor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201980010112.6A
Other languages
English (en)
Inventor
鲍新宇
叶祉渊
华·春
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Applied Materials Inc
Original Assignee
Applied Materials Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US15/926,921 external-priority patent/US10256322B2/en
Application filed by Applied Materials Inc filed Critical Applied Materials Inc
Publication of CN111656528A publication Critical patent/CN111656528A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
    • H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H01L29/0653—Dielectric regions, e.g. SiO2 regions, air gaps adjoining the input or output region of a field-effect device, e.g. the source or drain region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/167—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table further characterised by the doping material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H01L29/7834—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with a non-planar structure, e.g. the gate or the source or the drain being non-planar
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7851—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with the body tied to the substrate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

提供一种包括使用选择性外延生长形成的Si:As源极与漏极延伸部和Si:As或Si:P源极与漏极特征的装置及形成此装置的方法。通过同时的膜形成与膜蚀刻沉积本文用于源极与漏极延伸部和源极与漏极特征的外延层，其中以相较于将沉积材料沉积在基板的非单晶位置上更慢的速率蚀刻单晶层上的已沉积材料。因此，外延层沉积在单晶表面上，而没有一层沉积在诸如硅之类的相同基底材料的非单晶表面上。

Description

用于N型金氧半导体源极漏极应用的共掺杂处理
背景
技术领域
本公开内容的实施方式一般地涉及半导体制造工艺与装置的领域，尤其是，涉及基板上源极与漏极延伸部的外延生长的方法及使用那些方法形成的装置。
背景技术
可靠地生产亚半微米及更小的特征对于半导体装置的下一世代的超大规模集成电路(VLSI)与特大规模集成电路(ULSI)是关键技术挑战之一。随着电路技术极限的推进，使用VLSI与ULSI技术制造的集成电路的缩减尺寸已在处理能力上提出额外要求。
由于电路密度增加以用于下一世代装置，诸如通孔、沟槽、触点、栅极结构及其他特征的互连的宽度减少至22nm或更小尺寸，而在之间的介电材料的尺寸同样地缩减。在能够制造下一世代装置与结构的一方法学中，使用半导体装置特征的三维(3D)堆叠。特别是，场效晶体管，在其中基板的下方硅向上地或向外地投射成为延长的台面或“鳍片”(鳍式场效晶体管，FinFET)，通常被用于作为半导体装置中的3D结构。通过将晶体管布置成三维而非常规的二维，更大数量的晶体管可定位在给定尺寸的集成电路(IC)装置中且彼此非常靠近地定位。
FinFET装置通常包括横截面中高深宽比的半导体鳍片，用于晶体管的通道及源极和漏极特征形成在半导体鳍片上方。栅极电极形成在鳍片的一部分上方，以利用通道及源极与漏极特征的增加的表面积的优点用以生产更快速、更可靠及控制更佳的半导体晶体管装置。FinFET的进一步优点包括降低短通道效应并相较于覆盖相同基板面积的等效二维晶体管结构允许更高的电流在其中流动。
通常，在用以形成FinFET的N型金氧半导体(nMOS)工艺流程中，虚拟栅极(dummygate)形成在鳍片上方，而在源极与漏极延伸部形成在虚拟栅极之下的鳍片侧壁上与在从鳍片的两侧延伸的基板的相邻表面上之前，侧壁间隔物形成在虚拟栅极的侧壁上方。在典型工艺中，通过掺杂鳍片与相邻硅基板表面的硅而形成源极与漏极延伸部，此掺杂是通过使用倾斜注入束的离子注入而进入鳍片侧部，这样鳍片侧部被间隔物和/或虚拟栅极所遮蔽。在这些3D结构中，在同时地克服由间隔物和/或虚拟栅极的存在致使的遮蔽，难以使用倾斜束而仍产生掺杂成分的相对均匀的浓度。侧壁间隔物遮蔽鳍片的侧壁的上部分，并因此发生具有与鳍片的基底处相比朝向鳍片的顶部的更低掺杂物浓度的注入掺杂物物种的非均匀浓度，造成不一致的晶体管性能。对于具有7nm或更小厚度的鳍片，离子注入的源极与漏极延伸部具有非均匀掺杂剖面浓度，这通过产生出非期望的较短未掺杂通道长度而致使更低开启电流，以及造成更高关闭漏电流，更高关闭漏电流使得即使无电压施加于栅极时让通道留在不期望的开启状态。
因此，本领域中需要FINFET或其他三维装置的均匀浓度、和/或可预测浓度、源极和漏极延伸部的掺杂。
发明内容
本文所述实施方式一般地涉及半导体装置及制造半导体装置的方法。
在一实施方式中，提供一种在基板的单晶表面上或单晶表面上的特征上选择性形成轻度掺杂的硅砷(Si：As)外延层，接着在轻度掺杂的硅砷(Si：As)外延层之上选择性沉积高度掺杂的Si：As外延层或高度掺杂的磷硅(Si：P)外延层的方法。在此方法中，具有单晶表面和多晶和/或非晶表面两者的基板被载入处理腔室并被加热至期望的处理温度。含有卤化硅前驱物、砷前驱物的气体及载气流动进入处理腔室，且加热的基板被暴露于此气体。此气体与仅在整合至基板或位于基板上的暴露的单晶表面上轻度掺杂的Si：As外延层反应并选择性“生长”轻度掺杂的Si：As外延层，即通过沉积工艺而外延形成，而基板的暴露的多晶和/或非晶表面保持暴露，即在其上未被沉积。然后高度掺杂的Si：As或Si：P外延层选择性“生长”，即通过在轻度掺杂的外延Si：As层上的沉积工艺而外延地形成。
在另一实施方式中，3D FinFET CMOS(互补式金氧半导体)装置中的源极与漏极延伸部及源极与漏极特征由掺杂的外延层形成。在此实施方式中，一或多个浅沟槽隔离(STI)区界定基板的主动区或基板上的主动区。未掺杂的单晶特征定位在主动区内的基板上或整合地提供作为主动区内的基板。轻度掺杂的Si：As外延层沉积(生长)在基板的主动区内的单晶表面上，且因此在未掺杂的单晶特征上。高度掺杂的Si：As或Si：P外延层接着沉积(生长)在轻度掺杂的Si：As外延层上。
在另一实施方式中，沉积层的方法包括加热在处理腔室中的基板至处理温度，基板具有一或多个单晶表面及一或多个非单晶表面，使处理气体流入处理腔室，处理气体包含卤化硅前驱物、砷前驱物、及碳前驱物，及选择性沉积外延Si:As:C层于一或多个单晶表面上。在某些实施方式中，外延Si:As:C层包含外延Si:As子层与外延Si:As:C子层的组合。
在另一实施方式中，形成装置的方法包括在处理腔室中加热基板至处理温度，基板具有设置在基板上的一或多个特征，基板与一或多个特征至少具有单晶表面与非晶表面，使气体流入处理腔室，气体包含卤化硅烷、砷前驱物、及碳前驱物，及选择性沉积外延Si:As:C层于单晶表面上。在某些实施方式中，外延Si:As:C层包含外延Si:As子层与外延Si:As:C子层的组合。
在另一实施方式中，半导体装置包括基板，一或多个浅沟槽隔离区界定基板上的主动区，一或多个浅沟槽隔离区中的每一个包含介电材料、未掺杂单晶特征及第一外延硅层，所述未掺杂单晶特征设置在基板上的主动区中。第一外延硅层包括水平部分与垂直部分，水平部分定位于基板上，垂直部分正交于水平部分并邻接未掺杂单晶特征。水平部分具有第一端与第二端，第一端邻近一或多个浅沟槽隔离区之一，第二端邻接未掺杂单晶特征。第一端在离基板的一距离处具有第一砷浓度与第一碳浓度。垂直部分具有第三端与第四端，第三端邻接水平部分的第二端，第四端在第三端的远端处。第四端在离水平部分的一距离处具有第二砷浓度与第二碳浓度。在此，第一砷浓度与第二砷浓度具有小于约10％的变化，及第一碳浓度与第二碳浓度具有小于约10％的变化。在某些实施方式中，半导体装置进一步包括第一外延硅层上的第二外延硅层。在某些实施方式中，第一外延硅层的水平部分在未掺杂单晶特征与一或多个浅沟槽隔离区中的一浅沟槽隔离区之间的主动区上延伸，并终止邻接于主动区与一或多个浅沟槽隔离区中的该浅沟槽隔离区的界面。在某些实施方式中，第二外延硅层具有在约2x 1020cm-3与约5x 1021cm-3之间的均匀砷浓度。在某些实施方式中，第二外延硅层具有在约2x 1020cm-3与约5x 1021cm-3之间的磷浓度。在某些实施方式中，第一外延硅层具有在约1x 1020cm-3与约4x 1021cm-3之间的砷浓度。在某些实施方式中，第一外延硅层具有在约1x 1018cm-3与约1x 1021cm-3之间的碳浓度。在某些实施方式中，基板包含硅与锗中的一种或组合。在某些实施方式中，第一外延硅层包括Si:As子层与Si:As:C子层的组合。
在另一实施方式中，半导体装置包括：多个单晶表面，多个单晶表面包括基板的单晶表面及从基板的单晶表面延伸的未掺杂特征；多个非晶表面，多个非晶表面包括设置在基板中的一或多个介电特征的非晶表面及一或多个轻度掺杂Si:As:C层，一或多个轻度掺杂Si:As:C层外延地形成在多个单晶表面上。在此，一或多个轻度掺杂Si:As:C层中的每一个在邻近基板的下方单晶表面和未掺杂特征的表面处具有均匀砷浓度与均匀碳浓度。在某些实施方式中，一或多个轻度掺杂Si:As:C层中的每一个包括水平部分与垂直部分，水平部分形成在一或多个介电特征中的一个与未掺杂特征之间的基板的单晶表面上，垂直部分正交于水平部分并形成在未掺杂特征上。在某些实施方式中，一或多个轻度掺杂Si:As:C层的至少一部分具有在约1x 1020cm-3与约4x 1021cm-3之间的砷浓度。在某些实施方式中，一或多个轻度掺杂Si:As:C层的至少一部分具有在约1x 1018cm-3与约1x 1021cm-3之间的碳浓度。在某些实施方式中，半导体装置进一步包括外延地形成在一或多个轻度掺杂Si:As:C层上的一或多个高度掺杂特征。在某些实施方式中，一或多个高度掺杂特征包括外延地形成的Si:As或Si:P特征或上述的组合。在某些实施方式中，基板包含硅、锗、或上述的组合。在某些实施方式中，一或多个高度掺杂特征中的至少一个具有在约2x 1020cm-3与约5x 1021cm-3之间的均匀砷浓度。在某些实施方式中，一或多个高度掺杂特征中的至少一个高度掺杂特征的至少一部分具有在约2x1020cm-3与约5x 1021cm-3之间的均匀磷浓度。在某些实施方式中，一或多个轻度掺杂Si:As:C层中的每一个与水平部分及垂直部分共延伸。在某些实施方式中，一或多个轻度掺杂Si:As:C层中的每一个包含Si:As子层与Si:As:C子层的组合。
附图说明
以上简要概述本公开内容的上述详述特征可以被详细理解的方式、以及对本公开内容的更特定描述，可通过参照实施方式来获得，某些实施方式绘示在所附图式中。然而，应注意到所附图式仅绘示本发明的典型实施方式，因而不被认为对本发明的范围的限制，因为本发明可允许其他等同有效的实施方式。
图1为根据本公开内容的一实施方式图解了选择性形成轻度掺杂及高度掺杂外延硅层于基板的单晶表面上或存在于基板上的方法的流程图。
图2A-2C图示根据图1的方法的在3D FinFET CMOS装置上的源极与漏极延伸部和源极和/或漏极特征的形成。
具体实施方式
在此描述的实施方式一般地涉及一种半导体装置和制造所述半导体装置的方法。更具体地，在此描述的实施方式涉及，选择性外延沉积(生长)作为源极与漏极延伸部的砷掺杂硅(Si:As)层接着选择性外延形成包含Si:As或磷掺杂硅(Si:P)的源极与漏极的方法。在此公开的方法提供用于自对准轻度与高度掺杂硅层的选择性外延沉积(生长)，而不需要用于共流动的、非硅基硅蚀刻的前驱物。轻度掺杂与高度掺杂硅外延层没有使用离子注入而提供源极与漏极延伸部及源极与漏极的均匀掺杂且在相对低的处理温度沉积(生长)。在源极与漏极延伸部及鳍片的相邻未掺杂通道之间的界面处的掺杂浓度是急遽变化(abrupt)且无遮蔽效应，使得流动跨越未掺杂通道的电流是一致且可预测的。因为不使用离子注入以掺杂源极与漏极延伸部，鳍片不暴露于可能会非期望地将鳍片结构转化成非晶结构和/或损害鳍片的离子注入工艺。
根据本文所述的实施方式沉积(生长)的Si:As外延层被用于形成图案化基板、例如是图2C所示的基板212上的自对准源极与漏极延伸部及自对准源极与漏极区。使用本文的方法，Si:As外延层、例如是图2C中源极与漏极延伸部224将通过如下方式外延地生长：在下方单晶表面、例如是基板212的表面或鳍片216的表面上沉积而能够形成外延膜层的基底材料与来自合适基底材料前驱物与掺杂剂前驱物的掺杂剂的沉积，而没有沉积基底材料与掺杂剂组成物于非晶表面上或多晶表面上，所述非晶表面，例如是一或多个浅沟槽隔离(STI)区214或间隔物222的表面，所述多晶表面，例如是虚拟栅极218的表面。所得的源极与漏极延伸部224及类似地形成的源极与漏极特征226与228因而当其沉积(生长)时而自对准，因为源极与漏极延伸部224形成在基板的单晶主动区上直到单晶主动区与界定主动区的STI区214之间的界面或边界。再者，根据本文的实施方式，在Si:As外延层的形成期间沉积在基板212上的任何非外延Si:As材料从基板212和/或基板212上的特征的非单晶表面被同时地或瞬时地(temporally)选择地蚀刻。
使用本文实施方式的Si:As外延层的沉积包含使用诸如三氯硅烷(TCS)的卤化硅前驱物与诸如三级丁基砷(tertiarybutyl arsine；TBA)的砷前驱物以在基板212的单晶表面上生长作为外延层的Si:As材料。TCS/TBA处理是选择性的，意指TCS/TBA处理致使Si:As外延层沉积(生长)在单晶硅基板表面上，同时防止外延的或其他的Si:As层永久地形成在非单晶硅基板表面上。在此选择性Si:As外延沉积工艺中，形成在基板的非单晶硅表面上的任何硅膜沉积为多晶和/或非晶膜，且所述硅膜通过与致使Si:As沉积的反应的副产物反应而被同时地蚀刻掉，然而沉积(生长)在基板表面的单晶部分上的Si:As外延膜保持在单晶硅基板表面上以形成自对准Si:As外延层。可能因为当非晶与多晶硅及外延硅皆暴露于在用以沉积(生长)Si:As外延层的前驱物的反应期间所产生的卤素自由基时，非晶与多晶硅的蚀刻速率大于外延硅的蚀刻速率。因此，在本文的某些实施方式中，TCS/TBA处理是自选择性的(self-selective)，此意指相对于另一来源由TCS提供的氯自由基的量足以防止非单晶Si:As膜形成在非单晶表面上。
在本文所述工艺中，用以沉积(生长)Si:As外延层的卤化硅前驱物的分子的热分解(催化)发生在前驱物分子与加热的基板表面接触时。表面催化沉积工艺产生来自催化前驱物分子的卤素自由基，及同时地在相同的位置中在基板表面上沉积硅膜的硅自由基。在卤化硅前驱物的分解发生在基板或基板上特征的单晶表面上的情形中，外延As掺杂硅膜在单晶表面上沉积(生长)比外延As掺杂硅膜由产生的卤素自由基蚀刻更快。在分解发生在基板或基板的特征上的多晶或非晶硅或其他介电表面上的情形中，所得的Si:As膜沉积不会是单晶且只要非单晶As掺杂硅材料被沉积分段的卤素自由基会蚀刻沉积在这些表面上的所得的非单晶As掺杂硅材料。因为卤素自由基产生在与产生硅自由基处的相同位置，所以不需要独立地扩散至基板的期望蚀刻区域，不同于诸如HCl的非硅基硅蚀刻前驱物被额外地施用以沉积硅膜并选择性移除其非外延部分的情形。因此，通过催化分解卤化硅前驱物的卤素自由基的原位产生，在由前驱物产生硅的相同位置与时间处，相较于通过硅沉积前驱物与非硅基硅蚀刻前驱物(诸如HCl或不含硅的另一卤素前驱物)的共流动所提供的，允许更为均匀的材料层沉积。由本文所述实施方式提供的非外延沉积(生长)处的蚀刻及同时的此As掺杂硅沉积，容许在小表面区域上方的表面上均匀厚度的自对准且均匀掺杂的Si:As外延层的沉积(生长)。例如，本文所述的实施方式用于形成在3D结构中FinFET晶体管的硅鳍片的侧部上的表面上及邻接硅鳍片的基板表面上的源极与漏极延伸部，且因此沉积均匀厚度与浓度的源极与漏极延伸部于悬伸的(overhanging)延伸下方，诸如悬伸的间隔物或虚拟栅极下方。
在一实施方式中，卤化硅前驱物是卤化硅烷，诸如氯化硅烷，诸如一氯甲硅烷(MCS)、二氯硅烷(DCS)、三氯硅烷(TCS)、四氯化硅(STC)、六氯乙硅烷(HCDS)、八氯三硅烷(OCTS)、或上述的组合。通常，氯化硅烷的热稳定性随硅烷分子中氯原子的数目增加，例如，STC相较于TCS更为热稳定且需要更高温度以催化。MCS与DCS在比TCS更低温度下分解，但当MCS与DCS被催化时，MCS与DCS不产生许多氯自由基，此意指沉积在基板或基板上特征上的硅表面上的所得的硅材料的蚀刻速率低于由使用类似外延硅沉积速率的TCS所造成的蚀刻速率。通常，在MCS和/或DCS沉积如上述的自选择性外延层的工艺条件下使用MCS和/或DCS的外延硅的沉积速率远低于使用TCS以沉积上述的自选择性外延层的外延硅的沉积速率。在此，卤化硅前驱物的流率在约100sccm与约10,000sccm之间，诸如在约100sccm与约2000sccm之间，诸如约100sccm与约1500sccm之间，诸如在约500sccm与约1000sccm之间，例如约800sccm。在一实施方式中，卤化硅前驱物是TCS。在另一实施方式中，MCS和/或DCS添加至TCS以增加掺杂外延硅层的沉积速率。在此的流率用于经配置以处理300mm直径基板的腔室，且可按比例缩放以用于经配置以处理不同尺寸基板的腔室。
在一实施方式中，非卤化硅前驱物添加至卤化硅前驱物以增加外延硅层的沉积速率。非卤化前驱物含有硅源，诸如硅烷、有机硅烷、或上述的组合。本文有用的硅烷包括硅烷(SiH4)及经验式为SinH(2n+2)的更高级的硅烷，诸如二硅烷(Si2H6)、三硅烷(Si3H8)、与四硅烷(Si4H10)、及上述的组合。本文有用的有机硅烷包括经验式为RySinH(2n+2-y)的化合物，其中R＝甲基、乙基、丙基或丁基，诸如甲硅烷((CH3)SiH3)、二甲硅烷((CH3)2SiH2)、乙硅烷((CH3CH2)SiH3)、甲基二硅烷((CH3)Si2H5)、二甲基二硅烷((CH3)2Si2H4)、六甲基二硅烷((CH3)6Si2)、及上述的组合。当期望硅外延层的碳掺杂时，有机硅烷除了提供硅源还提供碳源。
在此通过如下方式提供轻度掺杂与高度掺杂Si:As层的砷掺杂：使砷前驱物与TCS及一些情形中被使用的额外的其他硅前驱物共流动，砷前驱物诸如：三氢化砷(AsH3)、三丁基砷化氢(tributyl arsine)、或三级丁基砷(TBA))。砷前驱物的流率在约0.1sccm与约100sccm之间，诸如在约0.1sccm与约50sccm之间，诸如在约0.1sccm与约20sccm之间，诸如在约0.1sccm与约10sccm之间，例如约4sccm。Si:As材料中的砷浓度由卤化硅前驱物及一些情形中被使用的额外的其他硅前驱物对于砷前驱物的比例而确定。在一实施方式中，TCS前驱物流率对于TBA前驱物流率的比率在约400:1与约1:1之间，诸如在约300:1与约100:1之间，例如约200:1的TCS前驱物流率对于TBA前驱物流率的比率提供在沉积的Si:As外延层中约1.2x 1021cm-3的砷化学浓度。
在一实施方式中，由含有卤素的非硅基硅蚀刻前驱物，诸如氯(Cl2)、氯化氢(HCl)、三氯化硼(BCl3)、四氯化碳(CCl4)、三氟化氯(ClF3)、或前述物的组合，提供额外的硅蚀刻剂前驱物。当期望过度选择性时或当沉积工艺为非自选择性时，添加非硅基硅蚀刻前驱物，过度选择性为非单晶硅的蚀刻速率超过且并非正好等于非单晶硅的沉积速率，非自选择性为由于高基板温度或处理温度而发生的除了在基板的单晶表面上或形成在基板上的单晶表面上的Si:As外延层的期望沉积之外，在基板的非单晶表面上或形成在基板上的非单晶表面上的非单晶Si:As层的非期望沉积。高温致使在非单晶硅表面上硅的沉积速率相对于由硅源前驱物的卤素物种从这些表面的硅的固有蚀刻速率增加，及当硅沉积速率超过非单晶硅表面的硅蚀刻速率时，此处理不再是仅对于外延层沉积(生长)为选择性。为了解决此问题，当处理温度是高的，例如在大于约680℃的处理温度下，诸如HCL或其他卤素前驱物的非硅基硅蚀刻前驱物被添加至前驱物TCS与TBA，以维持在单晶表面上掺杂硅的选择性外延沉积(生长)。非硅基硅蚀刻前驱物被使用时的流率在约0.1sccm与约100sccm之间，诸如在约1sccm与约50sccm之间，诸如在约1sccm与约20sccm之间，例如约10sccm。在一实施方式中，使用TCS前驱物与TBA前驱物，及在处理温度大于约680℃的情形中，TCS前驱物流率对于HCL前驱物流率的比率在约2000:1与约4:1之间，诸如在约100:1与约10:1之间，例如约80:1。
用于本文公开的实施方式的工艺条件包括压力、温度、和/或载气流率。维持处理腔室的压力，使得反应区压力介于约1托与约760托之间，诸如在约10托与450托之间。期望地维持基板的温度，使得形成在基板的表面上或接近基板的表面的反应区在约300℃与约750℃之间，诸如在约400℃与约750℃之间，诸如在约400℃与680℃之间，诸如在约400℃与约500℃之间。在处理期间的更低温度期望地允许用于形成下方的集成电路或其他半导体装置的总热预算的消耗降低，随着装置尺寸减小、扩散容限降低、及具有对于热诱发变化更低抗性的新材料的持续引入，总热预算持续地缩减。
在一实施方式中，卤化硅前驱物是TCS，砷前驱物是TBA，且不使用额外蚀刻剂。TCS与TBA处理的益处包括更低处理温度、对于在基板的下方单晶表面上或形成在基板上沉积(生长)Si:As外延层的自选择性、合理的沉积速率、及在高到足以被用于源极与漏极延伸部和/或源极与漏极特征的掺杂水平处的Si:As层的外延沉积(生长)。相较于例如HCl的需要超过约700℃的活化温度以作为有效蚀刻剂的许多常见的硅蚀刻剂源，TCS在较低温度分解，而TBA相较于砷化氢在更低温度下分解。由TBA提供的氢自由基促进TCS在较低处理温度的分解，诸如低于约300℃，尽管需要较高的温度以在TCA存在下分解大部分的TBA，诸如低于约500℃。在TCS(相对于其他前驱物)存在下的TBA较低的分解温度允许足够高浓度的砷掺杂，所得的Si:As可用于形成轻度掺杂源极与漏极延伸部及高度掺杂源极和/或漏极特征两者。TBA在与TCS共流动时改善TCS分解的速率，使得外延层的沉积速率增加约10倍，例如从约每分钟1埃
Figure BDA0002600936160000092
Figure BDA0002600936160000093
至约
Figure BDA0002600936160000091
此外，TCA与TBA处理在足够低的温度下执行，在非单晶硅表面上的非晶和/或多晶硅的沉积速率不超过所沉积的材料的蚀刻速率。当与使用其他前驱物的选择性外延硅工艺比较时，TBA与TCA相结合，促进在较低温度下的轻度掺杂与高度掺杂Si:As层的更高沉积速率，而不具有对用以形成外延层的TCA的自选择性的负面影响。
在此，用载气稀释卤化硅前驱物与砷前驱物，载气诸如氢、氩、氦、氮、或上述的组合，例如是氢或氮。对于300mm直径基板，载气具有在约每分钟1标准升(SLM)至约100SLM之间的流率，诸如在约2SLM与约10SLM之间的流率。在另一实施方式中，载气被省略。在一实施方式中，在TCS与TBA处理中，TCS前驱物流率对于载气流率的比例在约1:50与约1:1之间。
使用关于上述Si:As层的类似工艺条件，可形成Si:P(磷掺杂硅)外延层。使用以下至少一种物质来形成Si:P层：卤化硅前驱物、或与非硅基硅蚀刻前驱物结合的非卤化硅前驱物及磷前驱物，诸如磷化氢(PH3)，或烷基膦，诸如三甲膦((CH3)3P)、叔丁基膦((CH3)3CPH2)、二甲膦((CH3)2PH)、三乙膦((CH3CH2)3P)、及二乙膦((CH3CH2)2PH)、或上述的组合。磷前驱物具有在约0.1sccm与约100sccm之间的流率，诸如在约0.1sccm与约50sccm之间的流率，诸如在约0.1sccm与约20sccm之间的流率，诸如在约0.1sccm与约10sccm之间的流率。在一实施方式中，额外地使用非硅基硅蚀刻前驱物以进一步增强处理的选择性。当使用其他工艺条件，诸如用于硅前驱物、载气、及非硅基硅蚀刻前驱物当使用时的流率，以及如上所述的处理温度与压力。
图1为图解了在基板的单晶表面上或在基板上形成的单晶表面上选择性形成轻度掺杂与高度掺杂外延硅层的方法100的流程图。图2A-2C图示根据图1的方法的在3D FinFETCMOS装置上源极与漏极延伸部和源极和/或漏极特征的形成。方法100开始于活动110，将图案化基板载入第一处理腔室。图案化基板图示在图2A中，其中基板212具有第一图案200。第一图案200包含：单晶表面，诸如基板212的表面与鳍片216的表面；非晶表面，诸如一或多个STI区214与间隔物222的表面；及多晶表面，诸如虚拟栅极218的表面。将第一处理腔室维持在约10托与约450托之间的压力。
方法100继续于活动120，加热基板212至约400℃与约750℃之间的第一处理温度，例如至约400℃与约680℃之间。
方法100继续于活动130，使第一气体流入第一处理腔室。在此，第一气体至少含有卤化硅前驱物、砷前驱物、及诸如氩的载气。
方法100继续于活动140，选择性沉积(生长)轻度掺杂Si:As外延层至一或多个单晶表面上。在此，轻度掺杂Si:As外延层用于形成源极与漏极延伸部224于基板212的单晶表面上或在基板上形成的单晶表面上，例如基板212的表面与包括鳍片216的侧表面的鳍片216的暴露表面，如图2B所示。Si:As层，外延的或其他的，没有形成在诸如一或多个STI区214、间隔物222、及虚拟栅极218的非单晶表面上，因为在其上沉积的硅在处理期间被蚀刻去除。因为轻度掺杂Si:As外延层仅形成在单晶表面上，源极与漏极延伸部224自对准于在需要源极与漏极226与228存在的单晶表面上方，而且不需要进一步基板处理以界定其位置。
方法100继续于活动150，将基板传送至群集处理腔室系统中的第二处理腔室，而不将基板暴露于系统气氛的外部。将第二处理腔室维持在约10托与约450托之间的压力。第二处理腔室可为经配置以在基板上执行沉积的热处理腔室。
方法100继续于活动160，将基板加热至约400℃与约750℃之间的第二处理温度。
方法100继续于活动170，使第二气体流入第二处理腔室。第二气体至少含有硅前驱物、载气、及掺杂剂前驱物，诸如砷前驱物或磷前驱物。硅前驱物气体是卤化硅前驱物或非卤化前驱物。在某些实施方式中，诸如那些不使用卤化硅前驱物的实施方式，气体进一步包含非硅基硅蚀刻前驱物。
方法100终止于活动180，选择性沉积(生长)高度掺杂Si:As或Si:P外延层于先前形成的轻度掺杂Si:As外延层上，诸如源极与漏极延伸部224。高度掺杂Si:As或Si:P外延层被用于形成源极特征226和/或漏极特征228，如图2C所示。因为高度掺杂Si:As或Si:P外延层将仅沉积(生长)于基板的单晶硅表面上，源极与漏极特征226与228是自对准的而不需要进一步基板处理以界定其位置。在另一实施方式中，轻度掺杂与高度掺杂层两者为Si:As外延硅且活动160至180发生在与用于活动110至140的相同处理腔室中。
在另一实施方式中，方法100包括通过使碳前驱物与卤化硅前驱物及氩前驱物共流动，形成碳掺杂外延Si:As层，在此为外延Si:As:C层或子层。在此的碳前驱物的实例包括单甲基硅烷(MMS或CH3-SiH3)、二甲基硅烷((CH3)2SiH2)、乙硅烷((CH3CH2)SiH3)、二甲基二硅烷((CH3)2Si2H4)、六甲基二硅烷((CH3)6Si2)、三甲基硅烷((CH3)3SiH)、硅基环丁烷(silacyclobutane，SiC3H8)、甲基三氯硅烷(CH3SiCl3)、四氯化碳(CCl4)、溴三氯甲烷(CCl3Br)、及上述的组合。在此，调整碳前驱物对于卤化硅前驱物的比例，使得Si:As:C层或至少一部分的Si:As:C层、例如是Si:As:C子层中的碳化学浓度在约1x 1018cm-3与约1x1021cm-3之间。
在某些实施方式中，卤化硅前驱物包含TCS，砷前驱物包含TBA或AsH3，及碳前驱物包含MMS。Si:As:C材料中碳浓度由卤化硅前驱物与一些情形下被使用的额外其他硅前驱物对于碳前驱物的比例而确定。在某些实施方式中，例如在碳前驱物包含MMS的实施方式中，碳前驱物的流率在约0.05sccm与约20sccm之间，诸如在约0.05sccm与约10sccm之间，例如在约0.05sccm与约1sccm之间，或小于约1sccm。在一实施方式中，TCS前驱物流率对于MMS前驱物流率的比例在约400:1与约1:1之间，诸如在约300:1与约100:1之间。
图2C图示根据本文所述实施方式形成的3D FinFET装置210。3D FinFET装置210具有于基板212的表面向内延伸的一或多个STI区214，STI区214环绕并因此界定主动区，在主动区内，鳍片216从基板212的基底表面垂直地延伸。在此，一或多个STI区214含有非晶介电材料，诸如二氧化硅，且基板212包含单晶材料，诸如结晶硅。鳍片216也包含单晶材料，诸如外延地生长或沉积的硅或外延地生长或沉积的硅/锗，其中鳍片216包含硅/锗，锗浓度介于鳍片材料的约10原子％与约80原子％之间。
虚拟栅极218，亦称为牺牲栅极沉积在鳍片216之上，而间隔物222形成在虚拟栅极218的侧部上。在此，虚拟栅极218包含多晶材料，诸如多晶硅，而间隔物222包含非晶介电材料，诸如氮化硅。鳍片216已被横向地蚀刻，使得其从间隔物222的外部边缘凹陷距离X(如图2A所示)。在此，距离X介于约1nm与约15nm之间，诸如介于约3nm与10nm之间，诸如介于约5nm与10nm之间，例如约6nm。
源极与漏极延伸部224包含根据图1所述的方法沉积(生长)的轻度掺杂Si:As外延层。源极与漏极延伸部224选择性地沉积(生长)在鳍片216的暴露侧部的单晶表面上与由一或多个STI区214界定的主动区内的基板212之上。源极与漏极延伸部224中的每一个包含具有水平部分与垂直部分的连续层，水平部分在基板212上，垂直部分实质上与水平部分正交并邻接鳍片216。源极与漏极延伸部224的水平部分与鳍片216及STI区214之间的基板212的表面共延伸，而源极与漏极延伸部224的垂直部分与鳍片216的侧部的表面在水平部分上方共延伸。在此使用时，与基板212共延伸意指源极与漏极延伸部224的水平部分完全地覆盖鳍片216与一或多个STI区214中的一STI区之间的基板212表面，并共享与一或多个STI区214中的该STI区和基板212表面的垂直边界。与鳍片216共延伸意指源极与漏极延伸部224的垂直部分完全地覆盖水平部分上方的鳍片216的侧部至虚拟栅极、侧壁间隔物、或在鳍片上其他先前形成的覆盖特征中的一个的位置。然而，认知到在沉积处理期间的等向性(isotropic)生长会致使在源极与漏极延伸部224的末端处的STI区上方的源极与漏极延伸部224的水平部分的某些横向过度生长，且与基板212共延伸的描述包括此横向过度生长。在此实施方式中，源极与漏极延伸部224具有的厚度T介于约3nm与20nm之间，诸如介于约3nm与约10nm之间，介于约6nm与约20nm之间，或介于约6nm与约10nm之间。源极与漏极延伸部224的厚度部分地基于对于装置的指定热预算的从源极与漏极特征226与228进入和/或通过源极与漏极延伸部224和/或进入鳍片216的未掺杂通道的扩散容限而确定。在此，源极与漏极延伸部的厚度不一致性为小于约10％，诸如小于约5％，例如小于约2％。在STI区214上方的源极与漏极延伸部224的横向过度生长小于厚度T的约5％，诸如小于厚度T的约2％，诸如小于厚度T的约1％。在一实施方式中，源极与漏极延伸部224的厚度T小于鳍片216的凹陷的距离X，如图2A-2C所示。在另一实施方式中，源极与漏极延伸部224的厚度T大于或等于鳍片216的凹陷的距离X。在此，跨厚度T的砷掺杂物浓度是不变的，然而，在其他实施方式中，砷掺杂物浓度具有梯度，此梯度开始于在源极与漏极延伸部224及鳍片216的界面处的较低浓度并随着离鳍片216的增加距离而增加浓度。在一实施方式中，通过在沉积源极与漏极延伸部224的处理期间持续地增加砷前驱物流率来达成砷掺杂物浓度的梯度。
在某些实施方式中，源极与漏极延伸部224包含轻度掺杂Si:As:C材料，轻度掺杂Si:As:C材料为进一步掺杂碳的上述Si:As材料。在某些实施方式中，跨厚度T的碳掺杂物浓度是不变的。在某些实施方式中，碳掺杂物浓度具有梯度，此梯度开始于在源极与漏极延伸部224及鳍片216的界面处的较低浓度并随着离鳍片216的增加距离而增加浓度。在某些实施方式中，碳掺杂物浓度具有梯度，此梯度开始于在源极与漏极延伸部224及鳍片216的界面处的较高浓度并随着离鳍片216的增加距离而降低浓度。
在某些实施方式中，在图1所述的沉积工艺期间，以脉冲方式施用碳前驱物，使得源极与漏极延伸部224包含插入两个Si:As子层之间的一个Si:As:C子层的层状堆叠。在某些实施方式中，源极与漏极延伸部224包含多个相继沉积的Si:As子层与Si:As:C子层。源极与漏极延伸部224在此充当对于来自高度掺杂源极和/或漏极特征226与228进入源极及/或漏极特征226与228之间的鳍片216的未掺杂通道区中的砷和/或磷的非期望扩散的阻挡。在某些实施方式中，在Si:As:C层的至少一部分中、例如在Si:As:C子层中的碳化学浓度在约1x 1018cm-3与约1x 1021cm-3之间。
在一实施方式中，在此公开的选择性外延沉积工艺用于通过如下步骤形成源极与漏极特征226和228：在先前形成的源极与漏极延伸部224之上选择性沉积(生长)高度掺杂Si:As外延层。在此实施方式中，通过调整硅前驱物对于砷前驱物的比例而沉积(生长)高度掺杂Si:As外延层。在此用于源极和/或漏极特征226与228的高度掺杂Si:As层具有在约5x1020cm-3与约5x 1021cm-3之间的砷化学浓度。源极与漏极延伸部224及源极与漏极特征226和228相继地形成在相同处理系统中，且在处理系统的一个腔室中或两个不同腔室中，使得基板在源极与漏极延伸部224及源极与漏极特征226和228的沉积之间不暴露于外部气氛。
在另一实施方式中，通过在先前形成的源极与漏极延伸部224上选择性沉积高度掺杂Si:P外延材料来形成源极与漏极特征226和228。Si:P外延材料在与先前形成的Si:As源极与漏极延伸部224不同的处理腔室中被沉积。用于沉积Si:P层的处理腔室经由移送腔室而连接至用于沉积Si:As层的处理腔室，使得基板在沉积工艺之间不暴露于外部气氛。高度掺杂Si:P外延层具有在约5x 1020cm-3与约5x 1021cm-3之间的磷化学浓度。
高度掺杂Si:As或Si:P源极与漏极特征226和228与Si:As源极与漏极延伸部224的水平部分在Si:As源极与漏极延伸部224的垂直部分与STI区214之间共延伸。然而，认知到在沉积工艺期间的等向性生长将致使源极与漏极特征226和228的某些横向过度生长，且与基板源极和漏极延伸部224共延伸的描述包括此横向过度生长。
本文所揭示的方法可执行在经配置以在基板上生长(或沉积)材料的热处理腔室中，可以理解到在单晶硅材料上沉积硅以形成单晶硅材料上的额外的硅外延层或掺杂硅外延层被称作生长外延层。在一实施方式中，处理腔室为可购自加州圣克拉拉的应用材料公司的
Figure BDA0002600936160000141
RP EPI腔室。另一合适腔室可为也可购自加州圣克拉拉的应用材料公司的
Figure BDA0002600936160000142
CVD腔室。
本公开内容的益处包括Si:As外延层的自选择性形成，Si:As外延层可用于在相对低温下形成具有均匀掺杂的源极与漏极延伸部且不带有离子注入损伤和/或鳍片结构的通道的非晶化。本公开内容的进一步益处包括自对准的源极与漏极延伸部及源极与漏极特征，其消除在形成源极与漏极延伸部、源极与漏极特征、及至源极与漏极特征的接点中的覆盖失配和/或对准问题有关的问题。因为源极与漏极延伸部及源极与漏极特征是自对准的，不需要从STI区的倒退(setback)，因此用于连接至源极与漏极的接点着落区域的位置是更加可预测的，且接点着落区域可被增加而不增加主动区域的宽度，从而降低由后续光刻操作的覆盖失配导致的至源极与漏极接点的不完美对准的影响。接点与源极和漏极之间覆盖失配会造成不佳或不合格的装置性能。尽管前述针对本公开内容的实施方式，但在不背离本发明的基本范围的情况下，可设计出本公开内容的其他与进一步实施方式，且本发明的范围由随附的权利要求书来确定。

Claims (15)

1.一种沉积层的方法，包含以下步骤：
加热处理腔室中的基板至处理温度，所述基板具有一或多个单晶表面与一或多个非单晶表面；
使处理气体流入所述处理腔室，所述处理气体包含卤化硅前驱物、砷前驱物、和碳前驱物；和
选择性沉积外延Si:As:C层于所述一或多个单晶表面上。
2.如权利要求1所述的方法，其中所述一或多个单晶表面中的至少一个包含硅，并且所述一或多个非单晶表面中的至少一个包含介电材料。
3.如权利要求1所述的方法，其中所述外延Si:As:C层的至少一部分具有在约1x1020cm-3与约2x1021cm-3之间的砷浓度。
4.如权利要求1所述的方法，其中所述碳前驱物选自由甲硅烷、二甲硅烷、乙硅烷、二甲基二硅烷、三甲基硅烷、六甲基二硅烷、硅基环丁烷、甲基三氯硅烷、四氯化碳、溴三氯甲烷、及上述的组合所构成的群组。
5.如权利要求1所述的方法，其中所述外延Si:As:C层包含外延Si:As子层与外延Si:As:C子层的组合。
6.如权利要求1所述的方法，其中所述外延Si:As:C层的至少一部分具有在约1x1018cm-3与约1x1021cm-3之间的碳浓度。
7.如权利要求6所述的方法，其中所述处理温度介于约400℃与约680℃之间。
8.一种形成装置的方法，包含以下步骤：
在处理腔室中加热基板至处理温度，所述基板具有设置在所述基板上的一或多个特征，所述基板与所述一或多个特征至少具有数个单晶表面与数个非晶表面；
使气体流入所述处理腔室，所述气体包含卤化硅烷、砷前驱物、和碳前驱物；和
选择性沉积外延Si:As:C层于所述单晶表面上。
9.如权利要求8所述的方法，其中所述卤化硅烷包含三氯硅烷，并且所述砷前驱物包含三级丁基砷。
10.如权利要求8所述的方法，进一步包含选择性沉积外延硅基层于所述外延Si:As:C层上，其中所述外延硅基层的掺杂物包含砷或磷，及其中所述外延硅基层中所述掺杂物的浓度大于所述外延Si:As:C层中的砷浓度。
11.如权利要求8所述的方法，其中所述外延Si:As:C层包含外延Si:As子层与外延Si:As:C子层的组合。
12.如权利要求10所述的方法，其中所述碳前驱物选自由甲硅烷、二甲硅烷、乙硅烷、二甲基二硅烷、三甲基硅烷、六甲基二硅烷、硅基环丁烷、甲基三氯硅烷、四氯化碳、溴三氯甲烷、及上述的组合所构成的群组。
13.一种半导体装置，包含：
基板；
一或多个浅沟槽隔离区，界定所述基板上的主动区，所述一或多个浅沟槽隔离区中的每一个包含介电材料；
未掺杂单晶特征，设置在所述基板上于所述主动区中；和
第一外延硅层，包含：
水平部分，定位在所述基板上，所述水平部分具有第一端与第二端，所述第一端邻近所述一或多个浅沟槽隔离区之一，所述第二端邻接所述未掺杂单晶特征，其中所述第一端在离所述基板的一距离处具有第一砷浓度与第一碳浓度；和
垂直部分，正交于所述水平部分并邻接所述未掺杂单晶特征，其中所述垂直部分具有第三端与第四端，所述第三端邻接所述水平部分的所述第二端，所述第四端在所述第三端的远端处，所述第四端在离所述水平部分的一距离处具有第二砷浓度与第二碳浓度，其中所述第一砷浓度与所述第二砷浓度具有小于约10％的变化，及其中所述第一碳浓度与所述第二碳浓度具有小于约10％的变化。
14.如权利要求13所述的半导体装置，其中所述第一外延硅层的至少一部分具有在约1x1020cm-3与约4x1021cm-3之间的砷浓度及在约1x1018cm-3与约1x1021cm-3之间的碳浓度。
15.如权利要求14所述的半导体装置，进一步包含所述第一外延硅层上的第二外延硅层，其中所述第二外延硅层具有在2x1020cm-3与约5x1021cm-3之间的均匀砷或磷浓度。
CN201980010112.6A 2018-03-20 2019-03-08 用于n型金氧半导体源极漏极应用的共掺杂处理 Pending CN111656528A (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US15/926,921 2018-03-20
US15/926,921 US10256322B2 (en) 2017-04-04 2018-03-20 Co-doping process for n-MOS source drain application
PCT/US2019/021282 WO2019182763A1 (en) 2018-03-20 2019-03-08 A co-doping process for n-mos source drain application

Publications (1)

Publication Number Publication Date
CN111656528A true CN111656528A (zh) 2020-09-11

Family

ID=67986549

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201980010112.6A Pending CN111656528A (zh) 2018-03-20 2019-03-08 用于n型金氧半导体源极漏极应用的共掺杂处理

Country Status (4)

Country Link
KR (1) KR20200123856A (zh)
CN (1) CN111656528A (zh)
TW (1) TWI705488B (zh)
WO (1) WO2019182763A1 (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20240145240A1 (en) * 2022-10-26 2024-05-02 Applied Materials, Inc. Low temperature co-flow epitaxial deposition process

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7402870B2 (en) * 2004-10-12 2008-07-22 International Business Machines Corporation Ultra shallow junction formation by epitaxial interface limited diffusion
US20080217686A1 (en) * 2007-03-09 2008-09-11 International Business Machines Corporation Ultra-thin soi cmos with raised epitaxial source and drain and embedded sige pfet extension
US8169024B2 (en) * 2009-08-18 2012-05-01 International Business Machines Corporation Method of forming extremely thin semiconductor on insulator (ETSOI) device without ion implantation
US20120024223A1 (en) * 2010-07-02 2012-02-02 Matheson Tri-Gas, Inc. Thin films and methods of making them using cyclohexasilane
US8940640B2 (en) * 2013-03-13 2015-01-27 Taiwan Semiconductor Manufacturing Company, Ltd. Source/drain structure of semiconductor device

Also Published As

Publication number Publication date
TW201946124A (zh) 2019-12-01
WO2019182763A1 (en) 2019-09-26
KR20200123856A (ko) 2020-10-30
TWI705488B (zh) 2020-09-21

Similar Documents

Publication Publication Date Title
US10276688B2 (en) Selective process for source and drain formation
US11018003B2 (en) Method of selective silicon germanium epitaxy at low temperatures
US10256322B2 (en) Co-doping process for n-MOS source drain application
US7598178B2 (en) Carbon precursors for use during silicon epitaxial film formation
US7732305B2 (en) Use of Cl2 and/or HCl during silicon epitaxial film formation
JP4969244B2 (ja) 大量にドープされたエピタキシャルＳｉＧｅを選択的に堆積させる方法
US7572715B2 (en) Selective epitaxy process with alternating gas supply
US9064960B2 (en) Selective epitaxy process control
US7732269B2 (en) Method of ultra-shallow junction formation using Si film alloyed with carbon
TWI705488B (zh) 用於n型金氧半導體源極汲極應用的共摻雜處理
US20220319844A1 (en) Anisotropic epitaxial growth
KR20070022046A (ko) 선택적인 증착 프로세스들을 이용하여 ｍｏｓｆｅｔ 소자를제조하는 방법

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination