KR20070022046A - 선택적인 증착 프로세스들을 이용하여 ｍｏｓｆｅｔ 소자를제조하는 방법 - Google Patents

선택적인 증착 프로세스들을 이용하여 ｍｏｓｆｅｔ 소자를제조하는 방법 Download PDF

Info

Publication number
KR20070022046A
KR20070022046A KR1020067023998A KR20067023998A KR20070022046A KR 20070022046 A KR20070022046 A KR 20070022046A KR 1020067023998 A KR1020067023998 A KR 1020067023998A KR 20067023998 A KR20067023998 A KR 20067023998A KR 20070022046 A KR20070022046 A KR 20070022046A
Authority
KR
South Korea
Prior art keywords
silicon
sccm
containing layer
range
flow rate
Prior art date
Application number
KR1020067023998A
Other languages
English (en)
Inventor
아카다이 브이. 사모일로브
이환 김
에롤 산체즈
니콜라스 씨. 달리다
Original Assignee
어플라이드 머티어리얼스, 인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 어플라이드 머티어리얼스, 인코포레이티드 filed Critical 어플라이드 머티어리얼스, 인코포레이티드
Priority to KR1020067023998A priority Critical patent/KR20070022046A/ko
Publication of KR20070022046A publication Critical patent/KR20070022046A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66613—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation
    • H01L29/66628—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation recessing the gate by forming single crystalline semiconductor material at the source or drain location
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Ceramic Engineering (AREA)

Abstract

본 발명의 실시예들은 고농도의 도펀트를 함유하는 에피택셜 실리콘-게르마늄 재료를 선택적으로 증착하는 단계와 같이, 실리콘-함유 재료를 증착하는 프로세스를 제공한다. 일 예로, 기판은 하나의 층 상부에 또 다른 층을 증착하기 위해 적어도 2개의 상이한 프로세스 가스에 노출된다. 제 1 프로세스 가스는 디클로로실란, 게르마늄 소스 및 에천트를 포함하는 반면 제 2 프로세스 가스는 실란 및 에천트를 포함한다. 또 다른 예에서, 프로세스 가스는 디클로로실란, 메틸실란 및 염화 수소 또는 실란, 메틸실란 및 염화 수소를 포함한다. 일 면에서, 증착된 층은 결정성 격자내에 침입형 자리를 포함하며 침입형 자리내에 약 3at% 이하의 카본을 포함하고 순차적으로 결정성 격자의 치환형 자리내에 카본이 통합되도록 어닐링된다. 또 다른 면에서, 실리콘-게르마늄 스택은 약 25at% 이하, 약 25at% 이상 및 약 5 at% 이하의 게르마늄 농도를 함유하는 제 1, 제 2 및 제 3 층들을 포함한다.

Description

선택적인 증착 프로세스들을 이용하여 ＭＯＳＦＥＴ 소자를 제조하는 방법{METHODS TO FABRICATE MOSFET DEVICES USING SELECTIVE DEPOSITION PROCESSES}
본 발명의 실시예들은 전반적으로 반도체 제조 프로세스들 및 소자들의 분야에 관한 것으로, 특히 반도체 소자들을 형성하기 위해 실리콘-함유 재료들 및 막들을 증착하는 방법에 관한 것이다.
보다 작은 트랜지스터들이 제조됨에 따라, 극도로 얕은 소스/드레인 접합부들이 제조에 있어 보다 중요시되고 있다. 국제 반도체 기술 로드맵(ITRS)에 따르면, 접합 깊이는 100nm 이하 CMOS(상보형 금속-산화물 반도체) 소자들에 대해 30nm 미만인 것이 요구된다. 최근, 융기된(elevated) 소스/드레인 및 소스/드레인 연장 피쳐들을 형성하는 동안 실리콘-게르마늄 재료들에 대해 선택적 에피택셜이 유용한 증착 프로세스가 되고 있다. 소스/드레인 연장 피쳐들은 리세스된 소스/드레인 피쳐를 만들기 위해 실리콘을 에칭하고 순차적으로 에칭된 표면을 선택적으로 성장된 실리콘-게르마늄 에피층으로 충진함으로써 제조된다. 선택적 에피택셜 프로세스들은 인슈트 도핑으로 거의 완전한 도펀트 활성화를 허용하여, 포스트(post) 어닐링 프로세스의 요구조건을 제거 또는 적어도 감소시킨다. 선택적 에피택셜 프로세스들 및 실리콘 에칭 프로세스들은 접합부 깊이를 정확히 한정하는데 이용될 수 있다. 한편, 극도로 얕은 소스/드레인 접합부는 부득이하게 직렬 저항 증가를 유도한다. 또한, 실리사이드를 형성하는 동안 접합부 소모는 직렬 저항을 보다 증가시킨다. 접합부 소모를 보상하기 위해, 융기된 소스/드레인이 접합부 상에 에피택셜적으로 그리고 선택적으로 성장될 수 있다.
선택적 에피택셜 증착은 유전체 영역 상에 성장되지 않는 실리콘 모트(moat)상에 에피층들의 성장을 제공한다. 선택적 에피택셜은 융기된 소스/드레인들, 소스/드레인 연장부들, 콘택 플러그들 내부와 같이, 반도체 소자들 내에 실리콘 또는 실리콘-함유 재료들의 증착, 및 바이폴라 소자의 베이스층 증착에 이용될 수 있다. 일반적으로, 선택적 에피택셜 프로세스는 2개의 경쟁적 화학적 반응들, 증착 반응들 및 에칭 반응들을 수반한다. 증착 및 에칭 반응들은 단결정 실리콘 표면 및 유전체 표면상에서 상대적으로 상이한 반응 속도로 동시적으로 이루어진다. 선택적 프로세스 윈도우는 에천트 가스(예를 들어, HCl)의 농도를 조절함으로써, 노출된 유전체 표면은 제외하고 노출될 실리콘 표면 위에 재료의 증착을 야기한다.
실리콘-게르마늄 재료들을 증착하는 에피택셜 증착 프로세스는 작은 치수에 적합하지만, 프로세스들은 도핑된 실리콘-게르마늄을 쉽게 형성하지 못하며, 이는 도펀트들이 염화 수소와 반응하기 때문이다. 실리콘-게르마늄 에피택셜 재료에 선택적인 고농도(heavily)(예를 들어, 5×1019cm-3 이상) 보론 도핑 프로세스 전개는 보론 도핑은 폭이 좁은 선택적 증착에 대한 프로세스 윈도우를 형성하기 때문에 상당히 번거로운 작업이다. 일반적으로, 증착 가스가 보론 농도(예를 들어, B2H6)의 증가를 수반할 때, 염화 수소 농도 증가는 유전체 영역 상에 증착된 재료의 성장 속도 증가로 인해 선택비를 달성하는데 요구된다. 증가된 염화 수소 농도는 에피택셜 속으로의 보론 통합을 감소시키며, 이는 B-Cl 결합이 Ge-Cl 및 Si-Cl 결합보다 강하기 때문일 것이다.
현재, 실리콘-함유 MOSFET(금속 산화물 반도체 전계 효과 트랜지스터) 소자의 접합부 형성시 선택적인 실리콘-기재 에피택셜 프로세스를 위해 공지된 2가지 분야가 있다. 상기 분야 중 하나는 선택적 에피택셜 프로세스에 의해 융기된 소스/드레인(S/D) 막들을 증착하는 것이다. 통상적으로, 에피택셜층은 도핑되지 않은 실리콘이다. 또 다른 분야는 통상적으로 게르마늄, 카본 또는 도펀트를 포함하는 에피택셜 실리콘-함유 재료로 리세스된 접합부 영역을 채우는 것이다.
MOSFET 소자들은 PMOS 또는 NMOS를 포함할 수 있는 반면, PMOS는 홀들이 채널의 전도를 수행하는 p-형 채널이며 NMOS는 전자들이 채널의 전도를 수행하는 n-형 채널이다. PMOS에 대해, 리세스된 영역에서의 막은 통상적으로 실리콘-게르마늄을 포함한다. NMOS 분야에 대해, 리세스된 영역에서의 막은 실리콘-카본을 포함할 수 있다. 실리콘-게르마늄 재료는 다양한 이유로 PMOS 분야에 이용된다. 실리콘-게르마늄 재료에는 실리콘 단독보다는 보다 많은 보론이 통합되어, 접합부 저항률이 낮아진다. 또한, 기판 표면에서 실리콘-게르마늄/실리사이드층 인터페이스는 실리콘/실리사이드 인터페이스보다 낮은 쇼트키 배리어를 갖는다. 또한, 실리콘층의 상부에 에피택셜 성장된 실리콘-게르마늄층은 막 내부에 압축 응력 (compressive stress)을 가질 수 있으며, 이는 실리콘-게르마늄의 격자 상수가 실 리콘의 격자 상수보다 크기 때문이다. 압축 응력은 PMOS 채널에 압축 변형률( compressive strain)을 생성하고 홀들의 이동도를 증가시키기 위해 측방 디멘션으로 전달된다. NMOS 분야에 대해, 채널에 인장 응력(tensile stress)이 생성되도록 리세스된 영역에 실리콘-카본 재료가 사용될 수 있으며, 이는 실리콘-카본의 격자 상수가 실리콘의 격자 상수보다 작기 때문이다. 인장 응력은 채널로 전달되어 전자 이동도를 증가시킨다.
따라서, 풍부한 도펀트 농도를 갖는 실리콘 및 실리콘-함유 재료들을 선택적으로 에피택셜 증착하기 위한 프로세스가 요구된다. 또한, 상기 프로세스는 가변 원소 농도를 갖는 실리콘-함유 재료를 형성하기 위해 변이될 수 있어야 한다.
일 실시예에서, 기판상에 실리콘-기재 재료를 형성하는 방법이 제공되며, 상기 방법은 기판상에 제 1 실리콘-함유층을 증착하기 위해 디클로로실란, 게르마늄 소스, 제 1 에천트 및 캐리어 가스를 포함하는 제 1 프로세스 가스에 기판을 노출시키는 단계; 및 그 위에 제 2 실리콘-함유층을 증착하기 위해 실란 및 제 2 에천트를 포함하는 제 2 프로세스 가스에 기판을 노출시키는 단계를 포함한다. 일 예에서, 제 1 프로세스 가스는 약 50 sccm(standard cubic centimeters per minute) 내지 약 200 sccm 범위의 유속을 갖는 디클로로실란, 약 0.5 sccm 내지 약 5 sccm 범위의 유속을 갖는 게르만(germane), 약 30 sccm 내지 약 500 sccm 범위의 유속을 갖는 염화 수소 및 약 10 slm(standard liter per minute) 내지 약 30 slm 범위의 유속을 갖는 수소를 조합함으로써 형성된다. 또 다른 예에서, 상기 방법은 약 50sccm 내지 약 200sccm 범위의 유속을 갖는 실란과 약 30 sccm 내지 약 500 sccm 범위의 유속을 갖는 염화 수소를 조합함으로써 형성된다. 또한, 상기 방법은 제 1 실리콘-함유층과 제 2 실리콘-함유층이 선택적인 증착 프로세스에 의해 형성될 수 있도록 제공된다. 일 예에서, 제 1 및 제 2 실리콘-함유층들은 약 5×1019 atoms/㎤ 내지 약 2×1020 atoms/㎤ 범위 이내의 보론을 포함한다.
또 다른 실시예에서, 프로세스 챔버의 기판상에 실리콘-기재 재료를 형성하는 방법이 제공되며, 상기 방법은 기판상에 실리콘-함유층을 증착하기 위해 디클로로실란, 메틸실란, 염화 수소 및 수소를 함유하는 프로세스 가스에 기판을 노출시키는 단계를 포함한다. 일 예에서, 프로세스 가스는 약 20 sccm 내지 약 400 sccm 범위의 유속을 갖는 디클로로실란, 약 0.3 sccm 내지 약 5 sccm 범위의 유속을 갖는 메틸실란, 약 30 sccm 내지 약 500 sccm 범위의 유속을 갖는 염화 수소 및 약 10 slm 내지 약 30 slm 범위의 유속을 갖는 수소를 조합함으로써 형성된다.
또 다른 실시예에서, 프로세스 챔버내의 기판상에 실리콘-기재 재료를 형성하는 방법이 제공되며, 상기 방법은 기판상에 실리콘-함유층을 증착하기 위해 실란, 메틸실란, 염화 수소 및 수소를 함유하는 프로세스 가스에 기판을 노출시키는 단계를 포함한다. 일 예에서, 프로세스 가스는 약 20 sccm 내지 약 400 sccm 범위의 유속을 갖는 실란, 약 0.3 sccm 내지 약 5 sccm 범위의 유속을 갖는 메틸실란, 약 30 sccm 내지 약 500 sccm 범위의 유속을 갖는 염화 수소 및 약 10 slm 내지 약 30 slm 범위의 유속을 갖는 수소를 조합함으로써 형성된다.
또 다른 실시예에서, 프로세스 챔버 내의 기판상에 실리콘-기재 재료를 형성하는 방법이 제공되며, 상기 방법은 기판상에 실리콘-함유층을 증착하기 위해 실란, 게르만, 메틸실란, 염화 수소 및 수소를 함유하는 프로세스 가스에 기판을 노출시키는 단계를 포함한다. 일 예에서, 프로세스 가스는 약 50 sccm 내지 약 200 sccm 범위의 유속을 갖는 실란, 약 0.5 sccm 내지 약 5sccm 범위의 유속을 갖는 게르만, 약 0.3 sccm 내지 약 5 sccm 범위의 유속을 갖는 메틸실란, 약 30 sccm 내지 약 500 sccm 범위의 유속을 갖는 염화 수소 및 약 10 slm 내지 약 30 slm 범위의 유속을 갖는 수소를 조합함으로써 형성된다. 실리콘-함유층은 적어도 약 50 원자 퍼센트(at%) 농도의 실리콘, 약 2 at% 이하 농도의 카본 및 약 15 at% 내지 약 30 at% 범위 농도의 게르마늄을 포함하는 조성물로 증착될 수 있다.
또 다른 실시예에서, 프로세스 챔버내의 기판상에 실리콘-기재 재료를 형성하는 방법이 제공되며, 상기 방법은 기판상에 실리콘-함유층을 증착하기 위해 기판을 프로세스 가스에 노출시키는 단계를 포함하며, 제 1 실리콘-함유층은 결정성 격자 내에 침입형 자리(interstitial site)를 포함하며 침입형 자리 내에 약 3 at% 이하의 카본이 함유된다. 또한, 상기 방법은 결정성 격자의 치환형 자리(substitutional site) 내에 적어도 카본의 일부가 통합되도록 실리콘-함유층을 어닐링하는 단계를 더 포함한다. 일 예에서, 프로세스 가스는 약 20 sccm 내지 약 400 sccm 범위의 유속을 갖는 디클로로실란, 약 0.3 sccm 내지 약 5 sccm 범위의 유속을 갖는 메틸실란, 약 30 sccm 내지 약 50 sccm 범위의 유속을 갖는 염화 수소 및 약 10 slm 내지 약 30 slm 범위의 유속을 갖는 수소를 조합함으로써 형성된다.
또 다른 실시예에서, 기판상에 실리콘-기재 재료를 형성하는 방법이 제공되며, 상기 방법은 기판상에 제 1 실리콘-함유층을 증착하는 단계, 제 1 실리콘-함유층 상에 제 2 실리콘-함유층을 증착하는 단계 및 제 2 실리콘-함유층 상에 제 3 실리콘-함유층을 증착하는 단계를 포함한다. 일 예에서, 제 1 실리콘-함유층은 약 25 at% 이하의 게르마늄을 함유하고, 제 2 실리콘-함유층은 약 25 at% 이상의 게르마늄을 함유하고 제 3 실리콘-함유층은 약 5 at% 이하의 게르마늄을 함유한다. 일 예에서, 제 1 프로세스 가스는 약 50 sccm 내지 약 200 sccm 범위의 유속을 갖는 디클로로실란, 약 0.5 sccm 내지 약 5 sccm 범위의 유속을 갖는 게르만, 약 30 sccm 내지 약 500 sccm 범위의 유속을 갖는 염화 수소, 약 0.2 sccm 내지 약 3 sccm 범위의 유속을 갖는 도펀트 전구체 및 약 10 slm 내지 약 30 slm 범위의 유속을 갖는 수소를 조합함으로써 형성된다. 또 다른 예에서, 제 2 프로세스 가스는 약 50 sccm 내지 약 400 sccm 범위의 유속을 갖는 디클로로실란, 약 0.5 sccm 내지 약 20 sccm 범위의 유속을 갖는 게르만, 약 30 sccm 내지 약 700 sccm 범위의 유속을 갖는 염화 수소, 약 0.2 sccm 내지 약 6 sccm 범위의 유속을 갖는 도펀트 전구체 및 약 10 slm 내지 약 30 slm 범위의 유속을 갖는 수소를 조합함으로써 형성될 수 있다. 제 3 프로세스 가스는 약 50 sccm 내지 약 200 sccm 범위의 유속을 갖는 실란 및 약 30 sccm 내지 약 500 sccm 범위의 유속을 갖는 염화 수소를 조합함으로써 형성될 수 있다. 일 예에서, 제 1 실리콘-함유층은 약 15 at% 내지 약 25 at% 범위 내의 게르마늄 농도를 가지며, 제 2 실리콘-함유층은 약 25 at% 내지 약 35 at% 범위 내의 게르마늄 농도를 가지며, 제 3 실리콘-함유층은 약 5 at%에 이르는 게르마늄 농도를 갖는다.
또 다른 실시예에서, 기판상에 실리콘-함유 재료를 증착하는 방법이 제공되며, 상기 방법은 기판상에 약 15 at% 이상의 제 1 게르마늄 농도를 갖는 제 1 실리콘-함유층을 증착하는 단계 및 제 1 실리콘-함유 재료층 상에 약 15 at% 이하의 제 2 게르마늄 농도를 갖는 제 2 실리콘-함유층을 증착하는 단계를 포함한다. 또한, 상기 방법에는 자연 산화물층이 형성되도록 기판을 공기에 노출시키는 단계, 제 2 실리콘-함유층이 노출되도록 자연 산화물층을 제거하는 단계 및 제 2 실리콘-함유층 상에 제 3 실리콘-함유층을 증착하는 단계가 제공된다.
또 다른 실시예에서, 기판상에 실리콘-함유 재료를 증착하는 방법이 제공되며, 상기 방법은 기판상에 제 1 격자 스트레인 에피택셜을 함유하는 제 1 실리콘-함유층을 증착하는 단계 및 제 1 실리콘-함유층 상에 제 1 격자보다 큰 제 2 격자 스트레인 에피택셜을 함유하는 제 2 실리콘-함유층을 증착하는 단계를 포함한다. 또한, 상기 방법은 제 1 및 제 2 실리콘-함유층 각각이 실리콘 게르마늄, 실리콘 카본, 실리콘 게르마늄 카본, 도펀트, 이들의 유도체 또는 이들의 조합물을 포함하도록 제공된다.
본 발명의 상기 개시된 특징들을 보다 상세히 이해할 수 있도록, 본 발명의 보다 특정한 설명은 첨부되는 도면에 도시된 실시예들을 참조할 수 있다. 그러나, 첨부된 도면은 단지 본 발명의 전형적인 실시예들을 나타내는 것으로 본 발명의 범주를 제한하고자 하는 것은 아니며, 본 발명은 등가의 다른 유사한 실시예들을 허용할 수 있다.
도 1A-1C는 에피택셜 증착된 실리콘-함유층을 갖는 몇 가지 소자들을 나타낸다.
도 2A-2F는 MOSFET 내의 소스/드레인 연장 소자를 위한 제조 기술의 개략도를 나타낸다.
본 발명의 실시예들은 소자 구조물을 제조하는 동안 실리콘-함유 재료를 증착하는 프로세스들을 제공한다. 증착 프로세스들은 피쳐를 포함하는 기판 표면의 결정성 실리콘 표면상에 실리콘-함유 재료들을 선택적으로 에피택셜 형성한다. 에천트(예를 들어, HCl)의 존재로 인해 피쳐들은 그대로 남겨두면서 결정성 실리콘 표면의 선택적인 에피택셜 성장이 달성된다. 증착된 실리콘-함유 재료들 또는 막들은 실리콘, 실리콘-게르마늄 또는 실리콘-카본 재료들을 포함할 수 있다. 또한, 실리콘-함유층들은 보론, 인 또는 비소 도펀트들에 의해 고농도화 될 수 있다. 일 예에서, 실리콘-함유층은 약 5×1019 atoms/㎤ 내지 약 2×1020 atoms/㎤ 범위 내의 보론 농도를 포함한다.
일부 실시예에서, 상기 프로세스는 실리콘-함유 재료들을 증착하는 동안 실리콘 전구체로 실란(SiH4)을 이용한다. 다른 실시예에서, 상기 프로세스는 실리콘-함유 재료들을 증착하는 동안 실리콘 전구체로 디클로로실란(Cl2SiH2)을 이용한다. 또 다른 실시예에서, 한 단계에서는 디클로로실란을 이용하고 이후 단계에서는 실 란을 이용하는 단계식(step-wise) 프로세스는 실리콘-기재 소자를 위해 실리콘-함유 재료들을 증착하면서 에피택셜층들의 결함을 최소화시키는데 효과적이다.
본 명세서에서, "실리콘-함유(silicon-containing)" 재료들, 화합물들, 막들 또는 층들은 적어도 실리콘을 함유하는 조성물을 포함하도록 구성되며 게르마늄, 카본, 보론, 비소 및/또는 인을 포함할 수 있다. 금속, 할로겐 또는 수소와 같은 다른 원소들이 통상적으로 불순물로서 실리콘-함유 재료, 막 또는 층에 통합될 수 있다. 실리콘-함유 재료들은 실리콘에 대해 Si, 실리콘-게르마늄에 대해 SiGe, 실리콘-카본에 대해 SiC 및 실리콘-게르마늄-카본에 대해 SiGeC와 같은 약자(abbreviation)로 표현될 수 있다. 상기 약자는 화학량적 관계를 갖는 화학식을 나타내는 것은 아니며, 또한 실리콘-함유 재료들의 임의의 특정한 환원/산화 상태를 나타내는 것도 아니다.
증착 프로세스들은 도 1A-1C에 도시된 것처럼 MOSFET 및 바이폴라 트랜지스터들 내에 실리콘-함유 층들을 증착하는데 특히 유용하다. 여기서, 실리콘-함유 재료들은 증착된 층들 또는 막들이며 본 명세서의 프로세스 동안 에피택셜 성장된 실리콘, 실리콘-게르마늄, 실리콘-카본, 실리콘-게르마늄-카본, 도핑된 이들의 변형물 또는 이들의 조합물을 포함한다. 실리콘-함유 재료들은 막내에 변형된 또는 변형되지 않은 층들을 포함한다.
도 1A-1B는 본 명세서에서 개시된 증착 프로세스들에 의해 소스/드레인 피처들 상에 증착된 에피택셜 성장 실리콘-함유 재료들을 포함하는 MOSFET 소자를 나타낸다. 하부층의 결정성 격자로부터 성장된 실리콘-함유 재료는 하부층의 격자 구 조를 유지한다. 일 실시예에서, 도 1A는 리세스된 소스/드레인으로서 증착된 실리콘-함유 재료를 나타내며, 또 다른 예에서, 도 1B는 리세스된 소스/드레인 및 융기된 소스/드레인(ESD)으로 증착된 실리콘-함유 재료들을 나타낸다.
소스/드레인층(12)은 이온 주입 프로세스에 하부층(10)을 노출시킴으로써 형성될 수 있다. 일반적으로, 하부층(10)은 n-형 도핑되는 반면 소스/드레인층(12)은 p-도핑된다. 실리콘-함유층(13)은 소스/드레인층(12) 상에 또는 하부층(10) 상에 직접 선택적으로 에피택셜 증착되며 실리콘-함유층(14)은 본 명세서에서 개시되는 다양한 증착 프로세스에 의해 실리콘-함유층(13) 상에 선택적으로 에피택셜 증착된다. 게이트 산화물층(18)은 분획된 실리콘-함유층(13) 연결하며 통상적으로 실리콘 이산화물, 실리콘 옥시질화물 또는 하프늄 산화물을 포함한다. 부분적으로 둘러싸인 게이트 산화물층(18)은 스페이서(16)이며, 통상적으로 질화물/산화물 스택(예를 들어, Si3N4/SiO2/Si3N4)와 같은 절연 재료를 포함한다. 게이트층(22)(예를 들어, 폴리실리콘)은 도 1A에 도시된 수직 측면들을 따르는 실리콘 이산화물과 같은 보호층(19)을 포함할 수 있다. 선택적으로, 게이트층(22)은 스페이서(16) 및 한쪽 측면에 배치된 오프-셋층(20)(예를 들어, Si3N4)를 포함할 수 있다.
또 다른 실시예에서, 도 1C는 하부층(30) 상에 배치된 n-형 콜렉터층(32) 위에 증착된 바이폴라 트랜지스터의 베이스층(34)을 나타낸다. 베이스층(34)은 본 명세서에서 개시된 프로세스에 의해 에피택셜 증착된 실리콘-함유 재료를 포함한다. 또한, 상기 소자는 절연층(33)(예를 들어, SiO2 또는 Si3N4), 콘택층(36)(예를 들어, 고농도로 도핑된 폴리-Si), 오프셋층(38)(예를 들어, Si3N4) 및 제 2 절연층(40)(예를 들어, SiO2 또는 Si3N4)를 더 포함한다.
일 실시예에서, 도 2A-2F에 도시된 것처럼, 소스/드레인 연장부는 MOSFET 내부에 형성되며, 실리콘-함유층들은 기판 표면상에 선택적으로 에피택셜 증착된다. 도 2A는 기판(130)의 표면으로 이온을 주입함으로써 형성된 소스/드레인층(13)을 나타낸다. 소스/드레인층(132)의 세그먼트들은 게이트 산화물층(135) 상에 형성된 게이트(136) 및 순차적인 오프-셋층(134)의 증착에 의해 연결된다. 소스/드레인층의 부분은 도 2B처럼, 리세스(138)를 형성하기 위해 에칭 및 습식-세정된다. 게이트(136) 부분은 에칭되거나 또는 선택적으로 하드마스크가 게이트 재료의 제거를 방지하기 위해 에칭 이전에 증착될 수 있다.
도 2C는 본 명세서에서 개시된 증착 프로세스에 의해 소스/드레인층(132)상에 선택적으로 증착된 실리콘-함유층(140)(예를 들어, 에피택셜 또는 단결정성 재료) 및 게이트(136) 상에 선택적으로 증착된 실리콘-함유층(142)(예를 들어, 다결정성 또는 비정질 결정 재료)을 나타낸다. 일 예에서, 증착 프로세스 이전에 하드마스크가 게이트(136) 위에 증착되어, 게이트(136)는 하드마스크의 제거에 따라 노출된 채 유지된다. 또 다른 예에서, 실리콘-함유층(140, 142)은 오프-셋층(134)상에는 증착되지 않게 동시적으로 증착된다. 일 실시예에서, 실리콘-함유층(140, 142)은 약 1 원자 퍼센트(at%) 내지 약 50 at%, 바람직하게 약 25 at% 이하 범위의 게르마늄 농도를 갖는 실리콘-게르마늄 함유층이다. 가변적인 원소의 양을 갖는 다중의 실리콘-게르마늄 함유층들이 등급형(graded) 원소 농도를 갖는 실리콘-함유층(140)을 형성하도록 적층될 수 있다. 예를 들어, 제 1 실리콘-함유층은 약 15 at% 내지 약 25 at% 범위의 게르마늄 농도로 증착될 수 있으며 제 2 실리콘-게르마늄층은 약 25 at% 내지 약 35 at% 범위의 게르마늄 농도로 증착될 수 있다. 또 다른 예에서, 제 1 실리콘-게르마늄층은 약 15 at% 내지 약 25 at% 범위의 게르마늄 농도로 증착될 수 있으며, 제 2 실리콘-게르마늄층은 약 25 at% 내지 약 35 at% 범위의 게르마늄 농도로 증착될 수 있으며 제 3 실리콘-함유층은 게르마늄 없이 또는 약 5 at%에 이르는 게르마늄 농도로 증착될 수 있다.
또 다른 실시예에서, 실리콘-함유층(140, 142)은 약 200ppm 내지 약 5at%, 바람직하게는 약 3 at% 이하, 보다 바람직하게는 약 1 at% 내지 약 2 at%, 예를 들어, 약 1.5 at% 범위의 카본 농도를 갖는 실리콘-카본 함유층이다. 또 다른 예에서, 실리콘-함유층(140, 142)은 약 1 at% 내지 약 50 at%, 바람직하게 약 25 at% 이하 범위의 게르마늄 농도 및 약 200 ppm 내지 약 5 at%, 바람직하게 약 3 at% 이하, 보다 바람직하게는 약 1 at% 내지 약 2 at%, 예를 들어, 약 1.5 at% 범위의 카본 농도를 갖는 실리콘-게르마늄-카본 함유층이다.
실리콘, 실리콘-게르마늄, 실리콘-카본 또는 실리콘-게르마늄-카본을 함유하는 다수의 층들이 정도가 다르게 증착되어 실리콘-함유층(140)의 등급형(graded) 원소 농도를 형성한다. 일반적으로 실리콘-함유층들은 약 1×1019 atoms/㎤ 내지 약 2.5×1021 atoms/㎤, 바람직하게 약 5×1019 atoms/㎤ 내지 약 2×1020 atoms/㎤ 범 위의 농도를 갖는 도펀트(예를 들어, B, As 또는 P)로 도핑된다. 실리콘-함유 재료의 각각의 층들에 포함된 도펀트들은 등급형 도핑층들을 형성한다. 예를 들어, 실리콘-함유층(140)은 약 5×1019 atoms/㎤ 내지 약 1×1020 atoms/㎤ 범위의 도펀트 농도(예를 들어, 보론)를 갖는 제 1 실리콘-게르마늄 함유층 및 약 1×1020 atoms/㎤ 내지 약 2×1020 atoms/㎤ 범위의 도펀트 농도(예를 들어, 보론)를 갖는 제 2 실리콘-게르마늄 함유층을 증착함으로써 형성된다.
실리콘-카본 함유층들 및 실리콘-게르마늄-카본 함유층들에 통합된 카본은 실리콘-함유층의 증착에 바로 이어 결정성 격자의 침입형 자리에 위치된다. 침입형 카본 함량은 약 10 at% 이하, 바람직하게 약 5 at% 이하, 보다 바람직하게는 약 1 at% 내지 약 3 at%, 예를 들어 약 2 at%이다. 실리콘-함유층은 모두 침입형 탄소가 아닌 경우 결정성 격자의 치환형 자리로 적어도 일부가 통합되도록 어닐링된다. 어닐링 프로세스는 급속 열 프로세스(RTP), 레이저 어닐링과 같은 스파크 어닐링 또는 산소, 질소, 수소, 아르곤, 헬륨 또는 이들의 조합과 같은 가스 분위기를 이용한 열적 어닐링을 포함할 수 있다. 어닐링 프로세스는 약 800℃ 내지 약 1,200℃, 바람직하게는 약 1,050℃ 내지 약 1,100℃ 범위의 온도에서 수행된다. 어닐링 프로세스는 실리콘-함유층이 증착된 직후 또는 기판에 의해 지속된 다른 다양한 프로세스 단계들 이후에 수행될 수 있다.
다음 단계 동안, 도 2D는 스페이서(144), 일반적으로 오프-셋층(134)상에 증 착된 질화물 스페이서(예를 들어, Si3N4)를 나타낸다. 통상적으로 스페이서(144)는 실리콘-함유층(140)을 증착하기 위해 사용되는 프로세스 챔버와 상이한 프로세스 챔버내에서 증착된다. 2개의 챔버들 사이에서의 이송 동안, 기판은 실온에서 물 및 산소를 함유하는 대기와 같은 분위기 조건에 노출될 수 있다. 일단 스페이서(144)가 증착되거나 또는 선택적 프로세스(예를 들어, 어닐링, 증착 또는 이온주입)가 수행되면, 기판은 실리콘-함유층(146, 148)을 증착하기 이전에 제 2 시간 동안 대기 조건에 노출된다. 일 예에서, 게르마늄을 함유하지 않거나 또는 최소 농도의 게르마늄(예를 들어, 약 5 at% 미만)을 함유하는 에피택셜층이 기판이 대기 조건에 노출되기 이전에 층(140)의 상부에 증착된다. 대기 조건에 의해 형성되는 자연 산화물들은 약 5 at% 이상의 게르마늄 농도를 갖게 형성된 에피택셜층 보다는 최소의 게르마늄 농도를 함유하는 에피택셜층으로부터 쉽게 제거된다.
도 2E는 본 명세서에서 개시된 것처럼, 실리콘-함유 재료로부터 에피택셜 및 선택적으로 증착된 융기층(148)을 나타낸다. 융기층(148)은 층(140)(예를 들어, 도핑된 SiGe)상에 증착되는 반면 폴리실리콘층(146)을 생성하도록 실리콘-함유층(142) 상에는 폴리실리콘이 증착된다. 실리콘-함유층(142) 및 실리콘-함유층에 증착되는 폴리실리콘의 원소 농도에 따라, 폴리실리콘층(146)의 원소 농도들은 본질적으로 이들의 원소 농도들을 포함하며, 2개 층들이 상이할 경우 등급형 농도가 포함된다.
바람직한 실시예에서, 융기층(148)은 게르마늄 또는 카본을 약간 함유하거나 또는 함유하지 않게 에피택셜 증착된 실리콘이다. 그러나 또 다른 예에서, 융기층(148)은 낮은 농도의 게르마늄 또는 카본을 함유한다. 예를 들어, 융기층(148)은 약 5 at% 이하의 게르마늄을 포함할 수 있다. 또 다른 예에서, 융기층(148)은 약 2 at% 이하의 카본을 포함할 수 있다. 융기층(148)은 보론, 비소 또는 인과 같은 도펀트로 도핑될 수 있다.
도 2F에 도시된 다음 단계에서, 금속층(154)이 피쳐들 위로 증착되고 소자가 어닐링 프로세스에 노출된다. 금속층(154)은 금속들 중에서 코발트, 니켈 또는 타타늄을 포함할 수 있다. 어닐링 프로세스 동안, 폴리실리콘층(146) 및 융기층(148)은 각각 금속 실리사이드층(150, 152)으로 전환된다. 예를 들어, 코발트는 금속층(154)으로서 증착될 수 있으며 어닐링 프로세스 동안 코발트 실리사이드를 함유하는 금속 실리사이드층(150, 152)으로 전환될 수 있다.
실리콘-함유 재료는 인슈트 도펀트로 고농도로 도핑될 수 있다. 따라서, 종래 기술의 어닐링 단계들이 생략될 수 있어 전체 처리가 단축된다. 채널을 따른 캐리어 이동도 및 순차적인 구동 전류의 증가는 실리콘-함유 재료층속으로의 게르마늄 및/또는 카본의 선택적 첨가에 의해 달성된다. 게이트 산화물 레벨 위로 실리콘-함유 재료의 선택적으로 증착된 에피택셜층들은 실리사이드화(silicidation) 동안 접합부 소모를 보상할 수 있으며, 극도로 얕은 접합부의 높은 직렬 저항의 문제를 완화시킬 수 있다. 이러한 2가지 적용은 CMOS 소자 제조를 위해 동시에 이용 수행될 뿐만 아니라 단독으로도 수행될 수 있다.
증착 프로세스에 의해 형성된 실리콘-함유 재료들은 바이폴라(예를 들어, 베 이스, 이미터, 콜렉터, 이미터 콘택), BiCMOS(예를 들어, 베이스, 이미터, 콜렉터, 이미터 콘택) 및 CMOS(예를 들어, 채널, 소스/드레인, 소스/드레인 연장부, 융기된 소스/드레인, 기판, 변형된(strained) 실리콘, SOI(Silicon On Insulator) 및 콘택 플러그)에 의해 이용되는 실리콘-함유 막들으로 증착될 수 있다. 실리콘-함유 재료 막들의 다른 용도로는 게이트, 콘택, 콜렉터 콘택, 이미터 콘택 또는 융기된 소스/드레인이 포함된다.
일 실시예에서, 실리콘-함유막은 실리콘막으로서 에피택셜 성장된다. 반도체 피쳐를 함유하는 기판(예를 들어, 300mm OD)이 프로세스 챔버에 위치된다. 증착 프로세스 동안, 캐리어 가스(예를 들어, H2 및/또는 N2) 및 에천트(예를 들어, HCl)와 함께 실리콘 전구체(예를 들어, 실란 또는 디클로로실란)가 프로세스 챔버에 동시에 흐른다. 실리콘 전구체의 유속은 약 5 sccm 내지 약 500 sccm, 바람직하게 약 50 sccm 내지 약 200 sccm 범위이다. 캐리어 가스의 유속은 약 10 slm(standard liters per minute) 내지 약 30 slm 범위이다. 에천트의 유속은 약 5 sccm 내지 약 1,000 sccm, 바람직하게 약 30 sccm 내지 약 500 sccm 범위이다. 프로세스 챔버는 약 0.1 Torr 내지 약 200 Torr, 바람직하게는 약 1 Torr 내지 약 50 Torr 범위의 압력으로 유지된다. 기판은 약 500℃ 내지 약 1,000℃, 바람직하게 약 600℃ 내지 약 900℃, 보다 바람직하게는 약 650℃ 내지 약 750℃, 예를 들어, 약 720℃ 범위의 온도로 가열된다. 반응제 혼합물이 열적으로 반응하여 결정성 실리콘이 증착된다. 에천트는 기판 표면상의 유전체 피쳐들로부터 임의의 증착 된 비정질 실리콘 또는 다결정성 실리콘을 제거한다. 상기 프로세스는 약 10Å 내지 약 3,000Å 범위, 예를 들면, 약 40Å 내지 약 100Å 범위의 두께를 갖게 증착된 실리콘-함유막을 형성하기 위해 수행된다. 또 다른 예에서, 증착된 실리콘-함유막은 약 200Å 내지 약 600Å 범위의 두께를 갖는다. 일 예에서, 실리콘-함유막은 약 1,000Å과 같이 500Å 이상의 두께를 갖는다.
에천트는 증착된 실리콘-함유 재료들 없이 기판 표면상에 있는 피쳐의 선택 영역을 제공하기 위해 이용된다. 에천트는 에천트가 결정성 표면으로부터 성장된 결정성 실리콘을 제거할 때 보다 빠른 속도로 피쳐 상에 형성되는 비정질 실리콘 또는 폴리실리콘을 제거한다. 본 명세서에서 개시된 증착 프로세스 동안 유용한 에천트로는 HCl, HF, HBr, Si2Cl6, SiCl4, Cl2SiH2, CCl4, Cl2, 이들의 유도체 또는 이들의 조합물을 포함한다.
실란 및 디클로로실란 이외에, 실리콘-함유 재료를 증착하는 동안 유용한 다른 실리콘 전구체로는 고급(higher) 실란, 할로겐화 실란 및 유기실란이 포함된다. 고급 실란은 디실란(Si2H6), 트리실란(Si3H8), 및 테트라실란(Si4H10), 등과 같은 실험식 SixH(2x+2)을 갖는 화합물을 포함한다. 헥사클로로디실란(Si2Cl6), 테트라클로로실란(SiCl4), 디클로로실란(Cl2SiH2) 및 트리클로로실란(Cl3SiH)과 같은 할로겐화 실란은 실험식 X'ySixH(2x+2-y)를 포함하며, 여기서, X'는 F, Cl, Br, 또는 I이다. 메틸실란((CH3)SiH3), 디메틸실란((CH3)2SiH2), 에틸실란((CH3CH2)SiH3), 메틸디실란 ((CH3)Si2H5), 디메틸디실란((CH3)2Si2H4) 및 헥사메틸디실란((CH3)6Si2)와 같은 유기실란은 실험식 RySixH(2x+2-y)를 갖는 화합물을 포함하며, 여기서, R은 메틸, 에틸, 프로필 또는 부틸이다. 유기실란 화합물은 증착된 실리콘-함유 재료에 카본을 통합시키기 위해 본 발명의 실시예들 동안 바람직한 실리콘 소스 및 카본 소스임이 밝혀졌다.
캐리어 가스는 프로세스 전반에서 이용되며 수소(H2), 아르곤(Ar), 질소(N2), 헬륨(He), 형성 가스(N2/H2) 또는 이들의 조합물을 포함한다. 일 예에서, 수소가 캐리어 가스로 이용된다. 또 다른 예에서는 질소가 캐리어 가스로 이용된다. 일 예에서, 에피택셜 증착 프로세스 동안 캐리어 가스는 수소 또는 원자 수소 어느 것도 전달하지 않는다. 그러나, 질소, 아르곤, 헬륨 또는 이들의 조합물과 같은 캐리어 가스로서 불활성 가스가 이용된다. 캐리어 가스는 프로세스의 일부 실시예 동안 다양한 비율로 조합될 수 있다. 예를 들어, 캐리어 가스는 실리콘-함유 재료막 상에서 이용가능한 자리들(sites)을 유지하기 위해 질소 또는 아르곤을 포함할 수 있다. 실리콘-함유 재료 표면 상에서의 수소 존재는 다수의 수소가 캐리어 가스로서 이용될 때 성장되는 실리콘 또는 실리콘-게르마늄에 대해 이용가능한 자리들의 수를 제한한다(즉, 패시베이팅한다). 결과적으로 패시페이팅된 표면은 주어진 온도, 특히 보다 낮은 온도(예를 들면, <650℃)에서 성장 속도를 제한한다. 따라서, 질소 및/또는 아르곤의 캐리어 가스는 희생 성장 속도 없이 열적 예산을 감소시키고 보다 낮은 온도에서의 프로세스 동안 이용될 수 있다.
또 다른 실시예에서, 실리콘-함유막은 실리콘-게르마늄 막으로서 에피택셜 성장된다. 반도체 피쳐를 포함하는 기판(예를 들어, 300mm OD)이 프로세스 챔버에 위치된다. 증착 프로세스 동안, 실리콘 전구체(예를 들어, 실란 또는 디클로로실란)가 캐리어 가스(예를 들어, H2 및/또는 N2), 게르마늄 소스(예를 들어, GeH4) 및 에천트(예를 들어, HCl)과 함께 프로세스 챔버에 동시적으로 유입된다. 실리콘 전구체의 유속은 약 5 sccm 내지 약 500 sccm, 바람직하게 약 50 sccm 내지 약 200 sccm의 범위이다. 캐리어 가스의 유속은 약 10 slm 내지 약 30 slm 범위이다. 게르마늄 소스의 유속은 약 0.1 sccm 내지 약 10 sccm, 바람직하게 약 0.5 sccm 내지 약 5 sccm 범위이다. 에천트의 유속은 약 5 sccm 내지 약 1,000sccm, 바람직하게 약 30 sccm 내지 약 500 sccm 범위이다. 프로세스 챔버는 약 0.1 Torr 내지 약 200 Torr, 바람직하게 약 1 Torr 내지 약 5 Torr, 예를 들어 약 3 Torr 범위이다. 기판은 약 500℃ 내지 약 1,000℃, 바람직하게 약 700 ℃ 내지 약 900℃ 범위의 온도로 가열된다. 반응 혼합물은 열적으로 반응하여 실리콘-함유 재료, 즉, 실리콘 게르마늄막이 에피택셜 증착된다. 에천트는 기판 상의 유전체 피쳐들로부터 임의의 증착된 비정질 실리콘-게르마늄 화합물을 제거한다.
상기 프로세스는 약 10Å 내지 약 3,000Å, 예를 들어 약 40Å 내지 약 100Å 범위의 두께를 갖도록 증착된 실리콘-게르마늄막을 형성하기 위해 수행된다. 또 다른 예에서, 증착된 실리콘-함유막은 약 200Å 내지 약 600Å 범위의 두께를 갖는다. 일 예에서, 실리콘-함유막은 약 1,000Å과 같이 500Å 이상의 두께를 갖 는다. 게르마늄 농도는 실리콘-게르마늄막내에서 등급화되며, 바람직하게는 실리콘-게르마늄막의 상부 부분에서 보다는 실리콘-게르마늄막의 하부 부분에서 높은 게르마늄 농도를 갖도록 등급화된다. 실리콘-게르마늄막의 게르마늄 농도는 실리콘-게르마늄 재료의 약 1 at% 내지 약 30 at%, 예를 들어, 약 20 at% 범위이다.
게르만 이이에, 실리콘-함유 재료를 증착하는 동안 유용한 다른 게르마늄 소스 또는 전구체로는 고급 게르만(germanes) 및 유기게르만이 포함된다. 디게르만(Ge2H6), 트리게르만(Ge3H8) 및 테트라게르만(Ge4H10) 등과 같은 고급 게르만은 실험식 GexH(2x+2)를 갖는 화합물을 포함한다. 메틸게르만((CH3)GeH3), 디메틸게르만((CH3)2GeH2), 에틸게르만((CH3CH2)GeH3), 메틸디게르만((CH3)Ge2H5), 디메틸디게르만((CH3)2Ge2H4) 및 헥사메틸디게르만((CH3)6Ge2)와 같은 유기 게르만은 실험식 RyGexH(2x+2-y)을 갖는 화합물을 포함하며, 여기서 R은 메틸, 에틸, 프로필 또는 부틸이다. 게르만 및 유기게르만 화합물들은 증착된 실리콘-함유 재료, 즉, 실리콘-게르만 및 실리콘-게르만-카본 재료에 게르만 및 카본을 통합시키는데 있어 본 발명의 실시예들 동안 바람직한 게르마늄 소스 및 카본 소스임이 밝혀졌다. 때로 게르마늄 소스는 희석되도록 캐리어 가스(예를 들어, H2)와 혼합되어 게르마늄 도즈를 바람직하게 제어한다. 예를 들어, 약 0.5 sccm 내지 약 5 sccm 범위의 유속을 갖는 게르마늄 소스는 약 50 sccm 내지 약 500 sccm 범위의 유속을 갖는 캐리어 가스에서 약 1% 게르마늄 소스의 흐름과 같다. 게르마늄 소스의 유속은 캐리어 가스의 유속을 무시한다.
또 다른 실시예에서, 실리콘-함유막은 도핑된 실리콘막으로서 에피택셜 성장된다. 반도체 피쳐를 포함하는 기판(예를 들어, 300mm OD)이 프로세스 챔버에 위치된다. 증착 프로세스 동안, 실리콘 전구체(예를 들어, 실란 또는 디클로로실란)는 캐리어 가스(예를 들어, H2 및/또는 N2), 도펀트(예를 들어, B2H6) 및 에천트(예를 들어, HCl)와 함께 프로세스 챔버에 동시적으로 유입된다. 실리콘 전구체의 유속은 약 5 sccm 내지 약 500 sccm, 바람직하게 약 50 sccm 내지 약 200 sccm 범위이다. 캐리어 가스의 유속은 약 10 slm 내지 약 30 slm 범위이다. 도펀트 전구체의 유속은 약 0.01 sccm 내지 약 10 sccm, 바람직하게 약 0.2 sccm 내지 약 2 sccm 범위이다. 에천트의 유속은 약 5sccm 내지 약 1,000sccm, 바람직하게는 약 30 sccm 내지 약 500sccm의 범위이다. 프로세스 챔버는 약 0.1 Torr 내지 약 200 Torr, 바람직하게 약 1 Torr 내지 약 5 Torr, 예를 들어, 약 3 Torr 범위의 압력으로 유지된다. 기판은 약 500℃ 내지 약 1,000℃, 바람직하게 약 700℃ 내지 약 900℃ 범위의 온도로 가열된다. 반응 혼합물은 열적으로 반응하여 도핑된 실리콘막을 에피택셜 증착한다. 에천트는 기판 표면상의 유전체 피쳐들로부터 임의의 증착된 비정질 실리콘 또는 다결정성 실리콘을 제거한다.
상기 프로세스는 약 10Å 내지 약 3,000Å, 예를 들어, 약 40Å 내지 약 100Å 범위의 두께를 갖도록 증착된 도핑된 실리콘-함유막을 형성하기 위해 수행된다. 또 다른 예에서, 증착된 실리콘-함유막은 약 200Å 내지 약 600Å 범위의 두께를 갖는다. 일 예에서, 실리콘-함유막은 약 1,000Å과 같이 500Å 이상의 두께를 갖는다. 도펀트 농도는 실리콘막내에서 등급화되며, 바람직하게는 실리콘막의 상부 부분 보다는 실리콘막의 하부 부분에 높은 도펀트 농도를 갖도록 등급화된다.
도펀트는 전자 소자에 의해 요구되는 제어 및 원하는 경로로 방향성 전자 흐름과 같은, 다양한 도전 특성을 갖도록 증착된 실리콘-함유 재료를 제공한다. 실리콘-함유 재료의 막들은 원하는 도전 특성을 달성하기 위해 특정한 도펀트로 도핑된다. 일 예에서, 실리콘-함유 재료는 약 1015 atoms/cm3 내지 약 1021 atoms/cm3 범위의 농도로 보론을 첨가시키기 위해 디보란을 사용함으로써, p-형 도핑된다. 일 예에서, p-형 도펀트는 적어도 5×1019 atoms/㎤의 농도를 갖는다. 또 다른 예에서, p-형 도펀트는 약 1×1020 atoms/㎤ 내지 약 2.5×1021 atoms/㎤ 범위이다. 또 다른 예에서, 실리콘-함유 재료는 약 1015 atoms/㎤ 내지 약 1021 atoms/㎤ 범위의 농도로 인 및/또는 비소를 이용하여 n-형 도핑된다.
보론-함유 도펀트 또는 본 명세서에 개시된 증착 프로세스 동안 이용될 수 있는 도펀트 전구체들은 보란 및 알킬보란을 포함한다. 보란들은 보란, 디보란, 트리보란, 테트라보란, 펜타보란, 이들의 유도체, 이들의 착물 또는 이들의 조합물을 포함한다. 알킬보란들은 실험식 RxBH(3-x)을 갖는 화합물을 포함하며, 여기서 R은 메틸, 에틸, 프로필 또는 부틸이며, x는 0, 1, 2 또는 3이다. 아킬보란들은 트리메틸보란((CH3)3B), 디메틸보란((CH3)2BH), 트리에틸보란((CH3CH2)3B), 디메틸보란 ((CH3CH2)2BH), 이들의 유도체, 이들의 착물 또는 이들의 조합물을 포함할 수 있다. 도펀트 전구체들은 실험식 RxPH(3-x)을 가지며 아르신(AsH3), 포스핀(PH3) 및 알킬포스핀을 포함하며, 여기서 R은 메틸, 에틸, 프로필 또는 부틸 이고 x는 1, 2 또는 3이다. 알킬포스핀은 트리메틸포스핀((CH3)3P), 디메틸포스핀((CH3)2PH), 트리에틸포스핀((CH3CH2)3P) 및 디에틸포스핀((CH3CH2)2PH), 이들의 유도체, 이들의 착물 또는 이들의 조합물을 포함한다. 종종 도펀트는 희석을 위해 캐리어 가스(예를 들어, H2)와 혼합되어 도핑 도즈를 바람직하게 제어한다. 예를 들어, 약 0.2 sccm 내지 약 12 sccm 범위의 도펀트 유속은 약 20 sccm 내지 약 200sccm 범위의 유속을 갖는 캐리어 가스에서 1% 도펀트 흐름과 같다. 도펀트 전구체의 유속은 캐리어 가스의 유속을 무시한다.
또 다른 실시예에서, 실리콘-함유막이 도핑된 실리콘-게르마늄막을 형성하기 위해 에피택셜 성장된다. 반도체 피쳐를 포함하는 기판(예를 들어, 300mm OD)이 프로세스 챔버에 위치된다. 증착 프로세스 동안, 실리콘 전구체(예를 들어, 실란 또는 디클로로실란)가 캐리어 가스(예를 들어, H2 및/또는 N2), 게르마늄 소스(예를 들어, GeH4), 도펀트(예를 들어, B2H6) 및 에천트(예를 들어, HCl)과 함께 프로세스 챔버에 동시적으로 유입된다. 실리콘 전구체의 유속은 약 5 sccm 내지 약 500 sccm, 바람직하게 약 50 sccm 내지 약 200 sccm 범위이다. 캐리어 가스의 유속은 약 10 slm 내지 약 30 slm 범위이다. 게르마늄 소스의 유속은 약 0.1 sccm 내지 약 10 sccm, 바람직하게 약 0.5 sccm 내지 약 5 sccm 범위이다. 도펀트 전구체의 유속은 약 0.01 sccm 내지 약 10 sccm, 바람직하게 약 0.2 sccm 내지 약 3 sccm 범위이다. 에천트 유속은 약 5 sccm 내지 약 1,000 sccm, 바람직하게는 약 30 sccm 내지 약 500 sccm의 범위이다. 프로세스 챔버는 약 0.1 Torr 내지 약 200 Torr, 바람직하게 약 1 Torr 내지 약 5 Torr, 예를 들어 약 3 Torr 범위의 압력으로 유지된다. 기판은 약 500℃ 내지 약 1,000℃, 바람직하게 약 700℃ 내지 약 900℃ 범위의 온도로 가열된다. 반응 혼합물은 열적으로 반응하여 실리콘-함유 재료, 즉, 실리콘 게르마늄막을 에피택셜 증착한다. 에천트는 기판 표면상의 피쳐로부터 임의의 증착된 비정질 실리콘-게르마늄을 제거한다. 상기 프로세스는 약 10Å 내지 약 3,000Å, 예를 들어, 약 40Å 내지 약 100Å 범위의 두께를 갖는 도핑된 실리콘-게르마늄막을 형성하기 위해 수행된다. 또 다른 예에서, 증착된 실리콘-함유막은 약 200Å 내지 약 600Å 범위의 두께를 갖는다. 일 예에서, 실리콘-함유막은 약 1,000Å과 같이 500Å 이상의 두께를 갖는다. 게르마늄 농도 및 도펀트 농도는 도핑된 실리콘-게르마늄막내에서 등급화되며, 바람직하게는 도핑된 실리콘-게르마늄막의 상부 부분 보다는 도핑된 실리콘-게르마늄막의 하부 부분에서 높은 게르마늄 농도 및/또는 도펀트 농도를 갖도록 등급화된다. 게르마늄 농도는 약 1 at% 내지 약 50 at%, 바람직하게는 실리콘-게르마늄 재료의 약 15 at% 내지 약 35 at% 범위이다. 보론 농도는 실리콘-게르마늄 재료의 약 1×1019 atoms/㎤ 내지 약 2.5×1021 atoms/㎤, 예를 들어 약 1×1020 atoms/㎤ 범위이다.
또 다른 실시예에서, 실리콘-함유막은 실리콘-카본막으로서 에피택셜 성장된다. 반도체 피쳐를 포함하는 기판(예를 들어, 300mm OD)이 프로세스 챔버에 위치된다. 증착 프로세스 동안, 실리콘 전구체(예를 들어, 실란 또는 디클로로실란)가 캐리어 가스(예를 들어, H2 및/또는 N2), 카본 소스(예를 들어, CH3SiH3) 및 에천트(예를 들어, HCl)과 함께 프로세스 챔버로 동시적으로 유입된다. 실리콘 전구체의 유속은 약 5 sccm 내지 약 500 sccm, 바람직하게 약 50 sccm 내지 약 200 sccm의 범위이다. 캐리어 가스의 유속은 약 10 slm 내지 약 30 slm 범위이다. 카본 소스의 유속은 약 0.1 sccm 내지 약 15 sccm, 바람직하게 약 0.3 sccm 내지 약 5 sccm 범위이다. 에천트의 유속은 약 5 sccm 내지 약 1,000sccm, 바람직하게 약 30 sccm 내지 약 500 sccm 범위이다. 프로세스 챔버는 약 0.1 Torr 내지 약 200 Torr, 바람직하게 약 1 Torr 내지 약 5 Torr, 예를 들어, 약 3 Torr 범위의 압력으로 유지된다. 기판은 약 500℃ 내지 약 1,000℃, 바람직하게 약 700℃ 내지 약 900℃ 범위의 온도로 가열된다. 반응 혼합물은 열적으로 반응하여 실리콘-함유 재료, 즉, 실리콘 카본막을 에피택셜 증착한다. 에천트는 기판 표면상의 피쳐로부터 임의의 증착된 비정질 실리콘-카본 재료를 제거한다.
상기 프로세스는 약 10Å 내지 약 3,000Å 범위, 예를 들면, 약 40Å 내지 약 100Å 범위의 두께를 갖게 증착된 실리콘-카본막을 형성하기 위해 수행된다. 또 다른 예에서, 증착된 실리콘-카본막은 약 200Å 내지 약 600Å 범위의 두께를 갖는다. 일 예에서, 실리콘-함유막은 약 1,000Å과 같이 500Å 이상의 두께를 갖 는다. 탄소 농도는 실리콘-카본막내에서 등급화되며, 바람직하게는 실리콘-카본막의 상부 부분 보다 실리콘-카본막의 하부 부분에서 높은 카본 농도를 갖도록 등급화된다. 실리콘-카본막의 카본 농도는 약 200ppm 내지 약 5 at%, 바람직하게 약 1 at% 내지 약 3 at%, 예를 들어, 1.5 at% 범위이다.
카본을 포함하는 실리콘-함유 재료를 증착하는데 유용한 카본 소스들로는 유기실란, 알킬, 알켄 및 에틸, 프로필 및 부틸의 알켄이 포함된다. 이러한 카본 소스로는 메틸실란(CH3SiH), 디메틸실란((CH3)2SiH2), 에틸실란(CH3CH2SiH3), 메탄(CH4), 에틸렌(C2H4), 에티닐(C2H2), 프로판(C3H8), 프로펜(C3H6), 부틴(C4H6) 등이 포함된다. 종종 카본 소스는 희석을 위해 캐리어 가스(예를 들어, H2)와 혼합되어 카본 도즈를 보다 바람직하게 제어한다. 예를 들어, 약 0.3 sccm 내지 약 5 sccm 범위의 유속을 갖는 카본 소스는 약 30 sccm 내지 약 500 sccm 범위의 유속을 갖는 캐리어 가스에서 1% 카본 소스의 흐름과 같다. 카본 소스의 유속은 캐리어 가스의 유속을 무시한다.
또 다른 실시예에서, 실리콘-함유막이 도핑된 실리콘-카본막을 형성하도록 에피택셜 성장된다. 반도체 피쳐를 함유하는 기판(예를 들어, 300mm OD)이 프로세스 챔버에 위치된다. 증착 프로세스 동안, 실리콘 전구체(예를 들어, 실란 또는 디클로로실란)가 캐리어 가스(예를 들어, H2 및/또는 N2), 카본 소스(예를 들어, CH3SiH3), 도펀트(예를 들어, B2H6) 및 에천트(예를 들어, HCl)와 함께 프로세스 챔 버에 동시에 유입된다. 실리콘 전구체의 유속은 약 5 sccm 내지 약 500 sccm, 바람직하게 약 50 sccm 내지 약 200 sccm 범위이다. 캐리어 가스의 유속은 약 10 slm 내지 약 30 slm 범위이다. 카본 소스의 유속은 약 0.1 sccm 내지 약 15 sccm, 바람직하게 약 0.3 sccm 내지 약 5 sccm 범위이다. 도펀트 전구체의 유속은 약 0.01 sccm 내지 약 10 sccm, 바람직하게 약 0.2 sccm 내지 약 3 sccm 범위이다. 에천트의 유속은 약 5 sccm 내지 약 1,000 sccm, 바람직하게 약 30 sccm 내지 약 500 sccm 범위이다. 프로세스 챔버는 약 0.1 Torr 내지 약 200 Torr, 바람직하게는 약 1 Torr 내지 약 5 Torr 범위, 예를 들어 약 3 Torr의 압력으로 유지된다. 기판은 약 500℃ 내지 약 1,000℃, 바람직하게 약 700℃ 내지 약 900℃로 가열된다. 반응 혼합물이 열적으로 반응하여 실리콘-함유 재료, 즉, 도핑된 실리콘 카본막이 에피택셜 증착된다. 에천트는 기판 표면 상의 유전체 피쳐들로부터 임의의 증착된 비정질 실리콘-카본을 제거한다.
상기 프로세스는 약 10Å 내지 약 3,000Å 범위, 예를 들면, 약 40Å 내지 약 100Å 범위의 두께를 갖게 증착된 실리콘-함유막을 형성하기 위해 수행된다. 또 다른 예에서, 증착된 실리콘-함유막은 약 200Å 내지 약 600Å 범위의 두께를 갖는다. 일 예에서, 실리콘-함유막은 약 1,000Å과 같이 500Å 이상의 두께를 갖는다. 카본 농도 및/또는 도펀트 농도는 도핑된 실리콘-카본막내에서 등급화되며, 바람직하게는 도핑된 실리콘-카본막의 상부 부분 보다는 도핑된 실리콘-카본막의 하부 부분에서 높은 카본 농도 및/또는 도펀트 농도를 갖도록 등급화된다. 도핑된 실리콘-카본막의 카본 농도는 약 200ppm 내지 약 5 at%, 바람직하게는 약 1at% 내 지 약 3 at%, 예를 들어 1.5at%이다. 보론 농도는 실리콘-게르마늄 재료의 약 1×1019atoms/㎤ 내지 약 2.5×1021 atoms/㎤, 예를 들어 약 1×1020 atoms/㎤ 범위이다.
또 다른 실시예에서, 실리콘-함유막은 실리콘-게르마늄-카본막으로서 에피택셜 성장된다. 반도체 피쳐를 포함하는 기판(예를 들어, 300mm OD)이 프로세스 챔버에 위치된다. 증착 프로세스 동안, 실리콘 전구체(예를 들어, 실란 또는 디클로로실란)가 캐리어 가스(예를 들어, H2 및/또는 N2), 게르마늄 소스(예를 들어, GeH4), 카본 소스(예를 들어, CH3SiH3) 및 에천트(예를 들어, HCl)과 함께 프로세스 챔버에 동시적으로 유입된다. 실리콘 전구체의 유속은 약 5 sccm 내지 약 500 sccm, 바람직하게 약 50 sccm 내지 약 200 sccm의 범위이다. 캐리어 가스의 유속은 약 10 slm 내지 약 30 slm 범위이다. 게르마늄 소스의 유속은 약 0.1 sccm 내지 약 10 sccm, 바람직하게 약 0.5 sccm 내지 약 5 sccm 범위이다. 카본 소스의 유속은 약 0.1 sccm 내지 약 50 sccm, 바람직하게는 약 0.3 sccm 내지 약 5 sccm의 범위이다. 에천트의 유속은 약 5 sccm 내지 약 1,000 sccm, 바람직하게 약 30 sccm 내지 약 500 sccm 범위이다. 프로세스 챔버는 약 0.1 Torr 내지 약 200 Torr, 바람직하게 약 1 Torr 내지 약 5 Torr, 예를 들어 약 3 Torr 범위이다. 기판은 약 500℃ 내지 약 1,000℃, 바람직하게 약 500 ℃ 내지 약 700℃ 범위의 온도로 가열된다. 반응 혼합물은 열적으로 반응하여 실리콘-함유 재료, 즉, 실리콘 게르마늄 카본막이 에피택셜 증착된다. 에천트는 기판 표면 상의 유전체 피쳐들로부터 임의의 증착된 비정질 또는 다결정성 실리콘-게르마늄-카본 화합물을 제거한다.
상기 프로세스는 약 10Å 내지 약 3,000Å, 예를 들어 약 40Å 내지 약 100Å 범위의 두께를 갖도록 증착된 실리콘-게르마늄막을 형성하기 위해 수행된다. 또 다른 예에서, 증착된 실리콘-함유막은 약 200Å 내지 약 600Å 범위의 두께를 갖는다. 일 예에서, 실리콘-함유 재료는 약 1,000Å과 같이 500Å 이상의 두께를 갖는다. 게르마늄 농도 및/또는 카본 농도는 실리콘-게르마늄-카본막내에서 등급화되며, 바람직하게는 실리콘-게르마늄-카본막의 상부 부분에서 보다는 실리콘-게르마늄-카본막의 하부 부분에서 높은 게르마늄 농도 및/또는 카본 농도를 갖도록 등급화된다. 게르마늄은 실리콘-게르마늄-카본 화합물의 약 1 at% 내지 약 50 at%, 바람직하게 약 15 at% 내지 약 35 at% 범위이다. 카본 농도는 실리콘-게르마늄-카본 재료의 약 200ppm 내지 약 5 at%, 바람직하게는 약 1at% 내지 약 3 at% 범위이다.
또 다른 실시예에서, 실리콘-함유막은 도핑된 실리콘-게르마늄-카본막으로서 에피택셜 성장된다. 반도체 피쳐를 포함하는 기판(예를 들어, 300mm OD)이 프로세스 챔버에 위치된다. 증착 프로세스 동안, 실리콘 전구체(예를 들어, 실란 또는 디클로로실란)가 캐리어 가스(예를 들어, H2 및/또는 N2), 게르마늄 소스(예를 들어, GeH4), 카본 소스(예를 들어, CH3SiH3), 도펀트(예를 들어, B2H6) 및 에천트(예를 들어, HCl)과 함께 프로세스 챔버에 동시적으로 유입된다. 실리콘 전구체의 유속은 약 5 sccm 내지 약 500 sccm, 바람직하게 약 50 sccm 내지 약 200 sccm의 범위이다. 캐리어 가스의 유속은 약 10 slm 내지 약 30 slm 범위이다. 게르마늄 소 스의 유속은 약 0.1 sccm 내지 약 10 sccm, 바람직하게 약 0.5 sccm 내지 약 5 sccm 범위이다. 카본 소스의 유속은 약 0.1 sccm 내지 약 50 sccm, 바람직하게는 약 0.3 sccm 내지 약 5 sccm의 범위이다. 도펀트 전구체의 유속은 약 0.01 sccm 내지 약 10 sccm, 바람직하게 약 0.2 sccm 내지 약 3 sccm 범위이다. 에천트의 유속은 약 5 sccm 내지 약 1,000 sccm, 바람직하게 약 30 sccm 내지 약 500 sccm 범위이다. 프로세스 챔버는 약 0.1 Torr 내지 약 200 Torr, 바람직하게 약 1 Torr 내지 약 5 Torr, 예를 들어 약 3 Torr 범위이다. 기판은 약 500℃ 내지 약 1,000℃, 바람직하게 약 500 ℃ 내지 약 700℃ 범위의 온도로 가열된다. 반응 혼합물은 열적으로 반응하여 실리콘-함유 재료, 즉, 도핑된 실리콘 게르마늄 카본막이 에피택셜 증착된다. 에천트는 기판 표면 상의 유전체 피쳐들로부터 임의의 증착된 비정질 또는 다결정성 실리콘-게르마늄-카본 화합물을 제거한다.
상기 프로세스는 약 10Å 내지 약 3,000Å, 예를 들어 약 40Å 내지 약 100Å 범위의 두께를 갖도록 증착된 도핑된 실리콘-게르마늄막을 형성하기 위해 수행된다. 또 다른 예에서, 증착된 실리콘-함유막은 약 200Å 내지 약 600Å 범위의 두께를 갖는다. 일 예에서, 실리콘-함유 재료는 약 1,000Å과 같이 500Å 이상의 두께를 갖는다. 게르마늄 농도, 카본 농도 및/또는 도펀트 농도는 도핑된 실리콘-게르마늄-카본막내에서 등급화되며, 바람직하게는 도핑된 실리콘-게르마늄-카본막의 상부 부분에서 보다는 도핑된 실리콘-게르마늄-카본막의 하부 부분에서 높은 게르마늄 농도, 카본 농도 및/또는 도펀트 농도를 갖도록 등급화된다. 게르마늄 농도는 도핑된 실리콘-게르마늄-카본 재료의 약 1 at% 내지 약 50 at%, 바람직하게 약 15 at% 내지 약 35 at% 범위이다. 카본 농도는 도핑된 실리콘-게르마늄-카본 재료의 약 0.1 at% 내지 약 5 at%, 바람직하게는 약 1at% 내지 약 3 at% 범위이다. 보론 농도는 실리콘-게르마늄 재료의 약 1×1019 atoms/㎤ 내지 약 2.5×1021 atoms/㎤, 예를 들어 약 1×1020 atoms/㎤ 범위이다.
또 다른 실시예에서, 제 2 실리콘-함유막이 디클로로실란을 이용하여, 순차적으로 상기 개시된 임의의 실리콘-함유 재료들을 증착함으로써 에피택셜 성장된다. 상기 개시된 임의의 실리콘 함유 화합물을 포함하는 기판(예를 들어, 300mm OD)가 프로세스 챔버에 위치된다. 증착 프로세스 동안, 실리콘 전구체(예를 들어, Cl2SiH2)가 캐리어 가스(예를 들어, H2 및/또는 N2), 게르마늄 소스(예를 들어, GeH4) 및 에천트(예를 들어, HCl)과 함께 프로세스 챔버에 동시적으로 유입된다. 디클로로실란의 유속은 약 5 sccm 내지 약 500 sccm, 바람직하게는 약 50 sccm 내지 약 200 sccm의 범위이다. 캐리어 가스의 유속은 약 10 slm 내지 약 30 slm 범위이다. 게르마늄 소스의 유속은 약 0.1 sccm 내지 약 10 sccm, 바람직하게 약 0.5 sccm 내지 약 5 sccm 범위이다. 에천트 유속은 약 5 sccm 내지 약 1,000sccm, 바람직하게 약 30 sccm 내지 약 500 sccm 범위이다. 프로세스 챔버는 약 0.1 Torr 내지 약 200 Torr, 바람직하게는 약 5 Torr 미만, 예를 들어, 약 3 Torr 범위의 압력으로 유지된다. 기판은 약 500℃ 내지 약 1,000℃, 바람직하게 약 700℃ 내지 약 900℃ 범위의 온도로 가열된다. 반응 화합물은 열적으로 반응하여 제 2 실리콘 -함유 재료, 즉, 실리콘 게르마늄막을 에피택셜 증착한다. 에천트는 기판의 표면 상의 임의의 유전체 피쳐로부터 임의의 증착된 비정질 또는 다결정성 실리콘-게르마늄 재료들을 제거한다. 상기 프로세스는 약 10Å/min 내지 약 100Å/min 사이, 바람직하게는 약 50Å/min의 증착 속도로 약 100Å 내지 약 3,000Å 범위의 두께를 갖게 증착된 실리콘-게르마늄 재료를 형성하기 위해 수행된다. 게르마늄 농도는 실리콘-게르마늄 재료의 약 1at% 내지 약 30at%, 바람직하게 약 20at% 범위이다. 일 예에서, 증착 프로세스들은 실리콘-게르마늄막을 증착하는데 실란을 이용한다. 또 다른 예에서, 실란은 제 2 실리콘-함유막을 증착하기 위해 앞서 개시된 임의의 실시예 또는 예에서 디클로로실란으로 치환된다. 또 다른 예에서, 본 명세서에서 개시된 임의의 실란 기재 프로세스를 이용하여 제 3 실리콘-함유층이 증착된다.
따라서, 일 실시예에서, 실리콘-함유 적층막은 실란과 디클로로실란 사이에서 실리콘 전구체를 교체함으로써 실리콘-하뮤 재료의 순차적 층들로 증착될 수 있다. 일 예에서, 약 2,000Å의 적층막은 4개의 실리콘-함유층들(각각 약 500Å)을 증착함으로써 형성되며, 제 1 및 제 3 층은 디클로로실란을 사용하여 증착되며 제 2 및 제 4 층은 실란을 사용하여 증착된다. 적층막의 또 다른 면에서, 제 1 및 제 3층은 실란을 사용하여 증착되고 제 2 및 제 4 층은 디클로로실란을 사용하여 증착된다. 각각의 층의 두께는 서로 독립적이어서, 적층막은 다양한 두께의 실리콘-함유층을 가질 수 있다.
일 실시예에서, 디클로로실란은 이전 층이 표면 아일랜드(예를 들어, 막에 대한 오염 또는 불규칙성)를 포함할 경우 실리콘-함유층을 증착하기 위해 사용된 다. 디클로로실란 통합 프로세스는 이전 층 위에 실리콘-함유 재료층을 증착하는 동안 표면 아일랜드에 덜 민감할 수 있다. 실리콘 전구체로서 디클로로실란을 사용하는 프로세스 동안 형성된 실리콘-함유 재료는 실란을 사용하는 프로세스 동안 형성된 실리콘-함유 재료에 대해 보다 높은 또는 보다 빠른 수평 또는 측방 성장 속도를 갖는다. 일 예에서, 표면 아일랜드는 디클로로실란을 포함하는 증착 프로세스에 의해 형성되는 컨포멀하고, 평탄하고 일정한 표면을 갖는 실리콘-함유 재료에 의해 커버된다. 순차적으로, 디클로실란은 실란으로 대체되며 증착 프로세스는 실리콘-함유층을 형성하도록 지속된다.
또 다른 실시예에서, 기판 표면은 프로세스 단계들 사이에, 공기로부터 산소 또는 물과 같은 대기 조건에 노출될 수 있다. 일반적으로 대기 노출은 소자를 제조하는 동안 다수의 프로세스 챔버들 사이에서 기판을 교체하는 동안 지속된다. 제 1 실리콘-함유층은 기판 표면상에 증착되며, 기판은 대기 조건에 노출되고, 순차적으로 제 2 실리콘-함유층이 기판 표면상에 증착된다. 일 면에서, 캡층이 대기 노출 이전에 제 1 실리콘-함유층 상에 증착된다. 캡층은 실리콘과 같은 유전체 재료일 수 있다. 예를 들어, 실리콘-게르마늄층이 기판 표면상에 증착되고, 실리콘-캡층이 실리콘-게르마늄층 상에 증착되고, 기판은 대기 조건에 노출되고, 순차적으로 제 2 실리콘-함유층이 실리콘층 또는 실리콘-카본층과 같은 실리콘-캡층상에 증착된다.
본 발명의 실시예들은 다수의 기판 및 표면들 상에 실리콘-함유 재료를 증착하는 프로세스를 제공한다. 본 발명의 실시예들이 이용될 수 있는 기판들로는, 반 결정성 실리콘(예를 들어, Si<100> 및 Si<111>)과 같은 실리콘 웨이퍼로 제한되지는 않지만, 실리콘 산화물, 실리콘 게르마늄, 도핑된 또는 비도핑된 웨이퍼 및 패턴닝된 또는 패터닝되지 않은 웨이퍼들이 포함된다. 기판들은 다양한 기하학구조(예를 들어, 원형, 사각형 및 직사각형) 및 크기(예를 들어, 200mm OD, 300mm OD)를 갖는다. 표면들 또는 기판들은 유전성, 도전성 및 배리어 특성을 가지는 웨이퍼들, 막들, 층들을 포함할 수 있으며 폴리실리콘, SOI, 변형된 격자 및 비변형 격자를 포함한다. 표면들에 대한 예비처리 프로세스로는 연마 프로세스, 에칭 프로세스, 환원 프로세스, 산화 프로세스, 수산화 프로세스, 어닐링 프로세스 및 베이킹 프로세스가 포함될 수 있다. 일 예에서, 웨이퍼는 800℃에서 수소 분위기에서 1% HF 용액에 침지되고, 건조되고 가열된다.
일 실시예에서, 실리콘-함유 재료들은 약 0 at% 내지 약 95 at% 범위내의 게르마늄 농도를 포함한다. 또 다른 예에서, 게르마늄 농도는 약 1 at% 내지 약 30 at% , 바람직하게는 약 15 at% 내지 약 30 at% , 예를 들어, 약 20 at% 범위 이내이다. 또한 실리콘-함유 화합물들은 약 0 at% 내지 약 5 at% 범위 내의 카본 농도를 포함한다. 또 다른 면에서, 카본 농도는 약 200ppm 내지 약 3 at% , 바람직하게 약 1.5 at% 범위 이내이다.
게르마늄 및/또는 카본의 실리콘-함유 재료막들은 본 발명의 다양한 프로세스들에 의해 형성되며 일정한, 산발성 또는 등급형 원소 농도를 가질 수 있다. 등급형 실리콘 게르마늄막들은 공동으로 양도된 미국 특허 No. 6,770,134호 및 미국 특허 공개 No. 20020174827호에 개시되어 있으며, 상기 문헌들은 등급형 실리콘 -함유 재료 또는 막들을 증착하는 방법을 설명하기 위해 본 명세서에서 참조된다. 일 예에서, 실리콘 소스 및 게르마늄 소스(예를 들어, GeH4)는 실리콘 게르마늄 함유막들을 증착하기 위해 사용된다. 본 예에서, 실리콘 소스와 게르마늄 소스의 비율은 등급형 막들이 성장하는 동안, 실리콘 및 게르마늄과 같은 원소 농도의 제어를 위해 변할 수 있다. 또 다른 예에서, 실리콘 소스 및 카본 소스(예를 들어, CH3SiH3)는 실리콘 카본 함유막들을 증착하는데 이용된다. 실리콘 소스와 카본 소스의 비율은 균질 또는 등급형 막들이 성장하는 동안 원소 농도의 제어를 위해 변할 수 있다. 또 다른 예에서, 실리콘 소스, 게르마늄 소스(예를 들어, GeH4) 및 카본 소스(예를 들어, CH3SiH3)는 실리콘 게르마늄 카본 함유막들을 증착하기 위해 이용된다. 실리콘, 게르마늄 및 카본 소스의 비율은 균질 또는 등급형 막들이 성장하는 동안 원소 농도를 제어하도록 개별적으로 변한다.
본 명세서에 개시된 프로세스에 의해 형성된 MOSFET 소자들은 PMOS 부품 또는 NMOS 부품을 포함할 수 있다. p-형 채널을 갖는 PMOS 부품은 채널 도전에 기여하는 홀들을 가지는 반면, n-형 채널을 갖는 NMOS 부품은 채널 도전에 기여하는 전자들을 갖는다. 따라서, 예를 들어, 실리콘-게르마늄과 같은 실리콘-함유 재료는 PMOS 부품을 형성하기 위해 리세스된 영역에 증착될 수 있다. 또 다른 예에서, 실리콘-카본과 같은 실리콘-함유막은 NMOS 부품을 형성하기 위해 리세스된 영역에 증착될 수 있다. 실리콘-게르마늄은 몇 가지 이유에서 PMOS 분야에 이용된다. 실리콘-게르마늄 재료에는 실리콘 단독으로 보다는 보다 많은 보론이 통합되어, 접합부 저항률은 낮아진다. 또한, 기판 표면에서 실리콘-게르마늄/실리사이드층은 실리콘/실리사이드 인터페이스 보다 낮은 쇼트키 배리어를 갖는다.
또한, 실리콘층의 상부에 에피택셜 증착된 실리콘-게르마늄층은 막 내부에서 압축 응력을 가지며, 이는 실리콘-게르마늄의 격자 상수가 실리콘의 격자 상수보다 크기 때문이다. 압축 응력은 PMOS 채널에 압축 응력을 생성하고 홀들의 이동도를 증가시키기 위해 측방 디멘션으로 전달된다. NMOS 분야에 대해, 실리콘-카본은 채널에 인장 응력이 형성되도록 리세스된 영역에서 이용될 수 있으며, 이는 실리콘-카본의 격자 상수가 실리콘의 격자 상수보다 작기 때문이다. 인장 응력이 채널로 전달되어 전자 이동도가 증가된다. 따라서, 일 예에서, 제 1 실리콘-함유층은 제 1 격자 변형값(strain value)을 갖게 형성되며 제 2 실리콘-함유층은 제 2 격자 변형값을 갖게 형성된다. 예를 들어, 약 50Å 내지 약 200Å 범위의 두께를 갖는 실리콘-카본층이 기판 표면상에 증착되고 순차적으로 약 150Å 내지 약 1,000Å 범위의 두께를 갖는 실리콘-게르마늄층이 실리콘-카본층상에 증착된다. 실리콘-카본층은 에피택셜 성장되며 실리콘-카본층상에서 에피택셜 성장된 실리콘-게르마늄층보다 낮은 변형을 갖는다.
본 발명의 프로세스에서, 실리콘-함유 재료막들은 화학적 기상 증착(CVD)에 의해 성장되며, CVD 프로세스는 원자층 증착(ALD) 및/또는 원자층 에피택셜(ALE) 프로세스를 포함한다. 화학적 기상 증착은 플라즈마-보조 CVD(PA-CVD), 원자층 CVD(ALCVD), 유기금속 또는 금속유기 CVD(OMCVD 또는 MOCVD), 레이저-보조 CVD(LA-CVD), 자외선 CVD(UV-CVD), 핫-와이어(HWCVD), 감압 CVD(RP-CVD), 초고 진공 CVD(UHV-CVD) 등과 같은 다양한 기술의 사용을 포함한다. 일 예에서, 본 발명의 바람직한 프로세스는 실리콘-함유 재료의 에피택셜 성장 또는 증착을 위한 열 CVD를 이용하는 반면, 실리콘-함유 재료는 실리콘(Si), 실리콘-게르마늄(SiGe), 실리콘-카본(SiC), 실리콘-게르마늄-카본(SiGeC), 도핑된 이들의 변형물 또는 이들의 조합물을 포함한다.
본 발명의 프로세스들은 ALE, CVD 및 ALD의 기술에 공지된 장비를 사용하여 수행될 수 있다. 상기 장치는 소스들과 실리콘-함유 재료막들이 성장되는 가열된 기판이 접촉되게 한다. 상기 프로세스는 약 0.1 Torr 내지 약 200 Torr, 바람직하게 약 0.5 Torr 내지 약 50 Torr, 보다 바람직하게는 약 1 Torr 내지 약 10 Torr 범위의 압력에 동작할 수 있다. 실리콘-함유막들을 증착하는데 이용될 수 있는 하드웨어로는 캘리포니아 산타클라라에 위치된 어플라이드 머티어리얼스사로부터 입수가능한 Epi Centura
Figure 112006083791031-PCT00001
시스템 및 Poly Gen
Figure 112006083791031-PCT00002
시스템이 포함된다. 본 명세서에서 개시된 실리콘-함유 재료들을 증착하기 위한 프로세스 동안 유용한 ALD 장치는 2001년 12월 21일에 "Gas Delivery Apparatus and Methods for ALD"란 명칭으로 개시되었으며, 공동 양도된 미국 특허 공개 No. 20030079686호에 개시되었으며, 상기 문헌은 상기 장치의 설명을 위해 본 명세서에서 참조된다. 다른 장치들로는 공지된 배치(batch), 고압 퍼니스가 포함된다.
예들
예 1 : SiGe / Si 스택 : Si<100> 기판(예를 들어, 300mm OD)이 CVD에 의해 성 장된 선택적, 단결정성 막성장을 조사하기 위해 이용된다. 유전체 피쳐가 웨이퍼 표면상에 제공된다. 웨이퍼는 45초 동안 1% HF 딥(dip)에서 처리되어 마련된다. 웨이퍼가 증착 챔버(Epi Centura
Figure 112006083791031-PCT00003
챔버)에 장착되고 자연 산화물을 제거하기 위해 60초 동안 800℃의 수소 분위기에서 베이킹된다. 캐리어 가스, 수소의 흐름은 기판을 향하며 소스 화합물이 캐리어 가스의 흐름에 첨가된다. 디클로로실란(100sccm) 및 게르마늄(H2에서 1% GeH4, 280sccm)이 3 Torr 및 725℃에서 챔버에 첨가된다. 또한, 염화 수소(190sccm) 및 디보란(H2에서 1%, 150sccm)이 챔버로 전달된다. 기판은 725℃에서 유지된다. 약 20 at%의 게르마늄 농도 및 약 1.0×1020 cm-3의 보론 농도를 갖는 500Å 실리콘-게르마늄막을 형성하기 위해 약 5분 동안 증착이 수행된다. 기판은 프로세스 챔버로부터 제거되어 대기에 노출된다. 기판이 제 2 증착 챔버(Epi Centura
Figure 112006083791031-PCT00004
챔버)에 장착되고 800℃로 가열된다. 기판은 실리콘-게르마늄막 상에 실리콘 막을 선택적으로 증착하기 위해 약 10분 동안 실란 함유 프로세스 가스(100sccm) 및 염화 수소(250sccm)에 노출된다.
예 2 : 등급형- SiGe / Si 스택 : Si<100> 기판(예를 들어, 300mm OD)이 CVD에 의해 성장된 선택적, 단결정성 막성장을 조사하기 위해 이용된다. 유전체 피쳐가 웨이퍼 표면상에 제공된다. 웨이퍼는 45초 동안 1% HF 딥(dip)에서 처리되어 마련된다. 웨이퍼가 증착 챔버(Epi Centura
Figure 112006083791031-PCT00005
챔버)에 장착되고 자연 산화물을 제거하기 위해 60초 동안 800℃의 수소 분위기에서 베이킹된다. 제 1 실리콘-게르마늄막 은 수소 캐리어 가스가 기판을 향하게 함으로써 증착되며 소스 화합물들이 캐리어 흐름에 부가된다. 디클로로실란(100sccm) 및 게르마늄(H2에서 1% GeH4, 190sccm)이 3 Torr 및 725℃에서 챔버에 첨가된다. 또한, 염화 수소(160sccm) 및 디보란(H2에서 1%, 150sccm)이 챔버로 전달된다. 기판은 725℃에서 유지된다. 약 15 at%의 게르마늄 농도 및 약 5.0×1019 cm-3의 보론 농도를 갖는 100Å 실리콘-게르마늄막을 형성하기 위해 약 2분 동안 증착이 수행된다. 제 2 실리콘-게르마늄막이 등급형 실리콘-게르마늄막을 형성하기 위해 제 1 실리콘-게르마늄막에 증착된다. 디클로로실란(100sccm) 및 게르마늄(H2에서 1% GeH4, 350sccm)이 3 Torr 및 725℃에서 챔버에 첨가된다. 또한, 염화 수소(250sccm) 및 디보란(H2에서 1%, 125sccm)이 챔버로 전달된다. 기판은 725℃에서 유지된다. 약 30 at%의 게르마늄 농도 및 약 1.8×1020 cm-3의 보론 농도를 갖는 500Å 실리콘-게르마늄막을 형성하기 위해 약 5분 동안 증착이 수행된다. 기판은 프로세스 챔버로부터 제거되어 대기에 노출된다. 기판이 제 2 증착 챔버(Epi Centura
Figure 112006083791031-PCT00006
챔버)에 장착되고 800℃로 가열된다. 기판은 실리콘-게르마늄막 상에 실리콘 막을 선택적으로 증착하기 위해 약 10분 동안 실란 함유 프로세스 가스(100sccm) 및 염화 수소(250sccm)에 노출된다.
예 3 : SiC/ Si 스택 : Si<100> 기판(예를 들어, 300mm OD)이 CVD에 의해 성장된 선택적, 단결정성 막성장을 조사하기 위해 이용된다. 유전체 피쳐가 웨이퍼 표면상에 제공된다. 웨이퍼는 45초 동안 1% HF 딥(dip)에서 처리되어 마련된다. 웨이퍼가 증착 챔버(Epi Centura
Figure 112006083791031-PCT00007
챔버)에 장착되고 자연 산화물을 제거하기 위해 60초 동안 800℃의 수소 분위기에서 베이킹된다. 캐리어 가스, 수소의 흐름은 기판을 향하며 소스 화합물이 캐리어 가스의 흐름에 첨가된다. 디클로로실란(100sccm) 및 메틸실란(H2에서 1% CH3SiH3, 100sccm)이 3 Torr 및 725℃에서 챔버에 첨가된다. 또한, 염화 수소(160sccm) 및 디보란(H2에서 1%, 150sccm)이 챔버로 전달된다. 기판은 725℃에서 유지된다. 약 1.25 at%의 카본 농도 및 약 1.0×1020 cm-3의 보론 농도를 갖는 500Å 실리콘-카본막을 형성하기 위해 약 5분 동안 증착이 수행된다. 기판은 프로세스 챔버로부터 제거되어 대기에 노출된다. 기판이 제 2 증착 챔버(Epi Centura
Figure 112006083791031-PCT00008
챔버)에 장착되고 800℃로 가열된다. 기판은 실리콘-카본막 상에 실리콘 막을 선택적으로 증착하기 위해 약 10분 동안 실란 함유 프로세스 가스(100sccm) 및 염화 수소(250 sccm)에 노출된다.
예 4 : 등급형-SiC/ Si 스택 : Si<100> 기판(예를 들어, 300mm OD)이 CVD에 의해 성장된 선택적, 단결정성 막성장을 조사하기 위해 이용된다. 유전체 피쳐가 웨이퍼 표면상에 제공된다. 웨이퍼는 45초 동안 1% HF 딥(dip)에서 처리되어 마련된다. 웨이퍼가 증착 챔버(Epi Centura
Figure 112006083791031-PCT00009
챔버)에 장착되고 자연 산화물을 제거하기 위해 60초 동안 800℃의 수소 분위기에서 베이킹된다. 제 1 실리콘-카본막은 수소 캐리어 가스가 기판을 향하게 함으로써 증착되며 소스 화합물들이 캐리어 흐름에 부가된다. 디클로로실란(100sccm) 및 메틸실란(H2에서 1% CH3SiH3 , 80sccm) 이 3 Torr 및 725℃에서 챔버에 첨가된다. 또한, 염화 수소(160sccm) 및 디보란(H2에서 1%, 150sccm)이 챔버로 전달된다. 기판은 725℃에서 유지된다. 약 1.25 at%의 카본 농도 및 약 5×1019cm-3의 보론 농도를 갖는 100Å 실리콘-게르마늄막을 형성하기 위해 약 2분 동안 증착이 수행된다. 제 2 실리콘-카본막이 등급형 실리콘-카본막을 형성하기 위해 제 1 실리콘-카본막에 증착된다. 디클로로실란(100sccm) 및 메틸실란(H2에서 1% CH3SiH3, 350sccm)이 3 Torr 및 725℃에서 챔버에 첨가된다. 또한, 염화 수소(250sccm) 및 디보란(H2에서 1%, 150sccm)이 챔버로 전달된다. 기판은 725℃에서 유지된다. 약 1.75 at%의 카본 농도 및 약 1.8×1020 cm-3의 보론 농도를 갖는 500Å 실리콘-카본막을 형성하기 위해 약 5분 동안 증착이 수행된다. 기판은 프로세스 챔버로부터 제거되어 대기에 노출된다. 기판이 제 2 증착 챔버(Epi Centura
Figure 112006083791031-PCT00010
챔버)에 장착되고 800℃로 가열된다. 기판은 실리콘-카본막 상에 실리콘 막을 선택적으로 증착하기 위해 약 10분 동안 실란 함유 프로세스 가스(100sccm) 및 염화 수소(250sccm)에 노출된다.
예 5 : 등급형- SiGeC / Si 스택 : Si<100> 기판(예를 들어, 300mm OD)이 CVD에 의해 성장된 선택적, 단결정성 막성장을 조사하기 위해 이용된다. 유전체 피쳐가 웨이퍼 표면상에 제공된다. 웨이퍼는 45초 동안 1% HF 딥(dip)에서 처리되어 마련된다. 웨이퍼가 증착 챔버(Epi Centura
Figure 112006083791031-PCT00011
챔버)에 장착되고 자연 산화물을 제거하기 위해 60초 동안 800℃의 수소 분위기에서 베이킹된다. 캐리어 가스, 수소의 흐 름은 기판을 향하며 소스 화합물들이 캐리어 흐름에 부가된다. 디클로로실란(100sccm), 게르만(H2에서 1% GeH4,190sccm) 및 메틸실란(H2에서 1% CH3SiH3, 100sccm)이 3 Torr 및 725℃에서 챔버에 첨가된다. 또한, 염화 수소(200sccm) 및 디보란(H2에서 1%, 150sccm)이 챔버로 전달된다. 기판은 725℃에서 유지된다. 약 20 at%의 게르마늄 농도, 약 1.5 at%의 카본 농도 및 약 1.0×1020cm-3의 보론 농도를 갖는 500Å 실리콘-게르마늄막을 형성하기 위해 약 5분 동안 증착이 수행된다. 기판은 프로세스 챔버로부터 제거되어 대기에 노출된다. 기판이 제 2 증착 챔버(Epi Centura
Figure 112006083791031-PCT00012
챔버)에 장착되고 800℃로 가열된다. 기판은 실리콘-게르마늄-카본막 상에 실리콘 막을 선택적으로 증착하기 위해 약 10분 동안 실란 함유 프로세스 가스(100sccm) 및 염화 수소(250sccm)에 노출된다.
지금까지는 본 발명의 실시예들에 관한 것이었으나, 첨부되는 특허청구범위에 의해 한정되는 본 발명의 기본 범주 및 정신을 이탈하지 않고 다른 추가의 실시예들이 구현될 수 있다.

Claims (72)

  1. 기판 상에 실리콘-기재 재료를 형성하는 방법으로서,
    상기 기판 상에 제 1 실리콘-함유층을 증착하기 위해 디클로로실란, 게르마늄 소스, 제 1 에천트 및 캐리어 가스를 포함하는 제 1 프로세스 가스에 기판을 노출시키는 단계; 및
    그 위에 제 2 실리콘-함유층이 증착되도록 실란 및 제 2 에천트를 포함하는 제 2 프로세스 가스에 기판을 노출시키는 단계
    를 포함하는, 실리콘-기재 재료 형성 방법.
  2. 제 1 항에 있어서, 상기 제 1 프로세스 가스는,
    약 50 sccm 내지 약 200 sccm 범위의 유속을 갖는 디클로로실란;
    약 0.5 sccm 내지 약 5 sccm 범위의 유속을 갖는 게르마늄;
    약 30 sccm 내지 약 5 sccm 범위의 유속을 갖는 염화 수소 ;및
    약 10 slm 내지 약 30 slm 범위의 유속을 갖는 수소
    를 조합함으로써 형성되는 것을 특징으로 하는 실리콘-기재 재료 형성 방법.
  3. 제 2 항에 있어서,
    상기 제 1 실리콘-함유층 및 상기 제 2 실리콘-함유층은 약 1 Torr 내지 약 10 Torr 범위 이내의 압력에서 유지되는 프로세스 챔버에서 증착되는 것을 특징으 로 하는 실리콘-기재 재료 형성 방법.
  4. 제 2 항에 있어서,
    상기 제 1 실리콘-함유층은 상기 기판상에 선택적으로 증착되는 것을 특징으로 하는 실리콘-기재 재료 형성 방법.
  5. 제 4 항에 있어서,
    상기 제 2 실리콘-함유층은 상기 제 1 실리콘-함유층상에 선택적으로 증착되는 것을 특징으로 하는 실리콘-기재 재료 형성 방법.
  6. 제 5 항에 있어서,
    상기 제 1 실리콘-함유층은 리세스된 층이며 상기 제 2 실리콘-함유층은 소스/드레인 피쳐 내에 있는 융기층인 것을 특징으로 하는 실리콘-기재 재료 형성 방법.
  7. 제 2 항에 있어서,
    상기 제 1 실리콘-함유층은 등급형 게르마늄 농도를 포함하는 것을 특징으로 하는 실리콘-기재 재료 형성 방법.
  8. 제 2 항에 있어서,
    상기 제 1 및 제 2 프로세스 가스들 각각은 디보란, 아르신, 포스핀 및 이들의 유도체로 이루어진 그룹에서 독립적으로 선택된 도펀트 전구체를 포함하는 것을 특징으로 하는 실리콘-기재 재료 형성 방법.
  9. 제 8 항에 있어서,
    상기 제 1 및 제 2 실리콘-함유층들은 약 5×1019 atoms/㎤ 내지 약 2×1020 atoms/㎤ 범위의 보론 농도를 포함하는 것을 특징으로 하는 실리콘-기재 재료 형성 방법.
  10. 제 8 항에 있어서,
    상기 제 1 및 제 2 실리콘-함유층들은 독립적으로 등급형 도펀트 농도를 포함하는 것을 특징으로 하는 실리콘-기재 재료 형성 방법.
  11. 제 1 항에 있어서, 상기 제 2 프로세스 가스는
    약 50 sccm 내지 약 200 sccm 범위의 유속을 갖는 실란; 및
    약 30 sccm 내지 약 500 sccm 범위의 유속을 갖는 염화 수소
    를 조합함으로써 형성되는 것을 특징으로 하는 실리콘-기재 재료 형성 방법.
  12. 제 11 항에 있어서,
    상기 제 2 프로세스 가스는 제 2 게르마늄 소스를 포함하는 것을 특징으로 하는 실리콘-기재 재료 형성 방법.
  13. 제 12 항에 있어서,
    상기 제 2 실리콘-함유층의 게르마늄 농도는 상기 제 1 실리콘-함유층의 게르마늄 농도 보다 큰 것을 특징으로 하는 실리콘-기재 재료 형성 방법.
  14. 제 8 항에 있어서,
    상기 제 2 실리콘-함유층의 도펀트 농도는 상기 제 1 실리콘-함유층의 도펀트 농도보다 큰 것을 특징으로 하는 실리콘-기재 재료 형성 방법.
  15. 프로세스 챔버 내의 기판 상에 실리콘-기재 재료를 형성하는 방법으로서,
    기판 상에 실리콘-함유층을 증착하기 위해 디클로로실란, 메틸실란, 염화 수소 및 수소를 포함하는 프로세스 가스에 기판을 노출시키는 단계
    를 포함하는, 실리콘-기재 재료 형성 방법.
  16. 제 15 항에 있어서, 상기 프로세스 가스는
    약 20 sccm 내지 약 40 sccm 범위의 유속을 갖는 디클로로실란;
    약 0.3 sccm 내지 약 5 sccm 범위의 유속을 갖는 메틸실란;
    약 30 sccm 내지 약 500 sccm 범위의 유속을 갖는 염화 수소; 및
    약 10 slm 내지 약 30 slm 범위의 유속을 갖는 수소
    를 조합함으로써 형성되는 것을 특징으로 하는 실리콘-기재 재료 형성 방법.
  17. 제 16 항에 있어서,
    상기 프로세스 챔버는 약 1 Torr 내지 약 10 Torr 범위 내의 압력으로 유지되는 것을 특징으로 하는 실리콘-기재 재료 형성 방법.
  18. 제 17 항에 있어서,
    상기 실리콘-함유층은 상기 기판상에 선택적으로 증착되는 것을 특징으로 하는 실리콘-기재 재료 형성 방법.
  19. 제 18 항에 있어서,
    상기 실리콘-함유층은 등급형 카본 농도를 포함하는 것을 특징으로 하는 실리콘-기재 재료 형성 방법.
  20. 제 16 항에 있어서,
    상기 프로세스 가스는 약 0.2 sccm 내지 약 3 sccm 범위의 유속을 갖는 도펀트 전구체를 더 포함하는 것을 특징으로 하는 실리콘-기재 재료 형성 방법.
  21. 제 20 항에 있어서,
    상기 도펀트 전구체는 디보란, 아르신, 포스핀 및 이들의 유도체로 이루어진 그룹에서 선택되는 것을 특징으로 하는 실리콘-기재 재료 형성 방법.
  22. 제 21 항에 있어서,
    상기 실리콘-함유층은 등급형 도펀트 농도를 더 포함하는 것을 특징으로 하는 실리콘-기재 재료 형성 방법.
  23. 프로세스 챔버내의 기판 상에 실리콘-기재 재료를 형성하는 방법으로서,
    기판 상에 실란-함유층을 증착하기 위해 실란, 메틸실란, 염화 수소 및 수소를 포함하는 프로세스 가스에 기판을 노출시키는 단계
    를 포함하는, 실리콘-기재 재료 형성 방법.
  24. 제 23 항에 있어서, 상기 프로세스 가스는
    약 20 sccm 내지 약 400 sccm 범위의 유속을 갖는 실란;
    약 0.3 sccm 내지 약 5 sccm 범위의 유속을 갖는 메틸실란;
    약 30 sccm 내지 약 500 sccm 범위의 유속을 갖는 염화 수소; 및
    약 10 slm 내지 약 30 slm 범위의 유속을 갖는 수소
    를 조합함으로써 형성되는 것을 특징으로 하는 실리콘-기재 재료 형성 방법.
  25. 제 24 항에 있어서,
    상기 프로세스 챔버는 약 650℃ 내지 약 750℃ 범위 내의 온도로 유지되는 것을 특징으로 하는 실리콘-기재 재료 형성 방법.
  26. 제 25 항에 있어서,
    상기 프로세스 챔버는 약 1 Torr 내지 약 10 Torr 범위 내의 압력으로 유지되는 것을 특징으로 하는 실리콘-기재 재료 형성 방법.
  27. 제 24 항에 있어서,
    상기 제 1 실리콘-함유층은 등급형 카본 농도를 포함하는 것을 특징으로 하는 실리콘-기재 재료 형성 방법.
  28. 제 24 항에 있어서,
    상기 프로세스 가스는 약 0.2 sccm 내지 약 10 sccm 범위의 유속을 갖는 도펀트 전구체를 더 포함하는 것을 특징으로 하는 실리콘-기재 재료 형성 방법.
  29. 제 28 항에 있어서,
    상기 도펀트 전구체는 디보란, 아르신, 포스핀 및 이들의 유도체로 이루어진 그룹에서 선택되는 것을 특징으로 하는 실리콘-기재 재료 형성 방법.
  30. 제 29 항에 있어서,
    상기 실리콘-함유층은 등급형 도펀트 농도를 포함하는 것을 특징으로 하는 실리콘-기재 재료 형성 방법.
  31. 제 27 항에 있어서,
    상기 실리콘-함유층은 상기 기판 상에 선택적으로 증착되는 것을 특징으로 하는 실리콘-기재 재료 형성 방법.
  32. 프로세스 챔버 내의 기판 상에 실리콘-기재 재료를 형성하는 방법으로서,
    기판 상에 실리콘-함유층을 증착하기 위해 실란, 게르만, 메틸실란, 염화 수소 및 수소를 포함하는 프로세스 가스에 기판을 노출시키는 단계
    를 포함하는, 실리콘-기재 재료 형성 방법.
  33. 제 32 항에 있어서, 상기 프로세스 가스는
    약 50 sccm 내지 약 200 sccm 범위의 유속을 갖는 실란;
    약 0.5 sccm 내지 약 5 sccm 범위의 유속을 갖는 게르만;
    약 0.3 sccm 내지 약 5 sccm 범위의 유속을 갖는 메틸실란;
    약 30 sccm 내지 약 500 sccm 범위의 유속을 갖는 염화 수소; 및
    약 10 slm 내지 약 30 slm 범위의 유속을 갖는 수소
    를 조합함으로써 형성되는 것을 특징으로 하는 실리콘-기재 재료 형성 방법.
  34. 제 33 항에 있어서, 상기 실리콘-함유층은
    약 50 at% 이상의 농도를 갖는 실리콘;
    약 2 at% 이하의 농도를 갖는 카본; 및
    약 15 at% 내지 약 30 at% 범위의 농도를 갖는 게르마늄
    을 포함하는 조성을 갖도록 증착되는 것을 특징으로 하는 실리콘-기재 재료 형성 방법.
  35. 제 34 항에 있어서,
    상기 프로세스 가스는 약 550℃ 내지 약 750℃ 범위 내의 온도로 유지되는 것을 특징으로 하는 실리콘-기재 재료 형성 방법.
  36. 제 35 항에 있어서,
    상기 프로세스 챔버는 약 1 Torr 내지 약 10 Torr 범위 내의 압력으로 유지되는 것을 특징으로 하는 실리콘-기재 재료 형성 방법.
  37. 제 34 항에 있어서,
    상기 실리콘-함유층은 등급형 게르마늄 농도를 포함하는 것을 특징으로 하는 실리콘-기재 재료 형성 방법.
  38. 제 34 항에 있어서,
    상기 실리콘-함유층은 등급형 카본 농도를 포함하는 것을 특징으로 하는 실리콘-기재 재료 형성 방법.
  39. 제 34 항에 있어서,
    상기 프로세스 가스는 약 0.2 sccm 내지 약 3 sccm 범위의 유속을 갖는 도펀트 전구체를 더 포함하는 것을 특징으로 하는 실리콘-기재 재료 형성 방법.
  40. 제 39 항에 있어서,
    상기 도펀트 전구체는 디보란, 아르신, 포스핀 및 이들의 유도체로 이루어진 그룹에서 선택되는 것을 특징으로 하는 실리콘-기재 재료 형성 방법.
  41. 제 33 항에 있어서,
    상기 실리콘-함유층은 상기 기판상에 선택적으로 증착되는 것을 특징으로 하는 실리콘-기재 재료 형성 방법.
  42. 제 41 항에 있어서,
    상기 실리콘-함유층 상에 추가의 실리콘-함유층이 선택적으로 증착되는 것을 특징으로 하는 실리콘-기재 재료 형성 방법.
  43. 프로세스 챔버내의 기판 상에 실리콘-기재 재료를 형성하는 방법으로서,
    기판 상에 실리콘-함유층이 증착되도록 프로세스 가스에 기판을 노출시키는 단계 - 상기 실리콘 함유층은 결정성 격자 내에 침임형 자리를 가지며 상기 침입형 자리내에 약 3 at% 이하의 카본을 함유함 - ; 및
    상기 결정성 격자의 치환형 자리에서 상기 카본의 적어도 일부가 통합되도록 상기 실리콘-함유층을 어닐링하는 단계
    를 포함하는, 실리콘-기재 재료 형성 방법.
  44. 제 43 항에 있어서, 상기 프로세스 가스는
    약 20 sccm 내지 약 400 sccm 범위의 유속을 갖는 디클로로실란;
    약 0.3 sccm 내지 약 5 sccm 범위의 유속을 갖는 메틸실란;
    약 30 sccm 내지 약 500 sccm 범위의 유속을 갖는 염화 수소; 및
    약 10 slm 내지 약 30 slm 범위의 유속을 갖는 수소
    를 조합함으로써 형성되는 것을 특징으로 하는 실리콘-기재 재료 형성 방법.
  45. 제 44 항에 있어서,
    상기 프로세스 챔버는 약 750℃ 내지 약 850℃ 범위 내의 온도에서 유지되는 것을 특징으로 하는 실리콘-기재 재료 형성 방법.
  46. 제 45 항에 있어서,
    상기 프로세스 챔버는 약 1 Torr 내지 약 10 Torr 범위 내의 압력에서 유지 되는 것을 특징으로 하는 실리콘-기재 재료 형성 방법.
  47. 제 44 항에 있어서,
    상기 실리콘-함유층은 등급형 카본 농도를 포함하는 것을 특징으로 하는 실리콘-기재 재료 형성 방법.
  48. 제 47 항에 있어서,
    상기 실리콘-함유층은 상기 기판상에 선택적으로 증착되는 것을 특징으로 하는 실리콘-기재 재료 형성 방법.
  49. 기판 상에 실리콘-기재 재료를 형성하는 방법으로서,
    기판 상에 제 1 실리콘-함유층을 증착하는 단계;
    상기 제 1 실리콘-함유층 상에 제 2 실리콘-함유층을 증착하는 단계; 및
    상기 제 2 실리콘-함유층 상에 제 3 실리콘-함유층을 증착하는 단계
    를 포함하며, 상기 제 1 실리콘-함유층은 약 25 at% 이하의 게르마늄을 포함하며, 상기 제 2 실리콘-함유층은 약 25 at% 이상의 게르마늄을 포함하며, 상기 제 3 실리콘-함유층은 약 5 at% 이하의 게르마늄을 포함하는, 실리콘-기재 재료 형성 방법.
  50. 제 49 항에 있어서,
    상기 제 1 실리콘-함유층은 약 15 at% 내지 약 25 at% 범위 내의 게르마늄 농도를 가지며, 상기 제 2 실리콘-함유층은 약 25 at% 내지 약 35 at% 범위 내의 게르마늄 농도를 가지며, 상기 제 3 실리콘-함유층은 약 5 at%에 이르는 게르마늄 농도를 가지는 것을 특징으로 하는 실리콘-기재 재료 형성 방법.
  51. 제 49 항에 있어서,
    상기 제 1 실리콘-함유층은 상기 기판상에 선택적으로 증착되는 것을 특징으로 하는 실리콘-기재 재료 형성 방법.
  52. 제 51 항에 있어서,
    상기 제 2 실리콘-함유층은 상기 제 1 실리콘-함유층 상에 선택적으로 증착되는 것을 특징으로 하는 실리콘-기재 재료 형성 방법.
  53. 제 52 항에 있어서,
    상기 제 3 실리콘-함유층은 상기 제 2 실리콘-함유층 상에 선택적으로 증착되는 것을 특징으로 하는 실리콘-기재 재료 형성 방법.
  54. 제 53 항에 있어서,
    상기 제 1, 제 2 또는 제 3 실리콘-함유층들은 약 1 Torr 내지 약 10 Torr 범위 내의 압력에서 유지되는 프로세스 챔버에서 증착되는 것을 특징으로 하는 실 리콘-기재 재료 형성 방법.
  55. 제 49 항에 있어서,
    상기 제 1 실리콘-함유층은 약 15 at% 내지 약 25 at% 범위 내의 게르마늄 농도를 갖는 것을 특징으로 하는 실리콘-기재 재료 형성 방법.
  56. 제 55 항에 있어서,
    상기 제 1 실리콘-함유층은 약 40Å 내지 약 100Å 범위 내의 두께를 갖는 것을 특징으로 하는 실리콘-기재 재료 형성 방법.
  57. 제 56 항에 있어서,
    상기 제 1 실리콘-함유층은 약 5×1019 atoms/㎤ 내지 약 1×1020 atoms/㎤ 범위 내의 보론 농도를 갖는 것을 특징으로 하는 실리콘-기재 재료 형성 방법.
  58. 제 49 항에 있어서,
    상기 제 2 실리콘-함유층은 약 25 at% 내지 약 35 at% 범위 내의 게르마늄 농도를 갖는 것을 특징으로 하는 실리콘-기재 재료 형성 방법.
  59. 제 58 항에 있어서,
    상기 제 2 실리콘-함유층은 약 200Å 내지 약 1,000Å 범위 내의 두께를 갖는 것을 특징으로 하는 실리콘-기재 재료 형성 방법.
  60. 제 59 항에 있어서,
    상기 제 2 실리콘-함유층은 약 1×1020 atoms/㎤ 내지 약 2×1020 atoms/㎤ 범위 내의 보론 농도를 갖는 것을 특징으로 하는 실리콘-기재 재료 형성 방법.
  61. 제 58 항에 있어서,
    상기 제 3 실리콘-함유층에는 게르마늄이 없는 것을 특징으로 하는 실리콘-기재 재료 형성 방법.
  62. 제 58 항에 있어서,
    상기 제 3 실리콘-함유층은 약 5 at% 이하의 게르마늄 농도를 갖는 것을 특징으로 하는 실리콘-기재 재료 형성 방법.
  63. 제 49 항에 있어서, 상기 제 1 실리콘-함유층을 증착하는 단계는
    약 50 sccm 내지 약 200 sccm 범위의 유속을 갖는 디클로로실란;
    약 0.5 sccm 내지 약 5 sccm 범위의 유속을 갖는 게르만;
    약 30 sccm 내지 약 500 sccm 범위의 유속을 갖는 염화 수소;
    약 0.2 sccm 내지 약 3 sccm 범위의 유속을 갖는 도펀트 전구체; 및
    약 10 slm 내지 약 30 slm 범위의 유속을 갖는 수소
    를 조합함으로써 형성된 제 1 프로세스 가스에 상기 기판을 노출시키는 단계를 포함하는 것을 특징으로 하는 실리콘-기재 재료 형성 방법.
  64. 제 49 항에 있어서, 상기 제 2 실리콘-함유층을 증착하는 단계는
    약 50 sccm 내지 약 400 sccm 범위의 유속을 갖는 디클로로실란;
    약 0.5 sccm 내지 약 20 sccm 범위의 유속을 갖는 게르만;
    약 30 sccm 내지 약 700 sccm 범위의 유속을 갖는 염화 수소;
    약 0.2 sccm 내지 약 6 sccm 범위의 유속을 갖는 도펀트 전구체; 및
    약 10 slm 내지 약 30 slm 범위의 유속을 갖는 수소
    를 조합함으로써 형성된 제 2 프로세스 가스에 상기 기판을 노출시키는 단계를 포함하는 것을 특징으로 하는 실리콘-기재 재료 형성 방법.
  65. 제 49 항에 있어서, 상기 제 3 실리콘-함유층을 증착하는 단계는
    약 50 sccm 내지 약 200 sccm 범위의 유속을 갖는 실란; 및
    약 30 sccm 내지 약 500 sccm 범위의 유속을 갖는 염화 수소
    를 조합함으로써 형성된 제 3 프로세스 가스에 상기 기판을 노출시키는 단계를 포함하는 것을 특징으로 하는 실리콘-기재 재료 형성 방법.
  66. 기판 상에 실리콘-함유 재료를 증착하는 방법으로서,
    기판 상에 약 15 at% 이상의 제 1 게르마늄 농도를 포함하는 제 1 실리콘-함유층을 증착하는 단계;
    상기 제 1 실리콘-함유층 상에 약 15 at% 이하의 제 2 게르마늄 농도를 갖는 제 2 실리콘-함유층을 증착하는 단계;
    그 위에 자연 산화물층이 형성되도록 상기 기판을 공기에 노출시키는 단계;
    상기 제 2 실리콘-함유층이 노출되도록 상기 자연 산화물층을 제거하는 단계; 및
    상기 제 2 실리콘-함유층 상에 제 3 실리콘-함유층을 증착하는 단계
    를 포함하는, 실리콘-기재 재료 형성 방법.
  67. 제 66 항에 있어서,
    상기 제 1 및 제 2 실리콘-함유층들은 선택적 증착 프로세스에 의해 독립적으로 증착되는 것을 특징으로 하는 실리콘-기재 재료 형성 방법.
  68. 제 67 항에 있어서,
    상기 제 2 실리콘-함유층 이후 및 상기 제 3 실리콘-함유층 이전에 MOSFET 스페이서 형성부가 증착되는 것을 특징으로 하는 실리콘-기재 재료 형성 방법.
  69. 기판 상에 실리콘-함유 재료를 증착하는 방법으로서,
    상기 기판상에 제 1 격자 변형 에피택셜을 포함하는 제 1 실리콘-함유층을 증착하는 단계; 및
    상기 제 1 실리콘-함유층상에 제 2 격자 변형 에피택셜을 포함하는 제 2 실리콘-함유층을 증착하는 단계
    를 포함하며 상기 제 2 격자 변형은 상기 제 1 격자 변형보다 큰, 실리콘-기재 재료 증착 방법.
  70. 제 69 항에 있어서,
    상기 제 1 및 제 2 실리콘-함유층들 각각은 독립적으로 실리콘 게르마늄, 실리콘 카본, 실리콘 게르마늄 카본, 도펀트, 이들의 유도체 및 이들의 조합물로 이루어진 그룹에서 선택된 재료를 포함하는 것을 특징으로 하는 실리콘-기재 재료 형성 방법.
  71. 제 70 항에 있어서,
    상기 제 1 실리콘-함유층은 약 50Å 내지 약 200Å 범위의 제 1 두께를 가지며 상기 제 2 실리콘-함유층은 약 150Å 내지 약 1,000Å 범위의 제 2 두께를 가지는 것을 특징으로 하는 실리콘-기재 재료 형성 방법.
  72. 제 69 항에 있어서,
    상기 제 1 및 제 2 실리콘-함유층들은 선택적 증착 프로세스에 의해 독립적 으로 증착되는 것을 특징으로 하는 실리콘-기재 재료 형성 방법.
KR1020067023998A 2004-05-14 2005-05-10 선택적인 증착 프로세스들을 이용하여 ｍｏｓｆｅｔ 소자를제조하는 방법 KR20070022046A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020067023998A KR20070022046A (ko) 2004-05-14 2005-05-10 선택적인 증착 프로세스들을 이용하여 ｍｏｓｆｅｔ 소자를제조하는 방법

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US10/845,984 2004-05-14
KR1020067023998A KR20070022046A (ko) 2004-05-14 2005-05-10 선택적인 증착 프로세스들을 이용하여 ｍｏｓｆｅｔ 소자를제조하는 방법

Publications (1)

Publication Number Publication Date
KR20070022046A true KR20070022046A (ko) 2007-02-23

Family

ID=43653856

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020067023998A KR20070022046A (ko) 2004-05-14 2005-05-10 선택적인 증착 프로세스들을 이용하여 ｍｏｓｆｅｔ 소자를제조하는 방법

Country Status (1)

Country Link
KR (1) KR20070022046A (ko)

Similar Documents

Publication Publication Date Title
US7737007B2 (en) Methods to fabricate MOSFET devices using a selective deposition process
US7132338B2 (en) Methods to fabricate MOSFET devices using selective deposition process
US7312128B2 (en) Selective epitaxy process with alternating gas supply
US7560352B2 (en) Selective deposition
US7598178B2 (en) Carbon precursors for use during silicon epitaxial film formation
US7776698B2 (en) Selective formation of silicon carbon epitaxial layer
US7682940B2 (en) Use of Cl2 and/or HCl during silicon epitaxial film formation
US20080138964A1 (en) Formation of Epitaxial Layer Containing Silicon and Carbon
US20080138955A1 (en) Formation of epitaxial layer containing silicon
US8394196B2 (en) Formation of in-situ phosphorus doped epitaxial layer containing silicon and carbon
KR20070022046A (ko) 선택적인 증착 프로세스들을 이용하여 ｍｏｓｆｅｔ 소자를제조하는 방법

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination