CN101548363A - 含硅外延层的形成 - Google Patents

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Abstract

本发明是揭露一种形成含硅的外延层的方法。特定的实施例是关于半导体组件(例如金氧半导体场效晶体管组件；MOSFET device)中的外延层的形成与处理。在特定的实施例中，外延层的形成包括将处理室中的基材暴露于沉积气体，沉积气体包括二或更多个硅源，例如硅烷及高阶硅烷。实施例是包括在形成外延层的过程中流入掺质来源(例如磷掺质)，并在无磷掺质之下，持续以硅源气体进行沉积。

Description

含硅外延层的形成
相关申请
本申请要求2006年12月12日提交的美国专利申请号11/609590的优先权，其公开的内容全部合并在此以作参考。
技术领域
本发明的实施例涉及一种用于含硅外延层的处理与形成的方法及设备。特定的实施例是涉及用于半导体组件中的外延层的形成与处理的方法与设备，该半导体组件例如为金氧半导体场效晶体管(MOSFET)组件。
背景技术
流经MOS晶体管的通道的电流量是直接与通道中的载流子迁移率(mobility)成比例，使用高迁移率的MOS晶体管使得更多电流流动且最终获得较快的电路效能。可藉由在通道中产生机械应力而增加MOS晶体管通道中的载流子迁移率。处于压缩应变下的通道，例如生长于硅上的硅锗通道层，是具有大幅提高的空穴迁移率，以提供pMOS晶体管。处于拉伸应变下的通道，例如生长于松弛(relaxed)硅锗上的薄硅通道层，是具有大幅提高的电子迁移率，以提供nMOS晶体管。
处于拉伸应变下的nMOS晶体管通道也可藉由形成一或多个碳掺杂硅外延层来提供，而其是与pMOS晶体管中的压缩应变SiGe通道为互补。因此，碳掺杂硅及硅锗外延层可分别沉积于nMOS及pMOS的源极/漏极。源极与漏极区可藉由选择性硅干式蚀刻而为平坦或凹陷。当经过适当的制造，覆盖有碳掺杂硅外延的nMOS源极及漏极会在通道中施加拉伸应力，并增加nMOS驱动电流。
为了要达到利用碳掺杂硅外延而增进nMOS晶体管(具有凹陷的源极/漏极)的信道中的电子迁移率，是期望通过选择性蚀刻或后沉积(post-deposition)处理而在源极/漏极上选择性形成碳掺杂硅外延层。再者，是期望碳掺杂硅外延层含有取代C原子，以在通道中诱导出拉伸应变。可藉由在碳掺杂硅源极及漏极含有较高的取代C含量则可达到较高的通道拉伸应变。
一般来说，100纳米以下(sub-100nm)的CMOS(互补金氧半导体)组件需要小于30nm的接面(junction)深度。通常使用选择性外延沉积以在接面中形成含硅材料(例如：Si、SiGe及SiC)的外延层(epilayer)。选择性外延沉积是允许外延层生长在硅沟槽(moat)上，而不生长在介电区域上。选择性外延可以在半导体组件中使用，例如：高起的源极/漏极、源极/漏极延伸部、接触插塞或双极性组件的基底层沉积。
一般的选择性外延步骤包含沉积反应及蚀刻反应。在沉积过程中，外延层是形成于单晶表面上，而多晶层是沉积于至少一第二层上，例如现存的多晶层及/或非晶层。沉积反应与蚀刻反应是同时发生，且对于外延层与多晶层具有不同的反应速率。然而，沉积的多晶层通常相比于外延层而以较快的速率蚀刻。因此，藉由改变蚀刻气体的浓度，选择性处理的总效应会造成外延材料的沉积，以及多晶材料的有限沉积(或是无沉积)。举例来说，选择性外延工艺会造成含硅材料的外延层生长在单晶硅表面上，而在间隙物(spacer)上不会残留有沉积。
含硅材料的选择性外延沉积变成在高起的源极/漏极以及源极/漏极延伸部特征结构的形成过程中的有用技术，举例来说，在含硅MOSFET(金氧半导体场效晶体管)组件的形成过程中。源极/漏极延伸部特征结构是藉由蚀刻硅表面以形成凹陷的源极/漏极特征结构，并接着以选择性生长的外延层(例如硅锗材料；SiGe)填充被蚀刻的表面来制造它。选择性外延是允许伴随原位掺杂(in-situ doping)的近乎完整的掺质活化，藉此，可省略后退火处理。因此，可利用硅蚀刻及选择性外延来精确定义接面(junction)深度。另一方面，超浅源极/漏极接面必然会造成串联电阻的增加。另外，在硅化物形成的过程中的接面消耗(junction consumption)更会使串联电阻增加。为了补偿接面消耗，高起的源极/漏极是外延地及选择性地生长在接面上。一般来说，高起的源极/漏极层为未掺杂硅。
然而，目前的外延处理具有部分缺点。为了维持目前外延处理的选择性，在整个沉积处理中，前驱物(precursor)的化学浓度及反应温度必须经过调节及调整。若未提供足够的硅前驱物，则接续的蚀刻反应占优势，而整体处理会慢下来。另外，也可能发生有害的基材特征结构的过蚀刻现象(over-etching)。若未提供足够的蚀刻剂前驱物，则接续的沉积反应会占优势，因而降低在基材表面上形成单晶及多晶材料的选择性。另外，目前的选择性外延工艺通常需要高反应温度，例如约800℃、1000℃或更高。然而此高温并非制造过程所期望的，这是因为热预算的考虑，以及基材表面可能发生的未受控制的氮化反应。另外，在高温下，在一般选择性Si：C外延处理中所并入的大多数的C原子会占据硅晶格的非取代(即，空隙)位置。藉由降低生长温度，则可达到较高的取代碳层级(例如：在生长温度550℃之下为接近100％)，然而，在这些较低温下的慢速生长速率对于组件应用是不期望的，且这种选择性处理在较低温度下一般不可能发生。
因此，需要一种用于外延沉积含硅化合物(具有选用的掺质)的处理方法。再者，此处理方法应适用于形成具有多变元素浓度的含硅化合物，并可同时具有快速的沉积速率，并将处理温度维持在例如约800℃或更低温之下(较佳为700℃或更低)。这种方法对于晶体管组件的制造是为有利的。
发明内容
本发明的一实施例是关于形成及处理含有硅的外延层的方法。其它实施例是关于制造晶体管组件的方法，该晶体管组件包括含有硅及碳的外延层。
根据本发明的一实施例，是提供在基材表面上外延地形成含硅材料的方法，该方法包括：将包括一单晶表面的基材放置于处理室中；以及将基材暴露于沉积气体，以在单晶表面上形成外延层，其中沉积气体包括硅源，且硅源包括单硅烷及高阶硅烷(higher order silane)。在特定实施例中，外延层是形成于基材的凹陷部位。
在一或多个实施例中，该方法更包括调整单硅烷与高阶硅烷的比例。在特定实施例中，硅烷与高阶硅烷的比例是超过4：1。在部分实施例中，高阶硅烷是选自二硅烷、新戊硅烷及其混合物。在一或多个实施例中，该方法包括流入含碳来源，例如甲基硅烷，而其可以与惰性载气(例如氩气)一同流入。
在特定的实施例中，高阶硅烷包括二硅烷，且单硅烷与二硅烷的比例为约5：1。在一或多个实施例中，该方法包括在将基材暴露于沉积气体之后，立即对处理室进行净气处理(purge)。在一实施例中，该方法更包括将基材暴露于蚀刻气体。在一特定实施例中，该方法更包括在将基材暴露于蚀刻气体(包括氯气及氯化氢)之后，立即对处理室进行净气处理。根据一实施例，单一的处理循环是依序地包括：沉积步骤；暴露于蚀刻气体；以及对处理室进行净气处理，而此处理循环是重复至少二次。在其它实施例中，该方法可包括重复地进行将基材暴露于沉积气体以及对处理室进行净气处理的步骤，以形成具有预定厚度的含硅层。在部分实施例中，新戊硅烷来源是位于距离处理室约5英尺之内。在一实施例中，沉积气体更包括掺质化合物，其包括一元素来源，该元素来源是选自由硼、砷、磷、铝、镓、锗、碳及其组合所组成的群组。
在一或多个实施例中，外延薄膜是在晶体管加工工艺的制造步骤中形成，该方法更包括：在基材上形成栅极介电层；在栅极介电层上形成一栅极电极；以及在基材上形成源极/漏极区，且源极/漏极区位于栅极电极的相对侧，并在源极/漏极区之间界定一通道区。
上方说明是广泛地提出本发明的部分特征结构及技术优点。熟悉此技术领域的人士应了解所揭露的特定实施例可容易地作为属于本发明的范畴内的其它结构或处理的改良及设计的基础。且熟悉此技术领域的人士也应了解此种等效实施例并未偏离如后方权利要求书所界定的本发明的精神及范畴。
附图说明
为让本发明的上述特征更明显易懂，可配合参考实施例说明，其部分乃绘示如附图式。须注意的是，虽然所附图式揭露本发明特定实施例，但其并非用以限定本发明的精神与范围，任何熟知此技术的人，应当可作各种的变动与润饰而得等效实施例。
图1，表示数种硅前驱物的外延生长速率相对于1000/温度的关系图；
图2A，表示一SEM相片，其显示利用硅烷源而生长在硅基材以及介电结构上的Si:C外延的共型性；
图2B，表示一SEM相片，其显示利用二硅烷源而生长在硅基材以及介电结构上的Si:C外延的共型性；
图2C，表示一SEM相片，其显示利用新戊硅烷源而生长在硅基材以及介电结构上的Si:C外延的共型性；
图3，表示以沉积及净气的交替步骤的非选择性Si:C外延生长的高分辨率X射线衍射光谱；
图4，表示以沉积、蚀刻及净气的交替步骤的非选择性Si:C外延生长的高分辨率X射线衍射光谱；
图，表示根据本发明的一实施例的场效晶体管对的剖面视图；以及
图6，表示图5的PMOS场效晶体管的剖面视图，其在组件上形成有额外层。
【主要组件符号说明】
100       组件        110，140    晶体管
112，142  介电层      114，144    源极区
116，146  漏极区      118，148    通道区
119       栅极        120，150    阱区(well region)
122，152  栅极电极    155         基材
158，160  隔离区      165         硅层/外延层
175       间隙物      177         间隙物
179       硅化物层    180         表面
181       箭头        183         面
具体实施方式
本发明的实施例一般是提供用于形成及处理含硅外延层的方法及设备。特定的实施例是有关在晶体管的制造过程中用于形成及处理外延层的方法及设备。
在此处所使用的「外延沉积」是指单一结晶层沉积在基材上，藉此，沉积层的结晶结构会符合基材的结晶结构。因此，外延层(或外延薄膜)是为一单一结晶层，或是具有符合基材的结晶结构的结晶结构的薄膜。外延层是与块体基材及多晶层区隔开。
在本发明中，「含硅」材料、化合物、薄膜及层一词应包括至少含有硅且也可含有锗、碳、硼、砷、磷镓及/或铝的组合物。其它成分，例如金属、卤素或氢，可并入含硅材料、化合物、薄膜及层中，且并入的浓度通常为ppm(partper million)。含硅材料的化合物或合金可以用缩写表示，例如：硅Si、硅锗SiGe、硅碳Si:C及硅锗碳SiGeC。缩写并不代表具有化学计量关系的化学等式，也不代表含硅材料的任何特定还原/氧化态。
本发明的一或多个实施例一般是提供在电子组件的制造过程中，在基材的单晶表面上选择性地且外延地沉积含硅材料的处理。含有单晶表面(例如硅或硅锗)及至少一第二表面(例如非晶表面及/或多晶表面，例如为氧化物或氮化物)的基材是暴露于一外延处理，以在单晶表面上形成外延层，并同时在第二表面上形成有限的多晶层或是甚至不形成。外延处理通常是称为交替气体供应处理(alternating gas supply process)，包括重复进行沉积处理及蚀刻处理的循环，直到生长出具有期望厚度的外延层。示范的交替沉积及蚀刻处理是揭露于共同受让且同时另案待审的美国专利申请序号第11/001,774号之中，其公开号为第2006/0115934号，专利名称为「Selective Epitaxy ProcessWith Alternating Gas Supply；以交替气体供给所进行的选择性外延处理」，其全文并入以做为参考。
在一或多个实施例中，沉积处理包括将基材表面暴露于含有至少一硅源及一载气的沉积气体之中。沉积气体也可包括锗源及/或碳源，以及掺质源。在沉积处理之中，外延层是形成于基材的单晶表面上，且同时多晶/非晶层是形成于第二表面上(例如介电的非晶及/或多晶表面)，而此将统称为「第二表面」。接着，基材暴露于蚀刻气体。蚀刻气体包括一载气(carrier gas)及蚀刻剂，例如氯气或氯化氢。蚀刻气体是将在沉积处理中所沉积的含硅材料移除。在蚀刻处理中，多晶/非晶层的移除速率高于外延层。因此，沉积及蚀刻处理的总效应是在单晶表面上形成外延生长的含硅材料，并使在第二表面上的多晶/非晶含硅材料的生长(若有的话)最小化。视需求而重复沉积及蚀刻处理的循环，以获得含硅材料的期望厚度。本发明的实施例所能沉积的含硅材料包括含有掺质的硅、硅锗、硅碳、硅锗碳及其变体(variant)。
在处理方法的一实例中，使用氯气作为蚀刻剂可降低总处理温度至低于约800℃。一般来说，沉积处理可相对于蚀刻处理而在较低的温度下进行，这是因为蚀刻剂通常需要高温来活化它。举例来说，硅烷可以在约500℃或更低温之下进行热分解以沉积硅，但氯化氢需要约700℃或更高的活化温度以作为一有效的蚀刻剂。因此，若在处理中使用氯化氢，则总处理温度是指定为活化蚀刻剂所需的较高温度。氯气是藉由降低整体处理所需温度而对整体处理有所贡献。氯气可以在约500℃的低温下被活化。因此，藉由将氯气并入处理中以作为蚀刻剂，整体处理的温度可相对于使用氯化氢作为蚀刻剂的处理而大幅降低，例如降低约200～300℃，氯气相对于氯化氢而可更快速地蚀刻含硅材料。因此，氯气蚀刻剂增加了处理的整体速率。
氮气通常为较佳的载气，这是因为与使用氩气与氦气作为载气相比之下的成本考虑。尽管氮气一般较氩气便宜，但是根据本发明的一或多个实施例，氩气为一较佳载气，特别是在甲基硅烷为硅源气体的实施例中。使用氮气作为载气的缺点为在沉积处理中基材上材料的氮化。然而，在此情况下，是需要高温(例如高于800℃)来活化氮气。因此，根据本发明的一或多个实施例，在低于氮气活化阈值的温度下所进行的处理中，氮气可以用作为惰性载气。使用惰性载气在沉积处理中具有数个特质，其一，惰性载气可以增加含硅材料的沉积速率。当在沉积过程中使用氢气作为载气时，氢气会倾向吸附至基材或与基材反应而形成具有氢端(hydrogen-terminated)的表面。具有氢端的表面相比于裸硅表面而对于外延生长的反应较慢。因此，使用惰性载气是藉由不对于沉积反应造成不利影响而使沉积速率增加。
相比于连续沉积处理，根据本发明的第一实施例，本发明利用相比于连续沉积处理而为高阶的硅烷(higher order silane)，并以沉积与净气(purge)的交替步骤所形成的毯覆(blanket)或非选择性外延是为具有改善结晶度(crystallinity)的外延薄膜。而此处所述的「高阶的硅烷」是指二硅烷、新戊硅烷(neopentasilane；NPS)、或其混合物。一示范性处理包括将基材装载至处理室中，并调整处理室中的条件至期望的温度及压力。接着，开始进行沉积处理以在基材的单晶表面上形成一外延层，接着，沉积处理结束。然后，判定外延层的厚度，若达到外延层的预定厚度，则外延处理可结束，然而，若未达到预定厚度，则重复沉积与净气的步骤循环，直到达到预定厚度。示范性处理的细节是描述如下。
基材可以为未图案化或是图案化。图案化的基材是为包括有电子特征结构(feature)形成于基材表面上或基材表面内的基材。图案化基材通常含有单晶表面及至少一第二表面，而第二表面为非单晶，例如为介电的多晶或非晶表面。单晶表面包括裸晶基材或是沉积的单一结晶层，其通常由例如硅、硅锗或硅碳所形成。多晶或非晶表面可包括介电材料以及非晶硅表面，其中介电材料例如是氧化物或氮化物，且特别为氧化硅或氮化硅。
在将基材装载入处理室之后，处理室的条件可调整至预定温度及压力。温度是适于特殊进行的处理。一般来说，处理室是在外延处理中维持于一致温度下。然而，部分步骤可在不同温度下进行。处理室维持在约250～1000℃的温度范围内，举例来说，介于约500～约800℃，更特定是介于约550～750℃。进行外延处理的适当温度是取决于用于沉积含硅材料的特定前驱物。在一实施例中，发现相对于使用一般蚀刻剂的处理，使用氯气作为含硅材料的蚀刻剂在较低温度下表现良好。因此，在一实施例中，预热处理室的示范性温度是为约750℃或更低，例如约650℃或更低，或更特定为约550℃或更低。在一特定实施例中，外延生长的温度是维持在约560℃之下。
处理室通常维持在约0.1托(Torr)～约600托的压力下，例如，介于约1托～约50托。在处理步骤期间或之间，压力会波动，但通常是维持恒定。在一特定实施例中，在沉积与净气的过程中，压力是维持在约10托。
在沉积处理中，基材是暴露于沉积气体以形成外延层。基材暴露于沉积气体的时间为约0.5秒～约30秒，例如约1秒～约20秒，更特定的为约5秒～约10秒。在一特定实施例中，沉积步骤持续约10～11秒。沉积处理的特定暴露时间的确定是与接续蚀刻处理的暴露时间，以及处理中所使用的特定前驱物及温度有关。一般来说，基材暴露于沉积气体的时间要够久，以形成具有最大厚度的外延层。
沉积气体含有至少一硅源及一载气，且可含有至少一第二元素来源，例如碳源及/或锗源。另外，沉积气体可更包括掺质化合物，以提供掺质的来源，例如硼、砷、磷、镓及/或铝。在至少一选择性实施例中，沉积气体可包括至少一蚀刻剂，例如氯化氢或氯气。
硅源供应至处理室的速率为约5sccm～约500sccm，较佳为约10sccm～约300sccm，更佳为约50sccm～约200sccm，举例来说，为约100sccm。在一特定实施例中，硅烷的流速为约60sccm。可用于沉积气体中以沉积含硅化合物的硅源包括硅烷、卤化硅烷及有机硅烷。硅烷包括硅烷(SiH4)及具有实验式为SixH(2x+2)的高阶硅烷，例如：二硅烷(Si2H6)、三硅烷(Si3H8)及四硅烷(Si4H10)等。卤化硅烷包括具有实验式为X’ySixH(2x+2-y)的化合物，其中X’＝F、Cl、Br或I，例如六氯二硅烷(Si2Cl6)、四氯硅烷(SiCl4)、二氯硅烷(Cl2SiH2)及三氯硅烷(Cl3SiH)。有机硅烷包括具有实验式为RySixH(2x+2-y)的化合物，其中R为甲基、乙基、丙基或丁基，例如甲基硅烷((CH3)SiH3)、二甲基硅烷((CH3)2SiH2)、乙基硅烷((CH3CH2)SiH3)、甲基二硅烷((CH3)Si2H5)、二甲基二硅烷((CH3)2Si2H4)以及六甲基二硅烷((CH3)6Si2)。已发现有机硅烷化合物在实施例中为有利的硅源及碳源，其将碳并入沉积的含硅化合物中。根据一或多个实施例，在含氩气的载气中的甲基硅烷是为一较佳的含硅源及载气组合。
硅源通常伴随载气而提供至处理室中。载气的流速为约1slm(标准状态下每分钟可流过多少公升的气体)～约100slm，举例来说，约5slm～约75slm，且更特定为约10slm～约50slm，例如为约10slm。载气包括氮气(N2)、氢气(H2)、氩气、氦气及其组合。惰性载气是为较佳且包括氮气、氩气、氦气及其组合。基于外延处理中所使用的前驱物及/或处理温度来选择载气。在沉积及蚀刻的各个步骤中，通常都使用同一载气。然而，在部分实施例中的特定步骤可使用不同的载气。
一般来说，在以低温(例如<800℃)处理为特征的实施例中，是使用氮气为载气。部分由于在蚀刻处理中使用氯气的缘故，则较易进行低温处理。氮气在低温处理中仍维持惰性。因此，在低温处理中，氮气不会并入沉积的含硅材料中。另外，氮气载气不会如同氢气载气般而形成氢端表面。由于氢气载气吸附在基材表面所形成的氢端表面会抑制含硅层的生长速率。最后，低温处理会因采用氮气作为载气而具有经济上的优点，因为氮气远较氢气、氩气或氦气便宜。尽管具有经济上的优点，根据部分实施例，氩气为较佳的载气。
在一或多个实施例中，所使用的沉积气体也包含至少一第二元素来源，例如碳源及/或锗源。在沉积过程中，碳源可以与硅源及载气加入处理室中，以形成含硅化合物，例如硅碳材料。碳源通常以约0.1sccm～约20sccm的速率提供至处理室中，例如约0.5sccm～约10sccm，且较特定为约1sccm～约5sccm，例如为约2sccm。碳源可以在氢气中稀释，并以300sccm的速率流动。可用于沉积含硅化合物的碳源包括乙基、丙基及丁基的有机硅烷、烷基、烯属烃、炔属烃。此种碳源包括甲基硅烷(CH3SiH3)、二甲基硅烷((CH3)2SiH2)、乙基硅烷(CH3CH2SiH3)、甲烷(CH4)、乙烯(C2H4)、乙炔(C2H2)、丙烷(C3H8)、丙烯(C3H6)、丁炔(C4H6)等。外延层的碳浓度是介于约200ppm～约5原子百分比(atomic ％)，较佳为介于1atomic ％～约3atomic ％之间，例如为1.5atomic ％。在一实施例中，碳浓度在外延层中具有等级变化，较佳是在外延层的初始部分具有较低的碳浓度(相比于外延层的最后部分)。可选择地，锗源与碳源可都在沉积过程中加入处理室中，并与硅源及载气形成含硅化合物，例如硅碳或硅锗碳材料。
可选择地，锗源可以与硅源及载气加入处理室中，以形成含硅化合物，例如硅锗材料。锗源通常以约0.1sccm～约20sccm的速率供应至处理室，较佳为约0.5sccm～10sccm，及更佳为约1sccm～约5sccm，例如为约2sccm。可用于沉积含硅化合物的锗源包括锗烷(GeH4)、高阶的锗烷以及有机锗烷。高阶的锗烷包括具有实验式为GexH(2x+2)的化合物，例如二锗烷(Ge2H6)、三锗烷(Ge3H8)及四锗烷(Ge4H10)等。有机锗烷包括例如为甲基锗烷((CH3)GeH3)、二甲基锗烷((CH3)2GeH2)、乙基锗烷((CH3CH2)GeH3)、甲基二锗烷((CH3)Ge2H5)、二甲基二锗烷((CH3)2Ge2H4)及六甲基二锗烷((CH3)6Ge2)的化合物。已发现锗烷及有机锗烷化合物在实施例中为有利的锗源及碳源，其将碳及锗并入沉积的含硅化合物中，也就是SiGe及SiGeC化合物。外延层中的锗浓度是介于约1atomic ％～约30atomic ％，例如约20atomic ％。锗浓度在外延层中具有等级变化，较佳是在外延层的较低部分具有较高的锗浓度(相比于外延层的较高部分)。
在沉积过程中所使用的沉积气体可更包括至少一掺质化合物，以提供元素掺质的来源，例如硼、砷、磷、镓或铝。掺质提供沉积的含硅化合物的各种导电特性，例如电子组件所需的受控及所期望的方向性电子流动路径。含硅化合物的薄膜是掺杂有特定掺质，以达到所期望的导电特性。在一实例中，含硅化合物是为掺杂p型，例如藉由使用二硼烷以加入浓度为约1015atoms/cm3～约1021atoms/cm3的硼。在一实例中，p型掺质的浓度为至少5×1019atoms/cm3。在另一实例中，p型掺质的浓度介于约1×1020atoms/cm3～约2.5×1021atoms/cm3。在另一实施例中，含硅化合物为掺杂n型，例如具有磷及/或砷的掺杂浓度为介于约105atoms/cm3～约1021atoms/cm3。
在沉积过程中，掺质源通常以约0.1sccm～约20sccm的速率提供至处理室，例如介于约0.5sccm～约10sccm，较特定的为介于约1sccm～约5sccm，例如为约2sccm。可用作为掺质源的含硼掺质包括硼烷及有机硼烷。硼烷包括硼烷、二硼烷(B2H6)、三硼烷、四硼烷及五硼烷，烷基硼烷包括具有实验式为RxBH(3-x)的化合物，其中R＝甲基、乙基、丙基或丁基，x＝1、2或3。烷基硼烷包括三甲基硼烷((CH3)3B)、二甲基硼烷((CH3)2BH)、三乙基硼烷((CH3CH2)3B)以及二乙基硼烷((CH3CH2)2BH)。掺质也可包括胂(AsH3)、膦(PH3)及烷基膦，例如具有实验式为RxPH(3-x)，其中R＝甲基、乙基、丙基或丁基，x＝1、2或3。烷基膦包括三甲基膦((CH3)3P)、二甲基膦((CH3)2PH)、三乙基膦((CH3CH2)3P)及二乙基膦((CH3CH2)2PH)。铝及镓掺质源可包括烷化及/或卤化衍生物，例如具有实验式为RxMX(3-x)，其中M＝Al或Ga，R＝甲基、乙基、丙基或丁基，X＝Cl或F，x＝1、2或3。铝及镓掺质源的实例包括三甲基铝(Me3Al)、三乙基铝(Et3Al)、二甲基氯化铝(Me2AlCl)、氯化铝(AlCl3)、三甲基镓(Me3Ga)、三乙基镓(Et3Ga)、二甲基氯化镓(Me2GaCl)及氯化镓(GaCl3)。
根据一或多个实施例，在沉积处理结束之后，处理室可以利用洗涤气体或载气进行冲洗，及/或处理室可以利用真空泵(pump)而抽真空。净气及/或抽真空的步骤是移除过多的沉积气体、反应副产物及其它污染物。在一示范性实施例中，处理室藉由流入约5slm的载气而进行净气约10秒。沉积与净气的循环可以进行多次。在一实施例中，沉积及净气循环是重复约90次。
在本发明的另一方面中，毯覆或非选择性的沉积是利用高阶的硅烷源(例如二硅烷或更高)而在低温下(例如约600℃或更低)进行。这协助在沉积步骤(非选择性沉积)的过程中，介电表面(例如氧化物及氮化物)上的非晶(而非多晶)生长，其促进利用接续的蚀刻步骤而移除介电表面上的层，并使得在结晶基材上生长的单一结晶层的伤害最小化。
11显示以1000/温度作为函数的在不同温度下进行处理的<001>基材上的硅的外延生长速率的图表。各个样品是在600及700℃下，及约5～8托的压力下进行处理，并在流速为3-5slm的氢气载气中输送。图1所标示的「HOS」为新戊硅烷，液态新戊硅烷在氢气载气的混合物中通过起泡器的流速为介于约20～300sccm之间。如11所示，高阶的硅烷在600℃的生长速率是为三硅烷的三倍大、二硅烷的八倍大及硅烷的72倍大。
使用高阶的硅烷气体，例如二硅烷、六氯二硅烷、三硅烷及新戊硅烷，能提供若干优点。新戊硅烷在基材上形成外延薄膜的应用是描述在共同受让的美国专利申请序号第10/688,797号之中，其公开号为第2004/0224089，专利名称为「Silicon-Containing Layer Deposition with Silicon Compounds；利用硅化合物的含硅层的沉积」，将其整体并入以做为参考。新戊硅烷((SiH3)4Si)是为含有四个结合至硅原子的硅烷基(SiH3)的三级硅烷。使用高阶的硅烷使得在较低温下的较高沉积速率成为可能，并且针对并入碳的含硅薄膜，相比于利用单硅烷作为硅源气体，高阶硅烷可以获得较高取代碳原子的并入程度。在毯覆沉积实验中，其是比较在600℃的处理温度下利用硅烷作为硅源气体，且利用氮气作为载气，甲基硅烷(1％，稀释于氢气中)作为硅碳源时，在沉积薄膜中，50％的碳为取代碳。然而，使用高阶的硅烷，由二硅烷所产生的膜层具有约90％的取代碳，且由新戊硅烷所产生的薄膜具有接近100％的取代碳。
在一或多个实施例中，液体源室包括有一新戊硅烷安瓿(ampoule)，此安瓿被设置而紧邻处理室，例如：在小于5英尺内，更特定的说是离处理室约2或3英尺，而使得具有较高的硅源传输速率，以及最终导致较高的沉积速率。
本发明的另一方面是关于单硅烷(SiH4)与高阶的硅烷(例如新戊硅烷及二硅烷)在沉积过程中的共流。虽然高阶的硅烷是适于外延沉积，但在沉积过程中使用高阶硅烷的处理通常相比于使用单硅烷的处理而显示出非共型(non-conformal)的生长。更具体说，高阶的硅烷是倾向在水平表面上产生较厚的沉积(相比于在垂直平面上，例如侧壁)，而水平表面是例如为凹陷区域的底部与栅极(gate)的顶部。此非共型生长会导致一问题，也即是当蚀刻去除栅极顶端上非期望的沉积以达到选择性时，侧壁则会过蚀刻，因而会造成所谓的底切现象(undercut)。另一方面，利用SiH4作为来源气体的处理是倾向呈现出共型生长。高阶的硅烷与单硅烷的共流是使得其适应薄膜特性，特别是在较低沉积温度下。高阶硅烷与单硅烷的比例(例如藉由改变各个来源的流速)可用于调整沉积处理所形成的外延层的形态。举例来说，调整比例而使得单硅烷与高阶硅烷的流速比例为至少约4：1，而这相比于单硅烷与高阶硅烷的比例为较低值的情况下，本发明可提供具优势的结果。更特定的说，将单硅烷与二硅烷在基材的凹陷区域的流速比例为约2.4：1以及单硅烷与二硅烷的流速比例为约4：1的处理做一比较。相比于流速比例为2.4：1所获得的样品，流速为4：1所获得的样品是具有较平滑的形态。因此，至少为约4：1(在部分实施例中为约5：1)的单硅烷与高阶硅烷的比例是可用于增进外延薄膜的形态。
图2A显示利用硅烷作为硅源以在介电结构上沉积外延薄膜的含有碳的硅薄膜的共型性。如图2A所示，其是为沉积在介电结构上的薄膜的扫瞄式电子显微相片，薄膜的顶表面为51nm，薄膜的侧表面为53nm。图2B显示利用二硅烷作为硅源以在介电结构上沉积外延薄膜的含有碳的硅薄膜的共型性。如图2B所示，薄膜的顶表面厚度为111nm，薄膜的侧表面厚度为58nm。图2C显示利用新戊硅烷作为硅源以在介电结构上沉积外延薄膜的含有碳的硅薄膜的共型性。如图2C所示，薄膜的顶表面厚度为72nm，薄膜的侧表面厚度为25nm。因此，使用高阶的硅烷是要取得一平衡，因为其会提供在较低温度下的较快沉积速率，但是共型生长却会成为一问题。
本发明认为藉由加入共流的SiH4及高阶的硅烷作为硅源以形成含硅外延层时，在凹陷区域侧壁上的生长情形可被控制，且因此侧壁在接续的处理中不会产生底切现象。除了侧壁的生长，高阶的硅烷与硅烷的共流是认为可增进仅利用高阶硅烷的处理所达到的薄膜的质量。在相同的处理条件下，自使用高阶硅烷的处理中移除硅烷，其所产生的薄膜具有较高的雾度及较差的薄膜结晶度。本发明的实施例并非受限于特定的理论，本发明认为在使用硅烷及高阶硅烷的处理中，硅烷是显示出提供较小分子以补偿来自较大分子(例如新戊硅烷)的非晶化的内部拉伸力。
本发明的另一方面是关于Si:C薄膜的原位磷掺杂或选择性外延沉积的方法。一般来说，在硅沉积的过程中，原位磷掺杂是使结晶薄膜的生长速率降低、蚀刻速率增加，因此，并不易达到选择性。换句话说，要在基材的结晶表面上达到结晶生长但在介电表面上不出现任何生长状况是困难的。另外，原位磷掺杂是倾向使外延薄膜的结晶度降低。
在部分实施例中，一或多个上述问题是藉由所谓的δ掺杂(delta doping)来避免。换句话说，在未掺杂沉积之后，仅流入掺质气体(例如磷掺质气体，如PH3)及载气。在未掺杂沉积步骤之后、或接续的蚀刻步骤之后、或净气步骤之后，或在蚀刻及净气步骤两者之后，则立即流入磷掺质气体。蚀刻及/或净气步骤可视所需而重复进行以达到高质量薄膜。在一或多个实施例中，在未掺杂层的形成过程中，是包括仅流入载气及例如膦的掺质源。以此方式处理之后，则可避免上述的一或多个非期望的效应产生。举例来说，在基材表面上外延地形成含硅材料的方法包括：将包含单晶表面的基材放置在处理室中，并接着将基材暴露于未掺杂的沉积气体，其中未掺杂的沉积气体包括硅源、选用的碳源以及无掺质源，藉以在基材上形成第一未掺杂层。之后，基材暴露于一掺杂沉积气体，其中沉积气体包括掺质源及载气，以在第一未掺杂层上形成掺杂层。在一或多个实施例中，基材可更暴露于一未掺杂沉积气体，以在单晶表面上形成外延层，其中沉积气体包括硅源、碳源及无掺质源，以在掺杂层上形成第二未掺杂层。在此种处理的实例中，是利用第一沉积步骤来形成薄膜，第一沉积步骤为：流入流速为120sccm的NPS流、150sccm的硅烷、626sccm的甲基硅烷(1％，稀释于氩气中)以及5slm的在氮气载气中的膦(phosphine)(1％，稀释于氢气中)、生长温度为约560℃、生长压力为10托。第一沉积步骤是进行约15秒。接着，藉由仅流入在载气中的膦而进行第二沉积步骤。第二沉积步骤是在压力为10托、温度为560℃之下进行约3秒。膦气体(1％膦，稀释于氢气中)的流速为15sccm，并伴随氮气载气的流速为5slm。接着，进行蚀刻步骤，其进行条件为压力14.5托、温度为560℃、氯气流速为70sccm、氮气流速为5slm以及HCl流速为300sccm。蚀刻步骤进行约7秒。接着，净气步骤是于相同的温度及压力下进行8秒，而在此过程中仅有氮气以5slm的流速流入。以此方式所进行的处理是期望可以增进选择性外延过程中的选择性。
在其它实施例中，在蚀刻步骤进行之前是形成掺杂/未掺杂层的堆栈，而其是阻挡住掺杂SiC外延薄膜的直接蚀刻。因此，根据本发明的实施例，沉积是至少在二步骤中进行：未掺杂沉积之前所进行的掺杂沉积，以及蚀刻步骤进行之前。因此，处理实施例的单一循环是包括依序为掺杂沉积、未掺杂沉积、蚀刻、净气，如上所述者。在一特定实例中，薄膜的形成是藉由：流入流速为120sccm的NPS(其是由5slm的氮气所携带)、150sccm的硅烷、626sccm的甲基硅烷(1％，稀释于氩气中)以及5slm的在氮气载气中的膦(1％，稀释于氢气中)、生长温度为约560℃以及生长压力为10托。包括膦的第一沉积步骤是进行约5秒。接着，进行第二沉积步骤，其并未流入膦以罩盖掺杂层。接着，进行蚀刻步骤，其进行条件为压力14.5托、温度为560℃、氯气流速为70sccm、氮气流速为5slm以及HCl流速为300sccm。蚀刻步骤进行约7秒。接着，净气步骤是在相同的温度及压力下进行8秒，而在此过程中仅有氮气以5slm的流速流入。当然，其它变体也属于本发明的范畴内。举例来说，沉积步骤之后可仅进行蚀刻步骤或净气步骤，或是可选择地，蚀刻步骤或净气步骤可以视需要而重复进行以达到高质量薄膜。
根据本发明的其它实施例，沉积与净气的交替步骤是在含硅薄膜的生长处理中使用。图3显示以沉积及净气的交替步骤而生长的非选择性Si:C外延的高分辨率X射线衍射光谱。其显示2％的取代碳浓度。图4显示以沉积、蚀刻及净气的交替步骤而生长的薄膜的高分辨率X射线衍射光谱。图4显示约1.3～约1.48原子百分比的碳浓度。薄膜的形成是藉由：流入流速为120sccm的NPS(新戊硅烷)(由氮气所携带)、150sccm的硅烷、在5slm的氮气载气中的626sccm的甲基硅烷(1％，稀释于氩气中)、生长温度为约560℃以及生长压力为10托。沉积是进行约15秒。接着，进行蚀刻步骤，其进行条件为：压力为约14.5托、温度为约560℃、氯气流速为70sccm、氮气流速为5slm以及HCl流速为300sccm。蚀刻步骤进行约7秒。接着，在相同的温度及压力下进行净气步骤8秒，而在此步骤中仅流入流速为5slm的氮气。
在其它实施例中，在蚀刻步骤进行之前是形成掺杂/未掺杂层的堆栈，而其是阻挡住掺杂SiC外延薄膜的直接蚀刻。因此，根据本发明的实施例，沉积是至少在二步骤中进行：未掺杂沉积后所进行的掺杂沉积，以及蚀刻步骤进行之前。因此，处理实施例的单一循环是包括依序为掺杂沉积、未掺杂沉积、蚀刻、净气，如上所述者。在一特定实例中，薄膜的形成是藉由：流入流速为120sccm的NPS(其是由氮气所携带)、150sccm的硅烷、626sccm的甲基硅烷(1％，稀释于氩气中)以及5slm的在氮气载气中的膦(1％，稀释于氢气中)、生长温度为约560℃以及生长压力为10托。包括膦的第一沉积步骤是进行约5秒。接着，进行第二沉积步骤，其并未流入膦以罩盖膦掺杂层。接着，进行蚀刻步骤，其进行条件为压力14.5托、温度为560℃、氯气流速为70sccm、氮气流速为5slm以及HCl流速为300sccm。蚀刻步骤进行约7秒。接着，净气步骤是在相同的温度及压力下进行8秒，而在此过程中仅有氮气以5slm的流速流入。
根据一或多个实施例，上述方法是循着一连续顺序进行，然而，处理并未限制于上述的确切步骤。举例来说，只要维持住处理顺序，也可在步骤之间插入其它处理步骤。外延处理的各步骤现将根据一或多个实施例而描述它。
本发明的一或多个实施例是提供在形成互补金氧半导体(CMOS)集成电路组件中为特别有用的方法，并将描述于下。其它组件及应用也包含在本发明的范畴中。图5是表示一般CMOS组件的FET对的部分剖面视图。组件100包括在形成阱(well)之后的半导体基材，该些阱提供NMOS组件及PMOS组件的源极/漏极区、栅极介电层(gate dielectric)与栅极电极(gate electrode)。组件100可以藉由熟知的半导体工艺来形成，例如：生长单晶硅并藉由沟渠蚀刻而形成浅沟渠隔离结构，以及在沟渠开口中生长或沉积介电质。形成该些结构的详细步骤为此技术领域所熟知的，故在此处不再赘述。
组件100包括：掺杂有p型材料的半导体基材155(例如硅基材)、基材155上的p型外延硅层165、定义于外延层165中的p型阱区120及n型阱区150、定义于p型阱区120中的n型晶体管(NMOS FET)110，以及定义于n型阱区150中的p型晶体管(NMOS FET)140。第一隔离区158是电性隔离n型晶体管110及p型晶体管140，第二隔离区160是将晶体管110、140与基材155上的其它半导体组件电性隔离。
根据本发明的一或多个实施例，NMOS晶体管110包括栅极电极122、第一源极区114及漏极区116。NMOS栅极电极122的厚度是可变的，并可基于组件效能的考虑而做调整。NMOS栅极电极122的功函数是相应于N型组件的功函数。源极及漏极区是位于栅极电极122的相对侧的n型区域。通道区118是位于源极区114与漏极区116之间。栅极介电层112分隔通道区118与栅极电极122。用于形成NMOS栅极电极122与介电层的处理是此技术领域熟知的，故在此不再赘述。
根据一或多个实施例，PMOS晶体管140包括栅极电极152、源极区144及漏极区146。PMOS栅极电极152的厚度是可变的，并可基于组件效能的考虑而做调整。PMOS栅极电极152的功函数是相应于N型组件的功函数。源极及漏极区是位于栅极电极152的相对侧的p型区域。通道区148是位于源极区144与漏极区146之间。栅极介电层142分隔通道区148与栅极电极152。介电层142是使栅极电极152与通道区148绝缘。应了解图5所示以及上方所描述的晶体管110、140结构是仅作为示范性，然而材料及层中的多种变体也属于本发明的范畴。
现请参照图6，其是显示图5的NMOS组件110在间隙物、源极/漏极区上的层(例如硅化物层)形成以及蚀刻终止层形成之后的额外细节。应了解66所示的PMOS组件可含有相似的间隙物及层，其尺寸及/或组成可经修改以影响NMOS组件的信道中所诱导的应力，如下所描述的。然而，为了说明的目的，仅示出并详细描述NMOS组件。
图6是显示间隙物175可以由并入栅极119周围的适当介电材料形成。偏移间隙物177也可设置于各个间隙物175的周围。用于形成间隙物175、177的形状、尺寸及厚度的工艺是此技术领域所熟知的，故在此处不再赘述。金属硅化物层179可以形成于源极区114与漏极区116之上。金属硅化物层179可以藉由适当的工艺(例如溅镀或物理气相沉积【PVD】)并由适当的金属形成，例如：镍、钛或钴。硅化物层179可扩散至部分的下方表面。漏极区116的高度是由箭头181显示，而其是为基材表面180至硅化物层179的顶端的距离。源极与漏极区的面183是显示为具角度的表面。如同熟悉此技术领域的人士所能了解的，上述的示范性组件可以经过修改而包括具有Si:C外延层的源极/漏极或源极/漏极延伸部，而其更可根据本发明的方法而进一步修改。
说明书中任何参照「一实施例」、「部分实施例」、「一或多个实施例」的词是指与该实施例关联描述的一特定特征结构、构造、材料或是特征是包括在本发明的至少一实施例中。因此，在说明书中出现的此种用词并非一定都指向相同的实施例。再者，特定的特征结构、构造、材料或是特征可以利用适当方式而组合在一或多个实施例中。上述方法的描述顺序不应作为限制之用，上述方法可利用顺序外的操作，或是经过省略或是附加。
本发明虽以较佳实施例说明如上，但其并非用以限定本发明，任何熟知此技术的人员，在不脱离本发明的精神和范围内所作的改动与润饰，仍应属本发明的技术范畴。

Claims (21)

1、一种在一基材表面上外延地形成一含硅材料的方法，包括：
将一包括一单晶表面的基材置放于一处理室中；以及
将该基材暴露于一沉积气体，以在该单晶表面上形成一外延层，其中该沉积气体包括一硅源，该硅源包括单硅烷及一高阶硅烷(higher order silane)。
2、如权利要求1所述的方法，其中该层是形成于该基材的一凹陷部位上。
3、如权利要求1所述的方法，其还包括调整单硅烷与该高阶硅烷的比例。
4、如权利要求1所述的方法，其中单硅烷与该高阶硅烷的比例是超过4：1。
5、如权利要求1所述的方法，其中该高阶硅烷是选自二硅烷、新戊硅烷(neopentasilane)及其混合物。
6、如权利要求5所述的方法，其还包括流入一含碳来源。
7、如权利要求6所述的方法，其中该含碳来源包括甲基硅烷。
8、如权利要求7所述的方法，其中该含碳来源是与一惰性载气一同流入。
9、如权利要求8所述的方法，其中该载气包括氩气。
10、如权利要求1所述的方法，其中该高阶硅烷包含二硅烷。
11、如权利要求10所述的方法，其中单硅烷与二硅烷的比例为约5：1。
12、如权利要求1所述的方法，其还包括在将该基材暴露于该沉积气体之后，立即对该处理室进行净气处理(purge)。
13、如权利要求2所述的方法，其还包括将该基材暴露于一蚀刻气体。
14、如权利要求13所述的方法，其还包括在将该基材暴露于该蚀刻气体之后，立即对该处理室进行净气处理。
15、如权利要求14所述的方法，其中该蚀刻气体包括氯气及氯化氢。
16、如权利要求13所述的方法，其中一单一处理循环是依序地包括一沉积步骤、暴露于该蚀刻气体及对该处理室进行净气处理，且该处理循环至少重复二次。
17、如权利要求12所述的方法，其还包括重复进行将该基材暴露于该沉积气体以及对该处理室进行净气处理的步骤，以形成具有一预定厚度的一含硅层。
18、如权利要求7所述的方法，其中该新戊硅烷来源是位于距离该处理室约5英尺之内。
19、如权利要求8所述的方法，其中该沉积气体还包括一掺质化合物，该掺质化合物包括一元素来源，该元素来源是选自由硼、砷、磷、铝、镓、锗、碳及其组合所组成的群组。
20、如权利要求19所述的方法，其中该掺质包括一元素来源，该元素来源包括磷。
21、如权利要求1所述的方法，其中该外延层是在一晶体管工艺的一制造步骤中形成，该方法还包括：
在一基材上形成一栅极介电层；
在该栅极介电层上形成一栅极电极；以及
在该基材上形成一源极/漏极区，且该源极/漏极区位于该栅极电极的相对侧上，并在该源极/漏极区之间界定一通道区。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113838794A (zh) * 2020-06-24 2021-12-24 Asm Ip私人控股有限公司 用于形成设置有硅的层的方法
CN115491655A (zh) * 2022-10-05 2022-12-20 江苏筑磊电子科技有限公司 一种半导体技术中用于低温清洁和沉积的微波等离子辅助方法

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI392671B (zh) * 2006-09-07 2013-04-11 Actelion Pharmaceuticals Ltd 吡啶-４-基衍生物
ES2400163T3 (es) * 2006-09-08 2013-04-08 Actelion Pharmaceuticals Ltd. Derivados de piridil-3-ilo como agentes de inmunomodulación
US7833883B2 (en) * 2007-03-28 2010-11-16 Intel Corporation Precursor gas mixture for depositing an epitaxial carbon-doped silicon film
US7994015B2 (en) 2009-04-21 2011-08-09 Applied Materials, Inc. NMOS transistor devices and methods for fabricating same
US8999798B2 (en) * 2009-12-17 2015-04-07 Applied Materials, Inc. Methods for forming NMOS EPI layers
DE102010055564A1 (de) * 2010-12-23 2012-06-28 Johann-Wolfgang-Goethe Universität Frankfurt am Main Verfahren und Vorrichtung zur Abscheidung von Silizium auf einem Substrat
WO2012102755A1 (en) * 2011-01-28 2012-08-02 Applied Materials, Inc. Carbon addition for low resistivity in situ doped silicon epitaxy
TWI521600B (zh) * 2011-06-03 2016-02-11 應用材料股份有限公司 在矽基材上形成高生長速率低電阻率的鍺膜之方法〈一〉
KR101371435B1 (ko) 2012-01-04 2014-03-12 주식회사 유진테크 처리유닛을 포함하는 기판 처리 장치
KR101677560B1 (ko) 2014-03-18 2016-11-18 주식회사 유진테크 공정공간 높이별 가열온도를 조절할 수 있는 히터를 구비한 기판 처리 장치
RU2618279C1 (ru) * 2016-06-23 2017-05-03 Акционерное общество "Эпиэл" Способ изготовления эпитаксиального слоя кремния на диэлектрической подложке
US11374112B2 (en) * 2017-07-19 2022-06-28 Asm Ip Holding B.V. Method for depositing a group IV semiconductor and related semiconductor device structures
US11018002B2 (en) * 2017-07-19 2021-05-25 Asm Ip Holding B.V. Method for selectively depositing a Group IV semiconductor and related semiconductor device structures
US11404270B2 (en) * 2018-11-30 2022-08-02 Texas Instruments Incorporated Microelectronic device substrate formed by additive process
US10910465B2 (en) 2018-12-28 2021-02-02 Texas Instruments Incorporated 3D printed semiconductor package
US10861715B2 (en) 2018-12-28 2020-12-08 Texas Instruments Incorporated 3D printed semiconductor package
KR102189557B1 (ko) * 2019-03-05 2020-12-11 에스케이머티리얼즈 주식회사 박막 트랜지스터 및 이의 제조방법
TW202208659A (zh) * 2020-06-16 2022-03-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 沉積含硼之矽鍺層的方法

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07118452B2 (ja) * 1986-03-08 1995-12-18 日新電機株式会社 シリコンエピタキシヤル成長方法
US5177677A (en) * 1989-03-08 1993-01-05 Hitachi, Ltd. Power conversion system
US5108792A (en) * 1990-03-09 1992-04-28 Applied Materials, Inc. Double-dome reactor for semiconductor processing
US5322813A (en) * 1992-08-31 1994-06-21 International Business Machines Corporation Method of making supersaturated rare earth doped semiconductor layers by chemical vapor deposition
KR100224707B1 (ko) * 1995-12-23 1999-10-15 윤종용 반도체 장치 커패시터의 제조방법
KR100200705B1 (ko) * 1996-06-08 1999-06-15 윤종용 반도체 디바이스 제조장치, 제조장치의 공정 조건 조절방법 및 이를 이용한 커패시터 제조방법
US6083321A (en) * 1997-07-11 2000-07-04 Applied Materials, Inc. Fluid delivery system and method
US6232196B1 (en) * 1998-03-06 2001-05-15 Asm America, Inc. Method of depositing silicon with high step coverage
EP1189287B1 (en) * 2000-03-03 2007-02-28 Matsushita Electric Industrial Co., Ltd. Semiconductor device
WO2002080244A2 (en) * 2001-02-12 2002-10-10 Asm America, Inc. Improved process for deposition of semiconductor films
US6916398B2 (en) * 2001-10-26 2005-07-12 Applied Materials, Inc. Gas delivery apparatus and method for atomic layer deposition
US6897131B2 (en) * 2002-09-20 2005-05-24 Applied Materials, Inc. Advances in spike anneal processes for ultra shallow junctions
US6803297B2 (en) * 2002-09-20 2004-10-12 Applied Materials, Inc. Optimal spike anneal ambient
US7540920B2 (en) * 2002-10-18 2009-06-02 Applied Materials, Inc. Silicon-containing layer deposition with silicon compounds
CN100471991C (zh) * 2002-10-18 2009-03-25 应用材料有限公司 采用硅化合物进行的含硅层沉积
US6998153B2 (en) * 2003-01-27 2006-02-14 Applied Materials, Inc. Suppression of NiSi2 formation in a nickel salicide process using a pre-silicide nitrogen plasma
TWI336102B (en) * 2003-03-13 2011-01-11 Asm Inc Epitaxial semiconductor deposition methods and structures
US7132338B2 (en) * 2003-10-10 2006-11-07 Applied Materials, Inc. Methods to fabricate MOSFET devices using selective deposition process
US7166528B2 (en) * 2003-10-10 2007-01-23 Applied Materials, Inc. Methods of selective deposition of heavily doped epitaxial SiGe
US7560352B2 (en) * 2004-12-01 2009-07-14 Applied Materials, Inc. Selective deposition
US7312128B2 (en) * 2004-12-01 2007-12-25 Applied Materials, Inc. Selective epitaxy process with alternating gas supply
US7682940B2 (en) * 2004-12-01 2010-03-23 Applied Materials, Inc. Use of Cl2 and/or HCl during silicon epitaxial film formation
US7816236B2 (en) * 2005-02-04 2010-10-19 Asm America Inc. Selective deposition of silicon-containing films
JP2006294953A (ja) * 2005-04-13 2006-10-26 Elpida Memory Inc 半導体装置の製造方法及び製造装置
US7648853B2 (en) * 2006-07-11 2010-01-19 Asm America, Inc. Dual channel heterostructure

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113838794A (zh) * 2020-06-24 2021-12-24 Asm Ip私人控股有限公司 用于形成设置有硅的层的方法
CN115491655A (zh) * 2022-10-05 2022-12-20 江苏筑磊电子科技有限公司 一种半导体技术中用于低温清洁和沉积的微波等离子辅助方法

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