JP4204671B2 - 半導体装置の製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は半導体装置の製造方法に関し、より特定的には、ソース／ドレイン領域のせり上げ構造を採用した高速デバイスの信頼性のより一層の向上が図られる半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】
以下、図を参照して、ソース／ドレイン領域のせり上げ構造に選択エピタキシャル成長方法を用いた、従来の電界効果トランジスタの製造方法について、第１および第２の製造方法について説明する。
【０００３】
まず、図４５〜図５１を参照して、第１の電界効果トランジスタの製造方法について説明する。
【０００４】
図４５を参照して、シリコン基板１の主表面上にトレンチ分離法により素子分離絶縁膜２を形成する。素子分離絶縁膜２によって、シリコン基板１の表面には、ＭＯＳ（Metal Oxide Semiconductor ）トランジスタ等を形成するための活性領域が形成される。その後、熱酸化法を用いて、シリコン基板１の活性領域にゲート絶縁膜３を形成する。
【０００５】
シリコン基板１の主表面上に、ポリシリコン膜４とシリコン酸化膜５とを堆積する。その後、シリコン酸化膜５の上に所定のパターンを有するフォトレジスト膜を形成した後、このフォトレジスト膜をマスクとして、ポリシリコン膜４およびシリコン酸化膜５に異方性エッチングを施し、ゲート絶縁膜３、ポリシリコン膜４およびシリコン酸化膜５のパターニングを行い、ポリシリコン膜４およびシリコン酸化膜５からなるゲート電極６を完成させる。
【０００６】
次に、図４６を参照して、ゲート電極６をマスクにして、シリコン基板１に不純物のイオン注入を行い、ｎ- 不純物領域７ａ、８ａを形成する。その後、ゲート電極６の側面に絶縁膜からなるサイドウォール９を形成する。その後、ゲート電極６およびサイドウォール９をマスクにして、シリコン基板１に不純物のイオン注入を行い、ｎ+ 不純物領域７ｂ、８ｂを形成する。これにより、ソース領域７およびドレイン領域８が完成する。
【０００７】
次に、図４７を参照して、選択エピタキシャル成長方法により、ソース領域７およびドレイン領域８の上に、エピタキシャルシリコン層１０を形成する。その後、このエピタキシャルシリコン層１０に対して、イオン注入法により不純物の導入を行う。
【０００８】
次に、図４８を参照して、スパッタリング法等により、シリコン基板１の上にチタンからなる金属薄膜２２を形成する。その後、図４９を参照して、このシリコン基板１に対して高温の加熱処理を行い、エピタキシャルシリコン層１０と金属薄膜２２とを反応させてチタンシリサイド層２３を形成する。
【０００９】
次に、図５０を参照して、未反応の金属薄膜２２を、硫酸、過酸化水素などを用いて除去する。サイドウォール８の上にはエピタキシャルシリコン層１０が形成されていないため、チタンシリサイド層２３は形成されない。ゲート電極６とソース領域７、およびゲート電極６とドレイン領域８との間は電気的に絶縁される。
【００１０】
次に、図５１を参照して、化学気相蒸着法等により、シリコン基板１の上に層間絶縁膜１４を形成する。その後、層間絶縁膜１４にコンタクト孔１４ａを形成する。その後、公知技術によりタングステンプラグ１５およびアルミ配線層１６を形成することで、ソース電極１８およびドレイン電極１９が完成する。以上の工程を経ることにより、ゲート電極６、ソース電極１８およびドレイン電極１９を有する第１の電界効果トランジスタが完成する。
【００１１】
次に、図５２〜図５８を参照して、第２の電界効果トランジスタの製造方法について説明する。
【００１２】
図５２を参照して、シリコン基板１の主表面上にトレンチ分離法により素子分離絶縁膜２を形成する。素子分離絶縁膜２によって、シリコン基板１の表面には、ＭＯＳトランジスタ等を形成するための活性領域が形成される。その後、熱酸化法を用いて、シリコン基板１の活性領域にゲート絶縁膜３を形成する。
【００１３】
シリコン基板１の主表面上に、ポリシリコン膜を堆積する。その後、ポリシリコン膜の上に所定のパターンを有するフォトレジスト膜を形成した後、このフォトレジスト膜をマスクとして、ゲート絶縁膜３およびポリシリコン膜に異方性エッチングを施し、ポリシリコン膜のパターニングを行い、ポリシリコン膜からなるゲート電極６を完成させる。
【００１４】
次に、図５３を参照して、ゲート電極６をマスクにして、シリコン基板１に不純物のイオン注入を行い、ｎ- 不純物領域７ａ、８ａを形成する。その後、ゲート電極６の側面に絶縁膜からなるサイドウォール９を形成する。その後、ゲート電極６およびサイドウォール９をマスクにして、シリコン基板１に不純物のイオン注入を行い、ｎ+ 不純物領域７ｂ、８ｂを形成する。これにより、ソース領域７およびドレイン領域８が完成する。
【００１５】
次に、図５４を参照して、選択エピタキシャル成長方法により、ソース領域７およびドレイン領域８の上に、エピタキシャルシリコン層１０を形成する。この時、ゲート電極６の上にもエピタキシャルシリコン層１０が形成される。その後、このエピタキシャルシリコン層１０に対して、イオン注入法により不純物の導入を行う。
【００１６】
次に、図５５を参照して、スパッタリング法等により、シリコン基板１の上にチタンからなる金属薄膜２２を形成する。その後、図５６を参照して、このシリコン基板１に対して高温の加熱処理を行い、エピタキシャルシリコン層１０と金属薄膜２２とを反応させてチタンシリサイド層２３を形成する。なお、ゲート電極６の上に形成されたエピタキシャルシリコン層１０にもチタンシリサイド層２３が形成される。
【００１７】
次に、図５７を参照して、未反応の金属薄膜２２を、硫酸、過酸化水素などにより除去する。サイドウォール８の上にはエピタキシャルシリコン層１０が形成されていないため、チタンシリサイド層２３は形成されない。ゲート電極６とソース領域７およびゲート電極６とドレイン領域８との間は電気的に絶縁される。
【００１８】
次に、図５８を参照して、化学気相蒸着法等により、シリコン基板１の上に層間絶縁膜１４を形成する。その後、層間絶縁膜１４にコンタクト孔１４ａを形成する。その後、公知技術によりタングステンプラグ１５およびアルミ配線層１６を形成することで、ソース電極１８およびドレイン電極１９が完成する。以上の工程を経ることにより、ゲート電極６、ソース電極１８およびドレイン電極１９を有する第２の電界効果トランジスタが完成する。
【００１９】
【発明が解決しようとする課題】
上述した２つの選択エピタキシャル成長法を用いた電界効果トランジスタの製造方法においては、以下に示すような問題があった。
【００２０】
まず第１の電界効果トランジスタの製造方法の場合、図４７に示すように、ソース領域７およびドレイン領域８の上にのみエピタキシャルシリコン層１０が形成される。エピタキシャルシリコン層１０の形成時において、エピタキシャルシリコン層１０の膜厚がある膜厚を越えると、サイドウォール９の上にエピタキシャルシリコン層からなるシリコン片が発生することが、文献「Journal of Crystal Growth 111(1991)860-863」に報告されている。
【００２１】
同文献によれば、エピタキシャルシリコン層１０の成長過程において、たとえばジシラン等の原料ガスがシリコン酸化膜の表面に衝突した場合、その一部が分解してシリコン酸化膜表面において移動可能な吸着原子となる。
【００２２】
この吸着原子によってシリコン酸化膜の表面が被覆される割合があるレベルに達すると、吸着原子を核としてポリシリコンが成長する。すなわち、成長したポリシリコンがシリコン片となる。さらに、サイドウォール９に、シリコン窒化膜を用いた場合、シリコン片が発生する限界膜厚が薄くなる。
【００２３】
たとえば、シリコン基板温度６８０℃、ジシラン流量０．２ｓｃｃｍの条件下で、エピタキシャルシリコン層１０を２０ｎｍ形成した場合、デポ時間は約４分となる。このとき、シリコン窒化膜からなるサイドウォール９の上には、厚さ約４ｎｍ程度のポリシリコンからなるシリコン片が形成される。
【００２４】
サイドウォール９の上面にシリコン片１０ａが形成された場合、シリコン片を介して、ソース電極１８とドレイン電極１９とが短絡する恐れがある。
【００２５】
特に、図４８で説明したように、エピタキシャルシリコン層１０形成した後にスパッタリング法により金属薄膜２２を形成し、高温の熱処理を行い、エピタキシャルシリコン層１０と金属薄膜２２とを反応させてチタンシリサイド層２３を形成する場合、図５９に示すように、シリコン片と金属薄膜２２とが反応して不必要なチタンシリサイド層２３ａが形成される。
【００２６】
フッ酸等により未反応の金属薄膜を除去しても、不必要なシリサイド層２３ａはサイドウォール上に残る。以上により、サイドウォール９上に形成された、より少量の不必要なチタンシリサイド層２３ａの存在により、ソース電極１８とドレイン電極１９とが短絡するという問題点があった。
【００２７】
また、第２の電界効果トランジスタの製造方法の場合においても、図６０に示すように、チタンシリサイド層２３を形成するプロセスにおいて、ゲート電極６の上部に成長したエピタキシャルシリコン層２２にも同時にチタンシリサイド層２３を形成した場合、サイドウォール９の上に形成された不必要なチタンシリサイド層２３ａにより、ゲート電極６、ソース電極１８、ドレイン電極１９のそれぞれの間が短絡するという問題点があった。
【００２８】
したがってこの発明の目的は、上記問題点を解決するためになされたものであり、半導体装置の電極の間が短絡するのを防止することのできる半導体装置の製造方法を提供することを目的とする。
【００２９】
【課題を解決するための手段】
この発明に基づく半導体装置の製造方法においては、以下の工程を備えている。
【００３０】
まず、半導体基板の主表面に、素子分離絶縁膜により電気的に絶縁された素子形成領域が形成される。その後、上記素子形成領域にゲート電極が形成される。
【００３１】
次に、上記素子形成領域の上記ゲート電極によって区切られた２つの領域の一方の領域にソース領域が形成され、他方の領域にドレイン領域が形成される。その後、上記ゲート電極の側壁に絶縁膜からなるサイドウォールが形成される。
【００３２】
次に、上記ソース領域および上記ドレイン領域の表面に、半導体薄膜が形成される。その後、上記半導体薄膜の成長工程において、上記サイドウォールの表面に発生した半導体結晶を酸化または除去することにより、上記ソース電極、上記ドレイン電極および上記ゲート電極の間がそれぞれ電気的に絶縁される。
【００３３】
この半導体装置の製造方法によれば、半導体基板の主表面の素子形成領域上に、１対のソース／ドレイン領域とゲート電極とを含むＭＯＳ型トランジスタが形成される。半導体薄膜の成長工程において、ＭＯＳ型トランジスタのソース／ドレイン領域とゲート電極との間のサイドウォールの上に、半導体結晶が付着するが、絶縁処理工程により、その半導体結晶が酸化または除去され、ＭＯＳ型トランジスタのソース電極、ドレイン電極およびゲート電極の間がそれぞれ短絡することが防止される。その結果、電気的な信頼性に優れた半導体装置を得ることが可能になる。
【００３４】
また、好ましくは、半導体薄膜成長工程は、固相エピタキシャル成長または気相選択エピタキシャル成長によって行う。
【００３５】
この製造方法によれば、ソースドレイン領域に形成された半導体薄膜と、サイドウォールの上面に成長する半導体結晶が異なった膜質を持つ。たとえば、サイドウォール上面に成長する半導体結晶の膜厚は、ソース／ドレイン領域に形成された半導体薄膜よりも薄くなる。
【００３６】
このため、サイドウォール上の半導体結晶は、ソース／ドレイン領域に形成された半導体薄膜に比べ、酸化速度が速くなり、また、エッチングに対する除去の速度が速くなる。
【００３７】
その結果、絶縁処理工程によりＭＯＳ型トランジスタのソース電極、ドレイン電極、およびゲート電極の間が絶縁され、電気的信頼性に優れた半導体装置を得ることが可能になる。
【００３８】
また、好ましくは、上記絶縁処理工程は、上記半導体薄膜の表面を酸素を含む雰囲気に晒す酸化工程を含んでいる。
【００３９】
この場合、半導体基板が酸素を含む雰囲気に晒されることにより、半導体結晶がシリコンからなる場合、この半導体結晶と酸素とが反応してシリコン酸化膜が形成される。また、ゲート電極がポリシリコン膜からなる場合においても、このゲート電極の表面にもシリコン酸化膜が形成される。
【００４０】
その結果、ソース／ドレイン領域およびゲート電極の間が電気的に絶縁され、電気的信頼性によりすぐれた半導体装置を得ることが可能になる。
【００４１】
また好ましくは、上記絶縁処理工程は、上記半導体薄膜の表面に酸素を含むイオンを導入することにより、上記半導体薄膜の表面を酸化する第１酸化工程を含んでいる。
【００４２】
このように、半導体基板に酸素を含むイオンを導入することにより、半導体結晶に酸素が導入され、半導体結晶がシリコンからなる場合、シリコン酸化膜が形成される。また、ゲート電極がポリシリコン薄膜からなる場合においても、ゲート電極の表面にシリコン酸化膜が形成される。
【００４３】
その結果、ソース／ドレイン領域およびゲート電極の間が電気的に絶縁され、電気的信頼性によりすぐれた半導体装置を得ることが可能になる。
【００４４】
さらに好ましくは、上記第１酸化工程の後に、上記半導体薄膜を含む上記半導体基板に加熱処理を施すことにより、上記半導体薄膜の表面をさらに酸化する第２酸化工程をさらに含んでいる。
【００４５】
この場合、加熱処理により、上記イオン導入による酸化で未反応のシリコンの酸化を促進する。これにより、より少量の酸素の注入量でポリシリコン薄膜からなる半導体結晶の酸化を行うことが可能になる。
【００４６】
その結果、イオン導入による素子の損傷を少なく保ちながら、電気的信頼性によりすぐれた半導体装置を得ることが可能になる。
【００４７】
さらに好ましくは、上記絶縁処理工程の後に、上記半導体薄膜をフッ酸を含む溶液に浸漬、またはフッ酸を含む気体に晒す除去工程を含んでいる。
【００４８】
この場合、ポリシリコンからなる半導体薄膜の表面やゲート電極の表面に形成されるシリコン酸化膜、および、シリコンからなる半導体結晶の周辺に形成されたシリコン酸化膜が、フッ酸処理工程により除去される。このとき、シリコン酸化膜と同時に半導体結晶も除去される。
【００４９】
その結果、ソース／ドレイン領域およびゲート電極の間が電気的に絶縁され、ＭＯＳ型トランジスタの電気的信頼性をより向上することが可能になる。
【００５０】
また好ましくは、電極間絶縁処理工程は、成長された半導体薄膜を含む半導体基板を、酸を含む溶液に浸漬、または酸を含む気体に晒す工程をさらに含んでいる。
【００５１】
この場合、ポリシリコンからなる半導体薄膜の表面、ゲート電極の表面および半導体結晶の表面が、酸によりエッチングされる。半導体薄膜に比べ半導体結晶のエッチング速度は早く、あるいは、半導体薄膜に比べ半導体結晶の膜厚が薄いため、半導体薄膜があまりエッチングされないようにエッチング条件をコントロールすることにより、サイドウォールの上の半導体結晶を除去することが可能になる。
【００５２】
その結果、ソース／ドレイン領域およびゲート電極の間が電気的に絶縁され、電気的信頼性によりすぐれた半導体装置を得ることが可能になる。
【００５３】
そのような溶液としては、フッ酸と硝酸を含む混合液を用いることが可能である。
【００５４】
さらに好ましくは、上記酸を含む溶液に浸漬、または酸を含む気体に晒す除去工程に、上記半導体基板の表面の面方位によってエッチング速度の異なる薬液を用いている。
【００５５】
この場合、エッチング速度の違いを利用して、半導体薄膜をあまり除去することなく、サイドウォール上の半導体結晶を除去することが可能になる。
【００５６】
特に、半導体薄膜がエピタキシャル成長により形成された場合、半導体薄膜の表面はある決まった面方位を持つため、薬液にはある１つの指数面のみが晒され、適当な薬液の選択によりエッチング速度を低く抑制することが可能になる。
【００５７】
一方、サイドウォール上の半導体結晶には、そのような結晶面の配向がないため、エッチング速度は速いままである。
【００５８】
以上により、半導体薄膜の除去量をより抑えつつサイドウォール上の半導体結晶を除去することができる。その結果、ソース／ドレイン領域およびゲート電極の間が電気的に絶縁され、電気的信頼性によりすぐれた半導体装置を得ることが可能になる。
【００５９】
そのような半導体基板としては、半導体基板の表面の面方位が（１１１）面のものを用い、上記半導体薄膜を水酸化カリュウム溶液に浸漬することにより可能となる。
【００６０】
また、好ましくは、上記絶縁処理工程は、上記半導体薄膜を、フッ素、塩素、臭素、沃素、アスタチンからなる群より選択される少なくとも１つを含むガスと、酸素ガスとの混合ガス雰囲気中のプラズマに晒す除去工程を含んでいる。
【００６１】
この場合、ポリシリコンからなる半導体薄膜の表面、ゲート電極の表面および半導体結晶の表面が、プラズマによりエッチングされる。半導体薄膜に比べ、半導体結晶のエッチング速度は早く、また、半導体薄膜に比べ、半導体結晶の膜厚が薄い。したがって、半導体薄膜があまりエッチングされないように条件をコントロールすることで、サイドウォールの上の半導体結晶を除去することができる。
【００６２】
その結果、ソース／ドレイン領域およびゲート電極の間が電気的に絶縁され、電気的な信頼性によりすぐれた半導体装置を得ることが可能になる。
【００６３】
また好ましくは、上記絶縁処理工程は、上記半導体薄膜の表面に、金属膜を形成する工程と、上記金属膜を含む上記半導体基板に加熱処理を施す工程と、による除去工程を含んでいる。
【００６４】
この場合、ＭＯＳ型トランジスタを含む半導体基板上に金属膜が形成される。その後、所定温度の加熱処理により、成長された半導体薄膜と金属膜とが反応し金属シリサイド膜が形成される。この時、半導体結晶は極微量であるために金属膜中に拡散する。その後、金属膜が除去される。
【００６５】
その結果、ソース／ドレイン領域の表面の電気抵抗を低下させつつ、ソース／ドレイン領域およびゲート電極の間を電気的に絶縁することができ、高速なＭＯＳ型トランジスタの信頼性をより向上することが可能になる。
【００６６】
金属膜を除去する工程は、半導体基板を硫酸と過酸化水素水の混合物溶液に浸漬する工程を含んでいる。
【００６７】
また、上記金属膜としては、チタン、コバルト、ジルコニウムおよびハフニウムのうちいずれかを用いることができる。
【００６８】
また好ましくは、上記絶縁処理工程は、上記半導体薄膜の表面を研磨する除去工程を含んでいる。
【００６９】
この場合、半導体薄膜に比べて、半導体結晶は半導体基板への付着面積が少なく、研磨することにより除去されやすい。したがって、半導体薄膜があまり影響を受けないように研磨条件をコントロールすることで、サイドウォールの上の半導体結晶を除去することが可能になる。
【００７０】
その結果、ソース／ドレイン領域およびゲート電極の間が電気的に絶縁絶緯され、電気的信頼性によりすぐれた半導体装置を得ることが可能になる。
【００７１】
また好ましくは、上記絶縁処理工程は、上記半導体薄膜の表面に対して、微細な液体または微粒子を高速で照射する除去工程を含んでいる。
【００７２】
この場合、半導体薄膜に比べて、半導体結晶は半導体基板への付着面積が少なく、衝撃することにより除去されやすい。したがって、半導体薄膜があまり影響を受けないように衝撃する条件をコントロールすることで、サイドウォールの上の半導体結晶を除去することができる。
【００７３】
その結果、ソース／ドレイン領域およびゲート電極の間が電気的に絶縁され、電気的信頼性によりすぐれた半導体装置を得ることが可能になる。
【００７４】
また好ましくは、上記絶縁処理工程は、上記半導体薄膜を液体中に浸漬あるいは液体をかけながら、上記半導体薄膜の表面に対して超音波を照射する除去工程を含んでいる。
【００７５】
この場合、半導体薄膜に比べて、半導体結晶は半導体基板への付着面積が少なく、超音波を照射することにより除去されやすい。したがって、半導体薄膜があまり影響を受けないように超音波を照射する条件をコントロールすることで、サイドウォールの上の半導体結晶を除去することができる。
【００７６】
その結果、ソース／ドレイン領域およびゲート電極の間が電気的に絶縁され、電気的信頼性によりすぐれた半導体装置を得ることが可能になる。
【００７７】
また好ましくは、上記絶縁処理工程は、上記半導体薄膜の表面に、フッ素、塩素、臭素、沃素またはアスタチンのいずれかを含むハロゲンガスに晒す除去工程を含んでいる。
【００７８】
この場合、成長された半導体薄膜を含む半導体基板表面をハロゲンガスに曝露することにより、成長された半導体薄膜の表面やゲート電極のポリシリコンの表面や半導体結晶の表面が、ハロゲンガスによりエッチングされる。
【００７９】
半導体薄膜に比べ、半導体結晶のエッチング速度は早く、あるいは、半導体薄膜に比べ、半導体結晶の膜厚が薄い。したがって、半導体薄膜があまりエッチングされないようにエッチング条件をコントロールすることでサイドウォールの上の半導体結晶の除去が可能になる。
【００８０】
その結果、ソース／ドレイン領域およびゲート電極の間が電気的に絶縁され、電気的信頼性によりすぐれた半導体装置を得ることが可能になる。
【００８１】
【発明の実施の形態】
以下、この発明に基づく半導体装置の製造方法の実施の形態１〜実施の形態２８について、電界効果トランジスタの製造方法に基づき、図を参照しながら説明する。なお、実施の形態１〜実施の形態１４は従来の技術で説明した第１の電界効果トランジスタの構造に対応する製造方法を示し、実施の形態１５〜実施の形態２８は従来の技術で説明した第２の電界効果トランジスタの構造に対応する製造方法を示す。また、各実施の形態において、同一箇所および相当部分については、同一符号を付すものとする。
【００８２】
［実施の形態１]
実施の形態１にかかる電界効果トランジスタの製造方法について、図１〜図８を参照して説明する。
【００８３】
図１を参照して、シリコン基板１の主表面上にトレンチ分離法によりシリコン酸化膜などからなる素子分離絶縁膜２を形成する。素子分離絶縁膜２によって、シリコン基板１の表面には、ＭＯＳトランジスタ等を形成するための活性領域が形成される。その後、熱酸化法を用いて、シリコン基板１の活性領域にシリコン酸化膜などからなるゲート絶縁膜３を形成する。
【００８４】
シリコン基板１の主表面上に、ポリシリコン膜４とシリコン酸化膜５とを堆積する。その後、シリコン酸化膜５の上に所定のパターンを有するフォトレジスト膜を形成した後、このフォトレジスト膜をマスクとして、ポリシリコン膜４およびシリコン酸化膜５に異方性エッチングを施し、ポリシリコン膜４およびシリコン酸化膜５のパターニングを行い、ポリシリコン膜４およびシリコン酸化膜５からなるゲート電極６を完成させる。
【００８５】
次に、図２を参照して、ゲート電極６をマスクにして、シリコン基板１に不純物のイオン注入を行い、ｎ- 不純物領域７ａ、８ａを形成する。その後、ゲート電極６の側面にシリコン窒化膜からなるサイドウォール９を形成する。その後、ゲート電極６およびサイドウォール９をマスクにして、シリコン基板１に不純物のイオン注入を行い、ｎ+ 不純物領域７ｂ、８ｂを形成する。これにより、ソース領域７およびドレイン領域８が完成する。
【００８６】
次に、図３を参照して、化学気相蒸着法たとえば、固相エピタキシャル成長法または気相選択エピタキシャル成長法等により、ソース領域７およびドレイン領域８の上に、エピタキシャルシリコン層１０を形成する。
【００８７】
この時、プロセス変動等によりエピタキシャルシリコン層１０の膜厚が臨界膜厚を超えた場合、サイドウォール９の上にシリコン片１０ａが形成される。本実施の形態の場合、サイドウォール９にはシリコン窒化膜を用いているため、特にサイドウォール９の上にシリコン片１０ａが発生しやすくなる。
【００８８】
次に、図４を参照して、シリコン基板１を６００℃〜９００℃の酸素雰囲気中に晒すことにより、エピタキシャルシリコン層１０の表面およびシリコン片１０ａの表面にシリコン酸化膜１１を形成する。この時、同時に水素または水分を混入することにより、同じ絶縁耐圧特性を有するシリコン酸化膜１１をより低い酸化温度で形成することができる。その後、エピタキシャルシリコン層１０に対して、イオン注入法により不純物の導入を行う。
【００８９】
次に、図５を参照して、スパッタリング法等により、シリコン基板１の上にチタンからなる金属薄膜２２を形成する。その後、図６を参照して、このシリコン基板１に対して高温の加熱処理を行い、エピタキシャルシリコン層１０と金属薄膜２２とを反応させてチタンシリサイド層２３を形成する。このとき、エピタキシャルシリコン層１０の表面のシリコン酸化膜１１は、チタンシリサイド層２３に吸収される。
【００９０】
次に、図７を参照して、未反応の金属薄膜２２を、硫酸、過酸化水素などにより除去する。
【００９１】
次に、図８を参照して、化学気相蒸着法等により、シリコン基板１の上に層間絶縁膜１４を形成する。その後、層間絶縁膜１４にコンタクト孔１４ａを形成する。その後、公知技術によりタングステンプラグ１５およびアルミ配線層１６を形成することで、ソース電極１８およびドレイン電極１９が完成する。以上の工程を経ることにより、ゲート電極６、ソース電極１８およびドレイン電極１９を有する本実施の形態における電界効果トランジスタが完成する。
【００９２】
上述した電界効果トランジスタの製造方法によれば、シリコン基板１を酸素を含む雰囲気に曝露することにより、シリコン片１０ａの表面にシリコン酸化膜１１が形成される。その結果、シリコン片１０ａによる電気的な導通状態を未然に回避できることとなり、ソース電極１８とドレイン電極１９との間の絶縁性が高められ、電気的信頼性の高い電界効果トランジスタを形成することが可能になる。
【００９３】
［実施の形態２]
実施の形態２にかかる電界効果トランジスタの製造方法について、図９および図１０を用いて説明する。なお、ソース領域７およびドレイン領域８の上に、エピタキシャルシリコン層１０を形成するまでの工程は、実施の形態１の図１〜図３で説明した工程と同じであるため、説明は省略する。
【００９４】
図９を参照して、実施の形態１と同様に（図４参照）、シリコン基板１を６００℃〜９００℃の酸素雰囲気中に晒すことにより、エピタキシャルシリコン層１０の表面およびシリコン片１０ａの表面にシリコン酸化膜１１を形成する。この時、同時に水素または水分を混入することにより、同じ絶縁耐圧特性を有するシリコン酸化膜１１をより低い酸化温度で形成することができる。
【００９５】
次に、図１０を参照して、シリコン基板１をフッ酸溶液に浸漬する。フッ酸溶液の濃度は、０．１％〜５．０％、浸漬時間は１０秒〜３００秒が望ましい。これにより、シリコン酸化膜１１はフッ酸溶液に溶解する。このとき、図９に示すシリコン酸化膜１１に覆われたシリコン片１０ａはフッ酸溶液中に沈殿し、消失する。その後、エピタキシャルシリコン層１０に対して、イオン注入法により不純物の導入を行う。以下、図５〜図８に示す実施の形態１の製造方法と同様の工程を経ることにより、電界効果トランジスタを完成させる。
【００９６】
以上、本実施の形態における電界効果トランジスタの製造方法によれば、シリコン基板１を酸素を含む雰囲気に曝露することにより、シリコン片１０ａの表面にシリコン酸化膜１１が形成される。さらにこのシリコン酸化膜１１をフッ酸のエッチングにより除去することにより、ソース電極１８とドレイン電極１９との間の絶縁性が高められ、電気的信頼性の高い電界効果トランジスタを形成することが可能になる。
【００９７】
［実施の形態３]
実施の形態３にかかる電界効果トランジスタの製造方法について、図１１を参照して説明する。なお、ソース領域７およびドレイン領域８の上に、エピタキシャルシリコン層１０を形成するまでの工程は、実施の形態１の図１〜図３で説明した工程と同じであるため、説明は省略する。
【００９８】
図１１を参照して、実施の形態１と同様の工程により、エピタキシャルシリコン層１０を形成する。この時、サイドウォール９の上にシリコン片１０ａが発生する。
【００９９】
次に、酸素イオンをシリコン基板１の全面に注入する。酸素イオンの注入条件は、注入エネルギ２ｋｅＶ〜２０ｋｅＶ、注入量は１×１０15ｃｍ-2〜１×１０21ｃｍ-2である。これにより、シリコン片１０ａおよびエピタキシャルシリコン膜１０の表面に絶縁性のあるシリコン酸化膜１１が形成される。なお、酸素イオンの注入によりシリコン酸化膜を形成する技術としては、「J.J.A.P5 737 〜738 (1966)：Formation of SiO2 Films by Oxygen-Ion Bombardmat」を参照することができる。以下、図５〜図８に示す実施の形態１の製造方法と同様の工程を経ることにより、電界効果トランジスタを完成させる。
【０１００】
以上、本実施の形態における電界効果トランジスタの製造方法によれば、シリコン片１０ａを酸化することができる。その結果、ソース電極１８とドレイン電極１９との間の絶縁性が高められ、電気的信頼性の高い電界効果トランジスタを形成することが可能になる。また、熱処理を施すことなくシリコン片１０ａの酸化を行うことができることは、浅い接合の形成にとって有利である。
【０１０１】
［実施の形態４]
実施の形態４にかかる電界効果トランジスタの製造方法について、実施の形態３と同様に、図１１を参照して説明する。なお、ソース領域７およびドレイン領域８の上に、エピタキシャルシリコン層１０を形成するまでの工程は、実施の形態１の図１〜図３で説明した工程と同じであるため、説明は省略する。
【０１０２】
図１１を参照して、実施の形態１と同様の工程により、エピタキシャルシリコン層１０を形成する。この時、サイドウォール９の上にシリコン片１０ａが発生する。
【０１０３】
次に、酸素イオンをシリコン基板１の全面に注入する。酸素イオンの注入条件は、実施の形態３とは異なり、注入エネルギ２ｋｅＶ〜２０ｋｅＶ、注入量は１×１０14ｃｍ-2〜１×１０20ｃｍ-2である。これにより、シリコン片１０ａおよびエピタキシャルシリコン膜１０の表面に絶縁性のあるシリコン酸化膜１１が形成される。さらに、シリコン基板１に対して加熱処理を加えることにより、酸素イオンによるシリコン酸化膜１１の形成を促進する。加熱処理の条件の典型例としては、ランプアニールを用いた場合、窒素雰囲気中約９００℃、３０秒である。以下、図５〜図８に示す実施の形態１の製造方法と同様の工程を経ることにより、電界効果トランジスタを完成させる。
【０１０４】
以上、本実施の形態における電界効果トランジスタの製造方法によれば、実施の形態３における電界効果トランジスタの製造方法と比較した場合、シリコン片１０ａを酸化する時に、酸素イオンの注入量をそれはど多くする必要がない。また、熱酸化のみシリコンを酸化する場合と比較して、シリコン基板１に施す加熱処理時間を短くすることができる。
【０１０５】
その結果、ソース電極１８とドレイン電極１９との間の絶縁性が高められ、電気的信頼性の高い電界効果トランジスタを形成することが可能になる。また、熱処理を施すことなくシリコン片１０ａの酸化を行うことができることは、浅い接合の形成にとって有利である。
【０１０６】
［実施の形態５]
実施の形態５にかかる電界効果トランジスタの製造方法について、図１１および図１２を参照して説明する。なお、ソース領域７およびドレイン領域８の上に、エピタキシャルシリコン層１０を形成するまでの工程は、実施の形態１の図１〜図３で説明した工程と同じであるため、説明は省略する。
【０１０７】
図１１を参照して、実施の形態４と同様の工程により、酸素イオンをシリコン基板１の全面に注入し、その後、シリコン基板１に対して加熱処理を加える。
酸素イオンの注入条件およびシリコン基板１の加熱処理は、実施の形態４と同じである。
【０１０８】
次に、図１２を参照して、シリコン基板１をフッ酸溶液に浸漬する。フッ酸溶液の濃度は、実施の形態２の場合と同様に、０．１％〜５．０％、浸漬時間は１０秒〜３００秒が望ましい。これにより、シリコン酸化膜１１はフッ酸溶液に溶解する。このとき、図１２に示すように、シリコン酸化膜１１に覆われたシリコン片１０ａはフッ酸溶液中に沈殿し、消失する。以下、図５〜図８に示す実施の形態１の製造方法と同様の工程を経ることにより、電界効果トランジスタを完成させる。
【０１０９】
以上、本実施の形態における電界効果トランジスタの製造方法によれば、実施の形態３における電界効果トランジスタの製造方法と比較した場合、シリコン片１０ａを酸化する時に、酸素イオンの注入量をそれはど多くする必要がない。また、熱酸化のみシリコンを酸化する場合と比較して、シリコン基板１に施す加熱処理時間を短くすることができる。
【０１１０】
さらにこのシリコン酸化膜１１をフッ酸のエッチングにより除去することにより、ソース電極１８とドレイン電極１９との間の絶縁性が高められ、電気的信頼性の高い電界効果トランジスタを形成することが可能になる。また、熱処理時間を短くすることができることは、浅い接合の形成にとって有利である。
【０１１１】
［実施の形態６]
実施の形態６にかかる電界効果トランジスタの製造方法について、図１３および図１４を参照して説明する。なお、ソース領域７およびドレイン領域８の上に、エピタキシャルシリコン層１０を形成するまでの工程は、実施の形態１の図１〜図３で説明した工程と同じであるため、説明は省略する。
【０１１２】
図１３を参照して、実施の形態１と同様の工程により、エピタキシャルシリコン層１０を形成する。この時、サイドウォール９の上にシリコン片１０ａが発生する。
次に、図１４を参照して、シリコン基板１をフッ酸と硝酸の混合溶液に浸漬する。このとき、シリコン片１０ａは、エピタキシャルシリコン層１０に比べて、混合溶液に晒される表面積が大きいため、エッチング速度が速くなる。また、平均膜厚で比較しても、サイドウォール９上のシリコン片１０ａは、エピタキシャルシリコン層１０に比べて少量である。したがって、所定の浸漬時間を設定することにより、シリコン片１０ａが全て溶解してもなおエピタキシャルシリコン層１０を残存させることが可能である。このような浸漬時間は、混合溶液の温度および濃度によって異なる。たとえば、浸漬時間として、フッ酸：硝酸：水＝１：６０：６０の混合溶液に対して、１秒〜１００秒程度である。
【０１１３】
以下、図５〜図８に示す実施の形態１の製造方法と同様の工程を経ることにより、電界効果トランジスタを完成させる。
【０１１４】
以上、本実施の形態における電界効果トランジスタの製造方法によれば、シリコン片１０ａを除去することにより、後にサリサイドを形成した際に、サイドウォール９の上部に余分なサリサイド層が形成されるのを防止することができる。
【０１１５】
その結果、ソース電極１８とドレイン電極１９との間の絶縁性が高められ、電気的信頼性の高い電界効果トランジスタを形成することが可能になる。また、熱処理を施すことなくシリコン片を除去できることは、浅い接合の形成にとって有利である。
【０１１６】
［実施の形態７]
実施の形態７にかかる電界効果トランジスタの製造方法について、実施の形態６と同様、図１３および図１４を参照して説明する。なお、ソース領域７およびドレイン領域８の上に、エピタキシャルシリコン層１０を形成するまでの工程は、実施の形態１の図１〜図３で説明した工程と同じであるため、説明は省略する。ただし、シリコン基板１には、主表面が（１１１）方向に配向しているものを使用する。
【０１１７】
図１３を参照して、実施の形態１と同様の工程により、エピタキシャルシリコン層１０を形成する。この時、サイドウォール９の上にシリコン片１０ａが発生する。このシリコン片１０ａには、シリコン基板１のような配向性は生じない。
次に、図１４を参照して、シリコン基板１を水酸化カリウム溶液に浸漬する。シリコン基板１の水酸化カリウム溶液への浸漬時間は、５ｍｏｌ／リットルのＫＯＨ溶液に対して、１秒〜１００秒程度である。
【０１１８】
ＫＯＨ溶液は、シリコンの選択エッチング液として知られており、（１１１）面に対するエッチング速度が遅い。シリコンエピタキシャル層１０とシリコン片１０ａの間には、上述したような結晶配向性の違いが存在するため、ＫＯＨ溶液によるエッチング速度は、シリコン片１０ａの方が大幅に速い。
【０１１９】
また、シリコン片１０ａは、エピタキシャルシリコン層１０に比べて、ＫＯＨ溶液に晒される表面積が大きいため、エッチング速度が速くなる。さらに、平均膜厚で比較しても、サイドウォール９上のシリコン片１０ａは、エピタキシャルシリコン層１０に比べて少量である。
【０１２０】
したがって、エピタキシャルシリコ層１０がまだ十分に残っているような浸漬時間を設定することにより、シリコン片１０ａを完全に除去することができる。なお、このような浸漬時間は、ＫＯＨ溶液の温度および濃度によって異なる。以下、図５〜図８に示す実施の形態１の製造方法と同様の工程を経ることにより、電界効果トランジスタを完成させる。
【０１２１】
以上、本実施の形態における電界効果トランジスタの製造方法によれば、シリコン片１０ａを除去することにより、後にサリサイドを形成した際に、サイドウォール９の上部に余分なサリサイド層が形成されるのを防止することができる。
【０１２２】
その結果、ソース電極１８とドレイン電極１９との間の絶縁性が高められ、電気的信頼性の高い電界効果トランジスタを形成することが可能になる。また、熱処理を施すことなくシリコン片を除去できることは、浅い接合の形成にとって有利である。
【０１２３】
［実施の形態８]
実施の形態８にかかる電界効果トランジスタの製造方法について、実施の形態６および７と同様、図１３および図１４を参照して説明する。なお、ソース領域７およびドレイン領域８の上に、エピタキシャルシリコン層１０を形成するまでの工程は、実施の形態１の図１〜図３で説明した工程と同じであるため、説明は省略する。
【０１２４】
図１３を参照して、実施の形態１と同様の工程により、エピタキシャルシリコン層１０を形成する。この時、サイドウォール９の上にシリコン片１０ａが発生する。
【０１２５】
次に、図１４を参照して、シリコン基板１をフッ素と酸素のプラズマ雰囲気に晒す。このとき、シリコン基板１とプラズマとの間には特に電界を印加しないで、フッ素のプラズマによる化学的な反応を用いて、シリコン片１０ａの等方的なエッチングを行うことができる。
【０１２６】
また、シリコン片１０ａは、エピタキシャルシリコン層１０に比べて、プラズマに晒される表面積が大きいため、エッチング速度が速くなる。さらに、平均膜厚で比較しても、サイドウォール９上のシリコン片１０ａは、エピタキシャルシリコン層１０に比べて少量である。
【０１２７】
したがって、シリコン片１０ａが全てエッチングされてなおエピタキシャルシリコン層１０がまだ十分に残っているようなエッチング時間を設定することにより、シリコン片１０ａを完全に除去することができる。以下、図５〜図８に示す実施の形態１の製造方法と同様の工程を経ることにより、電界効果トランジスタを完成させる。
【０１２８】
以上、本実施の形態における電界効果トランジスタの製造方法によれば、シリコン片１０ａを除去することにより、後にサリサイドを形成した際に、サイドウォール９の上部に余分なサリサイド層が形成されるのを防止することができる。
【０１２９】
その結果、ソース電極１８とドレイン電極１９との間の絶縁性が高められ、電気的信頼性の高い電界効果トランジスタを形成することが可能になる。また、熱処理を施すことなくシリコン片を除去できることは、浅い接合の形成にとって有利である。
【０１３０】
なお、本実施の形態においては、ハロゲンガスとして、フッ素を用いた例について示したが、これは、塩素、臭素、沃素またはアスタチンを用いた場合についても、同様の効果を得ることができる。
【０１３１】
［実施の形態９]
実施の形態９にかかる電界効果トランジスタの製造方法について、図１５〜図１９を参照して説明する。なお、ソース領域７およびドレイン領域８の上に、エピタキシャルシリコン層１０を形成するまでの工程は、実施の形態１の図１〜図３で説明した工程と同じであるため、説明は省略する。
【０１３２】
図１５を参照して、実施の形態１と同様の工程により、エピタキシャルシリコン層１０を形成する。この時、サイドウォール９の上にシリコン片１０ａが発生する。
【０１３３】
次に、図１６を参照して、チタン１２をスパッタリング法により堆積する。チタン１２の膜厚さは、５０Å〜３０００Åである。次に、図１７を参照して、チタン１２を含むシリコン基板１を窒素雰囲気中にて加熱処理する。加熱処理条件は、５００℃〜９００℃、１０秒〜３００秒である。これにより、シリコンとチタン１２の界面にチタンシリサイド１３が形成される。
【０１３４】
次に、図１８を参照して、シリコン基板１を硫酸と過酸化水素の混合溶液に浸漬する。このときの混合溶液は、硫酸：過酸化水素＝４：１である。これにより、未反応のチタン１２が除去される。
【０１３５】
次に、図１９を参照して、シリコン基板１上のチタンシリサイド１３をフッ酸を用いて除去する。以下、図５〜図８に示す実施の形態１の製造方法と同様の工程を経ることにより、電界効果トランジスタを完成させる。
【０１３６】
以上、本実施の形態における電界効果トランジスタの製造方法によれば、チタン１２とエピタキシャルシリコン層１０とがシリサイド反応を起こし、チタンシリサイド１３が形成される。次に、硫酸と過酸化水素水の混合溶液に浸漬することによって、チタンシリサイド１３が除去される。これにより、後にサリサイドを形成した際に、サイドウォール９の上部に余分なサリサイド層が形成されるのを防止することができる。
【０１３７】
その結果、ソース電極１８とドレイン電極１９との間の絶縁性が高められ、電気的信頼性の高い電界効果トランジスタを形成することが可能になる。また、熱処理を施すことなくシリコン片を除去できることは、浅い接合の形成にとって有利である。
【０１３８】
なお、本実施の形態においては、チタンにおける例を示したが、これは、ハフニウム、ジルコニウムまたはコバルトを用いた場合においても同様の作用効果を得ることができる。
【０１３９】
［実施の形態１０]
実施の形態１０にかかる電界効果トランジスタの製造方法について、図２０〜図２２を参照して説明する。なお、本実施の形態は、上記実施の形態９の場合と比較して、サイドウォール９の上に発生するシリコン片１０ａが少ない場合を示す。したがって、ソース領域７およびドレイン領域８の上に、エピタキシャルシリコン層１０を形成するまでの工程は、実施の形態１の図１〜図３で説明した工程と同じであるため、説明は省略する。
【０１４０】
図２０を参照して、実施の形態１と同様の工程により、エピタキシャルシリコン層１０を形成する。この時、サイドウォール９の上にシリコン片１０ａが発生する。ただし、発生するシリコン片１０ａは実施の形態９の場合に比べ少量である。その後、図２１を参照して、チタン１２をスパッタリング法により堆積する。チタン１２の膜厚さは、実施の形態９と同様、５０Å〜３０００Åである。
【０１４１】
次に、図２２を参照して、チタン１２を含むシリコン基板１を窒素雰囲気中にて加熱処理する。加熱処理条件は、５００℃〜９００℃、１０秒〜３００秒である。これにより、シリコンとチタン１２の界面にチタンシリサイド１３が形成される。また、シリコン片１０ａの量が十分に少量であるため、シリコン片１０ａは、チタン１２の中に拡散して消失する。その後、実施の形態９と同様に（図１８参照）、シリコン基板１を硫酸と過酸化水素の混合溶液に浸漬する。このときの混合溶液は、硫酸：過酸化水素＝４：１である。これにより、未反応のチタン１２が除去される。以下、図５〜図８に示す実施の形態１の製造方法と同様の工程を経ることにより、電界効果トランジスタを完成させる。
【０１４２】
以上、本実施の形態における電界効果トランジスタの製造方法によれば、チタン１２とエピタキシャルシリコン層１０とがシリサイド反応を起こし、チタンシリサイド１３が形成される。次に、硫酸と過酸化水素水の混合溶液に浸漬することによって、チタンシリサイド１３が除去される。
【０１４３】
次に、硫酸と過酸化水素水の混合溶液に浸漬することによって、エピタキシャルシリコン層１０上のチタンシリサイド１３が除去される。これにより、後にサリサイドを形成した際に、サイドウォール９の上部に余分なサリサイド層が形成されるのを防止することができる。
【０１４４】
その結果、ソース電極１８とドレイン電極１９との間の絶縁性が高められ、電気的信頼性の高い電界効果トランジスタを形成することが可能になる。また、熱処理を施すことなくシリコン片を除去できることは、浅い接合の形成にとって有利である。
【０１４５】
なお、本実施の形態においては、チタンにおける例を示したが、これは実施の形態９と同様に、ハフニウム、ジルコニウムまたはコバルトを用いた場合においても同様の作用効果を得ることができる。
【０１４６】
［実施の形態１１]
実施の形態１１にかかる電界効果トランジスタの製造方法について、実施の形態６、７および８と同様、図１３および図１４を参照して説明する。なお、ソース領域７およびドレイン領域８の上に、エピタキシャルシリコン層１０を形成するまでの工程は、実施の形態１の図１〜図３で説明した工程と同じであるため、説明は省略する。
【０１４７】
図１３を参照して、実施の形態１と同様の工程により、エピタキシャルシリコン層１０を形成する。この時、サイドウォール９の上にシリコン片１０ａが発生する。
【０１４８】
次に、図１４を参照して、研磨布を用いて表面を研磨する。このとき、研磨によって、シリコン片１０ａがこすり取られる。サイドウォール９に付着したシリコン片１０ａは、エピタキシャルシリコン層１０に比べて下地への付着力が小さい。
【０１４９】
これにより、サイドウォール９の上に生じたシリコン片１０ａを除去しながら、エピタキシャルシリコン層１０をあまり除去しないように研磨条件を設定することで、シリコン片１０ａを完全に除去することができる。また、有機アミン系溶剤にコロイダルシリカまたはヒュームドシリカを添加した研磨液の使用、ＫＯＨ溶剤または有機アンモニア系溶剤の使用も可能である。
【０１５０】
以下、図５〜図８に示す実施の形態１の製造方法と同様の工程を経ることにより、電界効果トランジスタを完成させる。
【０１５１】
以上、本実施の形態における電界効果トランジスタの製造方法によれば、シリコン片１０ａを除去することにより、後にサリサイドを形成した際に、サイドウォール９の上部に余分なサリサイド層が形成されるのを防止することができる。
【０１５２】
その結果、ソース電極１８とドレイン電極１９との間の絶縁性が高められ、電気的信頼性の高い電界効果トランジスタを形成することが可能になる。また、熱処理を施すことなくシリコン片を除去できることは、浅い接合の形成にとって有利である。
【０１５３】
なお、本実施の形態においては、研磨布による研磨を例としてあげたが、ブラシや刷毛など他の研磨方法による研磨によっても同様の結果が得られることは言うまでもない。
【０１５４】
［実施の形態１２]
実施の形態１２にかかる電界効果トランジスタの製造方法について、実施の形態６、７、８および１１と同様、図１３および図１４を参照して説明する。なお、ソース領域７およびドレイン領域８の上に、エピタキシャルシリコン層１０を形成するまでの工程は、実施の形態１の図１〜図３で説明した工程と同じであるため、説明は省略する。
【０１５５】
図１３を参照して、実施の形態１と同様の工程により、エピタキシャルシリコン層１０を形成する。この時、サイドウォール９の上にシリコン片１０ａが発生する。
【０１５６】
次に、図１４を参照して、氷結させた水を高速でシリコン基板１の表面に衝突させる。この衝撃によって、シリコン片１０ａがこすり取られる。サイドウォール９に付着したシリコン片１０ａは、エピタキシャルシリコン層１０に比べて下地への付着力が小さい。
【０１５７】
このため、サイドウォール９の上に生じたシリコン片１０ａを除去しながら、エピタキシャルシリコン層１０をあまり除去しないように氷結させた水の衝突条件を設定することにより、シリコン片１０ａを完全に除去することができる。具体的な衝突条件としては、氷結させた水の直径が５０μｍの粒子である場合、粒子の速度は１００ｍ／ｓ〜３４０ｍ／ｓに設定される。
【０１５８】
以下、図５〜図８に示す実施の形態１の製造方法と同様の工程を経ることにより、電界効果トランジスタを完成させる。
【０１５９】
以上、本実施の形態における電界効果トランジスタの製造方法によれば、シリコン片１０ａを除去することにより、後にサリサイドを形成した際に、サイドウォール９の上部に余分なサリサイド層が形成されるのを防止することができる。
【０１６０】
その結果、ソース電極１８とドレイン電極１９との間の絶縁性が高められ、電気的信頼性の高い電界効果トランジスタを形成することが可能になる。また、熱処理を施すことなくシリコン片を除去できることは、浅い接合の形成にとって有利である。
【０１６１】
なお、本実施の形態においては、氷結させた水についてあげたが、これは、アルコールのような有機溶剤を氷結させた微粒子、ネオンやアルゴンやクリプトンのような希ガスなどを氷結させた微粒子、あるいは、石英の粒のように常温で固体の微粒子による衝撃においても、同様の効果が得られる。
【０１６２】
［実施の形態１３]
実施の形態１３にかかる電界効果トランジスタの製造方法について、実施の形態６、７、８、１１および１２と同様、図１３および図１４を参照して説明する。なお、ソース領域７およびドレイン領域８の上に、エピタキシャルシリコン層１０を形成するまでの工程は、実施の形態１の図１〜図３で説明した工程と同じであるため、説明は省略する。
【０１６３】
図１３を参照して、実施の形態１と同様の工程により、エピタキシャルシリコン層１０を形成する。この時、サイドウォール９の上にシリコン片１０ａが発生する。
【０１６４】
次に、図１４を参照して、シリコン基板１の表面に純水をかけながら、同時に純水を介してシリコン基板１の表面に超音波を印加する。この超音波の働きによって、シリコン片１０ａが取り去られる。サイドウォール９に付着したシリコン片１０ａは、エピタキシャルシリコン層１０に比べて下地への付着力が小さい。
【０１６５】
このため、サイドウォール９の上に生じたシリコン片１０ａを除去しながら、エピタキシャルシリコン層１０をあまり除去せず、シリコン片１０ａを完全に除去することができる。
【０１６６】
以下、図５〜図８に示す実施の形態１の製造方法と同様の工程を経ることにより、電界効果トランジスタを完成させる。
【０１６７】
以上、本実施の形態における電界効果トランジスタの製造方法によれば、シリコン片１０ａを除去することにより、後にサリサイドを形成した際に、サイドウォール９の上部に余分なサリサイド層が形成されるのを防止することができる。
【０１６８】
その結果、ソース電極１８とドレイン電極１９との間の絶縁性が高められ、電気的信頼性の高い電界効果トランジスタを形成することが可能になる。また、熱処理を施すことなくシリコン片を除去できることは、浅い接合の形成にとって有利である。
【０１６９】
［実施の形態１４]
実施の形態１４にかかる電界効果トランジスタの製造方法について、実施の形態６、７、８、１１、１２および１３と同様、図１３および図１４を参照して説明する。なお、ソース領域７およびドレイン領域８の上に、エピタキシャルシリコン層１０を形成するまでの工程は、実施の形態１の図１〜図３で説明した工程と同じであるため、説明は省略する。
【０１７０】
図１３を参照して、実施の形態１と同様の工程により、エピタキシャルシリコン層１０を形成する。この時、サイドウォール９の上にシリコン片１０ａが発生する。
【０１７１】
次に、図１４を参照して、シリコン基板１の表面を塩素ガスに曝露する。このとき、塩素ガスのエッチング作用により、シリコン片１０ａが取り去られる。シリコン片１０ａは、エピタキシャルシリコン層１０に比べて、ハロゲンガスに曝される表面積が大きいため、エッチング速度が速くなる。さらに、平均膜厚で比較しても、サイドウォール９上のシリコン片１０ａは、エピタキシャルシリコン層１０に比べて少量である。
【０１７２】
このため、シリコンエピタキシャル層１０をそれほどエッチングすることなく、シリコン片１０ａを除去することができる。塩素ガスの具体的な条件としては、塩素ガスの圧力が１×１０-4Ｔｏｒｒ〜１×１０-7Ｔｏｒｒに設定される。
【０１７３】
以下、図５〜図８に示す実施の形態１の製造方法と同様の工程を経ることにより、電界効果トランジスタを完成させる。
【０１７４】
以上、本実施の形態における電界効果トランジスタの製造方法によれば、シリコン片１０ａを除去することにより、後にサリサイドを形成した際に、サイドウォール９の上部に余分なサリサイド層が形成されるのを防止することができる。
【０１７５】
その結果、ソース電極１８とドレイン電極１９との間の絶縁性が高められ、電気的信頼性の高い電界効果トランジスタを形成することが可能になる。また、熱処理を施すことなくシリコン片を除去できることは、浅い接合の形成にとって有利である。
【０１７６】
なお、上記実施の形態６〜実施の形態１４に示すシリコン片１０ａを除去する方法を有する電界効果トランジスタの製造方法は、実施の形態１〜実施の形態５に示す電界効果トランジスタの製造方法と組み合わせることにより、より効果的にシリコン片１０ａを除去することができる。
【０１７７】
［実施の形態１５]
実施の形態１５にかかる電界効果トランジスタの製造方法について、図２３〜図３０を参照して説明する。なお、本実施の形態はゲート電極の構造の相違を除けば、実施の形態１にかかる電界効果トランジスタの製造方法に対応するものである。
【０１７８】
図２３を参照して、シリコン基板１の主表面上にトレンチ分離法によりシリコン酸化膜などからなる素子分離絶縁膜２を形成する。素子分離絶縁膜２によって、シリコン基板１の表面には、ＭＯＳトランジスタ等を形成するための活性領域が形成される。その後、熱酸化法を用いて、シリコン基板１の活性領域にシリコン酸化膜などからなるゲート絶縁膜３を形成する。
【０１７９】
シリコン基板１の主表面上に、ポリシリコン膜を堆積する。その後、ポリシリコン膜の上に所定のパターンを有するフォトレジスト膜を形成した後、このフォトレジスト膜をマスクとして、ポリシリコン膜に異方性エッチングを施し、ポリシリコン膜のパターニングを行い、ポリシリコン膜からなるゲート電極６を完成させる。
【０１８０】
次に、図２４を参照して、ゲート電極６をマスクにして、シリコン基板１に不純物のイオン注入を行い、ｎ- 不純物領域７ａ、８ａを形成する。その後、ゲート電極６の側面にシリコン窒化膜からなるサイドウォール９を形成する。その後、ゲート電極６およびサイドウォール９をマスクにして、シリコン基板１に不純物のイオン注入を行い、ｎ+ 不純物領域７ｂ、８ｂを形成する。これにより、ソース領域７およびドレイン領域８が完成する。
【０１８１】
次に、図２５を参照して、化学気相蒸着法たとえば、固相エピタキシャル成長法または気相選択エピタキシャル成長法等により、ソース領域７およびドレイン領域８の上に、エピタキシャルシリコン層１０を形成する。この時、プロセス変動等によりエピタキシャルシリコン層１０の膜厚が臨界膜厚を超えた場合、サイドウォール９の上にシリコン片１０ａが形成される。本実施の形態の場合、サイドウォール９にはシリコン窒化膜を用いているため、特にサイドウォール９の上にシリコン片１０ａが発生しやすくなる。
【０１８２】
次に、図２６を参照して、シリコン基板１を６００℃〜９００℃の酸素雰囲気中に晒すことにより、エピタキシャルシリコン層１０の表面およびシリコン片１０ａの表面にシリコン酸化膜１１を形成する。この時、同時に水素または水分を混入することにより、同じ絶縁耐圧特性を有するシリコン酸化膜１１をより低い酸化温度で形成することができる。その後、エピタキシャルシリコン層１０に対して、イオン注入法により不純物の導入を行う。
【０１８３】
次に、図２７を参照して、スパッタリング法等により、シリコン基板１の上にチタンからなる金属薄膜２２を形成する。その後、図２８を参照して、このシリコン基板１に対して高温の加熱処理を行い、エピタキシャルシリコン層１０と金属薄膜２２とを反応させてチタンシリサイド層２３を形成する。
【０１８４】
次に、図２９を参照して、未反応の金属薄膜２２を、硫酸、過酸化水素などにより除去する。
【０１８５】
次に、図３０を参照して、化学気相蒸着法等により、シリコン基板１の上に層間絶縁膜１４を形成する。その後、層間絶縁膜１４にコンタクト孔１４ａを形成する。その後、公知技術によりタングステンプラグ１５およびアルミ配線層１６を形成することで、ソース電極１８およびドレイン電極１９が完成する。以上の工程を経ることにより、ゲート電極６、ソース電極１８およびドレイン電極１９を有する本実施の形態における電界効果トランジスタが完成する。
【０１８６】
上述した電界効果トランジスタの製造方法によれば、実施の形態１と同様に、シリコン基板１を酸素を含む雰囲気に曝露することにより、シリコン片１０ａの表面にシリコン酸化膜１１が形成される。その結果、シリコン片１０ａによる電気的な導通状態を未然に回避できることとなり、ソース電極１８とドレイン電極１９との間の絶縁性が高められ、電気的信頼性の高い電界効果トランジスタを形成することが可能になる。
【０１８７】
［実施の形態１６]
実施の形態１６にかかる電界効果トランジスタの製造方法について、図３１および図３２を用いて説明する。なお、ソース領域７およびドレイン領域８の上に、エピタキシャルシリコン層１０を形成するまでの工程は、実施の形態１５の図２３〜図２５で説明した工程と同じであるため、説明は省略する。また、本実施の形態はゲート電極の構造の相違を除けば、実施の形態２にかかる電界効果トランジスタの製造方法に対応するものである。
【０１８８】
図３１を参照して、実施の形態１５と同様に（図２６参照）、シリコン基板１を６００℃〜９００℃の酸素雰囲気中に晒すことにより、エピタキシャルシリコン層１０の表面およびシリコン片１０ａの表面にシリコン酸化膜１１を形成する。この時、同時に水素または水分を混入することにより、同じ絶縁耐圧特性を有するシリコン酸化膜１１をより低い酸化温度で形成することができる。
【０１８９】
次に、図３２を参照して、シリコン基板１をフッ酸溶液に浸漬する。フッ酸溶液の濃度は、０．１％〜５．０％、浸漬時間は１０秒〜３００秒が望ましい。これにより、シリコン酸化膜１１はフッ酸溶液に溶解する。このとき、図３１に示すシリコン酸化膜１１に覆われたシリコン片１０ａはフッ酸溶液中に沈殿し、消失する。その後、エピタキシャルシリコン層１０に対して、イオン注入法により不純物の導入を行う。以下、図２７〜図３０に示す実施の形態１５の製造方法と同様の工程を経ることにより、電界効果トランジスタを完成させる。
【０１９０】
以上、本実施の形態における電界効果トランジスタの製造方法によれば、実施の形態２と同様、シリコン基板１を酸素を含む雰囲気に曝露することにより、シリコン片１０ａの表面にシリコン酸化膜１１が形成される。さらにこのシリコン酸化膜１１をフッ酸のエッチングにより除去することにより、ソース電極１８とドレイン電極１９との間の絶縁性が高められ、電気的信頼性の高い電界効果トランジスタを形成することが可能になる。
【０１９１】
［実施の形態１７]
実施の形態１７にかかる電界効果トランジスタの製造方法について、図３３を参照して説明する。なお、ソース領域７およびドレイン領域８の上に、エピタキシャルシリコン層１０を形成するまでの工程は、実施の形態１５の図２３〜図２５で説明した工程と同じであるため、説明は省略する。また、本実施の形態はゲート電極の構造の相違を除けば、実施の形態３にかかる電界効果トランジスタの製造方法に対応するものである。
【０１９２】
図３３を参照して、実施の形態１５と同様の工程により、エピタキシャルシリコン層１０を形成する。この時、サイドウォール９の上にシリコン片１０ａが発生する。
【０１９３】
次に、酸素イオンをシリコン基板１の全面に注入する。酸素イオンの注入条件は、注入エネルギ２ｋｅＶ〜２０ｋｅＶ、注入量は１×１０15ｃｍ-2〜１×１０21ｃｍ-2である。これにより、シリコン片１０ａおよびエピタキシャルシリコン膜１０の表面に絶縁性のあるシリコン酸化膜１１が形成される。
【０１９４】
なお、酸素イオンの注入によりシリコン酸化膜を形成する技術としては、実施の形態３と同様に、「J.J.A.P5 737 〜738 (1966)：Formation of SiO2 Films by Oxygen-Ion Bombardmat」を参照することができる。以下、図２７〜図３０に示す実施の形態１５の製造方法と同様の工程を経ることにより、電界効果トランジスタを完成させる。
【０１９５】
以上、本実施の形態における電界効果トランジスタの製造方法によれば、実施の形態３と同様に、シリコン片１０ａを酸化することができる。その結果、ソース電極１８とドレイン電極１９との間の絶縁性が高められ、電気的信頼性の高い電界効果トランジスタを形成することが可能になる。また、熱処理を施すことなくシリコン片１０ａの酸化を行うことができることは、浅い接合の形成にとって有利である。
【０１９６】
［実施の形態１８]
実施の形態１８にかかる電界効果トランジスタの製造方法について、実施の形態１７と同様に、図３３を参照して説明する。なお、ソース領域７およびドレイン領域８の上に、エピタキシャルシリコン層１０を形成するまでの工程は、実施の形態１５の図２３〜図２５で説明した工程と同じであるため、説明は省略する。また、本実施の形態はゲート電極の構造の相違を除けば、実施の形態４にかかる電界効果トランジスタの製造方法に対応するものである。
【０１９７】
図３３を参照して、実施の形態１５と同様の工程により、エピタキシャルシリコン層１０を形成する。この時、サイドウォール９の上にシリコン片１０ａが発生する。
【０１９８】
次に、酸素イオンをシリコン基板１の全面に注入する。酸素イオンの注入条件は、実施の形態３とは異なり、注入エネルギ２ｋｅＶ〜２０ｋｅＶ、注入量は１×１０14ｃｍ-2〜１×１０20ｃｍ-2である。
【０１９９】
これにより、シリコン片１０ａおよびエピタキシャルシリコン膜１０の表面に絶縁性のあるシリコン酸化膜１１が形成される。さらに、シリコン基板１に対して加熱処理を加えることにより、酸素イオンによるシリコン酸化膜１１の形成を促進する。加熱処理の条件の典型例としては、ランプアニールを用いた場合、窒素雰囲気中約９００℃、３０秒である。以下、図２７〜図３０に示す実施の形態１５の製造方法と同様の工程を経ることにより、電界効果トランジスタを完成させる。
【０２００】
以上、本実施の形態における電界効果トランジスタの製造方法によれば、実施の形態１７における電界効果トランジスタの製造方法と比較した場合、シリコン片１０ａを酸化する時に、酸素イオンの注入量をそれはど多くする必要がない。また、熱酸化のみシリコンを酸化する場合と比較して、シリコン基板１に施す加熱処理時間を短くすることができる。
【０２０１】
その結果、ソース電極１８とドレイン電極１９との間の絶縁性が高められ、電気的信頼性の高い電界効果トランジスタを形成することが可能になる。また、熱処理を施すことなくシリコン片１０ａの酸化を行うことができることは、浅い接合の形成にとって有利である。
【０２０２】
［実施の形態１９]
実施の形態１９にかかる電界効果トランジスタの製造方法について、図３３および図３４を参照して説明する。なお、ソース領域７およびドレイン領域８の上に、エピタキシャルシリコン層１０を形成するまでの工程は、実施の形態１５の図２３〜図２５で説明した工程と同じであるため、説明は省略する。また、本実施の形態はゲート電極の構造の相違を除けば、実施の形態５にかかる電界効果トランジスタの製造方法に対応するものである。
【０２０３】
図３３を参照して、実施の形態１８と同様の工程により、酸素イオンをシリコン基板１の全面に注入し、その後、シリコン基板１に対して加熱処理を加える。酸素イオンの注入条件およびシリコン基板１の加熱処理は、実施の形態１８と同じである。
【０２０４】
次に、図３４を参照して、シリコン基板１をフッ酸溶液に浸漬する。フッ酸溶液の濃度は、実施の形態１６の場合と同様に、０．１％〜５．０％、浸漬時間は１０秒〜３００秒が望ましい。これにより、シリコン酸化膜１１はフッ酸溶液に溶解する。このとき、図３４に示すように、シリコン酸化膜１１に覆われたシリコン片１０ａはフッ酸溶液中に沈殿し、消失する。以下、図２７〜図３０に示す実施の形態１５の製造方法と同様の工程を経ることにより、電界効果トランジスタを完成させる。
【０２０５】
以上、本実施の形態における電界効果トランジスタの製造方法によれば、実施の形態１７における電界効果トランジスタの製造方法と比較した場合、シリコン片１０ａを酸化する時に、酸素イオンの注入量をそれはど多くする必要がない。また、熱酸化のみシリコンを酸化する場合と比較して、シリコン基板１に施す加熱処理時間を短くすることができる。
【０２０６】
さらにこのシリコン酸化膜１１をフッ酸のエッチングにより除去することにより、ソース電極１８とドレイン電極１９との間の絶縁性が高められ、電気的信頼性の高い電界効果トランジスタを形成することが可能になる。また、熱処理時間を短くすることができることは、浅い接合の形成にとって有利である。
【０２０７】
［実施の形態２０]
実施の形態２０にかかる電界効果トランジスタの製造方法について、図３５および図３６を参照して説明する。なお、ソース領域７およびドレイン領域８の上に、エピタキシャルシリコン層１０を形成するまでの工程は、実施の形態１５の図２３〜図２５で説明した工程と同じであるため、説明は省略する。また、本実施の形態はゲート電極の構造の相違を除けば、実施の形態６にかかる電界効果トランジスタの製造方法に対応するものである。
【０２０８】
図３５を参照して、実施の形態１５と同様の工程により、エピタキシャルシリコン層１０を形成する。この時、サイドウォール９の上にシリコン片１０ａが発生する。
【０２０９】
次に、図３６を参照して、シリコン基板１をフッ酸と硝酸の混合溶液に浸漬する。このとき、シリコン片１０ａは、エピタキシャルシリコン層１０に比べて、混合溶液に晒される表面積が大きいため、エッチング速度が速くなる。また、平均膜厚で比較しても、サイドウォール９上のシリコン片１０ａは、エピタキシャルシリコン層１０に比べて少量である。
【０２１０】
したがって、所定の浸漬時間を設定することにより、シリコン片１０ａが全て溶解してもなおエピタキシャルシリコン層１０を残存させることが可能である。このような浸漬時間は、混合溶液の温度および濃度によって異なる。たとえば、浸漬時間として、フッ酸：硝酸：水＝１：６０：６０の混合溶液に対して、１秒〜１００秒程度である。
【０２１１】
以下、図２７〜図３０に示す実施の形態１５の製造方法と同様の工程を経ることにより、電界効果トランジスタを完成させる。
【０２１２】
以上、本実施の形態における電界効果トランジスタの製造方法によれば、実施の形態６と同様に、シリコン片１０ａを除去することにより、後にサリサイドを形成した際に、サイドウォール９の上部に余分なサリサイド層が形成されるのを防止することができる。
【０２１３】
その結果、ソース電極１８とドレイン電極１９との間の絶縁性が高められ、電気的信頼性の高い電界効果トランジスタを形成することが可能になる。また、熱処理を施すことなくシリコン片を除去できることは、浅い接合の形成にとって有利である。
【０２１４】
［実施の形態２１]
実施の形態２１にかかる電界効果トランジスタの製造方法について、実施の形態２０と同様、図３５および図３６を参照して説明する。なお、ソース領域７およびドレイン領域８の上に、エピタキシャルシリコン層１０を形成するまでの工程は、実施の形態１５の図２３〜図２５で説明した工程と同じであるため、説明は省略する。
【０２１５】
ただし、シリコン基板１には、主表面が（１１１）方向に配向しているものを使用する。また、本実施の形態はゲート電極の構造の相違を除けば、実施の形態７にかかる電界効果トランジスタの製造方法に対応するものである。
【０２１６】
図３５を参照して、実施の形態１５と同様の工程により、エピタキシャルシリコン層１０を形成する。この時、サイドウォール９の上にシリコン片１０ａが発生する。このシリコン片１０ａには、シリコン基板１のような配向性は生じない。
【０２１７】
次に、図３６を参照して、シリコン基板１を水酸化カリウム溶液に浸漬する。シリコン基板１の水酸化カリウム溶液への浸漬時間は、５ｍｏｌ／リットルのＫＯＨ溶液に対して、１秒〜１００秒程度である。
【０２１８】
ＫＯＨ溶液は、シリコンの選択エッチング液として知られており、（１１１）面に対するエッチング速度が遅い。シリコンエピタキシャル層１０とシリコン片１０ａの間には、上述したような結晶配向性の違いが存在するため、ＫＯＨ溶液によるエッチング速度は、シリコン片１０ａの方が大幅に速い。
【０２１９】
また、シリコン片１０ａは、エピタキシャルシリコン層１０に比べて、ＫＯＨ溶液に晒される表面積が大きいため、エッチング速度が速くなる。さらに、平均膜厚で比較しても、サイドウォール９上のシリコン片１０ａは、エピタキシャルシリコン層１０に比べて少量である。
【０２２０】
したがって、エピタキシャルシリコ層１０がまだ十分に残っているような浸漬時間を設定することにより、シリコン片１０ａを完全に除去することができる。なお、このような浸漬時間は、ＫＯＨ溶液の温度および濃度によって異なる。以下、図２７〜図３０に示す実施の形態１５の製造方法と同様の工程を経ることにより、電界効果トランジスタを完成させる。
【０２２１】
以上、本実施の形態における電界効果トランジスタの製造方法によれば、実施の形態６と同様、シリコン片１０ａを除去することにより、後にサリサイドを形成した際に、サイドウォール９の上部に余分なサリサイド層が形成されるのを防止することができる。
【０２２２】
その結果、ソース電極１８とドレイン電極１９との間の絶縁性が高められ、電気的信頼性の高い電界効果トランジスタを形成することが可能になる。また、熱処理を施すことなくシリコン片を除去できることは、浅い接合の形成にとって有利である。
【０２２３】
［実施の形態２２]
実施の形態２２にかかる電界効果トランジスタの製造方法について、実施の形態２０および２１と同様、図３５および図３６を参照して説明する。なお、ソース領域７およびドレイン領域８の上に、エピタキシャルシリコン層１０を形成するまでの工程は、実施の形態１５の図２３〜図２５で説明した工程と同じであるため、説明は省略する。また、本実施の形態はゲート電極の構造の相違を除けば、実施の形態８にかかる電界効果トランジスタの製造方法に対応するものである。
【０２２４】
図３５を参照して、実施の形態１５と同様の工程により、エピタキシャルシリコン層１０を形成する。この時、サイドウォール９の上にシリコン片１０ａが発生する。
【０２２５】
次に、図３６を参照して、シリコン基板１をフッ素と酸素のプラズマ雰囲気に晒す。このとき、シリコン基板１とプラズマとの間には特に電界を印加しない
このことにより、フッ素のプラズマによる化学的な反応を用いて、シリコン片１０ａの等方的なエッチングを行うことができる。
【０２２６】
また、シリコン片１０ａは、エピタキシャルシリコン層１０に比べて、プラズマに晒される表面積が大きいため、エッチング速度が速くなる。さらに、平均膜厚で比較しても、サイドウォール９上のシリコン片１０ａは、エピタキシャルシリコン層１０に比べて少量である。
したがって、シリコン片１０ａが全てエッチングされてなおエピタキシャルシリコン層１０がまだ十分に残っているようなエッチング時間を設定することにより、シリコン片１０ａを完全に除去することができる。以下、図２７〜図３０に示す実施の形態１５の製造方法と同様の工程を経ることにより、電界効果トランジスタを完成させる。
【０２２７】
以上、本実施の形態における電界効果トランジスタの製造方法によれば、実施の形態８と同様、シリコン片１０ａを除去することにより、後にサリサイドを形成した際に、サイドウォール９の上部に余分なサリサイド層が形成されるのを防止することができる。
【０２２８】
その結果、ソース電極１８とドレイン電極１９との間の絶縁性が高められ、電気的信頼性の高い電界効果トランジスタを形成することが可能になる。また、熱処理を施すことなくシリコン片を除去できることは、浅い接合の形成にとって有利である。
【０２２９】
なお、本実施の形態においては、ハロゲンガスとして、フッ素を用いた例について示したが、これは、塩素、臭素、沃素またはアスタチンを用いた場合についても、同様の効果を得ることができる。
【０２３０】
［実施の形態２３]
実施の形態２３にかかる電界効果トランジスタの製造方法について、図３７〜図４１を参照して説明する。なお、ソース領域７およびドレイン領域８の上に、エピタキシャルシリコン層１０を形成するまでの工程は、実施の形態１５の図２３〜図２５で説明した工程と同じであるため、説明は省略する。また、本実施の形態はゲート電極の構造の相違を除けば、実施の形態９にかかる電界効果トランジスタの製造方法に対応するものである。
【０２３１】
図３７を参照して、実施の形態１５と同様の工程により、エピタキシャルシリコン層１０を形成する。この時、サイドウォール９の上にシリコン片１０ａが発生する。
【０２３２】
次に、図３８を参照して、チタン１２をスパッタリング法により堆積する。チタン１２の膜厚さは、５０Å〜３０００Åである。次に、図３９を参照して、チタン１２を含むシリコン基板１を窒素雰囲気中にて加熱処理する。加熱処理条件は、５００℃〜９００℃、１０秒〜３００秒である。これにより、シリコンとチタン１２の界面にチタンシリサイド１３が形成される。
【０２３３】
次に、図４０を参照して、シリコン基板１を硫酸と過酸化水素の混合溶液に浸漬する。このときの混合溶液は、硫酸：過酸化水素＝４：１である。これにより、未反応のチタン１２が除去される。
【０２３４】
次に、図４１を参照して、シリコン基板１上のチタンシリサイド１３をフッ酸を用いて除去する。以下、図１９〜図２２に示す実施の形態１５の製造方法と同様の工程を経ることにより、電界効果トランジスタを完成させる。
【０２３５】
以上、本実施の形態における電界効果トランジスタの製造方法によれば、本実施の形態９と同様、チタン１２とエピタキシャルシリコン層１０とがシリサイド反応を起こし、チタンシリサイド１３が形成される。次に、硫酸と過酸化水素水の混合溶液に浸漬することによって、チタンシリサイド１３が除去される。これにより、後にサリサイドを形成した際に、サイドウォール９の上部に余分なサリサイド層が形成されるのを防止することができる。
【０２３６】
その結果、ソース電極１８とドレイン電極１９との間の絶縁性が高められ、電気的信頼性の高い電界効果トランジスタを形成することが可能になる。また、熱処理を施すことなくシリコン片を除去できることは、浅い接合の形成にとって有利である。
【０２３７】
なお、本実施の形態においては、チタンにおける例を示したが、これは、ハフニウム、ジルコニウムまたはコバルトを用いた場合においても同様の作用効果を得ることができる。
【０２３８】
［実施の形態２４]
実施の形態２４にかかる電界効果トランジスタの製造方法について、図４２〜図４４を参照して説明する。なお、本実施の形態は、上記実施の形態２３の場合と比較して、サイドウォール９の上に発生するシリコン片１０ａが少ない場合を示す。したがって、ソース領域７およびドレイン領域８の上に、エピタキシャルシリコン層１０を形成するまでの工程は、実施の形態１５の図２３〜図２５で説明した工程と同じであるため、説明は省略する。
【０２３９】
図４２を参照して、実施の形態１５と同様の工程により、エピタキシャルシリコン層１０を形成する。この時、サイドウォール９の上にシリコン片１０ａが発生する。ただし、発生するシリコン片１０ａは実施の形態９の場合に比べ少量である。
【０２４０】
次に、図４３を参照して、チタン１２をスパッタリング法により堆積する。チタン１２の膜厚さは、実施の形態９と同様、５０Å〜３０００Åである。次に、図４４を参照して、チタン１２を含むシリコン基板１を窒素雰囲気中にて加熱処理する。加熱処理条件は、５００℃〜９００℃、１０秒〜３００秒である。
【０２４１】
これにより、シリコンとチタン１２の界面にチタンシリサイド１３が形成される。また、シリコン片１０ａの量が十分に少量であるため、シリコン片１０ａは、チタン１２の中に拡散して消失する。その後、実施の形態２３と同様に（図４０参照）、シリコン基板１を硫酸と過酸化水素の混合溶液に浸漬する。このときの混合溶液は、硫酸：過酸化水素＝４：１である。これにより、未反応のチタン１２が除去される。以下、図２７〜図３０に示す実施の形態１５の製造方法と同様の工程を経ることにより、電界効果トランジスタを完成させる。
【０２４２】
以上、本実施の形態における電界効果トランジスタの製造方法によれば、本実施の形態１０と同様、チタン１２とエピタキシャルシリコン層１０とがシリサイド反応を起こし、チタンシリサイド１３が形成される。次に、硫酸と過酸化水素水の混合溶液に浸漬することによって、チタンシリサイド１３が除去される。
【０２４３】
次に、硫酸と過酸化水素水の混合溶液に浸漬することによって、エピタキシャルシリコン層１０上のチタンシリサイド１３が除去される。これにより、後にサリサイドを形成した際に、サイドウォール９の上部に余分なサリサイド層が形成されるのを防止することができる。
【０２４４】
その結果、ソース電極１８とドレイン電極１９との間の絶縁性が高められ、電気的信頼性の高い電界効果トランジスタを形成することが可能になる。また、熱処理を施すことなくシリコン片を除去できることは、浅い接合の形成にとって有利である。
【０２４５】
なお、本実施の形態においては、チタンにおける例を示したが、これは実施の形態９と同様に、ハフニウム、ジルコニウムまたはコバルトを用いた場合においても同様の作用効果を得ることができる。
【０２４６】
［実施の形態２５]
実施の形態２５にかかる電界効果トランジスタの製造方法について、実施の形態２０、２１および２２と同様、図３５および図３６を参照して説明する。なお、ソース領域７およびドレイン領域８の上に、エピタキシャルシリコン層１０を形成するまでの工程は、実施の形態１５の図２３〜図２５で説明した工程と同じであるため、説明は省略する。また、本実施の形態はゲート電極の構造の相違を除けば、実施の形態１１にかかる電界効果トランジスタの製造方法に対応するものである。
【０２４７】
図３５を参照して、実施の形態１５と同様の工程により、エピタキシャルシリコン層１０を形成する。この時、サイドウォール９の上にシリコン片１０ａが発生する。
【０２４８】
次に、図３６を参照して、研磨布を用いて表面を研磨する。このとき、研磨によって、シリコン片１０ａがこすり取られる。サイドウォール９に付着したシリコン片１０ａは、エピタキシャルシリコン層１０に比べて下地への付着力が小さい。このため、サイドウォール９の上に生じたシリコン片１０ａを除去しながら、エピタキシャルシリコン層１０をあまり除去しないように研磨条件を設定することにより、シリコン片１０ａを完全に除去することができる。また、有機アミン系溶剤にコロイダルシリカまたはヒュームドシリカを添加した研磨液の使用、ＫＯＨ溶剤または有機アンモニア系溶剤の使用も可能である。
【０２４９】
以下、図２７〜図３０に示す実施の形態１５の製造方法と同様の工程を経ることにより、電界効果トランジスタを完成させる。
【０２５０】
以上、本実施の形態における電界効果トランジスタの製造方法によれば、実施の形態１１と同様、シリコン片１０ａを除去することにより、後にサリサイドを形成した際に、サイドウォール９の上部に余分なサリサイド層が形成されるのを防止することができる。
【０２５１】
その結果、ソース電極１８とドレイン電極１９との間の絶縁性が高められ、電気的信頼性の高い電界効果トランジスタを形成することが可能になる。また、熱処理を施すことなくシリコン片を除去できることは、浅い接合の形成にとって有利である。
【０２５２】
なお、本実施の形態においては、研磨布による研磨を例としてあげたが、ブラシや刷毛など他の研磨方法による研磨によっても同様の結果が得られることは言うまでもない。
【０２５３】
［実施の形態２６]
実施の形態２６にかかる電界効果トランジスタの製造方法について、実施の形態２０、２１、２２および２５と同様、図３５および図３６を参照して説明する。なお、ソース領域７およびドレイン領域８の上に、エピタキシャルシリコン層１０を形成するまでの工程は、実施の形態１５の図２３〜図２５で説明した工程と同じであるため、説明は省略する。また、本実施の形態はゲート電極の構造の相違を除けば、実施の形態１２にかかる電界効果トランジスタの製造方法に対応するものである。
【０２５４】
図３５を参照して、実施の形態１５と同様の工程により、エピタキシャルシリコン層１０を形成する。この時、サイドウォール９の上にシリコン片１０ａが発生する。
【０２５５】
次に、図３６を参照して、氷結させた水を高速でシリコン基板１の表面に衝突させる。この衝撃によって、シリコン片１０ａがこすり取られる。サイドウォール９に付着したシリコン片１０ａは、エピタキシャルシリコン層１０に比べて下地への付着力が小さい。
【０２５６】
このため、サイドウォール９の上に生じたシリコン片１０ａを除去しながら、エピタキシャルシリコン層１０をあまり除去しないように氷結させた水の衝突条件を設定することにより、シリコン片１０ａを完全に除去することができる。具体的な衝突条件としては、氷結させた水の直径が５０μｍの粒子である場合、粒子の速度は１００ｍ／ｓ〜３４０ｍ／ｓに設定される。
【０２５７】
以下、図２７〜図３０に示す実施の形態１５の製造方法と同様の工程を経ることにより、電界効果トランジスタを完成させる。
【０２５８】
以上、本実施の形態における電界効果トランジスタの製造方法によれば、実施の形態１２と同様、シリコン片１０ａを除去することにより、後にサリサイドを形成した際に、サイドウォール９の上部に余分なサリサイド層が形成されるのを防止することができる。
【０２５９】
その結果、ソース電極１８とドレイン電極１９との間の絶縁性が高められ、電気的信頼性の高い電界効果トランジスタを形成することが可能になる。また、熱処理を施すことなくシリコン片を除去できることは、浅い接合の形成にとって有利である。
【０２６０】
なお、本実施の形態においては、氷結させた水についてあげたが、これは、アルコールのような有機溶剤を氷結させた微粒子、ネオンやアルゴンやクリプトンのような希ガスなどを氷結させた微粒子、あるいは、石英の粒のように常温で固体の微粒子による衝撃においても、同様の効果が得られる。
【０２６１】
［実施の形態２７]
実施の形態２７にかかる電界効果トランジスタの製造方法について、実施の形態２０、２１、２２、２３および２６と同様、図３５および図３６を参照して説明する。なお、ソース領域７およびドレイン領域８の上に、エピタキシャルシリコン層１０を形成するまでの工程は、実施の形態１５の図２３〜図２５で説明した工程と同じであるため、説明は省略する。また、本実施の形態はゲート電極の構造の相違を除けば、実施の形態１３にかかる電界効果トランジスタの製造方法に対応するものである。
【０２６２】
図３５を参照して、実施の形態１５と同様の工程により、エピタキシャルシリコン層１０を形成する。この時、サイドウォール９の上にシリコン片１０ａが発生する。
【０２６３】
次に、図３６を参照して、シリコン基板１の表面に純水をかけながら、同時に純水を介して超音波を印加する。この超音波の働きによって、シリコン片１０ａが取り去られる。サイドウォール９に付着したシリコン片１０ａは、エピタキシャルシリコン層１０に比べて下地への付着力が小さい。
【０２６４】
このため、サイドウォール９の上に生じたシリコン片１０ａを除去しながら、エピタキシャルシリコン層１０をあまり除去せず、シリコン片１０ａを完全に除去することができる。
【０２６５】
以下、図２７〜図３０に示す実施の形態１５の製造方法と同様の工程を経ることにより、電界効果トランジスタを完成させる。
【０２６６】
以上、本実施の形態における電界効果トランジスタの製造方法によれば、実施の形態１３と同様、シリコン片１０ａを除去することにより、後にサリサイドを形成した際に、サイドウォール９の上部に余分なサリサイド層が形成されるのを防止することができる。
【０２６７】
その結果、ソース電極１８とドレイン電極１９との間の絶縁性が高められ、電気的信頼性の高い電界効果トランジスタを形成することが可能になる。また、熱処理を施すことなくシリコン片を除去できることは、浅い接合の形成にとって有利である。
【０２６８】
［実施の形態２８]
実施の形態２８にかかる電界効果トランジスタの製造方法について、実施の形態２０、２１、２２、２３、２４および２７と同様、図３５および図３６を参照して説明する。なお、ソース領域７およびドレイン領域８の上に、エピタキシャルシリコン層１０を形成するまでの工程は、実施の形態１５の図２３〜図２５で説明した工程と同じであるため、説明は省略する。また、本実施の形態はゲート電極の構造の相違を除けば、実施の形態１４にかかる電界効果トランジスタの製造方法に対応するものである。
【０２６９】
図３５を参照して、実施の形態１５と同様の工程により、エピタキシャルシリコン層１０を形成する。この時、サイドウォール９の上にシリコン片１０ａが発生する。
【０２７０】
次に、図３６を参照して、シリコン基板１の表面を塩素ガスに曝露する。このとき、塩素ガスのエッチング作用により、シリコン片１０ａが取り去られる。シリコン片１０ａは、エピタキシャルシリコン層１０に比べて、ハロゲンガスに曝される表面積が大きいため、エッチング速度が速くなる。さらに、平均膜厚で比較しても、サイドウォール９上のシリコン片１０ａは、エピタキシャルシリコン層１０に比べて少量である。
【０２７１】
このため、シリコンエピタキシャル層１０をそれほどエッチングすることなく、シリコン片１０ａを除去することができる。塩素ガスの具体的な条件としては、塩素ガスの圧力が１×１０-4Ｔｏｒｒ〜１×１０-7Ｔｏｒｒに設定される。
【０２７２】
以下、図２７〜図３０に示す実施の形態１５の製造方法と同様の工程を経ることにより、電界効果トランジスタを完成させる。
【０２７３】
以上、本実施の形態における電界効果トランジスタの製造方法によれば、実施の形態１４と同様、シリコン片１０ａを除去することにより、後にサリサイドを形成した際に、サイドウォール９の上部に余分なサリサイド層が形成されるのを防止することができる。
【０２７４】
その結果、ソース電極１８とドレイン電極１９との間の絶縁性が高められ、電気的信頼性の高い電界効果トランジスタを形成することが可能になる。また、熱処理を施すことなくシリコン片を除去できることは、浅い接合の形成にとって有利である。
【０２７５】
なお、上記実施の形態２０〜実施の形態２８に示すシリコン片１０ａを除去する方法を有する電界効果トランジスタの製造方法は、実施の形態１５〜実施の形態１９に示す電界効果トランジスタの製造方法と組み合わせることにより、より効果的にシリコン片１０ａを除去することができる。
【０２７６】
なお、上記各実施の形態においては、ソース／ドレイン領域にｎ型の不純物を導入したｎＭＯＳ電界効果トランジスタについて説明したが、ソース／ドレイン領域にｐ型の不純物を導入したｐＭＯＳ電界効果トランジスタであっても同様の作用効果を得ることが可能である。
【０２７７】
以上、今回開示した各実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０２７８】
【発明の効果】
この半導体装置の製造方法によれば、ＭＯＳ型トランジスタのソース／ドレイン領域とゲート電極との間のサイドウォールの上に、半導体結晶が付着するが、絶縁処理工程により、その半導体結晶が酸化または除去され、ＭＯＳ型トランジスタのソース電極、ドレイン電極、ゲート電極の間がそれぞれ短絡することが防止される。その結果、電気的な信頼性に優れた半導体装置を得ることが可能になる。
【図面の簡単な説明】
【図１】 実施の形態１における電解効果トランジスタの製造方法のゲート電極６を形成するまでの工程を示す断面図である。
【図２】 実施の形態１における電解効果トランジスタの製造方法のソース／ドレイン領域７、８を形成するまでの工程を示す断面図である。
【図３】 実施の形態１における電解効果トランジスタの製造方法のエピタキシャルシリコン層１０を形成するまでの工程を示す断面図である。
【図４】 実施の形態１における電解効果トランジスタの製造方法のシリコン酸化膜１１を形成するまでの工程を示す断面図である。
【図５】 実施の形態１における電解効果トランジスタの製造方法の金属薄膜２２を形成するまでの工程を示す断面図である。
【図６】 実施の形態１における電解効果トランジスタの製造方法のチタンシリサイド層２３を形成するまでの工程を示す断面図である。
【図７】 実施の形態１における電解効果トランジスタの製造方法の未反応の金属薄膜２２を除去するまでの工程を示す断面図である。
【図８】 実施の形態１における電解効果トランジスタの製造方法のソース電極１８およびドレイン電極１９を形成するまでの工程を示す断面図である。
【図９】 実施の形態２における電解効果トランジスタの製造方法のシリコン酸化膜１１を形成するまでの工程を示す断面図である。
【図１０】 実施の形態２における電解効果トランジスタの製造方法のシリコン片１０ａを除去するまでの工程を示す断面図である。
【図１１】 実施の形態３、実施の形態４および実施の形態５における電解効果トランジスタの製造方法の酸素イオン導入工程を示す断面図である。
【図１２】 実施の形態５における電解効果トランジスタの製造方法のシリコン片１０ａを除去するまでの工程を示す断面図である。
【図１３】 実施の形態６、実施の形態７、実施の形態８、実施の形態１１、実施の形態１２、実施の形態１３および実施の形態１４における電解効果トランジスタの製造方法のエピタキシャルシリコン層１０を形成するまでの工程を示す断面図である。
【図１４】 実施の形態６、実施の形態７、実施の形態８、実施の形態１１、実施の形態１２、実施の形態１３および実施の形態１４における電解効果トランジスタの製造方法のシリコン片１０ａを除去するまでの工程を示す断面図である。
【図１５】 実施の形態９における電解効果トランジスタの製造方法のエピタキシャルシリコン層１０を形成するまでの工程を示す断面図である。
【図１６】 実施の形態９における電解効果トランジスタの製造方法の金属薄膜１２を形成するまでの工程を示す断面図である。
【図１７】 実施の形態９における電解効果トランジスタの製造方法のチタンシリサイド層１３を形成するまでの工程を示す断面図である。
【図１８】 実施の形態９における電解効果トランジスタの製造方法の未反応の金属薄膜２２を除去するまでの工程を示す断面図である。
【図１９】 実施の形態９における電解効果トランジスタの製造方法のチタンシリサイド層１３除去するまでの工程を示す断面図である。
【図２０】 実施の形態１０における電解効果トランジスタの製造方法のエピタキシャルシリコン層１０を形成するまでの工程を示す断面図である。
【図２１】 実施の形態１０における電解効果トランジスタの製造方法の金属薄膜１２を形成するまでの工程を示す断面図である。
【図２２】 実施の形態１０における電解効果トランジスタの製造方法のチタンシリサイド層１３を形成するまでの工程を示す断面図である。
【図２３】 実施の形態１５における電解効果トランジスタの製造方法のゲート電極６を形成するまでの工程を示す断面図である。
【図２４】 実施の形態１５における電解効果トランジスタの製造方法のソース／ドレイン領域７、８を形成するまでの工程を示す断面図である。
【図２５】 実施の形態１５における電解効果トランジスタの製造方法のエピタキシャルシリコン層１０を形成するまでの工程を示す断面図である。
【図２６】 実施の形態１５における電解効果トランジスタの製造方法のシリコン酸化膜１１を形成するまでの工程を示す断面図である。
【図２７】 実施の形態１５における電解効果トランジスタの製造方法の金属薄膜２２を形成するまでの工程を示す断面図である。
【図２８】 実施の形態１５における電解効果トランジスタの製造方法のチタンシリサイド層２３を形成するまでの工程を示す断面図である。
【図２９】 実施の形態１５における電解効果トランジスタの製造方法の未反応の金属薄膜２２を除去するまでの工程を示す断面図である。
【図３０】 実施の形態１５における電解効果トランジスタの製造方法のソース電極１８およびドレイン電極１９を形成するまでの工程を示す断面図である。
【図３１】 実施の形態１６における電解効果トランジスタの製造方法のシリコン酸化膜１１を形成するまでの工程を示す断面図である。
【図３２】 実施の形態１６における電解効果トランジスタの製造方法のシリコン片１０ａを除去するまでの工程を示す断面図である。
【図３３】 実施の形態１７、実施の形態１８および実施の形態１９における電解効果トランジスタの製造方法の酸素イオン導入工程を示す断面図である。
【図３４】 実施の形態１９における電解効果トランジスタの製造方法のシリコン片１０ａを除去するまでの工程を示す断面図である。
【図３５】 実施の形態２０、実施の形態２１、実施の形態２２、実施の形態２５、実施の形態２６、実施の形態２７および実施の形態２８における電解効果トランジスタの製造方法のエピタキシャルシリコン層１０を形成するまでの工程を示す断面図である。
【図３６】 実施の形態２０、実施の形態２１、実施の形態２２、実施の形態２５、実施の形態２６、実施の形態２７および実施の形態２８における電解効果トランジスタの製造方法のシリコン片１０ａを除去するまでの工程を示す断面図である。
【図３７】 実施の形態２３における電解効果トランジスタの製造方法のエピタキシャルシリコン層１０を形成するまでの工程を示す断面図である。
【図３８】 実施の形態２３における電解効果トランジスタの製造方法の金属薄膜１２を形成するまでの工程を示す断面図である。
【図３９】 実施の形態２３における電解効果トランジスタの製造方法のチタンシリサイド層１３を形成するまでの工程を示す断面図である。
【図４０】 実施の形態２３における電解効果トランジスタの製造方法の未反応の金属薄膜２２を除去するまでの工程を示す断面図である。
【図４１】 実施の形態２３における電解効果トランジスタの製造方法のチタンシリサイド層１３除去するまでの工程を示す断面図である。
【図４２】 実施の形態２４における電解効果トランジスタの製造方法のエピタキシャルシリコン層１０を形成するまでの工程を示す断面図である。
【図４３】 実施の形態２４における電解効果トランジスタの製造方法の金属薄膜１２を形成するまでの工程を示す断面図である。
【図４４】 実施の形態２４における電解効果トランジスタの製造方法のチタンシリサイド層１３を形成するまでの工程を示す断面図である。
【図４５】 従来の技術における第１の電解効果トランジスタの製造方法のゲート電極６を形成するまでの工程を示す断面図である。
【図４６】 従来の技術における第１の電解効果トランジスタの製造方法のソース／ドレイン領域７、８を形成するまでの工程を示す断面図である。
【図４７】 従来の技術における第１の電解効果トランジスタの製造方法のエピタキシャルシリコン層１０を形成するまでの工程を示す断面図である。
【図４８】 従来の技術における第１の電解効果トランジスタの製造方法の金属薄膜２２を形成するまでの工程を示す断面図である。
【図４９】 従来の技術における第１の電解効果トランジスタの製造方法のチタンシリサイド層１３を形成するまでの工程を示す断面図である。
【図５０】 従来の技術における第１の電解効果トランジスタの製造方法の未反応の金属薄膜２２を除去するまでの工程を示す断面図である。
【図５１】 従来の技術における第１の電解効果トランジスタの製造方法のソース電極１８およびドレイン電極１９を形成するまでの工程を示す断面図である。
【図５２】 従来の技術における第２の電解効果トランジスタの製造方法のゲート電極６を形成するまでの工程を示す断面図である。
【図５３】 従来の技術における第２の電解効果トランジスタの製造方法のソース／ドレイン領域７、８を形成するまでの工程を示す断面図である。
【図５４】 従来の技術における第２の電解効果トランジスタの製造方法のエピタキシャルシリコン層１０を形成するまでの工程を示す断面図である。
【図５５】 従来の技術における第２の電解効果トランジスタの製造方法の金属薄膜２２を形成するまでの工程を示す断面図である。
【図５６】 従来の技術における第２の電解効果トランジスタの製造方法のチタンシリサイド層１３を形成するまでの工程を示す断面図である。
【図５７】 従来の技術における第２の電解効果トランジスタの製造方法の未反応の金属薄膜２２を除去するまでの工程を示す断面図である。
【図５８】 従来の技術における第２の電解効果トランジスタの製造方法のソース電極１８およびドレイン電極１９を形成するまでの工程を示す断面図である。
【図５９】 従来の技術における第１の電解効果トランジスタの製造方法の問題点を説明するための断面図である。
【図６０】 従来の技術における第２の電解効果トランジスタの製造方法の問題点を説明するための断面図である。
【符号の説明】
１ シリコン基板、２ 素子分離絶縁膜、３ ゲート絶縁膜、４ ポリシリコン膜、５ シリコン酸化膜、６ ゲート電極、７ａ，８ａ ｎ- 不純物領域、９サイドウォール、７ｂ，８ｂ ｎ+ 不純物領域、７ ソース領域、８ ドレイン領域、１０ エピタキシャルシリコン層、１０ａ シリコン片、１１ シリコン酸化膜、１２，２２ 金属薄膜、１３，２３，２３ａ チタンシリサイド層、１４ 層間絶縁膜、１４ａ コンタクト孔、１５ タングステンプラグ、１６ アルミ配線層、１８ ソース電極、１９ ドレイン電極。
【発明の属する技術分野】
この発明は半導体装置の製造方法に関し、より特定的には、ソース／ドレイン領域のせり上げ構造を採用した高速デバイスの信頼性のより一層の向上が図られる半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】
以下、図を参照して、ソース／ドレイン領域のせり上げ構造に選択エピタキシャル成長方法を用いた、従来の電界効果トランジスタの製造方法について、第１および第２の製造方法について説明する。
【０００３】
まず、図４５〜図５１を参照して、第１の電界効果トランジスタの製造方法について説明する。
【０００４】
図４５を参照して、シリコン基板１の主表面上にトレンチ分離法により素子分離絶縁膜２を形成する。素子分離絶縁膜２によって、シリコン基板１の表面には、ＭＯＳ（Metal Oxide Semiconductor ）トランジスタ等を形成するための活性領域が形成される。その後、熱酸化法を用いて、シリコン基板１の活性領域にゲート絶縁膜３を形成する。
【０００５】
シリコン基板１の主表面上に、ポリシリコン膜４とシリコン酸化膜５とを堆積する。その後、シリコン酸化膜５の上に所定のパターンを有するフォトレジスト膜を形成した後、このフォトレジスト膜をマスクとして、ポリシリコン膜４およびシリコン酸化膜５に異方性エッチングを施し、ゲート絶縁膜３、ポリシリコン膜４およびシリコン酸化膜５のパターニングを行い、ポリシリコン膜４およびシリコン酸化膜５からなるゲート電極６を完成させる。
【０００６】
次に、図４６を参照して、ゲート電極６をマスクにして、シリコン基板１に不純物のイオン注入を行い、ｎ- 不純物領域７ａ、８ａを形成する。その後、ゲート電極６の側面に絶縁膜からなるサイドウォール９を形成する。その後、ゲート電極６およびサイドウォール９をマスクにして、シリコン基板１に不純物のイオン注入を行い、ｎ+ 不純物領域７ｂ、８ｂを形成する。これにより、ソース領域７およびドレイン領域８が完成する。
【０００７】
次に、図４７を参照して、選択エピタキシャル成長方法により、ソース領域７およびドレイン領域８の上に、エピタキシャルシリコン層１０を形成する。その後、このエピタキシャルシリコン層１０に対して、イオン注入法により不純物の導入を行う。
【０００８】
次に、図４８を参照して、スパッタリング法等により、シリコン基板１の上にチタンからなる金属薄膜２２を形成する。その後、図４９を参照して、このシリコン基板１に対して高温の加熱処理を行い、エピタキシャルシリコン層１０と金属薄膜２２とを反応させてチタンシリサイド層２３を形成する。
【０００９】
次に、図５０を参照して、未反応の金属薄膜２２を、硫酸、過酸化水素などを用いて除去する。サイドウォール８の上にはエピタキシャルシリコン層１０が形成されていないため、チタンシリサイド層２３は形成されない。ゲート電極６とソース領域７、およびゲート電極６とドレイン領域８との間は電気的に絶縁される。
【００１０】
次に、図５１を参照して、化学気相蒸着法等により、シリコン基板１の上に層間絶縁膜１４を形成する。その後、層間絶縁膜１４にコンタクト孔１４ａを形成する。その後、公知技術によりタングステンプラグ１５およびアルミ配線層１６を形成することで、ソース電極１８およびドレイン電極１９が完成する。以上の工程を経ることにより、ゲート電極６、ソース電極１８およびドレイン電極１９を有する第１の電界効果トランジスタが完成する。
【００１１】
次に、図５２〜図５８を参照して、第２の電界効果トランジスタの製造方法について説明する。
【００１２】
図５２を参照して、シリコン基板１の主表面上にトレンチ分離法により素子分離絶縁膜２を形成する。素子分離絶縁膜２によって、シリコン基板１の表面には、ＭＯＳトランジスタ等を形成するための活性領域が形成される。その後、熱酸化法を用いて、シリコン基板１の活性領域にゲート絶縁膜３を形成する。
【００１３】
シリコン基板１の主表面上に、ポリシリコン膜を堆積する。その後、ポリシリコン膜の上に所定のパターンを有するフォトレジスト膜を形成した後、このフォトレジスト膜をマスクとして、ゲート絶縁膜３およびポリシリコン膜に異方性エッチングを施し、ポリシリコン膜のパターニングを行い、ポリシリコン膜からなるゲート電極６を完成させる。
【００１４】
次に、図５３を参照して、ゲート電極６をマスクにして、シリコン基板１に不純物のイオン注入を行い、ｎ- 不純物領域７ａ、８ａを形成する。その後、ゲート電極６の側面に絶縁膜からなるサイドウォール９を形成する。その後、ゲート電極６およびサイドウォール９をマスクにして、シリコン基板１に不純物のイオン注入を行い、ｎ+ 不純物領域７ｂ、８ｂを形成する。これにより、ソース領域７およびドレイン領域８が完成する。
【００１５】
次に、図５４を参照して、選択エピタキシャル成長方法により、ソース領域７およびドレイン領域８の上に、エピタキシャルシリコン層１０を形成する。この時、ゲート電極６の上にもエピタキシャルシリコン層１０が形成される。その後、このエピタキシャルシリコン層１０に対して、イオン注入法により不純物の導入を行う。
【００１６】
次に、図５５を参照して、スパッタリング法等により、シリコン基板１の上にチタンからなる金属薄膜２２を形成する。その後、図５６を参照して、このシリコン基板１に対して高温の加熱処理を行い、エピタキシャルシリコン層１０と金属薄膜２２とを反応させてチタンシリサイド層２３を形成する。なお、ゲート電極６の上に形成されたエピタキシャルシリコン層１０にもチタンシリサイド層２３が形成される。
【００１７】
次に、図５７を参照して、未反応の金属薄膜２２を、硫酸、過酸化水素などにより除去する。サイドウォール８の上にはエピタキシャルシリコン層１０が形成されていないため、チタンシリサイド層２３は形成されない。ゲート電極６とソース領域７およびゲート電極６とドレイン領域８との間は電気的に絶縁される。
【００１８】
次に、図５８を参照して、化学気相蒸着法等により、シリコン基板１の上に層間絶縁膜１４を形成する。その後、層間絶縁膜１４にコンタクト孔１４ａを形成する。その後、公知技術によりタングステンプラグ１５およびアルミ配線層１６を形成することで、ソース電極１８およびドレイン電極１９が完成する。以上の工程を経ることにより、ゲート電極６、ソース電極１８およびドレイン電極１９を有する第２の電界効果トランジスタが完成する。
【００１９】
【発明が解決しようとする課題】
上述した２つの選択エピタキシャル成長法を用いた電界効果トランジスタの製造方法においては、以下に示すような問題があった。
【００２０】
まず第１の電界効果トランジスタの製造方法の場合、図４７に示すように、ソース領域７およびドレイン領域８の上にのみエピタキシャルシリコン層１０が形成される。エピタキシャルシリコン層１０の形成時において、エピタキシャルシリコン層１０の膜厚がある膜厚を越えると、サイドウォール９の上にエピタキシャルシリコン層からなるシリコン片が発生することが、文献「Journal of Crystal Growth 111(1991)860-863」に報告されている。
【００２１】
同文献によれば、エピタキシャルシリコン層１０の成長過程において、たとえばジシラン等の原料ガスがシリコン酸化膜の表面に衝突した場合、その一部が分解してシリコン酸化膜表面において移動可能な吸着原子となる。
【００２２】
この吸着原子によってシリコン酸化膜の表面が被覆される割合があるレベルに達すると、吸着原子を核としてポリシリコンが成長する。すなわち、成長したポリシリコンがシリコン片となる。さらに、サイドウォール９に、シリコン窒化膜を用いた場合、シリコン片が発生する限界膜厚が薄くなる。
【００２３】
たとえば、シリコン基板温度６８０℃、ジシラン流量０．２ｓｃｃｍの条件下で、エピタキシャルシリコン層１０を２０ｎｍ形成した場合、デポ時間は約４分となる。このとき、シリコン窒化膜からなるサイドウォール９の上には、厚さ約４ｎｍ程度のポリシリコンからなるシリコン片が形成される。
【００２４】
サイドウォール９の上面にシリコン片１０ａが形成された場合、シリコン片を介して、ソース電極１８とドレイン電極１９とが短絡する恐れがある。
【００２５】
特に、図４８で説明したように、エピタキシャルシリコン層１０形成した後にスパッタリング法により金属薄膜２２を形成し、高温の熱処理を行い、エピタキシャルシリコン層１０と金属薄膜２２とを反応させてチタンシリサイド層２３を形成する場合、図５９に示すように、シリコン片と金属薄膜２２とが反応して不必要なチタンシリサイド層２３ａが形成される。
【００２６】
フッ酸等により未反応の金属薄膜を除去しても、不必要なシリサイド層２３ａはサイドウォール上に残る。以上により、サイドウォール９上に形成された、より少量の不必要なチタンシリサイド層２３ａの存在により、ソース電極１８とドレイン電極１９とが短絡するという問題点があった。
【００２７】
また、第２の電界効果トランジスタの製造方法の場合においても、図６０に示すように、チタンシリサイド層２３を形成するプロセスにおいて、ゲート電極６の上部に成長したエピタキシャルシリコン層２２にも同時にチタンシリサイド層２３を形成した場合、サイドウォール９の上に形成された不必要なチタンシリサイド層２３ａにより、ゲート電極６、ソース電極１８、ドレイン電極１９のそれぞれの間が短絡するという問題点があった。
【００２８】
したがってこの発明の目的は、上記問題点を解決するためになされたものであり、半導体装置の電極の間が短絡するのを防止することのできる半導体装置の製造方法を提供することを目的とする。
【００２９】
【課題を解決するための手段】
この発明に基づく半導体装置の製造方法においては、以下の工程を備えている。
【００３０】
まず、半導体基板の主表面に、素子分離絶縁膜により電気的に絶縁された素子形成領域が形成される。その後、上記素子形成領域にゲート電極が形成される。
【００３１】
次に、上記素子形成領域の上記ゲート電極によって区切られた２つの領域の一方の領域にソース領域が形成され、他方の領域にドレイン領域が形成される。その後、上記ゲート電極の側壁に絶縁膜からなるサイドウォールが形成される。
【００３２】
次に、上記ソース領域および上記ドレイン領域の表面に、半導体薄膜が形成される。その後、上記半導体薄膜の成長工程において、上記サイドウォールの表面に発生した半導体結晶を酸化または除去することにより、上記ソース電極、上記ドレイン電極および上記ゲート電極の間がそれぞれ電気的に絶縁される。
【００３３】
この半導体装置の製造方法によれば、半導体基板の主表面の素子形成領域上に、１対のソース／ドレイン領域とゲート電極とを含むＭＯＳ型トランジスタが形成される。半導体薄膜の成長工程において、ＭＯＳ型トランジスタのソース／ドレイン領域とゲート電極との間のサイドウォールの上に、半導体結晶が付着するが、絶縁処理工程により、その半導体結晶が酸化または除去され、ＭＯＳ型トランジスタのソース電極、ドレイン電極およびゲート電極の間がそれぞれ短絡することが防止される。その結果、電気的な信頼性に優れた半導体装置を得ることが可能になる。
【００３４】
また、好ましくは、半導体薄膜成長工程は、固相エピタキシャル成長または気相選択エピタキシャル成長によって行う。
【００３５】
この製造方法によれば、ソースドレイン領域に形成された半導体薄膜と、サイドウォールの上面に成長する半導体結晶が異なった膜質を持つ。たとえば、サイドウォール上面に成長する半導体結晶の膜厚は、ソース／ドレイン領域に形成された半導体薄膜よりも薄くなる。
【００３６】
このため、サイドウォール上の半導体結晶は、ソース／ドレイン領域に形成された半導体薄膜に比べ、酸化速度が速くなり、また、エッチングに対する除去の速度が速くなる。
【００３７】
その結果、絶縁処理工程によりＭＯＳ型トランジスタのソース電極、ドレイン電極、およびゲート電極の間が絶縁され、電気的信頼性に優れた半導体装置を得ることが可能になる。
【００３８】
また、好ましくは、上記絶縁処理工程は、上記半導体薄膜の表面を酸素を含む雰囲気に晒す酸化工程を含んでいる。
【００３９】
この場合、半導体基板が酸素を含む雰囲気に晒されることにより、半導体結晶がシリコンからなる場合、この半導体結晶と酸素とが反応してシリコン酸化膜が形成される。また、ゲート電極がポリシリコン膜からなる場合においても、このゲート電極の表面にもシリコン酸化膜が形成される。
【００４０】
その結果、ソース／ドレイン領域およびゲート電極の間が電気的に絶縁され、電気的信頼性によりすぐれた半導体装置を得ることが可能になる。
【００４１】
また好ましくは、上記絶縁処理工程は、上記半導体薄膜の表面に酸素を含むイオンを導入することにより、上記半導体薄膜の表面を酸化する第１酸化工程を含んでいる。
【００４２】
このように、半導体基板に酸素を含むイオンを導入することにより、半導体結晶に酸素が導入され、半導体結晶がシリコンからなる場合、シリコン酸化膜が形成される。また、ゲート電極がポリシリコン薄膜からなる場合においても、ゲート電極の表面にシリコン酸化膜が形成される。
【００４３】
その結果、ソース／ドレイン領域およびゲート電極の間が電気的に絶縁され、電気的信頼性によりすぐれた半導体装置を得ることが可能になる。
【００４４】
さらに好ましくは、上記第１酸化工程の後に、上記半導体薄膜を含む上記半導体基板に加熱処理を施すことにより、上記半導体薄膜の表面をさらに酸化する第２酸化工程をさらに含んでいる。
【００４５】
この場合、加熱処理により、上記イオン導入による酸化で未反応のシリコンの酸化を促進する。これにより、より少量の酸素の注入量でポリシリコン薄膜からなる半導体結晶の酸化を行うことが可能になる。
【００４６】
その結果、イオン導入による素子の損傷を少なく保ちながら、電気的信頼性によりすぐれた半導体装置を得ることが可能になる。
【００４７】
さらに好ましくは、上記絶縁処理工程の後に、上記半導体薄膜をフッ酸を含む溶液に浸漬、またはフッ酸を含む気体に晒す除去工程を含んでいる。
【００４８】
この場合、ポリシリコンからなる半導体薄膜の表面やゲート電極の表面に形成されるシリコン酸化膜、および、シリコンからなる半導体結晶の周辺に形成されたシリコン酸化膜が、フッ酸処理工程により除去される。このとき、シリコン酸化膜と同時に半導体結晶も除去される。
【００４９】
その結果、ソース／ドレイン領域およびゲート電極の間が電気的に絶縁され、ＭＯＳ型トランジスタの電気的信頼性をより向上することが可能になる。
【００５０】
また好ましくは、電極間絶縁処理工程は、成長された半導体薄膜を含む半導体基板を、酸を含む溶液に浸漬、または酸を含む気体に晒す工程をさらに含んでいる。
【００５１】
この場合、ポリシリコンからなる半導体薄膜の表面、ゲート電極の表面および半導体結晶の表面が、酸によりエッチングされる。半導体薄膜に比べ半導体結晶のエッチング速度は早く、あるいは、半導体薄膜に比べ半導体結晶の膜厚が薄いため、半導体薄膜があまりエッチングされないようにエッチング条件をコントロールすることにより、サイドウォールの上の半導体結晶を除去することが可能になる。
【００５２】
その結果、ソース／ドレイン領域およびゲート電極の間が電気的に絶縁され、電気的信頼性によりすぐれた半導体装置を得ることが可能になる。
【００５３】
そのような溶液としては、フッ酸と硝酸を含む混合液を用いることが可能である。
【００５４】
さらに好ましくは、上記酸を含む溶液に浸漬、または酸を含む気体に晒す除去工程に、上記半導体基板の表面の面方位によってエッチング速度の異なる薬液を用いている。
【００５５】
この場合、エッチング速度の違いを利用して、半導体薄膜をあまり除去することなく、サイドウォール上の半導体結晶を除去することが可能になる。
【００５６】
特に、半導体薄膜がエピタキシャル成長により形成された場合、半導体薄膜の表面はある決まった面方位を持つため、薬液にはある１つの指数面のみが晒され、適当な薬液の選択によりエッチング速度を低く抑制することが可能になる。
【００５７】
一方、サイドウォール上の半導体結晶には、そのような結晶面の配向がないため、エッチング速度は速いままである。
【００５８】
以上により、半導体薄膜の除去量をより抑えつつサイドウォール上の半導体結晶を除去することができる。その結果、ソース／ドレイン領域およびゲート電極の間が電気的に絶縁され、電気的信頼性によりすぐれた半導体装置を得ることが可能になる。
【００５９】
そのような半導体基板としては、半導体基板の表面の面方位が（１１１）面のものを用い、上記半導体薄膜を水酸化カリュウム溶液に浸漬することにより可能となる。
【００６０】
また、好ましくは、上記絶縁処理工程は、上記半導体薄膜を、フッ素、塩素、臭素、沃素、アスタチンからなる群より選択される少なくとも１つを含むガスと、酸素ガスとの混合ガス雰囲気中のプラズマに晒す除去工程を含んでいる。
【００６１】
この場合、ポリシリコンからなる半導体薄膜の表面、ゲート電極の表面および半導体結晶の表面が、プラズマによりエッチングされる。半導体薄膜に比べ、半導体結晶のエッチング速度は早く、また、半導体薄膜に比べ、半導体結晶の膜厚が薄い。したがって、半導体薄膜があまりエッチングされないように条件をコントロールすることで、サイドウォールの上の半導体結晶を除去することができる。
【００６２】
その結果、ソース／ドレイン領域およびゲート電極の間が電気的に絶縁され、電気的な信頼性によりすぐれた半導体装置を得ることが可能になる。
【００６３】
また好ましくは、上記絶縁処理工程は、上記半導体薄膜の表面に、金属膜を形成する工程と、上記金属膜を含む上記半導体基板に加熱処理を施す工程と、による除去工程を含んでいる。
【００６４】
この場合、ＭＯＳ型トランジスタを含む半導体基板上に金属膜が形成される。その後、所定温度の加熱処理により、成長された半導体薄膜と金属膜とが反応し金属シリサイド膜が形成される。この時、半導体結晶は極微量であるために金属膜中に拡散する。その後、金属膜が除去される。
【００６５】
その結果、ソース／ドレイン領域の表面の電気抵抗を低下させつつ、ソース／ドレイン領域およびゲート電極の間を電気的に絶縁することができ、高速なＭＯＳ型トランジスタの信頼性をより向上することが可能になる。
【００６６】
金属膜を除去する工程は、半導体基板を硫酸と過酸化水素水の混合物溶液に浸漬する工程を含んでいる。
【００６７】
また、上記金属膜としては、チタン、コバルト、ジルコニウムおよびハフニウムのうちいずれかを用いることができる。
【００６８】
また好ましくは、上記絶縁処理工程は、上記半導体薄膜の表面を研磨する除去工程を含んでいる。
【００６９】
この場合、半導体薄膜に比べて、半導体結晶は半導体基板への付着面積が少なく、研磨することにより除去されやすい。したがって、半導体薄膜があまり影響を受けないように研磨条件をコントロールすることで、サイドウォールの上の半導体結晶を除去することが可能になる。
【００７０】
その結果、ソース／ドレイン領域およびゲート電極の間が電気的に絶縁絶緯され、電気的信頼性によりすぐれた半導体装置を得ることが可能になる。
【００７１】
また好ましくは、上記絶縁処理工程は、上記半導体薄膜の表面に対して、微細な液体または微粒子を高速で照射する除去工程を含んでいる。
【００７２】
この場合、半導体薄膜に比べて、半導体結晶は半導体基板への付着面積が少なく、衝撃することにより除去されやすい。したがって、半導体薄膜があまり影響を受けないように衝撃する条件をコントロールすることで、サイドウォールの上の半導体結晶を除去することができる。
【００７３】
その結果、ソース／ドレイン領域およびゲート電極の間が電気的に絶縁され、電気的信頼性によりすぐれた半導体装置を得ることが可能になる。
【００７４】
また好ましくは、上記絶縁処理工程は、上記半導体薄膜を液体中に浸漬あるいは液体をかけながら、上記半導体薄膜の表面に対して超音波を照射する除去工程を含んでいる。
【００７５】
この場合、半導体薄膜に比べて、半導体結晶は半導体基板への付着面積が少なく、超音波を照射することにより除去されやすい。したがって、半導体薄膜があまり影響を受けないように超音波を照射する条件をコントロールすることで、サイドウォールの上の半導体結晶を除去することができる。
【００７６】
その結果、ソース／ドレイン領域およびゲート電極の間が電気的に絶縁され、電気的信頼性によりすぐれた半導体装置を得ることが可能になる。
【００７７】
また好ましくは、上記絶縁処理工程は、上記半導体薄膜の表面に、フッ素、塩素、臭素、沃素またはアスタチンのいずれかを含むハロゲンガスに晒す除去工程を含んでいる。
【００７８】
この場合、成長された半導体薄膜を含む半導体基板表面をハロゲンガスに曝露することにより、成長された半導体薄膜の表面やゲート電極のポリシリコンの表面や半導体結晶の表面が、ハロゲンガスによりエッチングされる。
【００７９】
半導体薄膜に比べ、半導体結晶のエッチング速度は早く、あるいは、半導体薄膜に比べ、半導体結晶の膜厚が薄い。したがって、半導体薄膜があまりエッチングされないようにエッチング条件をコントロールすることでサイドウォールの上の半導体結晶の除去が可能になる。
【００８０】
その結果、ソース／ドレイン領域およびゲート電極の間が電気的に絶縁され、電気的信頼性によりすぐれた半導体装置を得ることが可能になる。
【００８１】
【発明の実施の形態】
以下、この発明に基づく半導体装置の製造方法の実施の形態１〜実施の形態２８について、電界効果トランジスタの製造方法に基づき、図を参照しながら説明する。なお、実施の形態１〜実施の形態１４は従来の技術で説明した第１の電界効果トランジスタの構造に対応する製造方法を示し、実施の形態１５〜実施の形態２８は従来の技術で説明した第２の電界効果トランジスタの構造に対応する製造方法を示す。また、各実施の形態において、同一箇所および相当部分については、同一符号を付すものとする。
【００８２】
［実施の形態１]
実施の形態１にかかる電界効果トランジスタの製造方法について、図１〜図８を参照して説明する。
【００８３】
図１を参照して、シリコン基板１の主表面上にトレンチ分離法によりシリコン酸化膜などからなる素子分離絶縁膜２を形成する。素子分離絶縁膜２によって、シリコン基板１の表面には、ＭＯＳトランジスタ等を形成するための活性領域が形成される。その後、熱酸化法を用いて、シリコン基板１の活性領域にシリコン酸化膜などからなるゲート絶縁膜３を形成する。
【００８４】
シリコン基板１の主表面上に、ポリシリコン膜４とシリコン酸化膜５とを堆積する。その後、シリコン酸化膜５の上に所定のパターンを有するフォトレジスト膜を形成した後、このフォトレジスト膜をマスクとして、ポリシリコン膜４およびシリコン酸化膜５に異方性エッチングを施し、ポリシリコン膜４およびシリコン酸化膜５のパターニングを行い、ポリシリコン膜４およびシリコン酸化膜５からなるゲート電極６を完成させる。
【００８５】
次に、図２を参照して、ゲート電極６をマスクにして、シリコン基板１に不純物のイオン注入を行い、ｎ- 不純物領域７ａ、８ａを形成する。その後、ゲート電極６の側面にシリコン窒化膜からなるサイドウォール９を形成する。その後、ゲート電極６およびサイドウォール９をマスクにして、シリコン基板１に不純物のイオン注入を行い、ｎ+ 不純物領域７ｂ、８ｂを形成する。これにより、ソース領域７およびドレイン領域８が完成する。
【００８６】
次に、図３を参照して、化学気相蒸着法たとえば、固相エピタキシャル成長法または気相選択エピタキシャル成長法等により、ソース領域７およびドレイン領域８の上に、エピタキシャルシリコン層１０を形成する。
【００８７】
この時、プロセス変動等によりエピタキシャルシリコン層１０の膜厚が臨界膜厚を超えた場合、サイドウォール９の上にシリコン片１０ａが形成される。本実施の形態の場合、サイドウォール９にはシリコン窒化膜を用いているため、特にサイドウォール９の上にシリコン片１０ａが発生しやすくなる。
【００８８】
次に、図４を参照して、シリコン基板１を６００℃〜９００℃の酸素雰囲気中に晒すことにより、エピタキシャルシリコン層１０の表面およびシリコン片１０ａの表面にシリコン酸化膜１１を形成する。この時、同時に水素または水分を混入することにより、同じ絶縁耐圧特性を有するシリコン酸化膜１１をより低い酸化温度で形成することができる。その後、エピタキシャルシリコン層１０に対して、イオン注入法により不純物の導入を行う。
【００８９】
次に、図５を参照して、スパッタリング法等により、シリコン基板１の上にチタンからなる金属薄膜２２を形成する。その後、図６を参照して、このシリコン基板１に対して高温の加熱処理を行い、エピタキシャルシリコン層１０と金属薄膜２２とを反応させてチタンシリサイド層２３を形成する。このとき、エピタキシャルシリコン層１０の表面のシリコン酸化膜１１は、チタンシリサイド層２３に吸収される。
【００９０】
次に、図７を参照して、未反応の金属薄膜２２を、硫酸、過酸化水素などにより除去する。
【００９１】
次に、図８を参照して、化学気相蒸着法等により、シリコン基板１の上に層間絶縁膜１４を形成する。その後、層間絶縁膜１４にコンタクト孔１４ａを形成する。その後、公知技術によりタングステンプラグ１５およびアルミ配線層１６を形成することで、ソース電極１８およびドレイン電極１９が完成する。以上の工程を経ることにより、ゲート電極６、ソース電極１８およびドレイン電極１９を有する本実施の形態における電界効果トランジスタが完成する。
【００９２】
上述した電界効果トランジスタの製造方法によれば、シリコン基板１を酸素を含む雰囲気に曝露することにより、シリコン片１０ａの表面にシリコン酸化膜１１が形成される。その結果、シリコン片１０ａによる電気的な導通状態を未然に回避できることとなり、ソース電極１８とドレイン電極１９との間の絶縁性が高められ、電気的信頼性の高い電界効果トランジスタを形成することが可能になる。
【００９３】
［実施の形態２]
実施の形態２にかかる電界効果トランジスタの製造方法について、図９および図１０を用いて説明する。なお、ソース領域７およびドレイン領域８の上に、エピタキシャルシリコン層１０を形成するまでの工程は、実施の形態１の図１〜図３で説明した工程と同じであるため、説明は省略する。
【００９４】
図９を参照して、実施の形態１と同様に（図４参照）、シリコン基板１を６００℃〜９００℃の酸素雰囲気中に晒すことにより、エピタキシャルシリコン層１０の表面およびシリコン片１０ａの表面にシリコン酸化膜１１を形成する。この時、同時に水素または水分を混入することにより、同じ絶縁耐圧特性を有するシリコン酸化膜１１をより低い酸化温度で形成することができる。
【００９５】
次に、図１０を参照して、シリコン基板１をフッ酸溶液に浸漬する。フッ酸溶液の濃度は、０．１％〜５．０％、浸漬時間は１０秒〜３００秒が望ましい。これにより、シリコン酸化膜１１はフッ酸溶液に溶解する。このとき、図９に示すシリコン酸化膜１１に覆われたシリコン片１０ａはフッ酸溶液中に沈殿し、消失する。その後、エピタキシャルシリコン層１０に対して、イオン注入法により不純物の導入を行う。以下、図５〜図８に示す実施の形態１の製造方法と同様の工程を経ることにより、電界効果トランジスタを完成させる。
【００９６】
以上、本実施の形態における電界効果トランジスタの製造方法によれば、シリコン基板１を酸素を含む雰囲気に曝露することにより、シリコン片１０ａの表面にシリコン酸化膜１１が形成される。さらにこのシリコン酸化膜１１をフッ酸のエッチングにより除去することにより、ソース電極１８とドレイン電極１９との間の絶縁性が高められ、電気的信頼性の高い電界効果トランジスタを形成することが可能になる。
【００９７】
［実施の形態３]
実施の形態３にかかる電界効果トランジスタの製造方法について、図１１を参照して説明する。なお、ソース領域７およびドレイン領域８の上に、エピタキシャルシリコン層１０を形成するまでの工程は、実施の形態１の図１〜図３で説明した工程と同じであるため、説明は省略する。
【００９８】
図１１を参照して、実施の形態１と同様の工程により、エピタキシャルシリコン層１０を形成する。この時、サイドウォール９の上にシリコン片１０ａが発生する。
【００９９】
次に、酸素イオンをシリコン基板１の全面に注入する。酸素イオンの注入条件は、注入エネルギ２ｋｅＶ〜２０ｋｅＶ、注入量は１×１０15ｃｍ-2〜１×１０21ｃｍ-2である。これにより、シリコン片１０ａおよびエピタキシャルシリコン膜１０の表面に絶縁性のあるシリコン酸化膜１１が形成される。なお、酸素イオンの注入によりシリコン酸化膜を形成する技術としては、「J.J.A.P5 737 〜738 (1966)：Formation of SiO2 Films by Oxygen-Ion Bombardmat」を参照することができる。以下、図５〜図８に示す実施の形態１の製造方法と同様の工程を経ることにより、電界効果トランジスタを完成させる。
【０１００】
以上、本実施の形態における電界効果トランジスタの製造方法によれば、シリコン片１０ａを酸化することができる。その結果、ソース電極１８とドレイン電極１９との間の絶縁性が高められ、電気的信頼性の高い電界効果トランジスタを形成することが可能になる。また、熱処理を施すことなくシリコン片１０ａの酸化を行うことができることは、浅い接合の形成にとって有利である。
【０１０１】
［実施の形態４]
実施の形態４にかかる電界効果トランジスタの製造方法について、実施の形態３と同様に、図１１を参照して説明する。なお、ソース領域７およびドレイン領域８の上に、エピタキシャルシリコン層１０を形成するまでの工程は、実施の形態１の図１〜図３で説明した工程と同じであるため、説明は省略する。
【０１０２】
図１１を参照して、実施の形態１と同様の工程により、エピタキシャルシリコン層１０を形成する。この時、サイドウォール９の上にシリコン片１０ａが発生する。
【０１０３】
次に、酸素イオンをシリコン基板１の全面に注入する。酸素イオンの注入条件は、実施の形態３とは異なり、注入エネルギ２ｋｅＶ〜２０ｋｅＶ、注入量は１×１０14ｃｍ-2〜１×１０20ｃｍ-2である。これにより、シリコン片１０ａおよびエピタキシャルシリコン膜１０の表面に絶縁性のあるシリコン酸化膜１１が形成される。さらに、シリコン基板１に対して加熱処理を加えることにより、酸素イオンによるシリコン酸化膜１１の形成を促進する。加熱処理の条件の典型例としては、ランプアニールを用いた場合、窒素雰囲気中約９００℃、３０秒である。以下、図５〜図８に示す実施の形態１の製造方法と同様の工程を経ることにより、電界効果トランジスタを完成させる。
【０１０４】
以上、本実施の形態における電界効果トランジスタの製造方法によれば、実施の形態３における電界効果トランジスタの製造方法と比較した場合、シリコン片１０ａを酸化する時に、酸素イオンの注入量をそれはど多くする必要がない。また、熱酸化のみシリコンを酸化する場合と比較して、シリコン基板１に施す加熱処理時間を短くすることができる。
【０１０５】
その結果、ソース電極１８とドレイン電極１９との間の絶縁性が高められ、電気的信頼性の高い電界効果トランジスタを形成することが可能になる。また、熱処理を施すことなくシリコン片１０ａの酸化を行うことができることは、浅い接合の形成にとって有利である。
【０１０６】
［実施の形態５]
実施の形態５にかかる電界効果トランジスタの製造方法について、図１１および図１２を参照して説明する。なお、ソース領域７およびドレイン領域８の上に、エピタキシャルシリコン層１０を形成するまでの工程は、実施の形態１の図１〜図３で説明した工程と同じであるため、説明は省略する。
【０１０７】
図１１を参照して、実施の形態４と同様の工程により、酸素イオンをシリコン基板１の全面に注入し、その後、シリコン基板１に対して加熱処理を加える。
酸素イオンの注入条件およびシリコン基板１の加熱処理は、実施の形態４と同じである。
【０１０８】
次に、図１２を参照して、シリコン基板１をフッ酸溶液に浸漬する。フッ酸溶液の濃度は、実施の形態２の場合と同様に、０．１％〜５．０％、浸漬時間は１０秒〜３００秒が望ましい。これにより、シリコン酸化膜１１はフッ酸溶液に溶解する。このとき、図１２に示すように、シリコン酸化膜１１に覆われたシリコン片１０ａはフッ酸溶液中に沈殿し、消失する。以下、図５〜図８に示す実施の形態１の製造方法と同様の工程を経ることにより、電界効果トランジスタを完成させる。
【０１０９】
以上、本実施の形態における電界効果トランジスタの製造方法によれば、実施の形態３における電界効果トランジスタの製造方法と比較した場合、シリコン片１０ａを酸化する時に、酸素イオンの注入量をそれはど多くする必要がない。また、熱酸化のみシリコンを酸化する場合と比較して、シリコン基板１に施す加熱処理時間を短くすることができる。
【０１１０】
さらにこのシリコン酸化膜１１をフッ酸のエッチングにより除去することにより、ソース電極１８とドレイン電極１９との間の絶縁性が高められ、電気的信頼性の高い電界効果トランジスタを形成することが可能になる。また、熱処理時間を短くすることができることは、浅い接合の形成にとって有利である。
【０１１１】
［実施の形態６]
実施の形態６にかかる電界効果トランジスタの製造方法について、図１３および図１４を参照して説明する。なお、ソース領域７およびドレイン領域８の上に、エピタキシャルシリコン層１０を形成するまでの工程は、実施の形態１の図１〜図３で説明した工程と同じであるため、説明は省略する。
【０１１２】
図１３を参照して、実施の形態１と同様の工程により、エピタキシャルシリコン層１０を形成する。この時、サイドウォール９の上にシリコン片１０ａが発生する。
次に、図１４を参照して、シリコン基板１をフッ酸と硝酸の混合溶液に浸漬する。このとき、シリコン片１０ａは、エピタキシャルシリコン層１０に比べて、混合溶液に晒される表面積が大きいため、エッチング速度が速くなる。また、平均膜厚で比較しても、サイドウォール９上のシリコン片１０ａは、エピタキシャルシリコン層１０に比べて少量である。したがって、所定の浸漬時間を設定することにより、シリコン片１０ａが全て溶解してもなおエピタキシャルシリコン層１０を残存させることが可能である。このような浸漬時間は、混合溶液の温度および濃度によって異なる。たとえば、浸漬時間として、フッ酸：硝酸：水＝１：６０：６０の混合溶液に対して、１秒〜１００秒程度である。
【０１１３】
以下、図５〜図８に示す実施の形態１の製造方法と同様の工程を経ることにより、電界効果トランジスタを完成させる。
【０１１４】
以上、本実施の形態における電界効果トランジスタの製造方法によれば、シリコン片１０ａを除去することにより、後にサリサイドを形成した際に、サイドウォール９の上部に余分なサリサイド層が形成されるのを防止することができる。
【０１１５】
その結果、ソース電極１８とドレイン電極１９との間の絶縁性が高められ、電気的信頼性の高い電界効果トランジスタを形成することが可能になる。また、熱処理を施すことなくシリコン片を除去できることは、浅い接合の形成にとって有利である。
【０１１６】
［実施の形態７]
実施の形態７にかかる電界効果トランジスタの製造方法について、実施の形態６と同様、図１３および図１４を参照して説明する。なお、ソース領域７およびドレイン領域８の上に、エピタキシャルシリコン層１０を形成するまでの工程は、実施の形態１の図１〜図３で説明した工程と同じであるため、説明は省略する。ただし、シリコン基板１には、主表面が（１１１）方向に配向しているものを使用する。
【０１１７】
図１３を参照して、実施の形態１と同様の工程により、エピタキシャルシリコン層１０を形成する。この時、サイドウォール９の上にシリコン片１０ａが発生する。このシリコン片１０ａには、シリコン基板１のような配向性は生じない。
次に、図１４を参照して、シリコン基板１を水酸化カリウム溶液に浸漬する。シリコン基板１の水酸化カリウム溶液への浸漬時間は、５ｍｏｌ／リットルのＫＯＨ溶液に対して、１秒〜１００秒程度である。
【０１１８】
ＫＯＨ溶液は、シリコンの選択エッチング液として知られており、（１１１）面に対するエッチング速度が遅い。シリコンエピタキシャル層１０とシリコン片１０ａの間には、上述したような結晶配向性の違いが存在するため、ＫＯＨ溶液によるエッチング速度は、シリコン片１０ａの方が大幅に速い。
【０１１９】
また、シリコン片１０ａは、エピタキシャルシリコン層１０に比べて、ＫＯＨ溶液に晒される表面積が大きいため、エッチング速度が速くなる。さらに、平均膜厚で比較しても、サイドウォール９上のシリコン片１０ａは、エピタキシャルシリコン層１０に比べて少量である。
【０１２０】
したがって、エピタキシャルシリコ層１０がまだ十分に残っているような浸漬時間を設定することにより、シリコン片１０ａを完全に除去することができる。なお、このような浸漬時間は、ＫＯＨ溶液の温度および濃度によって異なる。以下、図５〜図８に示す実施の形態１の製造方法と同様の工程を経ることにより、電界効果トランジスタを完成させる。
【０１２１】
以上、本実施の形態における電界効果トランジスタの製造方法によれば、シリコン片１０ａを除去することにより、後にサリサイドを形成した際に、サイドウォール９の上部に余分なサリサイド層が形成されるのを防止することができる。
【０１２２】
その結果、ソース電極１８とドレイン電極１９との間の絶縁性が高められ、電気的信頼性の高い電界効果トランジスタを形成することが可能になる。また、熱処理を施すことなくシリコン片を除去できることは、浅い接合の形成にとって有利である。
【０１２３】
［実施の形態８]
実施の形態８にかかる電界効果トランジスタの製造方法について、実施の形態６および７と同様、図１３および図１４を参照して説明する。なお、ソース領域７およびドレイン領域８の上に、エピタキシャルシリコン層１０を形成するまでの工程は、実施の形態１の図１〜図３で説明した工程と同じであるため、説明は省略する。
【０１２４】
図１３を参照して、実施の形態１と同様の工程により、エピタキシャルシリコン層１０を形成する。この時、サイドウォール９の上にシリコン片１０ａが発生する。
【０１２５】
次に、図１４を参照して、シリコン基板１をフッ素と酸素のプラズマ雰囲気に晒す。このとき、シリコン基板１とプラズマとの間には特に電界を印加しないで、フッ素のプラズマによる化学的な反応を用いて、シリコン片１０ａの等方的なエッチングを行うことができる。
【０１２６】
また、シリコン片１０ａは、エピタキシャルシリコン層１０に比べて、プラズマに晒される表面積が大きいため、エッチング速度が速くなる。さらに、平均膜厚で比較しても、サイドウォール９上のシリコン片１０ａは、エピタキシャルシリコン層１０に比べて少量である。
【０１２７】
したがって、シリコン片１０ａが全てエッチングされてなおエピタキシャルシリコン層１０がまだ十分に残っているようなエッチング時間を設定することにより、シリコン片１０ａを完全に除去することができる。以下、図５〜図８に示す実施の形態１の製造方法と同様の工程を経ることにより、電界効果トランジスタを完成させる。
【０１２８】
以上、本実施の形態における電界効果トランジスタの製造方法によれば、シリコン片１０ａを除去することにより、後にサリサイドを形成した際に、サイドウォール９の上部に余分なサリサイド層が形成されるのを防止することができる。
【０１２９】
その結果、ソース電極１８とドレイン電極１９との間の絶縁性が高められ、電気的信頼性の高い電界効果トランジスタを形成することが可能になる。また、熱処理を施すことなくシリコン片を除去できることは、浅い接合の形成にとって有利である。
【０１３０】
なお、本実施の形態においては、ハロゲンガスとして、フッ素を用いた例について示したが、これは、塩素、臭素、沃素またはアスタチンを用いた場合についても、同様の効果を得ることができる。
【０１３１】
［実施の形態９]
実施の形態９にかかる電界効果トランジスタの製造方法について、図１５〜図１９を参照して説明する。なお、ソース領域７およびドレイン領域８の上に、エピタキシャルシリコン層１０を形成するまでの工程は、実施の形態１の図１〜図３で説明した工程と同じであるため、説明は省略する。
【０１３２】
図１５を参照して、実施の形態１と同様の工程により、エピタキシャルシリコン層１０を形成する。この時、サイドウォール９の上にシリコン片１０ａが発生する。
【０１３３】
次に、図１６を参照して、チタン１２をスパッタリング法により堆積する。チタン１２の膜厚さは、５０Å〜３０００Åである。次に、図１７を参照して、チタン１２を含むシリコン基板１を窒素雰囲気中にて加熱処理する。加熱処理条件は、５００℃〜９００℃、１０秒〜３００秒である。これにより、シリコンとチタン１２の界面にチタンシリサイド１３が形成される。
【０１３４】
次に、図１８を参照して、シリコン基板１を硫酸と過酸化水素の混合溶液に浸漬する。このときの混合溶液は、硫酸：過酸化水素＝４：１である。これにより、未反応のチタン１２が除去される。
【０１３５】
次に、図１９を参照して、シリコン基板１上のチタンシリサイド１３をフッ酸を用いて除去する。以下、図５〜図８に示す実施の形態１の製造方法と同様の工程を経ることにより、電界効果トランジスタを完成させる。
【０１３６】
以上、本実施の形態における電界効果トランジスタの製造方法によれば、チタン１２とエピタキシャルシリコン層１０とがシリサイド反応を起こし、チタンシリサイド１３が形成される。次に、硫酸と過酸化水素水の混合溶液に浸漬することによって、チタンシリサイド１３が除去される。これにより、後にサリサイドを形成した際に、サイドウォール９の上部に余分なサリサイド層が形成されるのを防止することができる。
【０１３７】
その結果、ソース電極１８とドレイン電極１９との間の絶縁性が高められ、電気的信頼性の高い電界効果トランジスタを形成することが可能になる。また、熱処理を施すことなくシリコン片を除去できることは、浅い接合の形成にとって有利である。
【０１３８】
なお、本実施の形態においては、チタンにおける例を示したが、これは、ハフニウム、ジルコニウムまたはコバルトを用いた場合においても同様の作用効果を得ることができる。
【０１３９】
［実施の形態１０]
実施の形態１０にかかる電界効果トランジスタの製造方法について、図２０〜図２２を参照して説明する。なお、本実施の形態は、上記実施の形態９の場合と比較して、サイドウォール９の上に発生するシリコン片１０ａが少ない場合を示す。したがって、ソース領域７およびドレイン領域８の上に、エピタキシャルシリコン層１０を形成するまでの工程は、実施の形態１の図１〜図３で説明した工程と同じであるため、説明は省略する。
【０１４０】
図２０を参照して、実施の形態１と同様の工程により、エピタキシャルシリコン層１０を形成する。この時、サイドウォール９の上にシリコン片１０ａが発生する。ただし、発生するシリコン片１０ａは実施の形態９の場合に比べ少量である。その後、図２１を参照して、チタン１２をスパッタリング法により堆積する。チタン１２の膜厚さは、実施の形態９と同様、５０Å〜３０００Åである。
【０１４１】
次に、図２２を参照して、チタン１２を含むシリコン基板１を窒素雰囲気中にて加熱処理する。加熱処理条件は、５００℃〜９００℃、１０秒〜３００秒である。これにより、シリコンとチタン１２の界面にチタンシリサイド１３が形成される。また、シリコン片１０ａの量が十分に少量であるため、シリコン片１０ａは、チタン１２の中に拡散して消失する。その後、実施の形態９と同様に（図１８参照）、シリコン基板１を硫酸と過酸化水素の混合溶液に浸漬する。このときの混合溶液は、硫酸：過酸化水素＝４：１である。これにより、未反応のチタン１２が除去される。以下、図５〜図８に示す実施の形態１の製造方法と同様の工程を経ることにより、電界効果トランジスタを完成させる。
【０１４２】
以上、本実施の形態における電界効果トランジスタの製造方法によれば、チタン１２とエピタキシャルシリコン層１０とがシリサイド反応を起こし、チタンシリサイド１３が形成される。次に、硫酸と過酸化水素水の混合溶液に浸漬することによって、チタンシリサイド１３が除去される。
【０１４３】
次に、硫酸と過酸化水素水の混合溶液に浸漬することによって、エピタキシャルシリコン層１０上のチタンシリサイド１３が除去される。これにより、後にサリサイドを形成した際に、サイドウォール９の上部に余分なサリサイド層が形成されるのを防止することができる。
【０１４４】
その結果、ソース電極１８とドレイン電極１９との間の絶縁性が高められ、電気的信頼性の高い電界効果トランジスタを形成することが可能になる。また、熱処理を施すことなくシリコン片を除去できることは、浅い接合の形成にとって有利である。
【０１４５】
なお、本実施の形態においては、チタンにおける例を示したが、これは実施の形態９と同様に、ハフニウム、ジルコニウムまたはコバルトを用いた場合においても同様の作用効果を得ることができる。
【０１４６】
［実施の形態１１]
実施の形態１１にかかる電界効果トランジスタの製造方法について、実施の形態６、７および８と同様、図１３および図１４を参照して説明する。なお、ソース領域７およびドレイン領域８の上に、エピタキシャルシリコン層１０を形成するまでの工程は、実施の形態１の図１〜図３で説明した工程と同じであるため、説明は省略する。
【０１４７】
図１３を参照して、実施の形態１と同様の工程により、エピタキシャルシリコン層１０を形成する。この時、サイドウォール９の上にシリコン片１０ａが発生する。
【０１４８】
次に、図１４を参照して、研磨布を用いて表面を研磨する。このとき、研磨によって、シリコン片１０ａがこすり取られる。サイドウォール９に付着したシリコン片１０ａは、エピタキシャルシリコン層１０に比べて下地への付着力が小さい。
【０１４９】
これにより、サイドウォール９の上に生じたシリコン片１０ａを除去しながら、エピタキシャルシリコン層１０をあまり除去しないように研磨条件を設定することで、シリコン片１０ａを完全に除去することができる。また、有機アミン系溶剤にコロイダルシリカまたはヒュームドシリカを添加した研磨液の使用、ＫＯＨ溶剤または有機アンモニア系溶剤の使用も可能である。
【０１５０】
以下、図５〜図８に示す実施の形態１の製造方法と同様の工程を経ることにより、電界効果トランジスタを完成させる。
【０１５１】
以上、本実施の形態における電界効果トランジスタの製造方法によれば、シリコン片１０ａを除去することにより、後にサリサイドを形成した際に、サイドウォール９の上部に余分なサリサイド層が形成されるのを防止することができる。
【０１５２】
その結果、ソース電極１８とドレイン電極１９との間の絶縁性が高められ、電気的信頼性の高い電界効果トランジスタを形成することが可能になる。また、熱処理を施すことなくシリコン片を除去できることは、浅い接合の形成にとって有利である。
【０１５３】
なお、本実施の形態においては、研磨布による研磨を例としてあげたが、ブラシや刷毛など他の研磨方法による研磨によっても同様の結果が得られることは言うまでもない。
【０１５４】
［実施の形態１２]
実施の形態１２にかかる電界効果トランジスタの製造方法について、実施の形態６、７、８および１１と同様、図１３および図１４を参照して説明する。なお、ソース領域７およびドレイン領域８の上に、エピタキシャルシリコン層１０を形成するまでの工程は、実施の形態１の図１〜図３で説明した工程と同じであるため、説明は省略する。
【０１５５】
図１３を参照して、実施の形態１と同様の工程により、エピタキシャルシリコン層１０を形成する。この時、サイドウォール９の上にシリコン片１０ａが発生する。
【０１５６】
次に、図１４を参照して、氷結させた水を高速でシリコン基板１の表面に衝突させる。この衝撃によって、シリコン片１０ａがこすり取られる。サイドウォール９に付着したシリコン片１０ａは、エピタキシャルシリコン層１０に比べて下地への付着力が小さい。
【０１５７】
このため、サイドウォール９の上に生じたシリコン片１０ａを除去しながら、エピタキシャルシリコン層１０をあまり除去しないように氷結させた水の衝突条件を設定することにより、シリコン片１０ａを完全に除去することができる。具体的な衝突条件としては、氷結させた水の直径が５０μｍの粒子である場合、粒子の速度は１００ｍ／ｓ〜３４０ｍ／ｓに設定される。
【０１５８】
以下、図５〜図８に示す実施の形態１の製造方法と同様の工程を経ることにより、電界効果トランジスタを完成させる。
【０１５９】
以上、本実施の形態における電界効果トランジスタの製造方法によれば、シリコン片１０ａを除去することにより、後にサリサイドを形成した際に、サイドウォール９の上部に余分なサリサイド層が形成されるのを防止することができる。
【０１６０】
その結果、ソース電極１８とドレイン電極１９との間の絶縁性が高められ、電気的信頼性の高い電界効果トランジスタを形成することが可能になる。また、熱処理を施すことなくシリコン片を除去できることは、浅い接合の形成にとって有利である。
【０１６１】
なお、本実施の形態においては、氷結させた水についてあげたが、これは、アルコールのような有機溶剤を氷結させた微粒子、ネオンやアルゴンやクリプトンのような希ガスなどを氷結させた微粒子、あるいは、石英の粒のように常温で固体の微粒子による衝撃においても、同様の効果が得られる。
【０１６２】
［実施の形態１３]
実施の形態１３にかかる電界効果トランジスタの製造方法について、実施の形態６、７、８、１１および１２と同様、図１３および図１４を参照して説明する。なお、ソース領域７およびドレイン領域８の上に、エピタキシャルシリコン層１０を形成するまでの工程は、実施の形態１の図１〜図３で説明した工程と同じであるため、説明は省略する。
【０１６３】
図１３を参照して、実施の形態１と同様の工程により、エピタキシャルシリコン層１０を形成する。この時、サイドウォール９の上にシリコン片１０ａが発生する。
【０１６４】
次に、図１４を参照して、シリコン基板１の表面に純水をかけながら、同時に純水を介してシリコン基板１の表面に超音波を印加する。この超音波の働きによって、シリコン片１０ａが取り去られる。サイドウォール９に付着したシリコン片１０ａは、エピタキシャルシリコン層１０に比べて下地への付着力が小さい。
【０１６５】
このため、サイドウォール９の上に生じたシリコン片１０ａを除去しながら、エピタキシャルシリコン層１０をあまり除去せず、シリコン片１０ａを完全に除去することができる。
【０１６６】
以下、図５〜図８に示す実施の形態１の製造方法と同様の工程を経ることにより、電界効果トランジスタを完成させる。
【０１６７】
以上、本実施の形態における電界効果トランジスタの製造方法によれば、シリコン片１０ａを除去することにより、後にサリサイドを形成した際に、サイドウォール９の上部に余分なサリサイド層が形成されるのを防止することができる。
【０１６８】
その結果、ソース電極１８とドレイン電極１９との間の絶縁性が高められ、電気的信頼性の高い電界効果トランジスタを形成することが可能になる。また、熱処理を施すことなくシリコン片を除去できることは、浅い接合の形成にとって有利である。
【０１６９】
［実施の形態１４]
実施の形態１４にかかる電界効果トランジスタの製造方法について、実施の形態６、７、８、１１、１２および１３と同様、図１３および図１４を参照して説明する。なお、ソース領域７およびドレイン領域８の上に、エピタキシャルシリコン層１０を形成するまでの工程は、実施の形態１の図１〜図３で説明した工程と同じであるため、説明は省略する。
【０１７０】
図１３を参照して、実施の形態１と同様の工程により、エピタキシャルシリコン層１０を形成する。この時、サイドウォール９の上にシリコン片１０ａが発生する。
【０１７１】
次に、図１４を参照して、シリコン基板１の表面を塩素ガスに曝露する。このとき、塩素ガスのエッチング作用により、シリコン片１０ａが取り去られる。シリコン片１０ａは、エピタキシャルシリコン層１０に比べて、ハロゲンガスに曝される表面積が大きいため、エッチング速度が速くなる。さらに、平均膜厚で比較しても、サイドウォール９上のシリコン片１０ａは、エピタキシャルシリコン層１０に比べて少量である。
【０１７２】
このため、シリコンエピタキシャル層１０をそれほどエッチングすることなく、シリコン片１０ａを除去することができる。塩素ガスの具体的な条件としては、塩素ガスの圧力が１×１０-4Ｔｏｒｒ〜１×１０-7Ｔｏｒｒに設定される。
【０１７３】
以下、図５〜図８に示す実施の形態１の製造方法と同様の工程を経ることにより、電界効果トランジスタを完成させる。
【０１７４】
以上、本実施の形態における電界効果トランジスタの製造方法によれば、シリコン片１０ａを除去することにより、後にサリサイドを形成した際に、サイドウォール９の上部に余分なサリサイド層が形成されるのを防止することができる。
【０１７５】
その結果、ソース電極１８とドレイン電極１９との間の絶縁性が高められ、電気的信頼性の高い電界効果トランジスタを形成することが可能になる。また、熱処理を施すことなくシリコン片を除去できることは、浅い接合の形成にとって有利である。
【０１７６】
なお、上記実施の形態６〜実施の形態１４に示すシリコン片１０ａを除去する方法を有する電界効果トランジスタの製造方法は、実施の形態１〜実施の形態５に示す電界効果トランジスタの製造方法と組み合わせることにより、より効果的にシリコン片１０ａを除去することができる。
【０１７７】
［実施の形態１５]
実施の形態１５にかかる電界効果トランジスタの製造方法について、図２３〜図３０を参照して説明する。なお、本実施の形態はゲート電極の構造の相違を除けば、実施の形態１にかかる電界効果トランジスタの製造方法に対応するものである。
【０１７８】
図２３を参照して、シリコン基板１の主表面上にトレンチ分離法によりシリコン酸化膜などからなる素子分離絶縁膜２を形成する。素子分離絶縁膜２によって、シリコン基板１の表面には、ＭＯＳトランジスタ等を形成するための活性領域が形成される。その後、熱酸化法を用いて、シリコン基板１の活性領域にシリコン酸化膜などからなるゲート絶縁膜３を形成する。
【０１７９】
シリコン基板１の主表面上に、ポリシリコン膜を堆積する。その後、ポリシリコン膜の上に所定のパターンを有するフォトレジスト膜を形成した後、このフォトレジスト膜をマスクとして、ポリシリコン膜に異方性エッチングを施し、ポリシリコン膜のパターニングを行い、ポリシリコン膜からなるゲート電極６を完成させる。
【０１８０】
次に、図２４を参照して、ゲート電極６をマスクにして、シリコン基板１に不純物のイオン注入を行い、ｎ- 不純物領域７ａ、８ａを形成する。その後、ゲート電極６の側面にシリコン窒化膜からなるサイドウォール９を形成する。その後、ゲート電極６およびサイドウォール９をマスクにして、シリコン基板１に不純物のイオン注入を行い、ｎ+ 不純物領域７ｂ、８ｂを形成する。これにより、ソース領域７およびドレイン領域８が完成する。
【０１８１】
次に、図２５を参照して、化学気相蒸着法たとえば、固相エピタキシャル成長法または気相選択エピタキシャル成長法等により、ソース領域７およびドレイン領域８の上に、エピタキシャルシリコン層１０を形成する。この時、プロセス変動等によりエピタキシャルシリコン層１０の膜厚が臨界膜厚を超えた場合、サイドウォール９の上にシリコン片１０ａが形成される。本実施の形態の場合、サイドウォール９にはシリコン窒化膜を用いているため、特にサイドウォール９の上にシリコン片１０ａが発生しやすくなる。
【０１８２】
次に、図２６を参照して、シリコン基板１を６００℃〜９００℃の酸素雰囲気中に晒すことにより、エピタキシャルシリコン層１０の表面およびシリコン片１０ａの表面にシリコン酸化膜１１を形成する。この時、同時に水素または水分を混入することにより、同じ絶縁耐圧特性を有するシリコン酸化膜１１をより低い酸化温度で形成することができる。その後、エピタキシャルシリコン層１０に対して、イオン注入法により不純物の導入を行う。
【０１８３】
次に、図２７を参照して、スパッタリング法等により、シリコン基板１の上にチタンからなる金属薄膜２２を形成する。その後、図２８を参照して、このシリコン基板１に対して高温の加熱処理を行い、エピタキシャルシリコン層１０と金属薄膜２２とを反応させてチタンシリサイド層２３を形成する。
【０１８４】
次に、図２９を参照して、未反応の金属薄膜２２を、硫酸、過酸化水素などにより除去する。
【０１８５】
次に、図３０を参照して、化学気相蒸着法等により、シリコン基板１の上に層間絶縁膜１４を形成する。その後、層間絶縁膜１４にコンタクト孔１４ａを形成する。その後、公知技術によりタングステンプラグ１５およびアルミ配線層１６を形成することで、ソース電極１８およびドレイン電極１９が完成する。以上の工程を経ることにより、ゲート電極６、ソース電極１８およびドレイン電極１９を有する本実施の形態における電界効果トランジスタが完成する。
【０１８６】
上述した電界効果トランジスタの製造方法によれば、実施の形態１と同様に、シリコン基板１を酸素を含む雰囲気に曝露することにより、シリコン片１０ａの表面にシリコン酸化膜１１が形成される。その結果、シリコン片１０ａによる電気的な導通状態を未然に回避できることとなり、ソース電極１８とドレイン電極１９との間の絶縁性が高められ、電気的信頼性の高い電界効果トランジスタを形成することが可能になる。
【０１８７】
［実施の形態１６]
実施の形態１６にかかる電界効果トランジスタの製造方法について、図３１および図３２を用いて説明する。なお、ソース領域７およびドレイン領域８の上に、エピタキシャルシリコン層１０を形成するまでの工程は、実施の形態１５の図２３〜図２５で説明した工程と同じであるため、説明は省略する。また、本実施の形態はゲート電極の構造の相違を除けば、実施の形態２にかかる電界効果トランジスタの製造方法に対応するものである。
【０１８８】
図３１を参照して、実施の形態１５と同様に（図２６参照）、シリコン基板１を６００℃〜９００℃の酸素雰囲気中に晒すことにより、エピタキシャルシリコン層１０の表面およびシリコン片１０ａの表面にシリコン酸化膜１１を形成する。この時、同時に水素または水分を混入することにより、同じ絶縁耐圧特性を有するシリコン酸化膜１１をより低い酸化温度で形成することができる。
【０１８９】
次に、図３２を参照して、シリコン基板１をフッ酸溶液に浸漬する。フッ酸溶液の濃度は、０．１％〜５．０％、浸漬時間は１０秒〜３００秒が望ましい。これにより、シリコン酸化膜１１はフッ酸溶液に溶解する。このとき、図３１に示すシリコン酸化膜１１に覆われたシリコン片１０ａはフッ酸溶液中に沈殿し、消失する。その後、エピタキシャルシリコン層１０に対して、イオン注入法により不純物の導入を行う。以下、図２７〜図３０に示す実施の形態１５の製造方法と同様の工程を経ることにより、電界効果トランジスタを完成させる。
【０１９０】
以上、本実施の形態における電界効果トランジスタの製造方法によれば、実施の形態２と同様、シリコン基板１を酸素を含む雰囲気に曝露することにより、シリコン片１０ａの表面にシリコン酸化膜１１が形成される。さらにこのシリコン酸化膜１１をフッ酸のエッチングにより除去することにより、ソース電極１８とドレイン電極１９との間の絶縁性が高められ、電気的信頼性の高い電界効果トランジスタを形成することが可能になる。
【０１９１】
［実施の形態１７]
実施の形態１７にかかる電界効果トランジスタの製造方法について、図３３を参照して説明する。なお、ソース領域７およびドレイン領域８の上に、エピタキシャルシリコン層１０を形成するまでの工程は、実施の形態１５の図２３〜図２５で説明した工程と同じであるため、説明は省略する。また、本実施の形態はゲート電極の構造の相違を除けば、実施の形態３にかかる電界効果トランジスタの製造方法に対応するものである。
【０１９２】
図３３を参照して、実施の形態１５と同様の工程により、エピタキシャルシリコン層１０を形成する。この時、サイドウォール９の上にシリコン片１０ａが発生する。
【０１９３】
次に、酸素イオンをシリコン基板１の全面に注入する。酸素イオンの注入条件は、注入エネルギ２ｋｅＶ〜２０ｋｅＶ、注入量は１×１０15ｃｍ-2〜１×１０21ｃｍ-2である。これにより、シリコン片１０ａおよびエピタキシャルシリコン膜１０の表面に絶縁性のあるシリコン酸化膜１１が形成される。
【０１９４】
なお、酸素イオンの注入によりシリコン酸化膜を形成する技術としては、実施の形態３と同様に、「J.J.A.P5 737 〜738 (1966)：Formation of SiO2 Films by Oxygen-Ion Bombardmat」を参照することができる。以下、図２７〜図３０に示す実施の形態１５の製造方法と同様の工程を経ることにより、電界効果トランジスタを完成させる。
【０１９５】
以上、本実施の形態における電界効果トランジスタの製造方法によれば、実施の形態３と同様に、シリコン片１０ａを酸化することができる。その結果、ソース電極１８とドレイン電極１９との間の絶縁性が高められ、電気的信頼性の高い電界効果トランジスタを形成することが可能になる。また、熱処理を施すことなくシリコン片１０ａの酸化を行うことができることは、浅い接合の形成にとって有利である。
【０１９６】
［実施の形態１８]
実施の形態１８にかかる電界効果トランジスタの製造方法について、実施の形態１７と同様に、図３３を参照して説明する。なお、ソース領域７およびドレイン領域８の上に、エピタキシャルシリコン層１０を形成するまでの工程は、実施の形態１５の図２３〜図２５で説明した工程と同じであるため、説明は省略する。また、本実施の形態はゲート電極の構造の相違を除けば、実施の形態４にかかる電界効果トランジスタの製造方法に対応するものである。
【０１９７】
図３３を参照して、実施の形態１５と同様の工程により、エピタキシャルシリコン層１０を形成する。この時、サイドウォール９の上にシリコン片１０ａが発生する。
【０１９８】
次に、酸素イオンをシリコン基板１の全面に注入する。酸素イオンの注入条件は、実施の形態３とは異なり、注入エネルギ２ｋｅＶ〜２０ｋｅＶ、注入量は１×１０14ｃｍ-2〜１×１０20ｃｍ-2である。
【０１９９】
これにより、シリコン片１０ａおよびエピタキシャルシリコン膜１０の表面に絶縁性のあるシリコン酸化膜１１が形成される。さらに、シリコン基板１に対して加熱処理を加えることにより、酸素イオンによるシリコン酸化膜１１の形成を促進する。加熱処理の条件の典型例としては、ランプアニールを用いた場合、窒素雰囲気中約９００℃、３０秒である。以下、図２７〜図３０に示す実施の形態１５の製造方法と同様の工程を経ることにより、電界効果トランジスタを完成させる。
【０２００】
以上、本実施の形態における電界効果トランジスタの製造方法によれば、実施の形態１７における電界効果トランジスタの製造方法と比較した場合、シリコン片１０ａを酸化する時に、酸素イオンの注入量をそれはど多くする必要がない。また、熱酸化のみシリコンを酸化する場合と比較して、シリコン基板１に施す加熱処理時間を短くすることができる。
【０２０１】
その結果、ソース電極１８とドレイン電極１９との間の絶縁性が高められ、電気的信頼性の高い電界効果トランジスタを形成することが可能になる。また、熱処理を施すことなくシリコン片１０ａの酸化を行うことができることは、浅い接合の形成にとって有利である。
【０２０２】
［実施の形態１９]
実施の形態１９にかかる電界効果トランジスタの製造方法について、図３３および図３４を参照して説明する。なお、ソース領域７およびドレイン領域８の上に、エピタキシャルシリコン層１０を形成するまでの工程は、実施の形態１５の図２３〜図２５で説明した工程と同じであるため、説明は省略する。また、本実施の形態はゲート電極の構造の相違を除けば、実施の形態５にかかる電界効果トランジスタの製造方法に対応するものである。
【０２０３】
図３３を参照して、実施の形態１８と同様の工程により、酸素イオンをシリコン基板１の全面に注入し、その後、シリコン基板１に対して加熱処理を加える。酸素イオンの注入条件およびシリコン基板１の加熱処理は、実施の形態１８と同じである。
【０２０４】
次に、図３４を参照して、シリコン基板１をフッ酸溶液に浸漬する。フッ酸溶液の濃度は、実施の形態１６の場合と同様に、０．１％〜５．０％、浸漬時間は１０秒〜３００秒が望ましい。これにより、シリコン酸化膜１１はフッ酸溶液に溶解する。このとき、図３４に示すように、シリコン酸化膜１１に覆われたシリコン片１０ａはフッ酸溶液中に沈殿し、消失する。以下、図２７〜図３０に示す実施の形態１５の製造方法と同様の工程を経ることにより、電界効果トランジスタを完成させる。
【０２０５】
以上、本実施の形態における電界効果トランジスタの製造方法によれば、実施の形態１７における電界効果トランジスタの製造方法と比較した場合、シリコン片１０ａを酸化する時に、酸素イオンの注入量をそれはど多くする必要がない。また、熱酸化のみシリコンを酸化する場合と比較して、シリコン基板１に施す加熱処理時間を短くすることができる。
【０２０６】
さらにこのシリコン酸化膜１１をフッ酸のエッチングにより除去することにより、ソース電極１８とドレイン電極１９との間の絶縁性が高められ、電気的信頼性の高い電界効果トランジスタを形成することが可能になる。また、熱処理時間を短くすることができることは、浅い接合の形成にとって有利である。
【０２０７】
［実施の形態２０]
実施の形態２０にかかる電界効果トランジスタの製造方法について、図３５および図３６を参照して説明する。なお、ソース領域７およびドレイン領域８の上に、エピタキシャルシリコン層１０を形成するまでの工程は、実施の形態１５の図２３〜図２５で説明した工程と同じであるため、説明は省略する。また、本実施の形態はゲート電極の構造の相違を除けば、実施の形態６にかかる電界効果トランジスタの製造方法に対応するものである。
【０２０８】
図３５を参照して、実施の形態１５と同様の工程により、エピタキシャルシリコン層１０を形成する。この時、サイドウォール９の上にシリコン片１０ａが発生する。
【０２０９】
次に、図３６を参照して、シリコン基板１をフッ酸と硝酸の混合溶液に浸漬する。このとき、シリコン片１０ａは、エピタキシャルシリコン層１０に比べて、混合溶液に晒される表面積が大きいため、エッチング速度が速くなる。また、平均膜厚で比較しても、サイドウォール９上のシリコン片１０ａは、エピタキシャルシリコン層１０に比べて少量である。
【０２１０】
したがって、所定の浸漬時間を設定することにより、シリコン片１０ａが全て溶解してもなおエピタキシャルシリコン層１０を残存させることが可能である。このような浸漬時間は、混合溶液の温度および濃度によって異なる。たとえば、浸漬時間として、フッ酸：硝酸：水＝１：６０：６０の混合溶液に対して、１秒〜１００秒程度である。
【０２１１】
以下、図２７〜図３０に示す実施の形態１５の製造方法と同様の工程を経ることにより、電界効果トランジスタを完成させる。
【０２１２】
以上、本実施の形態における電界効果トランジスタの製造方法によれば、実施の形態６と同様に、シリコン片１０ａを除去することにより、後にサリサイドを形成した際に、サイドウォール９の上部に余分なサリサイド層が形成されるのを防止することができる。
【０２１３】
その結果、ソース電極１８とドレイン電極１９との間の絶縁性が高められ、電気的信頼性の高い電界効果トランジスタを形成することが可能になる。また、熱処理を施すことなくシリコン片を除去できることは、浅い接合の形成にとって有利である。
【０２１４】
［実施の形態２１]
実施の形態２１にかかる電界効果トランジスタの製造方法について、実施の形態２０と同様、図３５および図３６を参照して説明する。なお、ソース領域７およびドレイン領域８の上に、エピタキシャルシリコン層１０を形成するまでの工程は、実施の形態１５の図２３〜図２５で説明した工程と同じであるため、説明は省略する。
【０２１５】
ただし、シリコン基板１には、主表面が（１１１）方向に配向しているものを使用する。また、本実施の形態はゲート電極の構造の相違を除けば、実施の形態７にかかる電界効果トランジスタの製造方法に対応するものである。
【０２１６】
図３５を参照して、実施の形態１５と同様の工程により、エピタキシャルシリコン層１０を形成する。この時、サイドウォール９の上にシリコン片１０ａが発生する。このシリコン片１０ａには、シリコン基板１のような配向性は生じない。
【０２１７】
次に、図３６を参照して、シリコン基板１を水酸化カリウム溶液に浸漬する。シリコン基板１の水酸化カリウム溶液への浸漬時間は、５ｍｏｌ／リットルのＫＯＨ溶液に対して、１秒〜１００秒程度である。
【０２１８】
ＫＯＨ溶液は、シリコンの選択エッチング液として知られており、（１１１）面に対するエッチング速度が遅い。シリコンエピタキシャル層１０とシリコン片１０ａの間には、上述したような結晶配向性の違いが存在するため、ＫＯＨ溶液によるエッチング速度は、シリコン片１０ａの方が大幅に速い。
【０２１９】
また、シリコン片１０ａは、エピタキシャルシリコン層１０に比べて、ＫＯＨ溶液に晒される表面積が大きいため、エッチング速度が速くなる。さらに、平均膜厚で比較しても、サイドウォール９上のシリコン片１０ａは、エピタキシャルシリコン層１０に比べて少量である。
【０２２０】
したがって、エピタキシャルシリコ層１０がまだ十分に残っているような浸漬時間を設定することにより、シリコン片１０ａを完全に除去することができる。なお、このような浸漬時間は、ＫＯＨ溶液の温度および濃度によって異なる。以下、図２７〜図３０に示す実施の形態１５の製造方法と同様の工程を経ることにより、電界効果トランジスタを完成させる。
【０２２１】
以上、本実施の形態における電界効果トランジスタの製造方法によれば、実施の形態６と同様、シリコン片１０ａを除去することにより、後にサリサイドを形成した際に、サイドウォール９の上部に余分なサリサイド層が形成されるのを防止することができる。
【０２２２】
その結果、ソース電極１８とドレイン電極１９との間の絶縁性が高められ、電気的信頼性の高い電界効果トランジスタを形成することが可能になる。また、熱処理を施すことなくシリコン片を除去できることは、浅い接合の形成にとって有利である。
【０２２３】
［実施の形態２２]
実施の形態２２にかかる電界効果トランジスタの製造方法について、実施の形態２０および２１と同様、図３５および図３６を参照して説明する。なお、ソース領域７およびドレイン領域８の上に、エピタキシャルシリコン層１０を形成するまでの工程は、実施の形態１５の図２３〜図２５で説明した工程と同じであるため、説明は省略する。また、本実施の形態はゲート電極の構造の相違を除けば、実施の形態８にかかる電界効果トランジスタの製造方法に対応するものである。
【０２２４】
図３５を参照して、実施の形態１５と同様の工程により、エピタキシャルシリコン層１０を形成する。この時、サイドウォール９の上にシリコン片１０ａが発生する。
【０２２５】
次に、図３６を参照して、シリコン基板１をフッ素と酸素のプラズマ雰囲気に晒す。このとき、シリコン基板１とプラズマとの間には特に電界を印加しない
このことにより、フッ素のプラズマによる化学的な反応を用いて、シリコン片１０ａの等方的なエッチングを行うことができる。
【０２２６】
また、シリコン片１０ａは、エピタキシャルシリコン層１０に比べて、プラズマに晒される表面積が大きいため、エッチング速度が速くなる。さらに、平均膜厚で比較しても、サイドウォール９上のシリコン片１０ａは、エピタキシャルシリコン層１０に比べて少量である。
したがって、シリコン片１０ａが全てエッチングされてなおエピタキシャルシリコン層１０がまだ十分に残っているようなエッチング時間を設定することにより、シリコン片１０ａを完全に除去することができる。以下、図２７〜図３０に示す実施の形態１５の製造方法と同様の工程を経ることにより、電界効果トランジスタを完成させる。
【０２２７】
以上、本実施の形態における電界効果トランジスタの製造方法によれば、実施の形態８と同様、シリコン片１０ａを除去することにより、後にサリサイドを形成した際に、サイドウォール９の上部に余分なサリサイド層が形成されるのを防止することができる。
【０２２８】
その結果、ソース電極１８とドレイン電極１９との間の絶縁性が高められ、電気的信頼性の高い電界効果トランジスタを形成することが可能になる。また、熱処理を施すことなくシリコン片を除去できることは、浅い接合の形成にとって有利である。
【０２２９】
なお、本実施の形態においては、ハロゲンガスとして、フッ素を用いた例について示したが、これは、塩素、臭素、沃素またはアスタチンを用いた場合についても、同様の効果を得ることができる。
【０２３０】
［実施の形態２３]
実施の形態２３にかかる電界効果トランジスタの製造方法について、図３７〜図４１を参照して説明する。なお、ソース領域７およびドレイン領域８の上に、エピタキシャルシリコン層１０を形成するまでの工程は、実施の形態１５の図２３〜図２５で説明した工程と同じであるため、説明は省略する。また、本実施の形態はゲート電極の構造の相違を除けば、実施の形態９にかかる電界効果トランジスタの製造方法に対応するものである。
【０２３１】
図３７を参照して、実施の形態１５と同様の工程により、エピタキシャルシリコン層１０を形成する。この時、サイドウォール９の上にシリコン片１０ａが発生する。
【０２３２】
次に、図３８を参照して、チタン１２をスパッタリング法により堆積する。チタン１２の膜厚さは、５０Å〜３０００Åである。次に、図３９を参照して、チタン１２を含むシリコン基板１を窒素雰囲気中にて加熱処理する。加熱処理条件は、５００℃〜９００℃、１０秒〜３００秒である。これにより、シリコンとチタン１２の界面にチタンシリサイド１３が形成される。
【０２３３】
次に、図４０を参照して、シリコン基板１を硫酸と過酸化水素の混合溶液に浸漬する。このときの混合溶液は、硫酸：過酸化水素＝４：１である。これにより、未反応のチタン１２が除去される。
【０２３４】
次に、図４１を参照して、シリコン基板１上のチタンシリサイド１３をフッ酸を用いて除去する。以下、図１９〜図２２に示す実施の形態１５の製造方法と同様の工程を経ることにより、電界効果トランジスタを完成させる。
【０２３５】
以上、本実施の形態における電界効果トランジスタの製造方法によれば、本実施の形態９と同様、チタン１２とエピタキシャルシリコン層１０とがシリサイド反応を起こし、チタンシリサイド１３が形成される。次に、硫酸と過酸化水素水の混合溶液に浸漬することによって、チタンシリサイド１３が除去される。これにより、後にサリサイドを形成した際に、サイドウォール９の上部に余分なサリサイド層が形成されるのを防止することができる。
【０２３６】
その結果、ソース電極１８とドレイン電極１９との間の絶縁性が高められ、電気的信頼性の高い電界効果トランジスタを形成することが可能になる。また、熱処理を施すことなくシリコン片を除去できることは、浅い接合の形成にとって有利である。
【０２３７】
なお、本実施の形態においては、チタンにおける例を示したが、これは、ハフニウム、ジルコニウムまたはコバルトを用いた場合においても同様の作用効果を得ることができる。
【０２３８】
［実施の形態２４]
実施の形態２４にかかる電界効果トランジスタの製造方法について、図４２〜図４４を参照して説明する。なお、本実施の形態は、上記実施の形態２３の場合と比較して、サイドウォール９の上に発生するシリコン片１０ａが少ない場合を示す。したがって、ソース領域７およびドレイン領域８の上に、エピタキシャルシリコン層１０を形成するまでの工程は、実施の形態１５の図２３〜図２５で説明した工程と同じであるため、説明は省略する。
【０２３９】
図４２を参照して、実施の形態１５と同様の工程により、エピタキシャルシリコン層１０を形成する。この時、サイドウォール９の上にシリコン片１０ａが発生する。ただし、発生するシリコン片１０ａは実施の形態９の場合に比べ少量である。
【０２４０】
次に、図４３を参照して、チタン１２をスパッタリング法により堆積する。チタン１２の膜厚さは、実施の形態９と同様、５０Å〜３０００Åである。次に、図４４を参照して、チタン１２を含むシリコン基板１を窒素雰囲気中にて加熱処理する。加熱処理条件は、５００℃〜９００℃、１０秒〜３００秒である。
【０２４１】
これにより、シリコンとチタン１２の界面にチタンシリサイド１３が形成される。また、シリコン片１０ａの量が十分に少量であるため、シリコン片１０ａは、チタン１２の中に拡散して消失する。その後、実施の形態２３と同様に（図４０参照）、シリコン基板１を硫酸と過酸化水素の混合溶液に浸漬する。このときの混合溶液は、硫酸：過酸化水素＝４：１である。これにより、未反応のチタン１２が除去される。以下、図２７〜図３０に示す実施の形態１５の製造方法と同様の工程を経ることにより、電界効果トランジスタを完成させる。
【０２４２】
以上、本実施の形態における電界効果トランジスタの製造方法によれば、本実施の形態１０と同様、チタン１２とエピタキシャルシリコン層１０とがシリサイド反応を起こし、チタンシリサイド１３が形成される。次に、硫酸と過酸化水素水の混合溶液に浸漬することによって、チタンシリサイド１３が除去される。
【０２４３】
次に、硫酸と過酸化水素水の混合溶液に浸漬することによって、エピタキシャルシリコン層１０上のチタンシリサイド１３が除去される。これにより、後にサリサイドを形成した際に、サイドウォール９の上部に余分なサリサイド層が形成されるのを防止することができる。
【０２４４】
その結果、ソース電極１８とドレイン電極１９との間の絶縁性が高められ、電気的信頼性の高い電界効果トランジスタを形成することが可能になる。また、熱処理を施すことなくシリコン片を除去できることは、浅い接合の形成にとって有利である。
【０２４５】
なお、本実施の形態においては、チタンにおける例を示したが、これは実施の形態９と同様に、ハフニウム、ジルコニウムまたはコバルトを用いた場合においても同様の作用効果を得ることができる。
【０２４６】
［実施の形態２５]
実施の形態２５にかかる電界効果トランジスタの製造方法について、実施の形態２０、２１および２２と同様、図３５および図３６を参照して説明する。なお、ソース領域７およびドレイン領域８の上に、エピタキシャルシリコン層１０を形成するまでの工程は、実施の形態１５の図２３〜図２５で説明した工程と同じであるため、説明は省略する。また、本実施の形態はゲート電極の構造の相違を除けば、実施の形態１１にかかる電界効果トランジスタの製造方法に対応するものである。
【０２４７】
図３５を参照して、実施の形態１５と同様の工程により、エピタキシャルシリコン層１０を形成する。この時、サイドウォール９の上にシリコン片１０ａが発生する。
【０２４８】
次に、図３６を参照して、研磨布を用いて表面を研磨する。このとき、研磨によって、シリコン片１０ａがこすり取られる。サイドウォール９に付着したシリコン片１０ａは、エピタキシャルシリコン層１０に比べて下地への付着力が小さい。このため、サイドウォール９の上に生じたシリコン片１０ａを除去しながら、エピタキシャルシリコン層１０をあまり除去しないように研磨条件を設定することにより、シリコン片１０ａを完全に除去することができる。また、有機アミン系溶剤にコロイダルシリカまたはヒュームドシリカを添加した研磨液の使用、ＫＯＨ溶剤または有機アンモニア系溶剤の使用も可能である。
【０２４９】
以下、図２７〜図３０に示す実施の形態１５の製造方法と同様の工程を経ることにより、電界効果トランジスタを完成させる。
【０２５０】
以上、本実施の形態における電界効果トランジスタの製造方法によれば、実施の形態１１と同様、シリコン片１０ａを除去することにより、後にサリサイドを形成した際に、サイドウォール９の上部に余分なサリサイド層が形成されるのを防止することができる。
【０２５１】
その結果、ソース電極１８とドレイン電極１９との間の絶縁性が高められ、電気的信頼性の高い電界効果トランジスタを形成することが可能になる。また、熱処理を施すことなくシリコン片を除去できることは、浅い接合の形成にとって有利である。
【０２５２】
なお、本実施の形態においては、研磨布による研磨を例としてあげたが、ブラシや刷毛など他の研磨方法による研磨によっても同様の結果が得られることは言うまでもない。
【０２５３】
［実施の形態２６]
実施の形態２６にかかる電界効果トランジスタの製造方法について、実施の形態２０、２１、２２および２５と同様、図３５および図３６を参照して説明する。なお、ソース領域７およびドレイン領域８の上に、エピタキシャルシリコン層１０を形成するまでの工程は、実施の形態１５の図２３〜図２５で説明した工程と同じであるため、説明は省略する。また、本実施の形態はゲート電極の構造の相違を除けば、実施の形態１２にかかる電界効果トランジスタの製造方法に対応するものである。
【０２５４】
図３５を参照して、実施の形態１５と同様の工程により、エピタキシャルシリコン層１０を形成する。この時、サイドウォール９の上にシリコン片１０ａが発生する。
【０２５５】
次に、図３６を参照して、氷結させた水を高速でシリコン基板１の表面に衝突させる。この衝撃によって、シリコン片１０ａがこすり取られる。サイドウォール９に付着したシリコン片１０ａは、エピタキシャルシリコン層１０に比べて下地への付着力が小さい。
【０２５６】
このため、サイドウォール９の上に生じたシリコン片１０ａを除去しながら、エピタキシャルシリコン層１０をあまり除去しないように氷結させた水の衝突条件を設定することにより、シリコン片１０ａを完全に除去することができる。具体的な衝突条件としては、氷結させた水の直径が５０μｍの粒子である場合、粒子の速度は１００ｍ／ｓ〜３４０ｍ／ｓに設定される。
【０２５７】
以下、図２７〜図３０に示す実施の形態１５の製造方法と同様の工程を経ることにより、電界効果トランジスタを完成させる。
【０２５８】
以上、本実施の形態における電界効果トランジスタの製造方法によれば、実施の形態１２と同様、シリコン片１０ａを除去することにより、後にサリサイドを形成した際に、サイドウォール９の上部に余分なサリサイド層が形成されるのを防止することができる。
【０２５９】
その結果、ソース電極１８とドレイン電極１９との間の絶縁性が高められ、電気的信頼性の高い電界効果トランジスタを形成することが可能になる。また、熱処理を施すことなくシリコン片を除去できることは、浅い接合の形成にとって有利である。
【０２６０】
なお、本実施の形態においては、氷結させた水についてあげたが、これは、アルコールのような有機溶剤を氷結させた微粒子、ネオンやアルゴンやクリプトンのような希ガスなどを氷結させた微粒子、あるいは、石英の粒のように常温で固体の微粒子による衝撃においても、同様の効果が得られる。
【０２６１】
［実施の形態２７]
実施の形態２７にかかる電界効果トランジスタの製造方法について、実施の形態２０、２１、２２、２３および２６と同様、図３５および図３６を参照して説明する。なお、ソース領域７およびドレイン領域８の上に、エピタキシャルシリコン層１０を形成するまでの工程は、実施の形態１５の図２３〜図２５で説明した工程と同じであるため、説明は省略する。また、本実施の形態はゲート電極の構造の相違を除けば、実施の形態１３にかかる電界効果トランジスタの製造方法に対応するものである。
【０２６２】
図３５を参照して、実施の形態１５と同様の工程により、エピタキシャルシリコン層１０を形成する。この時、サイドウォール９の上にシリコン片１０ａが発生する。
【０２６３】
次に、図３６を参照して、シリコン基板１の表面に純水をかけながら、同時に純水を介して超音波を印加する。この超音波の働きによって、シリコン片１０ａが取り去られる。サイドウォール９に付着したシリコン片１０ａは、エピタキシャルシリコン層１０に比べて下地への付着力が小さい。
【０２６４】
このため、サイドウォール９の上に生じたシリコン片１０ａを除去しながら、エピタキシャルシリコン層１０をあまり除去せず、シリコン片１０ａを完全に除去することができる。
【０２６５】
以下、図２７〜図３０に示す実施の形態１５の製造方法と同様の工程を経ることにより、電界効果トランジスタを完成させる。
【０２６６】
以上、本実施の形態における電界効果トランジスタの製造方法によれば、実施の形態１３と同様、シリコン片１０ａを除去することにより、後にサリサイドを形成した際に、サイドウォール９の上部に余分なサリサイド層が形成されるのを防止することができる。
【０２６７】
その結果、ソース電極１８とドレイン電極１９との間の絶縁性が高められ、電気的信頼性の高い電界効果トランジスタを形成することが可能になる。また、熱処理を施すことなくシリコン片を除去できることは、浅い接合の形成にとって有利である。
【０２６８】
［実施の形態２８]
実施の形態２８にかかる電界効果トランジスタの製造方法について、実施の形態２０、２１、２２、２３、２４および２７と同様、図３５および図３６を参照して説明する。なお、ソース領域７およびドレイン領域８の上に、エピタキシャルシリコン層１０を形成するまでの工程は、実施の形態１５の図２３〜図２５で説明した工程と同じであるため、説明は省略する。また、本実施の形態はゲート電極の構造の相違を除けば、実施の形態１４にかかる電界効果トランジスタの製造方法に対応するものである。
【０２６９】
図３５を参照して、実施の形態１５と同様の工程により、エピタキシャルシリコン層１０を形成する。この時、サイドウォール９の上にシリコン片１０ａが発生する。
【０２７０】
次に、図３６を参照して、シリコン基板１の表面を塩素ガスに曝露する。このとき、塩素ガスのエッチング作用により、シリコン片１０ａが取り去られる。シリコン片１０ａは、エピタキシャルシリコン層１０に比べて、ハロゲンガスに曝される表面積が大きいため、エッチング速度が速くなる。さらに、平均膜厚で比較しても、サイドウォール９上のシリコン片１０ａは、エピタキシャルシリコン層１０に比べて少量である。
【０２７１】
このため、シリコンエピタキシャル層１０をそれほどエッチングすることなく、シリコン片１０ａを除去することができる。塩素ガスの具体的な条件としては、塩素ガスの圧力が１×１０-4Ｔｏｒｒ〜１×１０-7Ｔｏｒｒに設定される。
【０２７２】
以下、図２７〜図３０に示す実施の形態１５の製造方法と同様の工程を経ることにより、電界効果トランジスタを完成させる。
【０２７３】
以上、本実施の形態における電界効果トランジスタの製造方法によれば、実施の形態１４と同様、シリコン片１０ａを除去することにより、後にサリサイドを形成した際に、サイドウォール９の上部に余分なサリサイド層が形成されるのを防止することができる。
【０２７４】
その結果、ソース電極１８とドレイン電極１９との間の絶縁性が高められ、電気的信頼性の高い電界効果トランジスタを形成することが可能になる。また、熱処理を施すことなくシリコン片を除去できることは、浅い接合の形成にとって有利である。
【０２７５】
なお、上記実施の形態２０〜実施の形態２８に示すシリコン片１０ａを除去する方法を有する電界効果トランジスタの製造方法は、実施の形態１５〜実施の形態１９に示す電界効果トランジスタの製造方法と組み合わせることにより、より効果的にシリコン片１０ａを除去することができる。
【０２７６】
なお、上記各実施の形態においては、ソース／ドレイン領域にｎ型の不純物を導入したｎＭＯＳ電界効果トランジスタについて説明したが、ソース／ドレイン領域にｐ型の不純物を導入したｐＭＯＳ電界効果トランジスタであっても同様の作用効果を得ることが可能である。
【０２７７】
以上、今回開示した各実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０２７８】
【発明の効果】
この半導体装置の製造方法によれば、ＭＯＳ型トランジスタのソース／ドレイン領域とゲート電極との間のサイドウォールの上に、半導体結晶が付着するが、絶縁処理工程により、その半導体結晶が酸化または除去され、ＭＯＳ型トランジスタのソース電極、ドレイン電極、ゲート電極の間がそれぞれ短絡することが防止される。その結果、電気的な信頼性に優れた半導体装置を得ることが可能になる。
【図面の簡単な説明】
【図１】 実施の形態１における電解効果トランジスタの製造方法のゲート電極６を形成するまでの工程を示す断面図である。
【図２】 実施の形態１における電解効果トランジスタの製造方法のソース／ドレイン領域７、８を形成するまでの工程を示す断面図である。
【図３】 実施の形態１における電解効果トランジスタの製造方法のエピタキシャルシリコン層１０を形成するまでの工程を示す断面図である。
【図４】 実施の形態１における電解効果トランジスタの製造方法のシリコン酸化膜１１を形成するまでの工程を示す断面図である。
【図５】 実施の形態１における電解効果トランジスタの製造方法の金属薄膜２２を形成するまでの工程を示す断面図である。
【図６】 実施の形態１における電解効果トランジスタの製造方法のチタンシリサイド層２３を形成するまでの工程を示す断面図である。
【図７】 実施の形態１における電解効果トランジスタの製造方法の未反応の金属薄膜２２を除去するまでの工程を示す断面図である。
【図８】 実施の形態１における電解効果トランジスタの製造方法のソース電極１８およびドレイン電極１９を形成するまでの工程を示す断面図である。
【図９】 実施の形態２における電解効果トランジスタの製造方法のシリコン酸化膜１１を形成するまでの工程を示す断面図である。
【図１０】 実施の形態２における電解効果トランジスタの製造方法のシリコン片１０ａを除去するまでの工程を示す断面図である。
【図１１】 実施の形態３、実施の形態４および実施の形態５における電解効果トランジスタの製造方法の酸素イオン導入工程を示す断面図である。
【図１２】 実施の形態５における電解効果トランジスタの製造方法のシリコン片１０ａを除去するまでの工程を示す断面図である。
【図１３】 実施の形態６、実施の形態７、実施の形態８、実施の形態１１、実施の形態１２、実施の形態１３および実施の形態１４における電解効果トランジスタの製造方法のエピタキシャルシリコン層１０を形成するまでの工程を示す断面図である。
【図１４】 実施の形態６、実施の形態７、実施の形態８、実施の形態１１、実施の形態１２、実施の形態１３および実施の形態１４における電解効果トランジスタの製造方法のシリコン片１０ａを除去するまでの工程を示す断面図である。
【図１５】 実施の形態９における電解効果トランジスタの製造方法のエピタキシャルシリコン層１０を形成するまでの工程を示す断面図である。
【図１６】 実施の形態９における電解効果トランジスタの製造方法の金属薄膜１２を形成するまでの工程を示す断面図である。
【図１７】 実施の形態９における電解効果トランジスタの製造方法のチタンシリサイド層１３を形成するまでの工程を示す断面図である。
【図１８】 実施の形態９における電解効果トランジスタの製造方法の未反応の金属薄膜２２を除去するまでの工程を示す断面図である。
【図１９】 実施の形態９における電解効果トランジスタの製造方法のチタンシリサイド層１３除去するまでの工程を示す断面図である。
【図２０】 実施の形態１０における電解効果トランジスタの製造方法のエピタキシャルシリコン層１０を形成するまでの工程を示す断面図である。
【図２１】 実施の形態１０における電解効果トランジスタの製造方法の金属薄膜１２を形成するまでの工程を示す断面図である。
【図２２】 実施の形態１０における電解効果トランジスタの製造方法のチタンシリサイド層１３を形成するまでの工程を示す断面図である。
【図２３】 実施の形態１５における電解効果トランジスタの製造方法のゲート電極６を形成するまでの工程を示す断面図である。
【図２４】 実施の形態１５における電解効果トランジスタの製造方法のソース／ドレイン領域７、８を形成するまでの工程を示す断面図である。
【図２５】 実施の形態１５における電解効果トランジスタの製造方法のエピタキシャルシリコン層１０を形成するまでの工程を示す断面図である。
【図２６】 実施の形態１５における電解効果トランジスタの製造方法のシリコン酸化膜１１を形成するまでの工程を示す断面図である。
【図２７】 実施の形態１５における電解効果トランジスタの製造方法の金属薄膜２２を形成するまでの工程を示す断面図である。
【図２８】 実施の形態１５における電解効果トランジスタの製造方法のチタンシリサイド層２３を形成するまでの工程を示す断面図である。
【図２９】 実施の形態１５における電解効果トランジスタの製造方法の未反応の金属薄膜２２を除去するまでの工程を示す断面図である。
【図３０】 実施の形態１５における電解効果トランジスタの製造方法のソース電極１８およびドレイン電極１９を形成するまでの工程を示す断面図である。
【図３１】 実施の形態１６における電解効果トランジスタの製造方法のシリコン酸化膜１１を形成するまでの工程を示す断面図である。
【図３２】 実施の形態１６における電解効果トランジスタの製造方法のシリコン片１０ａを除去するまでの工程を示す断面図である。
【図３３】 実施の形態１７、実施の形態１８および実施の形態１９における電解効果トランジスタの製造方法の酸素イオン導入工程を示す断面図である。
【図３４】 実施の形態１９における電解効果トランジスタの製造方法のシリコン片１０ａを除去するまでの工程を示す断面図である。
【図３５】 実施の形態２０、実施の形態２１、実施の形態２２、実施の形態２５、実施の形態２６、実施の形態２７および実施の形態２８における電解効果トランジスタの製造方法のエピタキシャルシリコン層１０を形成するまでの工程を示す断面図である。
【図３６】 実施の形態２０、実施の形態２１、実施の形態２２、実施の形態２５、実施の形態２６、実施の形態２７および実施の形態２８における電解効果トランジスタの製造方法のシリコン片１０ａを除去するまでの工程を示す断面図である。
【図３７】 実施の形態２３における電解効果トランジスタの製造方法のエピタキシャルシリコン層１０を形成するまでの工程を示す断面図である。
【図３８】 実施の形態２３における電解効果トランジスタの製造方法の金属薄膜１２を形成するまでの工程を示す断面図である。
【図３９】 実施の形態２３における電解効果トランジスタの製造方法のチタンシリサイド層１３を形成するまでの工程を示す断面図である。
【図４０】 実施の形態２３における電解効果トランジスタの製造方法の未反応の金属薄膜２２を除去するまでの工程を示す断面図である。
【図４１】 実施の形態２３における電解効果トランジスタの製造方法のチタンシリサイド層１３除去するまでの工程を示す断面図である。
【図４２】 実施の形態２４における電解効果トランジスタの製造方法のエピタキシャルシリコン層１０を形成するまでの工程を示す断面図である。
【図４３】 実施の形態２４における電解効果トランジスタの製造方法の金属薄膜１２を形成するまでの工程を示す断面図である。
【図４４】 実施の形態２４における電解効果トランジスタの製造方法のチタンシリサイド層１３を形成するまでの工程を示す断面図である。
【図４５】 従来の技術における第１の電解効果トランジスタの製造方法のゲート電極６を形成するまでの工程を示す断面図である。
【図４６】 従来の技術における第１の電解効果トランジスタの製造方法のソース／ドレイン領域７、８を形成するまでの工程を示す断面図である。
【図４７】 従来の技術における第１の電解効果トランジスタの製造方法のエピタキシャルシリコン層１０を形成するまでの工程を示す断面図である。
【図４８】 従来の技術における第１の電解効果トランジスタの製造方法の金属薄膜２２を形成するまでの工程を示す断面図である。
【図４９】 従来の技術における第１の電解効果トランジスタの製造方法のチタンシリサイド層１３を形成するまでの工程を示す断面図である。
【図５０】 従来の技術における第１の電解効果トランジスタの製造方法の未反応の金属薄膜２２を除去するまでの工程を示す断面図である。
【図５１】 従来の技術における第１の電解効果トランジスタの製造方法のソース電極１８およびドレイン電極１９を形成するまでの工程を示す断面図である。
【図５２】 従来の技術における第２の電解効果トランジスタの製造方法のゲート電極６を形成するまでの工程を示す断面図である。
【図５３】 従来の技術における第２の電解効果トランジスタの製造方法のソース／ドレイン領域７、８を形成するまでの工程を示す断面図である。
【図５４】 従来の技術における第２の電解効果トランジスタの製造方法のエピタキシャルシリコン層１０を形成するまでの工程を示す断面図である。
【図５５】 従来の技術における第２の電解効果トランジスタの製造方法の金属薄膜２２を形成するまでの工程を示す断面図である。
【図５６】 従来の技術における第２の電解効果トランジスタの製造方法のチタンシリサイド層１３を形成するまでの工程を示す断面図である。
【図５７】 従来の技術における第２の電解効果トランジスタの製造方法の未反応の金属薄膜２２を除去するまでの工程を示す断面図である。
【図５８】 従来の技術における第２の電解効果トランジスタの製造方法のソース電極１８およびドレイン電極１９を形成するまでの工程を示す断面図である。
【図５９】 従来の技術における第１の電解効果トランジスタの製造方法の問題点を説明するための断面図である。
【図６０】 従来の技術における第２の電解効果トランジスタの製造方法の問題点を説明するための断面図である。
【符号の説明】
１ シリコン基板、２ 素子分離絶縁膜、３ ゲート絶縁膜、４ ポリシリコン膜、５ シリコン酸化膜、６ ゲート電極、７ａ，８ａ ｎ- 不純物領域、９サイドウォール、７ｂ，８ｂ ｎ+ 不純物領域、７ ソース領域、８ ドレイン領域、１０ エピタキシャルシリコン層、１０ａ シリコン片、１１ シリコン酸化膜、１２，２２ 金属薄膜、１３，２３，２３ａ チタンシリサイド層、１４ 層間絶縁膜、１４ａ コンタクト孔、１５ タングステンプラグ、１６ アルミ配線層、１８ ソース電極、１９ ドレイン電極。
Claims (4)
- 半導体基板の主表面に、素子分離絶縁膜により電気的に絶縁された素子形成領域を形成する工程と、
前記素子形成領域にゲート電極を形成する工程と、
前記素子形成領域の前記ゲート電極によって区切られた２つの領域の一方の領域にソース領域を形成し、他方の領域にドレイン領域を形成する工程と、
前記ゲート電極の側壁に絶縁膜からなるサイドウォールを形成する工程と、
前記ソース領域および前記ドレイン領域の表面に、半導体薄膜を成長させる半導体薄膜成長工程と、
前記半導体薄膜成長工程において、前記サイドウォールの表面に発生した半導体結晶を除去することにより、前記ソース電極、前記ドレイン電極および前記ゲート電極の間をそれぞれ電気的に絶縁する絶縁処理工程と、
を備え、
前記絶縁処理工程は、前記半導体薄膜および前記サイドウォールの表面に、金属膜を形成する工程と、前記金属膜を含む前記半導体基板に加熱処理を施し前記サイドウォールの表面に成長した前記半導体結晶を前記金属膜に拡散させる工程と、前記拡散させる工程後の前記金属膜を除去する工程と、を含むことにより、前記サイドウォールの表面に発生した前記半導体結晶を除去する、半導体装置の製造方法。 - 半導体基板の主表面に、素子分離絶縁膜により電気的に絶縁された素子形成領域を形成する工程と、
前記素子形成領域にゲート電極を形成する工程と、
前記素子形成領域の前記ゲート電極によって区切られた２つの領域の一方の領域にソース領域を形成し、他方の領域にドレイン領域を形成する工程と、
前記ゲート電極の側壁に絶縁膜からなるサイドウォールを形成する工程と、
前記ソース領域および前記ドレイン領域の表面に、半導体薄膜を成長させる半導体薄膜成長工程と、
前記半導体薄膜成長工程において、前記サイドウォールの表面に発生した半導体結晶を除去することにより、前記ソース電極、前記ドレイン電極および前記ゲート電極の間をそれぞれ電気的に絶縁する絶縁処理工程と、
を備え、
前記絶縁処理工程は、前記半導体薄膜および前記サイドウォールの表面に、金属膜を形成する工程と、前記金属膜を含む前記半導体基板に加熱処理を施し前記サイドウォールの表面に成長した前記半導体結晶と前記金属膜とを反応させる工程と、前記反応させる工程後の前記金属膜を除去する工程と、前記半導体結晶と前記金属膜との反応生成物を除去する工程と、を含むことにより、前記サイドウォールの表面に発生した前記半導体結晶を除去する、半導体装置の製造方法。 - 半導体基板の主表面に、素子分離絶縁膜により電気的に絶縁された素子形成領域を形成する工程と、
前記素子形成領域にゲート電極を形成する工程と、
前記素子形成領域の前記ゲート電極によって区切られた２つの領域の一方の領域にソース領域を形成し、他方の領域にドレイン領域を形成する工程と、
前記ゲート電極の側壁に絶縁膜からなるサイドウォールを形成する工程と、
前記ソース領域および前記ドレイン領域の表面に、半導体薄膜を成長させる半導体薄膜成長工程と、
前記半導体薄膜成長工程において、前記サイドウォールの表面に発生した半導体結晶を除去することにより、前記ソース電極、前記ドレイン電極および前記ゲート電極の間をそれぞれ電気的に絶縁する絶縁処理工程と、
を備え、
前記絶縁処理工程は、前記半導体薄膜の表面に対して、微細な液体または微粒子を高速で照射して前記サイドウォールの表面に発生した半導体結晶を除去する除去工程を含む、半導体装置の製造方法。 - 前記半導体薄膜成長工程は、固相エピタキシャル成長または気相選択エピタキシャル成長によって前記半導体薄膜を成長させる、請求項１から３のいずれかに記載の半導体装置の製造方法。
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| US7682940B2 (en) * | 2004-12-01 | 2010-03-23 | Applied Materials, Inc. | Use of Cl2 and/or HCl during silicon epitaxial film formation |
| US7560352B2 (en) * | 2004-12-01 | 2009-07-14 | Applied Materials, Inc. | Selective deposition |
| US7312128B2 (en) * | 2004-12-01 | 2007-12-25 | Applied Materials, Inc. | Selective epitaxy process with alternating gas supply |
| KR100638988B1 (ko) * | 2004-12-23 | 2006-10-26 | 동부일렉트로닉스 주식회사 | 에피택셜 공정을 이용한 반도체 소자 및 그 평탄화 형성방법 |
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