KR101113628B1 - 반도체 장치의 제조 방법 및 반도체 제조 장치 - Google Patents

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Abstract

반도체 표면을 HF2 - 이온과 산화제를 함유하는 용액을 이용하여 수소종단화함으로써, 수소종단화를 신속하게 실시할 수 있고, 전기적 신뢰성이 높은 반도체 장치를 제조할 수 있다. 이 경우, 상기 반도체 표면은, (111) 면, (110) 면 또는 (551) 면을 갖는 실리콘이다. 또한, 순수의 면 상에 있어서의 접촉각은 Si 표면의 표면 종단 상태를 표현하고 있다.
수소종단화, 표면 종단, 과산화 수소수, 유기계 산화제

Description

반도체 장치의 제조 방법 및 반도체 제조 장치{SEMICONDUCTOR DEVICE MANUFACTURING METHOD AND SEMICONDUCTOR MANUFACTURING APPARATUS}
기술분야
본 발명은, 반도체 표면의 수소 종단 처리를 신속히 실시하는 방법에 관한 것과 함께, 당해 수소 종단 처리를 실행하는 장치, 상기 수소 종단 처리를 실시함으로써 얻어진 반도체 디바이스 등의 제품에 관한 것이다.
배경기술
반도체 영역에 형성된 집적 회로를 구성하는 전계 효과 트랜지스터의 제조 공정을 LDD (Lightly Doped Drain) 구조의 n 형 전계 효과 트랜지스터를 예로 하여, 도 1 을 이용하여 설명한다.
먼저, 반도체 기판인 p 형 (110) 면 실리콘 (101) 의 표면에, 예를 들어 STI (Shallow Trench Isolation) 법에 따라 소자 분리를 실시하고, 소자 영역 (102) 을 형성한다 (도 1 (a)).
소자 영역 (102) 에 대해서, RCA 세정 등의 산화전 세정을 실시하고 (도 1 (b)), 유기물, 파티클, 메탈 불순물을 제거한 후, 희불산 처리에 계속하여 순수 린스를 실시하고, 소자 영역 (102) 을 수소로 종단 (103) 한다 (도 1 (c)). 웨이퍼를 건조 후 (도 1 (d)), 게이트 절연막 (SiO2, 105) 을 형성한다 (도 1 (e)).
다음으로, 실리콘 (101) 의 전체면에, 임계값 전압을 제어하기 위해 붕소를 이온 주입한다 (도 1 (f)).
다음으로, 실리콘 (101) 의 전체면에 다결정 실리콘막을 퇴적시키고, 이것을 패터닝하여 소자 영역 (102) 의 게이트 절연막 (105) 상에 다결정 실리콘에 의한 게이트 전극 (106) 을 형성한다 (도 1 (g)).
다음으로, 인을 저농도로 이온 주입하여 고전계를 완화하는 n- 소스 및 드레인 영역 (107) 을 형성한다 (도 1 (h)).
다음으로, CVD 법 등에 의해, 게이트 전극 (106) 을 피복하도록, 실리콘 산화막 (SiO2) 을 실리콘 (101) 의 전체면에 퇴적시키고, 이방성 에칭을 실시하여 게이트 전극 (106) 의 측벽에 측벽 절연막 (108) 을 형성한다 (도 1 (i)).
그 후, 비소 등의 n 형 불순물을 고농도로 이온 주입하여 n+ 소스 및 드레인 영역 (109) 을 형성한다 (도 1 (j)).
본 발명자들은, 먼저 특허 문헌 1 에 있어서, 반도체 표면을 세정할 때에, 수소, 중수소를 첨가한 H2O 를 사용함과 함께, 고주파 진동을 부여함으로써, 수소종단하는 반도체 장치의 제조 방법을 제안하였다.
여기에서, Si (110) 면이나 Si (111) 면 또는 다결정 Si 상에, 상기와 같은 전계 효과 트랜지스터를 형성하는 경우, 도 1 (d) 에 있어서, 희불산 처리하여 수소종단화 (103) 시키는데 시간이 걸린다. RCA 세정시에 형성된 케미컬 SiO2 를, 희불산 처리로 박리하고, 수소종단화시키기까지 걸리는 시간에 대해서 말하면, Si (100) 면인 경우에는, 0.5wt% 의 희불산액에 1 분만 담그면 실현할 수 있다. 그러나, Si (110) 면, Si (111) 면 또는 다결정 Si 인 경우, 0.5wt% 의 희불산액에 10 분 이상 담글 필요가 있다. 그 수소종단화 시간을 단축시키고, 3 분 정도로 하기 위해서는, 희불산의 농도를 10wt% 가까이 올릴 필요가 있다. 그 경우, STI 에 사용하는 실리콘 산화막에는, 특히 매립 중앙부에서 에칭되어, 도 1 (c) 에 나타내는 바와 같은 보이드 (104) 가 발생한다. 보이드 (104) 내에는, 그 후의 게이트 전극 형성 공정 (도 1 (g)) 에 있어서, 다결정 실리콘이 매립된다. 이 보이드 (104) 내에 매립된 다결정 실리콘은, 집적 회로가 완성되었을 때에, 소자간의 내압을 열화시키는 원인이 되고, 또 배선 쇼트를 발생시키는 원인이 되기도 한다.
또, 핀-펫 (Fin-FET) 과 같은 3 차원 트랜지스터에 있어서는, 하나의 트랜지스터를 Si (100) 면과 Si (110) 면의 양방의 위에 형성하는 경우가 있다.
도 2 에, 핀-펫에 있어서의 게이트 절연막 형성 전후의 모습을 나타낸다. 도 2 (a) 는, 소스로부터 드레인 방향으로 보았을 경우의 소자 영역 단면이다. Si 기판 (201) 상에 SiO2 (202) 가 형성되고 그 위에 핀 (fin, 203) 이 형성되어 있다. 소자 영역은 Si (100) 면 (204) 과, Si (110) 면 (205) 으로 구성되어 있다. RCA 세정에 있어서 산세정 (HCl/H2O2 세정) 을 실시한 후에, 케미컬 산화막 (206) 이 형성된다 (도 2 (b)). 그 후, 0.5wt% 희불산 처리를 실시하여, 케미컬 산화막 (206) 을 박리시키는데, Si (110) 면 (205) 을 수소종단화시키려면 10 분 정도의 시간이 걸린다. 10 분 정도의 처리에 의해 도 1 의 경우와 동일하게, STI 실리콘 산화막의 에칭이 진행되고, 소자간 내압의 열화, 배선 쇼트를 유발한다. 또 Si (100) 면 (204) 은 1 분만 있으면 수소종단이 완료되지만, 그 후, Si (110) 면 (205) 의 수소종단화가 달성될 때까지 9 분간의 오버 에칭이 된다. 그것에 의해, Si (100) 면의 표면이 거칠어진다 (도 2 (c) 의 207) 는 폐해가 발생한다. 그 결과, Si (100) 면 (204) 상에 형성된 게이트 절연막 (208) 의 전기적 신뢰성은, Si (110) 면 (205) 상에 형성된 게이트 절연막 (209) 과 비교하여 열등한 것이 된다 (도 2 (d)).
한편, 특허 문헌 1 에서는, 세정 공정에 있어서의 수소종단에 대해서 개시하고 있으나, 케미컬 산화막을 희불산 처리하여 박리할 때의 수소종단에 대해서 설명되어 있지 않다.
특허 문헌 1 : 일본 공개특허공보 2005-51141호
발명의 개시
발명이 해결하고자 하는 과제
본 발명은, 이와 같은 사정에 의해 이루어진 것으로서, Si (100) 면에 비하여, Si (111) 면, Si (110) 면, 다결정 실리콘 표면, 아모퍼스 실리콘 표면이 수소종단화되기 어려운 원인을 해명하여 보다 효율적인 수소종단화 방법을 제공하는 것을 과제로 한다. 또한 수소종단화를 실현함으로써, 전기적 신뢰성이 높은 반도체 장치의 제조 방법 및 제조 장치를 제공하고자 하는 것이다.
과제를 해결하기 위한 수단
본 발명은, 희불산을 함유하는 용액에 산화제를 넣음으로써, 수소종단화의 스피드를 빠르게 하는 것에 특징이 있다.
도 3 에 Si (100) 면, Si (110) 면, Si (111) 면 상에 적하 (滴下) 시킨 순수의 접촉각의, 0.5wt% DHF 침지 시간 의존성을 나타낸다. 횡축은 Si 를 DHF 용액에 침지시킨 시간이다. 종축은 DHF 처리 직후에 30 초의 순수 린스를 실시하고, 그 2 분 후에 원하는 면 상에 순수를 적하시킨 후, 30 초 이내로 측정한 접촉각이다. 또한 접촉각 측정시에 있어서 엄밀한 시간 관리를 실시한 이유는, 클린룸 방치에 의해, 웨이퍼 면 상에 부착되는 유기물이나, 성장하는 자연 산화막의 영향을 피하기 위해서이다. 도 3 에서 Si (100) 면은, DHF 침지 시간에 거의 의존하지 않고, 1 분 처리에 의해 접촉각은 75°로 소수화 (疎水化) 가 실현되어 있다. 그에 반해, Si (110) 면이나 Si (111) 면은 침지 시간이 짧으면 충분한 소수화를 실현할 수 없다. DHF 침지 시간이 길어짐에 따라 접촉각은 커지고, 처리 10 분 정도에서 접촉각은 포화되어 소수화를 실현할 수 있다. 이상으로부터, Si (110) 면이나 Si (111) 면은, Si (100) 면과 비교하여, 소수화를 실현하기 어려운 표면이라고 할 수 있다. 다결정 실리콘이나 아모퍼스 실리콘도 동일하게 소수화를 실현하기 어려운 표면이다.
또한, 순수의 면 상에 있어서의 접촉각은, Si 표면의 표면 종단 상태를 표현하고 있다고 생각하고 있다. 소수화가 강해지는 것은 Si-H 종단이 증가하는 것을 의미하며, 친수화 경향이 되는 것은 Si-OH, Si-F, Si-O 결합의 비율이 늘어나는 것을 의미한다. 또한, DHF 처리 후 표면을 XPS, 엘립소, FTIR-ATR 법을 이용하여 조사한 결과, Si-F, Si-O 결합은 관찰되지 않는 점에서, 친수화 경향을 높이는 것은, Si-OH 결합이 주요인이라고 판단하였다. SiO2 의 에칭 종류는, HF2 - 이지만, SiO2 는, 이 HF2 - 에 의해, 효과적으로 제거되어 Si 표면에는, Si-O 에 의해 종단된 사이트는 거의 남아 있지 않을 것으로 추측된다.
Si (110) 면이 소수화되기 어려운 것은, Si-OH 결합을 형성하기 쉬운 것을 의미하지만, 이것은 KOH 용액 침지 실험에 있어서, Si (110) 면의 에칭 레이트가 빠른 점에서도 용이하게 유추할 수 있다. Si-Si 결합이 약한 부분에 대한 OH 이온 어택에 의해, Si(OH)4 가 형성되고, Si 는 용액 중에 용출된다. 그 결과 Si (110) 면의 경우, Si (110) 테라스가 넓어지도록, 또는 <-110> 방향으로의 Si (111) 패싯의 체인이 발생하도록 에칭이 진행된다. 에칭이 진행된 결과, 모노하이드라이드가 형성되지만, Si (110) 면 상의 모노하이드라이드는 비교적 안정적인 종단성을 나타낸다고 생각된다. Si (111) 면 상의 모노하이드라이드도 동일하다. 안정적인 모노하이드라이드 구조가 형성될 때까지, Si (110) 면이나 Si (111) 면 상의 약한 Si-Si 결합에 있어서는, Si-OH 결합을 용이하게 형성하고, 표면은 Si-OH 결합이 되기 쉽다.
여기에서, Si-H 결합이 형성되는 메카니즘에 대해서, 도 4 를 참조하여 설명한다. 크게 나누어 두 개의 패스가 있다. 하나는, Si-OH 결합으로부터 Si- F 결합, 나아가 Si-H 결합으로 진행되는 것이다. Si-OH 결합으로부터 Si-F 결합으로의 흐름에 대해서는, Si-O-H 의 O 는, 전기 음성도가 크고, 부 (負) 로 대전한다. 그러면, 용액 중에 존재하는 HF 분자의 H 가 O 에 끌어 당겨져 HF 분자의 F 는 Si-O-H 결합에 있어서의 Si 와 결합된다. Si-F 결합에 대해서는, F 는 그 큰 전기 음성도 때문에 부로 대전하고, Si 는 정 (正) 으로 대전한다. 그러면 용액 중에 존재하는 HF 분자의 F 는 Si 와 결합하고, H 는 Si-F 결합의 백 본드를 형성하는 Si 와 결합한다. F 와 결합한 Si 는, SiF4 가 되어 수중으로 이탈된다. 이것이 Si (100) 면 등에서의 수소종단화의 지배적인 메카니즘이라고 추측된다.
또 하나의 패스는, Si-OH 결합이 진행되고, Si(OH)4 라는 형태로 표면의 Si 가 수중에 용출되고, 남은 Si 는 Si-H 결합을 형성한다는 것이다. 이것은 Si (110) 면이나 Si (111) 면의 경우에 있어서 지배적인 메카니즘이라고 추측된다. Si (110) 면이나 Si (111) 면의 경우, Si-OH 종단을 형성하기 쉽지만, Si(OH)4 를 형성하기까지 시간이 걸리고, 그것에 의해 수소종단 스피드가 느려지는 것으로 생각하고 있다.
이와 같은 수소종단화 스피드가 느린 면방위로서는, Si (111) 면에 수직인 <111> 축을 <11-2> 또는 <-1-12> 축방향으로 기울인 면을 들 수 있다. 예를 들어 Si (111) 면, Si (221) 면, Si (331) 면, Si (551) 면, Si (110) 면, Si (335) 면, Si (112) 면, Si (113) 면, Si (115) 면, Si (117) 면 등이다. 또한 Si (111) 면에 수직인 <111> 축을, <-1-12> 축방향으로 기울인 면으로서 Si (001) 면을 들 수 있지만, 이면은, 다이하이드라이드 종단이 주 (主) 이므로 수소종단화 스피드는 빠르다. 단, 조금이라도 오프앵글이 형성되면, Si (111) 패싯, 즉, 모노하이드라이드 지점이 나타나 수소종단화하기 어려워진다.
또, 실질적으로 (110) 면방위를 그 표면에 갖는 실리콘은, Si-OH 종단화가 진행되기 쉽고, 수소종단화하기 어려워진다. 결정학적으로 보아, (110) 면방위와 거의 등가인 방향을 향하고 있는 면이며, (551) 면, (311) 면, (221) 면, (553) 면, (335) 면, (112) 면, (113) 면, (115) 면, (117) 면 등을 포함한다.
Kazuo Sato 등의 보고인 Sensors and Actuators 73 (1999) P122-130 에 있어서의 도 2 로부터, (110) 면을 알칼리 에칭 처리한 경우, <-110> 방향으로 선이 가는 표면 형상이 얻어지는 것을 알 수 있다. (110) 면과 동일한 표면 형상이 얻어지는 영역으로서 <100> 방향으로 0～12°까지 오프시킨 면, 예를 들어 8°오프인 (551) 면 등이 들어맞는다. <-110> 방향으로는 1°오프시킨 면까지는, 동일한 표면 형상을 얻을 수 있다. 상기 도 2 의 (110) 면과 동일한 표면 거칠기 거동을 나타내는 면방위도, Si-OH 종단화가 진행되기 쉽고, 수소종단화하기 어려워진다.
또한 T. Sato 등의 보고인 Phys. Rev., B4, 1950 (1971) 에 의하면 (110) 면과 동일한 캐리어 전자 이동도가 얻어지는 면을 알 수 있다. 이들 이동도가 동등한 면은 표면 모폴로지나 수소종단 상태가, (110) 면과 거의 동일한 상태인 면이라고 유추할 수 있다. 그것에 의해, <-110> 방향으로 0～35°오프시킨 면, 예 를 들어 (331) 면, (221) 면, (332) 면, (111) 면 등은 (110) 면과 동일한 표면 상태라고 할 수 있다. 또 <1-10> 방향에 0～12°오프시킨 면, 예를 들어 (320) 면을 이용해도 (110) 면과 동일한 표면 상태라고 할 수 있다. 이상의 면이나 그 근방면도, Si-OH 종단화가 진행되기 쉽고, 수소종단화하기 어려워진다.
Si (110) 면이나 Si (111) 면의 수소종단화 스피드를 올리는 수법이지만, 도 4 에 있어서, Si-F 반응으로부터 Si-H 종단을 형성하는 반응 비율을 늘리기 위해, HF 의 농도를 올린 실험을 실시해 보았다. 결과를 도 5 에 나타낸다. 도 5 에서 DHF 농도를 0.5wt% 로부터 10wt% 로 올림으로써, 침지 시간 3 분 정도로 Si (110) 면의 소수화가 실현되어 있다. 그러나, 0.5wt% 로부터 10wt% 로 농도를 올림으로써, SiO2 의 에칭 레이트는 20 배로 상승한다. 그것에 의해, STI 등의 소자 분리 산화막이나, 게이트의 측벽 절연막, PMD (Pre-Metal Dielectric) 막에 대한 데미지도 상승한다.
DHF 농도를 올리지 않고, 0.5wt% DHF 정도의 농도로, Si (110) 면이나 Si (111) 면을 단시간으로 수소종단화하는 수법으로서, 용액 중에 산화제로서 과산화수소 H2O2 를 0.5wt% 첨가했을 때의 결과를 도 6 에 나타낸다. Si (110) 면, Si (111) 면 모두, 3 분 정도의 침지에 의해 충분한 소수화가 달성되어 있다. 1 분 정도의 침지에서도 DHF 침지를 장시간 실시한 접촉각과 동일한 정도의 각도가 얻어져 있다. 또한 H2O2 를 0.5wt% 첨가한 용액에서의 SiO2 의 에칭 레이트를 조사하였다.
도 7 은, 종축이 SiO2 의 막두께, 횡축이 용액에 대한 침지 시간이다. 특성의 기울기가 SiO2 의 에칭 레이트가 된다. DHF 만인 경우와, H2O2 를 첨가한 DHF 에서는, SiO2 의 에칭 레이트의 차가 관찰되지 않는다. 이 점에서, H2O2 를 첨가한 DHF 용액을 이용해도 소자 분리 산화막이나, 게이트의 측벽 절연막, PMD 막에 대한 데미지는 증가하지 않는 것을 알 수 있다. 또한 H2O2 의 첨가 비율 에 대해서는, DHF:H2O2 = 1:0.1 ～ 1:100 으로도 동일한 결과를 얻을 수 있지만, H2O2 의 첨가 비율을 과도하게 낮추면, 금속 불순물 제거 효과가 저감될 우려가 있다.
동일한 결과는, 산화제로서 O3 를 10ppm 첨가한 순수중에 DHF 를 첨가한 용액을 이용해도 얻을 수 있다. 또한 10ppm 이란 물의 무게 중에 있어서의, O3 의 무게 비율이다. 순수 중의 O3 농도가, 0.001ppm 으로부터 100ppm 으로 변화되어도 동일한 효과가 관찰되었다.
그럼, 어째서 산화제를 첨가함으로써, 수소종단화가 빨라지는지를 추론한다. 도 8 에, FTIR-ATR 법에 따른, Si-H 스트레치 모드 피크를 나타낸다. 2 개의 피크는, 0.5wt% DHF 처리 후인 것과 0.5% DHF 에 0.5wt% H2O2 를 첨가한 용액으로 처리한 것이다. 샘플은 각각의 처리를 3 분간 실시하여, 30 초의 순수 린스, 또한 N2 건조를 1 분 실시한 후, FTIR 측정을 한 것이다. DHF 처리와 비교 하여 H2O2 를 첨가한 처리에서는, 2089㎝-1 부근의 피크가 증대되어 있다. 이것은 Si-H 모노하이드라이드 종단의 피크이다. DHF 에서는, 모노하이드라이드부에 OH 가 치환되어 종단되고 있지만, H2O2 첨가에서는 OH 가 제거되어, Si-H 종단성이 높아진 것을 알 수 있다. 이것은 도 9 에서 나타내는 바와 같이, Si-OH 의 백 본드에 O 가 삽입되어 Si-O-Si 결합이 형성된 후, Si-F 결합 형성, Si-H 결합형성으로 진행된 결과라고 추측하고 있다. 또한 도 9 에 있어서, 경로 1 의 반응이 주체라고 생각하고 있다. Si-OH 결합에 있어서, Si 의 백 본드는 용이하게 산화되는 것을 알 수 있다. 클린룸 분위기에서 방치해도, 수시간으로 백 본드에 대한 산소의 삽입 반응이 확인된다. 그 약한 Si-OH 의 백 본드의 산화가 H2O2 용액 첨가에 의해 가속되어 수소종단화가 빨라지는 것이라고 생각하고 있다.
이상과 같이, HF 계 용액에 산화제를 첨가함으로써, Si-OH 종단 지점을 재빠르게 산화 제거하고, Si-H 종단되는 것이, 이번에 처음으로 밝혀졌다. 실리콘 산화막의 에칭 레이트도 산화제 첨가 전후로 변화하지 않는 점에서, STI 등의 소자 분리용 실리콘 산화막이나, 게이트의 측벽막, PMD 막에 대한 데미지도 종래와 같이 된다. Si (100) 표면에 대해서, 수소종단화하기 어려운 Si (111) 면, Si (110) 면, 다결정 실리콘 표면을 Si (100) 면과 동일하게 수소종단화시킬 수 있게 되었다. 이 일로, 여러가지 면방위 상에 제조되는 트랜지스터의 신뢰성은 향상되고, 또한 컨택트부에 있어서의 저항 저감에도 크게 기여한다.
발명의 효과
본 발명에 의하면, HF2 - 이온과 산화제를 함유하는 용액을 사용함으로써, Si (100) 면, Si (110) 면, 다결정 실리콘 표면, 아모퍼스 실리콘 표면 등, 모노하이드라이드에 의해 수소종단화되는 지점이 존재하는 실리콘 표면의 수소종단화 스피드를 빠르게 하고, 수소종단화를 확실하게 할 수 있었다.
본 기술은, HF2 - 이온에 의한 처리 시간을 단축화할 수 있는 점에서, STI 의 실리콘 산화막의 에칭을 억제할 수 있고, 소자간의 내압 열화나 배선 쇼트, 측벽 절연막이나 PMD 막에 대한 데미지도 억제할 수 있다. 또 여러가지 면방위 상에 고품질인 게이트 절연막을 형성할 수 있게 된다. 또한, 살리사이드 등의 컨택트부에서도 컨택트 저항의 저감에 크게 기여한다.
또한, 본 기술은 게이트 절연막 형성 공정, 살리사이드 형성 금속의 성막 공정뿐만 아니라, 배리어 메탈 형성 공정, 컨택트홀에 대한 플러그 재료 매립 공정 등에도 응용할 수 있다.
도면의 간단한 설명
도 1 (a) ～ 도 1 (j) 는, 종래 기술을 이용하여 전계 효과 트랜지스터를 작성하는 공정을 공정순으로 설명하기 위한 도면이다.
도 2 (a) ～ 도 2 (d) 는, 종래 기술을 이용한 핀-펫 게이트 절연막 형성 공정을 설명하는 도면이다.
도 3 은, 접촉각의 DHF 용액 침지 시간 의존성 (면방위에 따른 차이) 을 설 명하기 위한 그래프이다.
도 4 는, Si-H 결합의 형성 메카니즘을 설명하기 위한 모식도이다.
도 5 는, 접촉각의 DHF 용액 침지 시간 의존성 (DHF 농도에 따른 차이) 을 설명하기 위한 그래프이다.
도 6 은, 접촉각의 DHF 용액, 및 H2O2 첨가 DHF 용액에 대한 침지 시간 의존성 (Si (110) 면, Si (111) 면) 을 설명하기 위한 그래프이다.
도 7 은, DHF 용액, 및 H2O2 첨가 DHF 용액의, SiO2 에칭 레이트를 나타내는 그래프이다.
도 8 은, FTIR-ATR 측정에 의한, Si-H 스트레치 모드 피크의 스펙트럼을 나타내는 그래프이다.
도 9 는, Si-OH 결합이 Si-H 결합으로 바뀌는 메카니즘을 설명하기 위한 모식도이다.
도 10 (a) ～ 도 10 (p) 는, 본 발명의 제 1 실시예에 관련된 제조 방법을 공정순으로 설명하는 도면이다.
도 11 (a) ～ 도 11 (d) 는, 본 발명의 제 2 실시예에 관련된 핀-펫의 게이트 절연막 형성 공정을 설명하는 도면이다.
부호의 설명
1001 p 형 (110) 실리콘 웨이퍼
1002 소자 영역
1003 수소종단
1004 게이트 절연막
1005 게이트 전극
1006 n- 소스 및 드레인 영역
1007 측벽 절연막
1008 n+ 소스 및 드레인 영역
1009 소스, 드레인 영역 표면
1010 수소종단
1011 금속 박막
1012 살리사이드 영역
1013 배리어-SiN
1014 BPSG
발명을 실시하기 위한 최선의 형태
이하의 실시예에 기초하여 설명한다.
실시예 1
제 1 실시예로서 반도체 영역에 형성된 집적 회로를 구성하는 전계 효과 트랜지스터의 제조 공정을, LDD (Lightly Doped Drain) 구조의 n 형 전계 효과 트랜지스터를 예로 하여 설명한다. 도 10 에는 트랜지스터 플로우를 나타낸다.
p 형 (110) 실리콘 웨이퍼 (1001) 의 표면에, 예를 들어 STI (Sha11ow Trench Isolation) 법에 의해 소자 분리를 실시하여, 소스, 드레인 및 채널 영역을 포함하는 소자 영역 (1002) 을 형성한다 (도 10 (a)). 소자 영역 (1002) 에 대해서, RCA 세정 등의 산화전 세정을 실시하고 (도 10 (b)), 유기물, 파티클, 메탈 불순물을 제거한 후, 0.5wt% 의 플루오르화수소산에, 0.5wt% 의 H2O2 를 첨가한 용액으로 처리를 실시한다. 그 때의 에칭 시간은 1 분이다. 이어서 순수 린스를 실시하고, 소자 영역 (1002) 을 수소로 종단 (1003) 한다 (도 10 (c)).
또한 HF 계의 약제로 SiO2 를 에칭할 때의 에칭 종류는, HF2 - 로 되지만, RCA 세정시에 형성된 케미컬 산화막은, 거의 30 초 정도로 에칭 오프되어 Si-O 로 종단되는 사이트는 거의 없어진다. 표면은 Si-OH 의 종단 지점이 에칭되어 최종적으로 Si-H 로 이동되는데, 그 시간은 오버 에칭 30 초 정도로 실현할 수 있다. 그것에 의해, 소자 분리에 사용하는 STI 의 실리콘 산화막의 에칭이 억제되어 보이드 발생은 관찰되지 않는다.
HF 계의 약제에 대해서는, DHF 용액이어도 되고, BHF (버퍼드 플루오르화수소산 : DHF 와 NH4F 의 혼합 용액) 이어도 된다. DHF 또는 NH4F 의 적어도 하나를 함유하는 용액이어도 된다. 용액에 첨가되는 산화제에 대해서는, H2O2 외에, 오존 (O3) 이어도 된다. 또한 유기계의 산화제이어도 된다.
웨이퍼를 건조 후 (도 10 (d)), 게이트 산화막 형성 장치에 의해, 소자 영역의 실리콘 표면을 산화하고, 5㎚ 의 게이트 절연막 (SiO2, 1004) 을 형성한다 (도 10 (e)). 또한 본 발명에 있어서 형성되는 실리콘 산화막은, 적어도 실리콘과 접하는 부분에 존재하면 되고, 그 상층에 이종의 재료, 알칼리 토금속, 희토류 금속, 전이 금속을 이용한 산화물, 질화물, 산질화물, 실리케이트 등이 1 층 이상 적층 형성된 절연막을 이용해도 된다. 또 실리콘 산화막 대신에, 알칼리 토금속, 희토류 금속, 전이 금속을 이용한 산화물, 질화물, 산질화물, 실리케이트 등의 단층 또는 적층 구조를 이용해도 된다. 또한, 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막 중 어느 하나 이상을 포함한 막을 이용해도 된다.
다음으로, 실리콘 (1001) 의 전체면에 임계값 전압을 제어하기 위해, 붕소를 이온 주입한다 (도 10 (f)).
다음으로, 실리콘 (1001) 의 전체면에 다결정 실리콘막을 퇴적시키고, 이것을 패터닝하여 소자 영역 (1002) 의 게이트 절연막 (1004) 상에 다결정 실리콘 전극 (1005) 을 게이트 전극으로서 형성한다 (도 10 (g)).
다음으로 인을 저농도로 이온 주입하여 고전계를 완화하는 n- 소스 및 드레인 영역 (1006) 을 형성한다 (도 10 (h)).
다음으로, CVD 법 등에 따라 게이트 전극 (1005) 을 피복하도록, 실리콘 산화막 (SiO2) 을 실리콘 (1001) 의 전체면에 퇴적시키고, 이방성 에칭을 실시하여 게이트 전극 (1005) 의 측벽에 측벽 절연막 (1007) 을 형성한다 (도 10 (i)).
그 후, 비소 등의 n 형 불순물을 고농도로 이온 주입하여 n+ 소스 및 드레인 영역 (1008) 을 형성한다 (도 10 (j)).
다음으로, 살리사이드 형성의 공정으로 이동한다. 소스, 드레인 영역 표면 (1009) 에는, 게이트 절연막으로서 막두께 5㎚ 의 SiO2 가 형성되어 있는데, 0.5wt% 의 플루오르화수소산에, 0.5wt% 의 H2O2 를 첨가한 용액으로, 박리 처리를 실시한다. 그 때의 에칭 시간은 2 분이다. 계속하여 순수 린스를 실시하고, 소스, 드레인 영역 표면 (1009) 을 수소로 종단 (1010) 한다 (도 10 (k)). 소스, 드레인 영역상의 실리콘 표면을 단시간에 에칭하고, 확실하게 수소종단화함으로써, 후에 형성되는 코발트 실리사이드의 저항값 상승을 방지하고, 안정적인 저저항 컨택트를 실현할 수 있다. 또한, 에칭 시간을 단시간으로 함으로써, STI 의 실리콘 산화막이나 측벽 절연막의 에칭을 최대한 억제할 수 있다.
삭제
HF 계의 약제는, DHF 용액이어도 되고, BHF (버퍼드 플루오르화수소산 : DHF 와 NH4F 의 혼합 용액) 이어도 된다. DHF 또는 NH4F 중 적어도 하나를 함유하는 용액이어도 된다. 용액에 첨가되는 산화제에 대해서는, H2O2 외에, 오존이어도 된다. 또한, 유기계의 산화제이어도 된다.
그 후, Co 스퍼터에 계속하여, Ti/TiN 스퍼터를 실시하여 금속 박막 (1011) 을 형성한다 (도 10 (l)).
살리사이드 어닐을 실시하여, 코발트 실리사이드 영역 (1012) 을 형성 (도 10 (m)) 하고, 살리사이드 SPM 의 공정 (도 10 (n)) 을 거쳐, 살리사이드 영역 (1012) 이 형성된다.
다음으로 배리어-SiN (1013) 을 성막 후 (도 10 (o)), PMD 막인 BPSG (1014) 의 성막을 실시한다 (도 10 (p)).
본 실시예에서는, p 형 (110) 실리콘 웨이퍼를 사용하였지만, Si (111) 면이나 다결정 실리콘면의 수소종단화 스피드를 빠르게 하는 것에도 적응할 수 있다. 다결정 실리콘 상에 제조되는 트랜지스터 TFT 는 액정 드라이버로서 이용되고 있지만, 본 기술을 사용하면 그 신뢰성을 높일 수도 있게 된다.
본 실시예에서는 게이트 절연막 형성 전, 및 Co/TiN 스퍼터 전에 있어서, 0.5wt% 의 플루오르화수소산에 0.5wt% 의 H2O2 를 첨가한 용액으로 처리를 실시함으로써, STI 산화막의 에칭이 억제되었다. 이로써, STI 중에 보이드도 형성되지 않고, 다결정 실리콘의 매립도 관찰되지 않는다. 또 소자간의 내압 열화나, 또 배선 쇼트 기인의 수율 저하를 방지할 수 있게 된다.
또한, Co/TiN 성막전에 있어서, 0.5wt% 의 플루오르화수소산에 0.5wt% 의 H2O2 를 첨가한 용액으로 처리를 실시함으로써, 측벽 절연막의 에칭이 억제되었다. 이로써, BL (비트 라인) 쇼트, WL (워드 라인) 쇼트 등에 기인한 수율 저하를 억제할 수 있게 된다.
실시예 2
다음으로 제 2 실시예로서 핀-펫의 게이트 절연막 형성 전후의 모습을 나타낸다.
도 11 (a) 은, 소스로부터 드레인 방향으로 보았을 경우의 소자 영역 단면이다. Si 기판 (1101) 상에 SiO2 (1102) 가 형성되고, 그 위에 핀 (1103) 이 형성되어 있다. 소자 영역은 Si (100) 면 (1104) 과 Si (110) 면 (1105) 으로 구성되어 있다. RCA 세정에 있어서 산세정 (HCl/H2O2 세정) 을 실시한 후에, 케미컬 산화막 (1106) 이 형성된다 (도 11 (b)). 그 후, 0.5wt% 희불산에 0.5wt% H2O2 를 첨가한 용액으로 처리를 실시하고 케미컬 산화막 (1106) 을 박리시킨다. 박리 시간은 1 분이다. 본 용액을 사용함으로써, 케미컬 산화막 (1106) 은, 면방위에 의하지 않고 30 초 정도에서 박리되고, 그 후, 오버 에칭 30 초 정도에서 수소종단된다. 1 분 정도의 단시간 에칭에 의해, STI 의 실리콘 산화막의 에칭은 억제되고, 또한 오버 에칭 시간도 짧은 점에서, Si (100) 면 (1104) 의 거칠음도 억제된다 (도 11(c)). 그 후, 린스 처리와 건조 처리를 실시한 후, Si (100) 면 (1104) 과 Si (110) 면 (1105) 표면에는, 각각 게이트 절연막 (1107) 과 게이트 절연막 (1108) 이 형성된다 (도 11 (d)). 종래 기술인 도 2 의 경우와 비교하여, Si (100) 표면 (1004) 의 거칠음이 방지되어 있고, 게이트 절연막 (1107 및 1108) 의 막질차가 작다. 따라서, 면방위에 의존하지 않고, 양호하고 균일한 게이트 절연막을 형성할 수 있어 핀 트랜지스터의 구동력 향상을 실현할 수 있다. 이후, 게이트 전극 형성 공정으로 진행된다.
이상의 설명에서 분명한 바와 같이, 본 발명에 의하면 Si (100) 면, Si (110) 면, 다결정 실리콘 표면, 아모퍼스 실리콘 표면의 수소종단성 스피드를 빠르게 하고, 확실한 종단성을 실현할 수 있다.
산업상이용가능성
이 수법은, 제 1 실시예나 제 2 실시예로 나타낸 게이트 절연막 형성 공정, 제 1 실시예로 나타낸 살리사이드 형성 금속의 성막 공정뿐만 아니라, 배리어 메탈 형성 공정, 컨택트홀에 대한 플러그 재료 매립 공정 등에도 응용할 수 있다.

Claims (22)

  1. (100) 면을 가짐과 함께, 상기 (100) 면보다 수소종단화 스피드가 느린 반도체 표면을 갖는 영역을 구비한 반도체 장치를 제조하는 제조 방법에 있어서, 상기 영역의 표면을 적어도 HF2 - 이온과 산화제를 함유하는 용액을 이용하여 수소종단화함으로써, 상기 수소종단화 스피드가 느린 반도체 표면의 수소종단화 스피드를 상기 (100) 면의 수소종단화 스피드와 동일하게 하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 제 1 항에 있어서,
    상기 수소종단화 스피드가 느린 반도체 표면은, (111) 면 또는 (110) 면 또는 (551) 면을 갖는 실리콘인 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제 1 항에 있어서,
    상기 수소종단화 스피드가 느린 반도체 표면은, (111) 면에 수직인 <111> 축을, <11-2> 또는 <-1-12> 축방향으로 기울인 면을 갖는 실리콘인 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제 1 항에 있어서,
    상기 수소종단화 스피드가 느린 반도체 표면은, 실질적으로 (110) 면방위를 그 표면에 갖는 실리콘인 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제 4 항에 있어서,
    상기 실질적으로 (110) 면방위를 갖는 표면은, (110) 면, (551) 면, (311) 면, (221) 면, (553) 면, (335) 면, (112) 면, (113) 면, (115) 면, (117) 면, (331) 면, (221) 면, (332) 면, (111) 면, 및, (320) 면 중 어느 하나인 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제 1 항에 있어서,
    상기 수소종단화 스피드가 느린 반도체 표면은, 다결정 실리콘에 의해 형성되어 있는 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제 1 항에 있어서,
    상기 수소종단화 스피드가 느린 반도체 표면은, 아모퍼스 실리콘에 의해 형성되어 있는 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제 1 항 내지 제 7 항 중 어느 한 항에 있어서,
    상기 산화제로서, 과산화 수소수 및 오존 및 유기계 산화제 중 적어도 하나를 함유하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제 1 항 내지 제 7 항 중 어느 한 항에 있어서,
    상기 HF2 - 이온과 산화제를 함유하는 용액에는, HF 및 NH4F 중 적어도 하나를 함유하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 제 1 항 내지 제 7 항 중 어느 한 항에 있어서,
    상기 영역의 표면을 적어도 HF2 - 이온과 산화제로 구성된 용액으로 수소종단화시킨 후, 순수를 함유하는 용액으로 린스하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  11. 제 1 항 내지 제 7 항 중 어느 한 항에 있어서,
    상기 영역의 표면을 적어도 HF2 - 이온과 산화제로 구성된 용액으로 수소종단화시키고, 추가로 순수를 함유하는 용액으로 린스한 후, 게이트 절연막 형성 공정, 살리사이드 형성 금속의 성막 공정, 배리어 메탈 형성 공정, 컨택트홀에 대한 플러그 재료 매립 공정 중 적어도 하나의 공정을 실시하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  12. (100) 면을 가짐과 함께, 불산 수용액에 관해서 상기 (100) 면보다 수소종단화 스피드가 느린 반도체 표면을 갖는 영역을 구비한 반도체 장치를 제조하는 제조 방법에 있어서,
    상기 영역의 표면을 적어도 HF2 - 이온과 산화제를 함유하는 용액을 이용하여 수소종단화함으로써, 상기 수소종단화 스피드가 느린 반도체 표면의 수소종단화 스피드를 상기 (100) 면의 수소종단화 스피드와 동일하게 하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  13. 제 12 항에 있어서,
    상기 HF2 - 이온과 산화제를 함유하는 용액은 불산 수용액에 산화제를 함유한 용액인 것을 특징으로 하는 반도체 장치의 제조 방법.
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