JP2020526923A - Ｓｉ間隙充填のための周期的な共形堆積／アニーリング／エッチング - Google Patents

Ｓｉ間隙充填のための周期的な共形堆積／アニーリング／エッチング Download PDF

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Abstract

高アスペクト比のトレンチをアモルファスシリコンで間隙充填するといった、シーム及びボイドのない間隙充填のための方法が提供される。方法は、一般に、その上に１つ又は複数の特徴を有する半導体デバイスの上にアモルファスシリコンを堆積することと、堆積したアモルファスシリコンをアニーリングして、１つ又は複数の特徴の間の堆積したアモルファスシリコンの１つ又は複数のシームを解消することと、アニーリングされたアモルファスシリコンをエッチングして、１つ又は複数の特徴の間のアニーリングされたアモルファスシリコンの１つ又は複数のボイドを除去することとを含む。堆積、アニーリング、及びエッチングプロセスは一般に、１つ又は複数の特徴の間のシーム又はボイドのないアモルファスシリコン間隙充填を実現するために、任意の適切な回数繰り返される。
【選択図】図１

Description

［０００１］本開示の実施形態は、概して、半導体製造プロセスに関し、より具体的には、アモルファスシリコン膜で半導体デバイスの高アスペクト比のトレンチを間隙充填するための方法、及びシーム又はボイドのない半導体デバイスを形成する方法に関する。
［０００２］多くの半導体デバイス製造プロセスでは、たとえば１０：１を超える高アスペクト比の狭いトレンチを充填する必要がある。そのようなプロセスの一例は、シャロートレンチアイソレーション（ＳＴＩ）であり、膜は高品質でトレンチ全体にわたってリークが非常に低くなければならない。半導体デバイス構造体の寸法が減少し続け、アスペクト比が増加するにつれて、硬化後のプロセスがますます困難になり、膜は、充填されたトレンチ全体で様々な組成を有することになる。
［０００３］従来、アモルファスシリコン（ａ−Ｓｉ）は、一般に酸化ケイ素（ＳｉＯ）及びアモルファスカーボン（ａ−Ｃ）などの他の膜に対して良好なエッチング選択性を提供するため、ａ−Ｓｉが半導体製造プロセスで使用されてきた。しかしながら、プラズマ化学気相堆積（ＰＥＣＶＤ）や共形堆積といった従来のａ−Ｓｉ堆積方法は、高アスペクト比のトレンチを間隙充填するために使用することができない。従来のａ−Ｓｉ堆積方法の堆積速度は、一般にトレンチの上部に向かってより高くなり、トレンチの底部に向かってより低くなり、堆積速度が一様でないため、高アスペクト比のトレンチ間にシームが形成される。硬化後のプロセス中にシームが更に開き、最終的にスループットの低下や半導体デバイスの不具合すら引き起こす。従来、シームは熱アニーリングによって解消されてきた。しかし、熱アニーリングは一般に、堆積膜の収縮を引き起こし、トレンチ内部にボイドを形成する。
［０００４］したがって、シーム及びボイドのない膜成長を提供することができる半導体デバイスの高アスペクト比のトレンチを間隙充填するための方法が必要である。
［０００５］高アスペクト比のトレンチをアモルファスシリコンで間隙充填するといった、シーム及びボイドのない間隙充填のための方法が提供される。方法は、一般に、その上に１つ又は複数の特徴を有する半導体デバイスの上にアモルファスシリコンを堆積することと、堆積したアモルファスシリコンをアニーリングして、１つ又は複数の特徴の間の堆積したアモルファスシリコンの１つ又は複数のシームを解消することと、アニーリングされたアモルファスシリコンをエッチングして、１つ又は複数の特徴の間のアニーリングされたアモルファスシリコンの１つ又は複数のボイドを除去することとを含む。堆積、アニーリング、及びエッチングプロセスは一般に、１つ又は複数の特徴の間のシーム又はボイドのないアモルファスシリコン間隙充填を実現するために、任意の適切な回数繰り返される。
［０００６］一実施形態では、半導体デバイスを製造するための方法が開示される。方法は、基板の表面に形成された１つ又は複数の特徴であって、側壁及び底面を各々が有する１つ又は複数の特徴を有する基板を処理チャンバに配置することと、１つ又は複数の特徴を有する基板の上にアモルファスシリコン膜を堆積することと、アモルファスシリコン膜をアニーリングすることと、アモルファスシリコン膜の一部をエッチングすることとを含む。
［０００７］別の実施形態では、半導体デバイスを製造するための方法が開示される。方法は、基板の表面に形成された１つ又は複数の高アスペクト比のトレンチであって、側壁及び底面を各々が有する１つ又は複数の高アスペクト比のトレンチを有する基板を処理チャンバに配置することと、１つ又は複数の高アスペクト比のトレンチにアモルファスシリコン膜を堆積することと、アモルファスシリコン膜をアニーリングして、１つ又は複数の高アスペクト比のトレンチに形成された１つ又は複数のシームを解消することと、アモルファスシリコン膜を、基板の上面の下方に、ある距離だけエッチングすることであって、距離が、基板の上面と、１つ又は複数の特徴の１つ又は複数のボイドの最下部のボイドの底部との間の距離に等しい、アモルファスシリコン膜をエッチングすることとを含む。
［０００８］更に別の実施形態では、半導体デバイスを製造するための方法が開示される。方法は、基板の表面に形成された１つ又は複数の特徴であって、側壁及び底面を各々が有する１つ又は複数の特徴を有する基板を第１のチャンバに配置することと、第１のチャンバに１つ又は複数の特徴を有する基板の上に材料を堆積することと、第１のチャンバの材料をアニーリングして、材料の１つ又は複数のシームを解消することと、１つ又は複数の特徴を有する基板を第２のチャンバに移送することと、アニーリングされた材料の一部をエッチングして、アニーリングされた材料の１つ又は複数のボイドを除去することとを含む。
［０００９］本開示の上述の特徴を詳細に理解できるように、上記で簡単に要約されている本開示のより詳細な説明が、実施形態を参照することによって得られ、それらの実施形態の一部が添付図面に示される。しかしながら、添付図面は例示的な実施形態を示しているにすぎず、従って、本開示の範囲を限定すると見なされるべきではなく、その他の等しく有効な実施形態を許容しうることに留意されたい。
［００１０］本開示の実施形態による方法を要約するフロー図である。 ［００１１］本開示の実施形態による半導体デバイスの製造段階を示す。 本開示の実施形態による半導体デバイスの製造段階を示す。 本開示の実施形態による半導体デバイスの製造段階を示す。 本開示の実施形態による半導体デバイスの製造段階を示す。 本開示の実施形態による半導体デバイスの製造段階を示す。 ［００１２］本開示の実施形態による方法を実行するための装置の概略図である。
［００１３］理解を容易にするため、可能な場合には、複数の図に共通する同一の要素を指し示すのに同一の参照番号を使用した。一実施形態の要素及び特徴は、更なる記述がなくとも、他の実施形態に有益に組み込まれることがあると想定される。
［００１４］高アスペクト比のトレンチをアモルファスシリコンで間隙充填するといった、シーム及びボイドのない間隙充填のための方法が提供される。方法は、一般に、その上に１つ又は複数の特徴を有する半導体デバイスの上にアモルファスシリコンを堆積することと、堆積したアモルファスシリコンをアニーリングして、１つ又は複数の特徴の間の堆積したアモルファスシリコンの１つ又は複数のシームを解消することと、アニーリングされたアモルファスシリコンをエッチングして、１つ又は複数の特徴の間のアニーリングされたアモルファスシリコンの１つ又は複数のボイドを除去することとを含む。堆積、アニーリング、及びエッチングプロセスは一般に、１つ又は複数の特徴の間のシーム又はボイドのないアモルファスシリコン間隙充填を実現するために、任意の適切な回数繰り返される。
［００１５］以下の説明は、一例として、基板上に形成された高アスペクト比のトレンチをアモルファスシリコンで間隙充填することについて言及することになる。しかしながら、本明細書に記載の方法は、一般に、いかなるデバイス特徴をいかなる材料で間隙充填するのにも有用であり、又は堆積材料からシーム及び／又はボイドを除去するのにも有用である。一般に、「特徴」とは、任意の意図的な表面の不規則性を意味する。特徴は一般に、任意の適切な形状を有しており、その形状は、ビア、トレンチ、ライン、接触孔、貫通孔、又は半導体、ソーラー、若しくは高比率接触プラグなどの他の電子デバイスで利用される他の特徴定義を含むが、これらに限定されない。
［００１６］本明細書の例として使用されるトレンチは、一般に上部と２つの側壁を有し、一般に上部と２つの側壁を有するピーク間に形成される。特徴は、任意の適切なアスペクト比のものとすることができ、このアスペクト比は、特徴の深さ対特徴の幅の比率である。いくつかの例では、高アスペクト比のトレンチは、約５：１、１０：１、１５：１、２５：１、３０：１、３５：１、又は４０：１以上のアスペクト比を有するトレンチである。
［００１７］図１は、本開示の実施形態による、アモルファスシリコン膜でデバイス特徴を間隙充填するための方法１００を要約するフロー図である。図２Ａ〜２Ｅは、例えば方法１００による、本開示の実施形態による半導体デバイス２００の製造段階を示す。したがって、一例として、方法１００が、図２Ａ〜２Ｅに示されるアモルファスシリコン膜で半導体デバイス２００の高アスペクト比のトレンチを間隙充填する段階に従って、以下に説明される。
［００１８］方法１００は、図２Ａに示すように、基板２０２上のシリコン又は炭素含有層といった層２０６に形成された１つ又は複数の特徴２０４（２つの高アスペクト比のトレンチとして示される）を有する基板２０２を、更なる処理のために、処理チャンバなどの位置又は環境に配置することにより、工程１１０で開始する。基板２０２は、一般に、ケイ素（Ｓｉ）及び／又はゲルマニウム（Ｇｅ）基板を含むがこれらに限定されない処理に適した任意の基板であり、酸素（Ｏ）、窒素（Ｎ）、及び炭素（Ｃ）などの他の元素を含みうる。
［００１９］図２Ａに示されるように、１つ又は複数の特徴２０４は一般に、第１の側壁２１０、第２の側壁２１２、及び底部２１４を含む。第１の側壁２１０及び第２の側壁２１２は、１つ又は複数の特徴２０４の幅（Ｗ）を画定する。１つ又は複数の特徴の高さ（Ｈ）は一般に、層２０６の上面２０８から層２０６の底面２１６までである。図２Ａは２つの特徴を示すが、本開示は、基板２０２が１つ以上の特徴２０４を有することができることを更に企図する。
［００２０］工程１２０では、図２Ｂに示すように、材料２１８が基板２０２の１つ又は複数の特徴２０４の上に堆積されて、１つ又は複数の特徴２０４を充填する。材料２１８は一般に、任意の適切な堆積プロセスにより堆積される。適切な堆積プロセスの例は、化学気相堆積（ＣＶＤ）、プラズマＣＶＤ（ＰＥＣＶＤ）、原子層堆積（ＡＬＤ）、及びプラズマＡＬＤ（ＰＥＡＬＤ）を含むが、これらに限定されない。一例では、材料２１８は熱ＣＶＤにより堆積される。
［００２１］一実施形態では、材料２１８はアモルファスシリコン膜であり、材料２１８を堆積することは、基板２０２の１つ又は複数の特徴２０４をケイ素前駆体に曝露することを含む。適切なケイ素前駆体の例は、シラン（ＳｉＨ４）、ジシラン（Ｈ６Ｓｉ２）、ジクロロシラン（ＤＣＳ）、トリシラン（Ｈ８Ｓｉ３）、及びテトラシラン（Ｓｉ４Ｈ１０）のうちの１つ又は複数を含むが、これらに限定されない。ケイ素前駆体は、オプションで、蒸気圧を上昇させるために熱缶の中で加熱され、その後、超高純度（ＵＨＰ）アルゴン（Ａｒ）キャリアガスを使用する堆積のために処理チャンバに供給される。一般にケイ素前駆体と共に導入される他の適切なキャリアガスは、ヘリウム（Ｈｅ）及び水素ガス（Ｈ２）を含むが、これらに限定されない。
［００２２］別の実施形態では、材料２１８は、ケイ素前駆体に加えて、基板２０２の１つ又は複数の特徴２０４をドーピング前駆体に曝露することにより堆積された、ドープされたアモルファスシリコン膜である。アモルファスシリコンをドープすることにより、ドープされたａ−Ｓｉ層のエッチングなどの後続の処理動作の温度が一般に低下する。ドーパントの例は、ホウ素（Ｂ）、リン（Ｐ）、ガリウム（Ｇａ）、スズ（Ｔｉｎ）、ヒ素（Ａｓ）、ゲルマニウム（Ｇｅ）、炭素（Ｃ）、窒素（Ｎ）、及びアンチモン（Ｓｂ）を含むが、これらに限定されない。適切なドーピング前駆体の例は、ジメチルアミン ボラン［ＮＨ（ＣＨ３）２ＢＨ３］（ＤＭＡＢ）、ジボラン（Ｂ２Ｈ６）、ゲルマン（ＧｅＨ４）、及びホスファン（ＰＨ３）を含むが、これらに限定されない。
［００２３］基板２０２の１つ又は複数の特徴２０４の上に材料２１８を堆積することは一般に、摂氏約１５０度（℃）から約５００℃までの間の温度で行われる。堆積は、容量結合プラズマ（ＣＣＰ）若しくは誘導結合遠隔プラズマ（ＩＣＰ）を用いて実行されてもよく、又はそれらを用いずに実行されてもよい。堆積プロセス中に、処理チャンバ内の圧力は一般に、約１００ｍＴｏｒｒから約３５０Ｔｏｒｒの間である。
［００２４］上述のように、１つ又は複数のシーム２２０が、一般に、材料２１８の堆積中に、１つ又は複数の特徴２０４に形成される。未処理のままにすると、１つ又は複数のシーム２２０が、半導体デバイス２００の更なる処理中に開くことが多く、デバイス性能の欠陥につながることがある。
［００２５］工程１３０では、堆積材料２１８がアニーリングされて、１つ又は複数のシーム２２０を解消する。一実施形態では、材料２１８は、インシトゥ（その場）熱アニーリングプロセスによってアニーリングされる。アニーリング工程中の温度は一般に、約４００℃から約１１００℃までの間である。アニーリングプロセスは、任意の適切な時間にわたって、例えば、約０．１秒から約５時間の間、実行されうる。アニーリングプロセスのガス雰囲気は一般に、Ｈ２、Ａｒ、Ｈｅ、及び窒素ガス（Ｎ２）のうちの１つ又は複数を含む。処理チャンバの圧力は一般に、アニーリング中に約１００ｍＴｏｒｒから約１気圧（ａｔｍ）の間の範囲である。
［００２６］別の実施形態では、１つ又は複数のシーム２２０は、プラズマ処理により解消される。更に別の実施形態では、１つ又は複数のシーム２２０は、電子ビーム処理で解消される。更なる実施形態では、１つ又は複数のシーム２２０は、アモルファスシリコンのケイ素（Ｓｉ）原子をリフローするための任意の適切なプロセスで解消される。
［００２７］一般に、図２Ｃに示すように、１つ又は複数のボイド２２２（３つが例として示される）がアニーリングプロセス中に材料２１８に形成される。例えば、基板２０２又は層２０６の任意の表面張力により、材料２１８内に１つ又は複数のボイド２２２が形成されることが多い。１つ又は複数のシーム２２０と同様に、１つ又は複数のボイド２２２が部分的に又は完全に除去されない場合、半導体デバイス２００の性能は、一般に悪影響を受ける。
［００２８］工程１４０では、図２Ｄに示すように、アニーリングされた材料２１８の少なくとも一部がエッチングされて、１つ又は複数のボイド２２２が除去される。一実施形態では、アニーリングされた材料２１８の一部をエッチングすることは、基板２０２の１つ又は複数の特徴２０４の上の材料２１８をエッチャントに曝露することを含む。材料２１８は、基板２０２の層２０６の上面２０８の下方に、ある距離だけ１つ又は複数の特徴２０４にエッチングされ、その距離は、上面２０８と１つ又は複数の特徴２０４の１つ又は複数のボイド２２２の最下部のボイドの底部との間の距離に等しい。材料２１８の一部を１つ又は複数のボイド２２２の最下部のボイドの底部以下の距離までエッチングすることにより、１つ又は複数のボイド２２２は、その後に追加の材料２１８又は別の材料を堆積する前に、除去される。
［００２９］エッチングプロセスは、一般に、熱エッチング又は容量結合プラズマ（ＣＣＰ）又は誘導結合プラズマ（ＩＣＰ）によるプラズマエッチングを含むがこれらに限定されない、任意の適切なエッチングプロセスである。適切なエッチャントの例は、三フッ化窒素（ＮＦ３）、塩素ガス（Ｃｌ２）、塩酸（ＨＣｌ）、臭化水素（ＨＢｒ）、ヘキサフルオロ−２−ブチン（Ｃ４Ｆ６）、テトラフルオロエチレン（Ｃ２Ｆ４）、Ｈ２、Ａｒ、Ｈｅ、及びＮ２のうちの１つ又は複数を含むが、これらに限定されない。
［００３０］工程１２０、工程１３０、及び工程１４０は、一般に、任意の適切な回数繰り返されて、図２Ｅに示されるように、シーム若しくはボイドがまったくない状態、又はシーム若しくはボイドが低減された状態で、１つ又は複数の特徴２０４を材料２１８で充填する。
［００３１］図３は、本明細書に記載の実施形態による方法を実行するための装置３００の概略図である。より具体的には、装置３００は、上述の方法に従って半導体デバイスを製造するためのクラスタツールである。装置３００の中心には、移送チャンバ３１０がある。移送チャンバ３１０内には、基板移送機構３１２がある。基板移送機構３１２は、第１、第２、又は第３の処理チャンバ３３０、３４０、及び３５０の１つからそれぞれロードロックチャンバ３２０に、並びにその逆に、基板を移送する。第１、第２、及び第３の処理チャンバ３３０、３４０、及び３５０は、移送チャンバ３１０に結合される。ロードロックチャンバ３２０は、基板位置合わせチャンバ３２２を介して移送チャンバ３１０に結合される。図３に示されるように、装置３００は３つの処理チャンバを含む。しかしながら、装置３００は一般に、任意の適切な数のチャンバを含む。
［００３２］一実施形態では、第１の処理チャンバ３３０は堆積チャンバであり、第２の処理チャンバ３４０はアニーリングプロセスを実行するのに適したチャンバであり、第３の処理チャンバ３５０はエッチングチャンバである。適切なチャンバは、ＰＲＯＤＵＣＥＲ（登録商標）チャンバ及びＶＡＮＴＡＧＥ（登録商標）チャンバといった、カリフォルニア州サンタクララのアプライドマテリアルズ社から入手可能なチャンバを含む。工程１２０は一般に、第１の処理チャンバ３３０で行われる。一実施形態において、基板２０２は、工程１３０でのアニーリングプロセスのために第１の処理チャンバ３３０内に残る。別の実施形態では、基板２０２は、工程１３０のアニーリングプロセスのために第２の処理チャンバ３４０に移送される。次に、基板２０２は一般に、工程１４０でのエッチングプロセスのために第３の処理チャンバ３５０に移送される。
［００３３］本明細書に開示される工程を実行するための処理チャンバは、カリフォルニア州サンタクララのアプライドマテリアルズ社から入手可能である。しかしながら、他の製造業者からのものを含む他の処理チャンバが使用されてもよく、本開示の態様から利益が得られうることが企図される。
［００３４］本開示の実施形態は、高アスペクト比のトレンチのためのアモルファスシリコン間隙充填といった、半導体デバイス特徴のためのシーム及びボイドのない間隙充填を提供する。間隙充填はシーム及びボイドがないか、又は含まれるシーム及びボイドの数が低減されているため、半導体デバイスの全体的な性能が向上する。
［００３５］上記は本開示の実施形態を対象としているが、本開示の他の更なる実施形態が、その基本的な範囲から逸脱することなく考案されてもよく、その範囲は以下の特許請求の範囲によって決定される。

Claims (15)

  1. 半導体デバイスを製造するための方法であって、
    基板の表面に形成された１つ又は複数の特徴であって、側壁及び底面を各々が有する１つ又は複数の特徴を有する前記基板を処理チャンバに配置することと、
    １つ又は複数の特徴を有する前記基板の上にアモルファスシリコン膜を堆積することと、
    前記アモルファスシリコン膜をアニーリングすることと、
    前記アモルファスシリコン膜の一部をエッチングすることと
    を含む方法。
  2. 前記アモルファスシリコン膜を堆積することが、シラン、ジシラン、ジクロロシラン、トリシラン、及びテトラシランからなる群から選択されたケイ素前駆体に前記基板を曝露することを含む、請求項１に記載の方法。
  3. 前記基板をホウ素、リン、ガリウム、スズ、ヒ素、ゲルマニウム、炭素、窒素、アンチモン又はインジウム前駆体に曝露すること
    を更に含む、請求項２に記載の方法。
  4. 前記アモルファスシリコン膜の一部をエッチングすることが、前記アモルファスシリコン膜を、前記基板の上面の下方に、ある距離だけ凹ませることを含み、前記距離が、前記基板の前記上面と、前記１つ又は複数の特徴の１つ又は複数のボイドの最下部のボイドの底部との間の距離に等しい、請求項１に記載の方法。
  5. 半導体デバイスを製造するための方法であって、
    基板の表面に形成された１つ又は複数の高アスペクト比のトレンチであって、側壁及び底面を各々が有する１つ又は複数の高アスペクト比のトレンチを有する前記基板を処理チャンバに配置することと、
    前記１つ又は複数の高アスペクト比のトレンチにアモルファスシリコン膜を堆積することと、
    前記アモルファスシリコン膜をアニーリングして、前記１つ又は複数の高アスペクト比のトレンチに形成された１つ又は複数のシームを解消することと、
    前記アモルファスシリコン膜を、前記基板の上面の下方に、ある距離だけエッチングすることであって、前記距離が、前記基板の前記上面と、前記１つ又は複数の特徴の１つ又は複数のボイドの最下部のボイドの底部との間の距離に等しい、前記アモルファスシリコン膜をエッチングすることと
    を含む方法。
  6. 前記アモルファスシリコン膜がドープされている、請求項５に記載の方法。
  7. 前記アモルファスシリコン膜を堆積することが、
    前記基板をケイ素前駆体に曝露することと、
    前記基板をホウ素、リン、ガリウム、スズ、ヒ素、ゲルマニウム、炭素、窒素、アンチモン又はインジウム前駆体に曝露することと
    を含む、請求項６に記載の方法。
  8. 前記アモルファスシリコン膜を堆積することが、摂氏約１５０度から摂氏約５００度の間の温度で、かつ約１００ｍＴｏｒｒから約３５０Ｔｏｒｒの間の圧力で行われる、請求項７に記載の方法。
  9. 前記アモルファスシリコン膜をアニーリングすることが、摂氏約４００度から摂氏約１１００度の間の温度で、かつ約１００ｍＴｏｒｒから約１ａｔｍの間の圧力で行われる、請求項８に記載の方法。
  10. 前記アモルファスシリコン膜の一部をエッチングすることが、前記アモルファスシリコン膜を、ＮＦ３、Ｃｌ２、ＨＣｌ、ＨＢｒ、Ｃ４Ｆ６、Ｃ２Ｆ４、Ｈ２、Ａｒ、Ｈｅ、及びＮ２のうちの１つ又は複数を含むエッチャントに曝露することを含む、請求項９に記載の方法。
  11. 半導体デバイスを製造するための方法であって、
    基板の表面に形成された１つ又は複数の特徴であって、側壁及び底面を各々が有する１つ又は複数の特徴を有する基板を第１のチャンバに配置することと、
    前記第１のチャンバで１つ又は複数の特徴を有する前記基板の上に材料を堆積することと、
    前記第１のチャンバで前記材料をアニーリングして、前記材料の１つ又は複数のシームを解消することと、
    前記１つ又は複数の特徴を有する前記基板を第２のチャンバに移送することと、
    アニーリングされた前記材料の一部をエッチングして、アニーリングされた前記材料の１つ又は複数のボイドを除去することと
    を含む方法。
  12. 前記材料がアモルファスシリコンである、請求項１１に記載の方法。
  13. 前記材料を堆積することが、摂氏約１５０度から摂氏約５００度の間の温度で、かつ約１００ｍＴｏｒｒから約３５０Ｔｏｒｒの間の圧力で行われる、請求項１１に記載の方法。
  14. 前記材料をアニーリングすることが、摂氏約４００度から摂氏約１１００度の間の温度で、かつ約１００ｍＴｏｒｒから約１ａｔｍの間の圧力で行われる、請求項１３に記載の方法。
  15. アニーリングされた前記材料の一部をエッチングすることが、アニーリングされた前記材料を、前記基板の上面の下方に、ある距離だけ凹ませることを含み、前記距離が、前記基板の前記上面と、前記１つ又は複数の特徴の前記１つ又は複数のボイドの最下部のボイドの底部との間の距離に等しい、請求項１４に記載の方法。
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