CN220755376U - 一种半导体器件 - Google Patents

Abstract

本实用新型公开了一种半导体器件，属于半导体器技术领域，所述半导体器件包括衬底、第一衬垫层、第二衬垫层及连接层。第一衬垫层与第二衬垫层在垂直方向上堆叠设置在衬底上。连接层的至少一部分设置在第一衬垫层与第二衬垫层之间，其中，第一衬垫层、第二衬垫层、与连接层中至少一个具有波浪形侧壁。本实用新型可以在相同的占地面积下增加半导体器件的载子通道宽度，优化电子传输信号的可靠性并降低漏电流发生。

Description

一种半导体器件

技术领域

本实用新型属于半导体器技术领域，特别是关于一种具有垂直通道结构的半导体器件。

背景技术

透过改善工艺技术、电路设计、程序设计算法和制作方法可使平面式的半导体器件缩至更小的尺寸。然而，随着半导体器件的特征尺寸逐渐接近下限，相关器件的制作方法变得极富挑战性并且高成本。现今，平面式半导体器件的发展已达瓶颈，为能解决上述平面式半导体器件的密度极限问题，具有立体结构的半导体器件已成为目前的主流发展趋势，诸如三维NAND等半导体存储器件及相关制作工艺不断地改良，以在制作工艺简化的前提下维持良好的器件效能。

实用新型内容

为达上述目的，本实用新型之一实施例提供一种半导体器件。

第一方面，本实用新型提供一种半导体器件，包括衬底、第一衬垫层、第二衬垫层及连接层。所述第一衬垫层与所述第二衬垫层在垂直方向上堆叠设置在所述衬底上。所述连接层的至少部分设置在所述第一衬垫层与所述第二衬垫层之间，其中，所述第一衬垫层、所述第二衬垫层、与所述连接层中至少一个具有波浪形侧壁。

可选的，所述连接层包括在水平方向上依序堆叠的通道层与电介质层，其中，所述通道层电性连接所述第一衬垫层与所述第二衬垫层，并具有波浪形侧壁。

可选的，所述电介质层也具有波浪形侧壁。

可选的，所述波浪形侧壁包括多个凹部与多个端部，相邻的所述凹部与所述端部在水平方向上具有阶梯差。

可选的，各所述阶梯差彼此相同。

可选的，各所述阶梯差在所述垂直方向上由下而上逐渐增大。

可选的，所述通道层的厚度大于所述波浪形侧壁上的所述阶梯差。

可选的，所述半导体器件，还包括：

阻隔层，在所述水平方向上设置在所述连接层与所述第一衬垫层或第二衬垫层之间，其中，所述阻隔层具有波浪形侧壁，且所述阻隔层的厚度大于所述通道层上的所述阶梯差。

可选的，所述阻隔层包括金属氮化物层或金属氧化物层。

可选的，所述半导体器件，还包括：

第一绝缘层；以及第二绝缘层，所述第一绝缘层与所述第二绝缘层依序设置在所述第一衬垫层、所述第二衬垫层与所述连接层之间。

可选的，所述连接层包括在水平方向上依序堆叠的电介质层与通道层，所述通道层电性连接所述第一衬垫层与所述第二衬垫层，并在垂直方向上位在所述第一衬垫层与所述第二衬垫层之间，所述通道层具有波浪形侧壁。

有益效果：

本实用新型提供一种半导体器件，系在源极、漏极及通道层中至少一者上设有波浪形侧壁，以在相同的占地面积下有效地增加半导体器件的载子通道宽度，优化电子传输信号的可靠性并降低漏电流发生。

附图说明

所附图示提供对于此实施例更深入的了解，并纳入此说明书成为其中一部分。这些图示与描述，用来说明一些实施例的原理。须注意的是所有图示均为示意图，以说明和制图方便为目的，相对尺寸及比例都经过调整。相同的符号在不同的实施例中代表相对应或类似的特征。

图1至图11所绘示为根据本实用新型第一实施例中半导体器件的制作方法的示意图，其中：

图1为半导体器件在进行第一蚀刻制作工艺的剖面示意图；

图2为半导体器件在形成第一电介质层后的剖面示意图；

图3为半导体器件在进行第二蚀刻制作工艺的剖面示意图；

图4为半导体器件在形成第三电介质层后的剖面示意图；

图5为半导体器件在进行平坦化制作工艺后的剖面示意图；

图6为半导体器件在进行干式蚀刻制作工艺的剖面示意图；

图7为半导体器件在形成弓形凹陷后的剖面示意图；

图8为半导体器件在形成另一弓形凹陷后的剖面示意图；

图9为半导体器件在形成通孔后的剖面示意图；

图10为半导体器件在进行第四蚀刻制作工艺的剖面示意图；以及

图11为半导体器件在形成连接层后的剖面示意图。

图12所绘示为根据本实用新型第二实施例中半导体器件的剖面示意图。

图13所绘示为根据本实用新型第三实施例中半导体器件的剖面示意图。

图14所绘示为根据本实用新型第四实施例中半导体器件的局部剖面示意图。

图15所绘示为根据本实用新型第五实施例中半导体器件的局部剖面示意图。

图16所绘示为根据本实用新型第六实施例中半导体器件的剖面示意图；

其中，附图标记说明如下：

10、20、30、40、50、60-半导体器件，100-衬底，102-第一金属层，104-第二金属层，106-第三金属层，120-第一阻障层，122-第二阻障层，124-第三阻障层，126-第四阻障层，128-阻隔层，140-第一电介质层，141-第一绝缘层，142-第二电介质层，143-第三电介质层，144-第二绝缘层，145-第四电介质层，150-第一掩膜层，152-第二掩膜层，154-掩膜层，156-第三掩膜层，160-通孔，160P-保护层，160S、200S、210S、220S、420S-侧壁，162、164-弓形凹陷，170-第一通道层，170S-外侧壁，172、372-电介质层，200-第一衬垫层，210-第二衬垫层，220、420-连接层，302-金属层，320-阻障层，360-填充层，370-第二通道层，A、A1、A2-凹部，B、B1、B2-端部，d1、D、D1、D2-阶梯差，H、T-厚度，P1-第一蚀刻制作工艺，P2-第二蚀刻制作工艺，P3-干式蚀刻制作工艺，P31-第一子蚀刻步骤，P32-第二子蚀刻步骤，P4-第三蚀刻制作工艺，R-区域，W1、W2、W3-孔径。

具体实施方式

为使熟悉本实用新型所属技术领域的一般技术者能更进一步了解本实用新型，下文特列举本实用新型的数个优选实施例，并配合所附的附图，详细说明本实用新型的构成内容及所欲达成的功效。熟习本实用新型所属领域的技术人员能在不脱离本实用新型的精神下，参考以下所举实施例，而将数个不同实施例中的特征进行替换、重组、混合以完成其他实施例。

图1至图11所绘示者为根据本实用新型第一实施例中半导体器件10的制作方法的示意图。首先，请参考图1所示，提供衬底100，衬底100例如是硅衬底(silicon substrate)、含硅衬底(silicon-containing substrate)、外延硅衬底(epitaxial siliconsubstrate)、绝缘体上硅衬底(silicon-on-insulator substrate)或其他合适的材料所构成的衬底。本领域者应可轻易理解衬底100上或衬底100内还可依据实际器件需求而进一步形成各种所需的主动组件及/或被动组件。

如图1所示，在衬底100上依序形成第一阻障层120、第一金属层102及第二阻障层122，并在第二阻障层122上形成第一掩膜层150，例如包括电介质材料层(例如包括氮化硅、碳氮化硅、氮氧化硅等材料)及光致抗蚀刻层(例如包括合适的光致抗蚀刻材料)的复合层结构，但不以此为限。通过第一掩膜层150施行第一蚀刻制作工艺P1例如为干式蚀刻制作工艺，优选地通入氟等离子体或氯等离子体施行蚀刻制作工艺，以将第一掩膜层150的图案转移到下方的第二阻障层122、第一金属层102及第一阻障层120。在一实施例中，第一金属层102例如包括铝(Al)、钛(Ti)、钽(Ta)、钨(W)、铌(Nb)、钼(Mo)、铜(Cu)等金属导电材料，优选为钨。第一阻障层120、第二阻障层122例如包括一导电材料，优选地选自由钛、氮化钛(TiN)、钽、氮化钽(TaN)、与氮化钨(WN)所组成的群组，第一阻障层120与第二阻障层122的材质可以彼此相同或不同，在本实施例中，第一阻障层120与第二阻障层122可选择性地具有单层结构或是复合层结构，但不以此为限。

如图2所示，在图案化第二阻障层122、第一金属层102及第一阻障层120后，由图案化的第二阻障层122、第一金属层102及第一阻障层120共同形成第一衬垫层200，第一衬垫层200的侧壁200S优选地具有波浪形，但不以此为限。在一实施例中，还可根据实际器件需求，选择性地省略第一阻障层120及/或第二阻障层122的设置，也就是说，第一衬垫层200也可仅包括图案化的第一金属层102，但不以此为限。接着，在移除第一掩膜层150后，利用沉积制作工艺在衬底100上形成第一电介质层140，覆盖图案化的第二阻障层122、第一衬垫层200及图案化的第一阻障层120，其中，第一电介质层140的顶面高于图案化的第二阻障层122的顶面。第一电介质层140例如包括氮化硅、碳氮化硅、氮氧化硅等电介质材料，但不以此为限。此外，在另一实施例中，在沉积第一电介质层140前，还可选择性地在衬底100及第一衬垫层200的顶面及侧壁200S上额外形成一保形的原子层沉积层(ALD layer,未绘示)，但不以此为限。

接着，如图3所示，进行平坦化制作工艺，部分移除第一电介质层140以暴露出图案化的第二阻障层122的顶面。然后，在图案化的第二阻障层122及第一电介质层140上依序形成第一绝缘层141、第三阻障层124、第二金属层104及第二电介质层142，并在第二电介质层142上形成第二掩膜层152，例如同样包括电介质材料层(例如包括氮化硅、碳氮化硅、氮氧化硅等材料)及光致抗蚀刻层(例如包括合适的光致抗蚀刻材料)的复合层结构。通过第二掩膜层152施行第二蚀刻制作工艺P2，例如为干式蚀刻制作工艺，优选地通入氟等离子体或氯等离子体施行蚀刻制作工艺，以将第二掩膜层152的图案转移到下方的第二电介质层142、第二金属层104及第三阻障层124。在一实施例中，第二金属层104例如同样包括铝、钛、钽、钨、铌、钼、铜等金属导电材料，优选为钨。第三阻障层124例如同样包括一导电材料，优选地选自由钛、氮化钛、钽、氮化钽、与氮化钨所组成的群组。第一绝缘层141及第二电介质层142例如同样包括氮化硅、碳氮化硅、氮氧化硅等材料，但不以此为限。

如图4所示，在图案化第三阻障层124、第二金属层104及第二电介质层142后，由图案化的第三阻障层124及图案化的第二金属层104共同形成第二衬垫层210，第二衬垫层210的侧壁210S优选地具有波浪形，但不以此为限。在一实施例中，还可根据实际器件需求，选择性地省略第三阻障层124的设置，也就是说，第二衬垫层210也可仅包括图案化的第二金属层104，但不以此为限。接着，在移除第二掩膜层152后，利用沉积制作工艺在第一绝缘层141上形成第三电介质层143，覆盖图案化的第二电介质层142、第二衬垫层210及图案化的第三阻障层124，使得第三电介质层143的顶面高于图案化的第二电介质层142的顶面。其中，第三电介质层143例如包括氮化硅、碳氮化硅、氮氧化硅等材料，但不以此为限。在一实施例中，在沉积第三电介质层143前，还可选择性地在第一绝缘层141、第二电介质层142及第二衬垫层210的侧壁210S上额外形成一保形的原子层沉积层(未绘示)，但不以此为限。

如图5所示，进行平坦化制作工艺，移除第二电介质层142且部分移除第三电介质层143以暴露出第二衬垫层210的顶面，使得第二衬垫层210的顶面与第三电介质层143的顶面齐平。

然后，如图6所示，在第二衬垫层210及第三电介质层143上形成第二绝缘层144例如同样包括氮化硅、碳氮化硅、氮氧化硅等电介质材料，并在第二绝缘层144上形成第三掩膜层154，例如同样包括电介质材料层(例如包括氮化硅、碳氮化硅、氮氧化硅等材料)及光致抗蚀刻层(例如包括合适的光致抗蚀刻材料)的复合层结构，但不以此为限。通过第三掩膜层154施行干式蚀刻制作工艺P3，优选地通入氟等离子体或氯等离子体施行蚀刻制作工艺，以形成最后贯穿第二衬垫层210、第一绝缘层141并部分伸入第一衬垫层200的通孔160(如图9所示)。

为了使本领域中的通常技艺者可据以实现本揭露中通孔160的制作，以下具体描述干式蚀刻制作工艺P3的操作流程，如图7至图9所示。详细来说，先如图7所示，通过第三掩膜层154施行干式蚀刻制作工艺P3中的第一子蚀刻步骤P31，部分蚀刻第二金属层104，以在第二金属层104内形成弓形凹陷162，然后，通入保护气体，优选地包括氧气，以在弓形凹陷162的表面形成弧状的保护层160P。保护层160P为施行第一子蚀刻步骤P31的过程中所形成的蚀刻残余物，保护层160P的材质可根据第二金属层104的材质选择而不同，例如包括金属氧化物等材质，举例来说，当第二金属层104包括钨时，保护层160P例如包括二氧化钨或三氧化钨，但不以此为限。

接着，如图8所示，继续施行干式蚀刻制作工艺P3中的第二子蚀刻步骤P32，可在如图7所示的弓形凹陷162下形成另一弓形凹陷164，然后，同样通入保护气体(如氧气)，以在弓形凹陷164的表面形成弧状的保护层160P，例如包括二氧化钨或三氧化钨等材质，但不以此为限。在本实施例中，第二子蚀刻步骤P32采用与第一子蚀刻步骤P31相同的蚀刻条件(如相同的蚀刻参数、蚀刻偏压等)，先蚀穿弓形凹陷162底部的保护层160P，再往下蚀刻第二金属层104、第三阻障层124及部分的第一绝缘层141，形成弓形凹陷164。如此，经由第二子蚀刻步骤P32所形成的弓形凹陷164(如图8所示)与经由第一子蚀刻步骤P31所形成的弓形凹陷162(如图7所示)得以具有大致相同的孔径W1，但不以此为限。

而后，如图9所示，通过连续施行干式蚀刻制作工艺P3的子蚀刻步骤(如图7所示的第一子蚀刻步骤P31与图8所示的第二子蚀刻步骤P32)，形成穿过第二绝缘层144、第二衬垫层210、第一绝缘层141及部分的第一衬垫层200的通孔160，其中，通孔160的侧壁160S为波浪形。并且，在通孔160形成后，完全移除过程中生成的保护层160P。需特别说明的是，在本实施例中，通孔160由孔径W1大致相同的多个弓形凹陷(如图7所示的弓形凹陷162与图8所示的弓形凹陷164)构成，因此，通孔160具有规律均一的波浪形侧壁160S，且通孔160的底部优选地为圆弧状，如图9所示，但不以此为限。换言之，在本实施例中，通孔160开口处的孔径与底部的孔径大致相同，例如皆为孔径W1，但不以此为限。

然而，在另一实施例中，在施行第二子蚀刻步骤P32之前，也可先完全移除如图7所示的弓形凹陷162上的保护层160P，再往下蚀刻第二金属层104、第三阻障层124及部分的第一绝缘层141，形成另一弓形凹陷(未绘示)。在此操作下，由于如图7所示的弓形凹陷162的表面已无保护层160P的遮蔽，弓形凹陷162的孔径会在施行后续的子蚀刻步骤(如第二子蚀刻步骤P32)的过程中持续地被蚀刻扩大，而具有相对较大的孔径(大于孔径W1)。如此，最后通过反复施行所述子蚀刻步骤所形成的通孔(未绘示)则具有上宽下窄的渐缩孔径(未绘示)，且同样具有波浪形侧壁。

需说明的是，本实施例的干式蚀刻制作工艺P3虽是以施行两次所述子蚀刻步骤分别制作两个弓形凹陷(如图7所示的弓形凹陷162与图8所示的弓形凹陷164)为例作说明，但本领域技艺者应可轻易理解通孔160的实际制作并不限于前述，还可依据实际器件需求控制子蚀刻步骤的操作次数、蚀刻时间或蚀刻条件等来调整波浪形侧壁160S的起伏大小、弓形凹陷162、164的数量、曲率或斜度等。此外，本领域技艺者应可轻易理解前述的第一蚀刻制作工艺P1以及第二蚀刻制作工艺P2也可分别包括与干式蚀刻制作工艺P3相同或相近的子蚀刻步骤(如图7所示的第一子蚀刻步骤P31与图8所示的第二子蚀刻步骤P32等)，使得蚀刻后的目标物具有一波浪形侧壁，如第一衬垫层200的波浪形侧壁200S及/或第二衬垫层210的波浪形侧壁210S，但不以此为限。或者，在其他实施例中，第一蚀刻制作工艺P1、第二蚀刻制作工艺P2、及/或干式蚀刻制作工艺P3也可包括单一步骤的蚀刻制作工艺，使得蚀刻后的目标物仅具有一笔直形侧壁。

而后，如图10所示，进行多次沉积制作工艺，在如图9所示的通孔160中依序形成覆盖通孔160内侧壁的功能层及填满通孔160剩余空间的填充层。在本实施例中，所述功能层包括依序堆叠在通孔160内侧壁上的第一通道层170与电介质层172，而填充层则包括第四阻障层126，其中，第一通道层170例如包括氧化铟铝锌、氧化铟锡IGZO或其他合适的通道材料，电介质层172例如包括氧化铪(HfO2)、氧化铪硅(HfSiO4)、铪氧氮化硅(HfSiON)、氧化锌(ZrO2)或氧化钛(TiO2)等高介电常数电介质材料，而第四阻障层126则例如包括一导电材料，优选地选自由钛、氮化钛、钽、氮化钽、与氮化钨所组成的群组，但不以此为限。

然后，再如图10所示，在第四阻障层126上依序沉积第三金属层106及第四电介质层145，并在第四电介质层145上形成第三掩膜层156。通过第三掩膜层156施行第三蚀刻制作工艺P4，以将第三掩膜层156的图案转移到下方的第四电介质层145、第三金属层106、第四阻障层126、电介质层172及第一通道层170，形成半导体器件10，如图11所示。第三金属层106例如同样包括铝、钛、钽、钨、铌、钼、铜等金属导电材料，优选为钨，电介质层145例如同样包括氮化硅、碳氮化硅、氮氧化硅等电介质材料。需特别说明的是，在通孔160的宽度较大的实施例中，部分的第三金属层(未绘示)可垂直填入通孔160中，于此，位在通孔160中的所述第三金属层的侧壁与第四阻障层126直接接触。

由此，即完成本实施例的半导体器件10。在本实施例中，图案化的第一通道层170、图案化的电介质层172、图案化的第四阻障层126及图案化的第三金属层106可共同构成连接层220，其可作为垂直闸极结构，依序穿过第二绝缘层144、第二衬垫层210、第一绝缘层141及部分第一衬垫层200，并部分设置在第一衬垫层200与第二衬垫层210之间。也就是说，连接层220的第一通道层170、电介质层172及第四阻障层126设置在第一绝缘层141内，并由连接层220、第一衬垫层200与第二衬垫层210共同形成晶体管(transistor)。如此，第一衬垫层200及第二衬垫层210可分别作为源极/漏极(source/drain,S/D)，第三金属层106及第四阻障层126可共同作为闸极电极(gate electrode)，并由依序环绕在第四阻障层126的外侧壁上、并呈现垂直柱状的电介质层172与第一通道层170，分别作为所述闸极电极的闸极电介质层(gate dielectric layer)与闸极通道(gate channel)，进而使所述垂直闸极结构可达到类似全通道(channel-all-around,CAA)的效果。

需特别说明的是，在本实施例中，第一蚀刻制作工艺P1、第二蚀刻制作工艺P2及第四蚀刻制作工艺P4的操作原理与干式蚀刻制作工艺P3的操作原理大致相同。细部来说，第一蚀刻制作工艺P1、第二蚀刻制作工艺P2及第四蚀刻制作工艺P4也可进一步包括多个子蚀刻步骤(如图7所示的第一子蚀刻步骤P31与图8所示的第二子蚀刻步骤P32)，进而可通过连续形成多个弓形凹陷(如图7所示的弓形凹陷162与图8所示的弓形凹陷164)以分别在第一衬垫层200的侧壁200S、第二衬垫层210的侧壁210S及/或连接层220的侧壁220S形成波浪形轮廓。此外，在另一实施例中，第一蚀刻制作工艺P1、第二蚀刻制作工艺P2、干式蚀刻制作工艺P3及第四蚀刻制作工艺P4的其中一者也可以包括单一步骤的蚀刻制作工艺，以使蚀刻后的目标物具有一笔直形侧壁。根据本实施例的制作方法，第一衬垫层200、第二衬垫层210及连接层220的至少一者具有波浪形侧壁，可以在相同的占地面积下增加半导体器件的载子通道宽度(channel width)，优化电子传输信号的可靠性并降低漏电流发生。

此外，本领域者应可轻易了解，为能满足实际产品需求的前提下，本实用新型形成半导体器件及其制作方法亦可能有其它态样，而不限于前述。下文将进一步针对本实用新型中半导体器件的方法的其他实施例或变化型进行说明。且为简化说明，以下说明主要针对各实施例不同之处进行详述，而不再对相同之处作重复赘述。此外，本实用新型之各实施例中相同之组件系以相同之标号进行标示，以利于各实施例间互相对照。

请参照图12所示，其绘示本实用新型第二实施例的半导体器件20的剖面示意图。本实施例中半导体器件的整体结构大体上与前述第一实施例中的半导体器件10的整体结构相同，相同之处在此不再赘述。本实施例与前述第一实施例的主要差异在于，连接层220与第一绝缘层141之间的侧壁为波浪形，其可通过调整干式蚀刻制作工艺P3的参数，例如调整干式蚀刻制作工艺P3的电压或等离子体来源，使得连接层220与第一绝缘层141之间的侧壁也具有波浪形轮廓，尤其是使第二衬垫层210与第一衬垫层200(源极/漏极,S/D)之间的闸极通道(gate channel)与闸极电介质层(gate dielectric layer)形成有波浪形轮廓，进而增加半导体器件20的载子通道宽度，优化电子传输信号的可靠性并降低漏电流发生。

请参照图13所示，其绘示本实用新型第三实施例的半导体器件30的剖面示意图。本实施例中半导体器件的整体结构大体上与前述第一实施例中的半导体器件10的整体结构相同，相同之处在此不再赘述。本实施例与前述第一实施例的主要差异在于，连接层220与第一衬垫层200之间、连接层220与第二衬垫层210之间额外设置阻隔层128，可通过在形成第一通道层170前，在第一衬垫层200及第二衬垫层210内形成阻隔层128。需注意的是，第一通道层170具有波浪形的外侧壁，所述波浪形外侧壁在水平方向上具有阶梯差d1，阻隔层128的厚度T优选地大于所述阶梯差d1，如此可避免连接层220中的第一通道层170直接接触第一衬垫层200中的第一金属层102及第二衬垫层210中的第二金属层104，改善因第一金属层102及第二金属层104中金属离子扩散所衍生晶体管起始电压下降等问题。阻隔层128的材质例如选自由氧化钛、氧化钽、氧化钨、氮化钛、氮化钽、与氮化钨所组成的群组，但不以此为限，优选地阻隔层128包括与第一金属层102及第二金属层104相同金属成分的金属氧化物或金属氮化物，例如氧化钨或氮化钨。

请参照图14所示，其绘示本实用新型第四实施例中半导体器件的局部剖面示意图。本实施例中半导体器件40与图11中的半导体器件10的整体结构大致相同，差异在于半导体器件10的区域R及半导体器件40的区域R的结构不同，半导体器件40的区域R如图14所示。垂直柱状的第一通道层170的外侧壁170S为波浪形，波浪形的外侧壁170S具有多个凹部A及多个端部B，相邻的凹部A及端部B在水平方向上具有阶梯差D，各阶梯差D彼此相同。本实施例与图11的半导体器件10的差异在于本实施例的垂直柱状的第一通道层170的内侧壁不具有波浪形，为笔直侧壁，其可借由沉积较厚的第一通道层170、回蚀刻而得，如此便可得到一较短的通道长度(channel length)。因此接续形成的电介质层172的内侧壁及外侧壁同样不具有波浪形，为笔直侧壁。如此，后续形成的第四阻障层126的侧壁同样不具有波浪形，为笔直侧壁。在此实施例中，第一通道层170的厚度H大于阶梯差D，优选地通道宽度H大于或等于阶梯差D的三倍。需要特别说明的是，厚度H的基准线分别为第一通道层170的内侧壁及波浪形的外侧壁170S的多个凹部A及多个端部B的平均面。

请参照图15所示，其绘示本实用新型第五实施例中半导体器件的局部剖面示意图。本实施例中半导体器件50与图11中的半导体器件10的整体结构大致相同，差异在于半导体器件10的区域R及半导体器件50的区域R的结构不同，半导体器件50的区域R如图15所示。本实施例与图11的半导体器件10的差异在于垂直柱状的第一通道层170的外侧壁170S为波浪形，波浪形的外侧壁170S的上部具有凹部A1及端部B1，凹部A1及端部B1在水平方向上具有阶梯差D1；波浪形的外侧壁170S的下部具有凹部A2及端部B2，凹部A2及端部B2在水平方向上具有阶梯差D2，阶梯差D1大于阶梯差D2，具体而言，波浪形的外侧壁170S的阶梯差在垂直方向上由下而上逐渐增大，并且，连接层220顶部的孔径W2相对较大且连接层220底部的孔径W3则相对较小，而整体呈现上宽下窄的垂直柱状结构。细部而言，图15的半导体器件50是通过如图8所示的干式蚀刻制作工艺P3，连续形成多个弓形凹陷(如图7所示的弓形凹陷162与图8所示的弓形凹陷164)所形成，具体而言，通过反复施行干式蚀刻制作工艺P3及完全移除保护层160P即可形成上宽下窄的连接层220。另一方面，本实施例中垂直柱状的第一通道层170的内侧壁不具有波浪形，而可如图14所示的第四实施例一般，为笔直侧壁。电介质层172的内侧壁及外侧壁同样不具有波浪形，为笔直侧壁。第四阻障层126的侧壁同样不具有波浪形，为笔直侧壁。

请参考图16所示，其绘示本实用新型第六实施例的半导体器件60的剖面示意图。本实施例中半导体器件60的整体结构大体上与前述第一实施例中的半导体器件10的整体结构相同，包括第一衬垫层200、第一电介质层140、第一绝缘层141、及第二衬垫层210及第三电介质层143等，相同之处在此不再赘述。本实施例与前述第一实施例的主要差异在于，在第一衬垫层200及第二衬垫层210之间额外设置阻障层320及金属层302，并由阻障层320及金属层302共同形成一闸极结构，并环绕设置在第二通道层370外侧。第二通道层370与所述闸极结构之间还设置电介质层372，作为所述闸极电极的闸极电介质层。其中，金属层302例如同样包括铝、钛、钽、钨、铌、钼、铜等金属导电材料，阻障层320例如同样包括一导电材料，优选地选自由钛、氮化钛、钽、氮化钽、与氮化钨所组成的群组，但不以此为限。

需特别说明的是，本实施例的连接层420包括在水平方向上依序设置的电介质层372、第二通道层370及填充层360(例如包括氧化物层)以及环绕设置在第二通道层370外侧的金属层302、阻障层320及第一绝缘层141，并且，在垂直方向上完全位在第一衬垫层200及第二衬垫层210之间。在此设置下，连接层420、第一衬垫层200与第二衬垫层210可共同形成一晶体管，其中，第一衬垫层200及第二衬垫层210可同样作为所述晶体管的源极/漏极，连接层420的第二通道层370则做为所述晶体管的垂直通道结构。如此，本实施例的所述闸极结构可整体地环绕在所述垂直通道结构外侧，进而使所述闸极结构可达到类似全闸极(gate-all-around,GAA)的效果。

此外，在本实施例中，半导体器件60的第一衬垫层的侧壁200S、第二衬垫层210的侧壁210S及连接层420的侧壁420S具有波浪形，且所述闸极结构与第二通道层370之间的电介质层372的内侧壁及外侧壁皆为波浪形，部分第二通道层370的外侧壁为波浪形，同样得以在相同的占地面积下增加半导体器件的载子通道宽度，优化电子传输信号的可靠性并降低漏电流发生。

以上所述仅为本实用新型的优选实施例而已，并不用于限制本实用新型，对于本领域的技术人员来说，本实用新型可以有各种更改和变化。凡在本实用新型的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本实用新型的保护范围之内。

Claims (11)

1.一种半导体器件，其特征是，包括：

衬底；

第一衬垫层与第二衬垫层，在垂直方向上堆叠设置在所述衬底上；以及连接层，至少部分设置在所述第一衬垫层与所述第二衬垫层之间，其中所述第一衬垫层、所述第二衬垫层与所述连接层中至少一个具有波浪形侧壁。

2.根据权利要求1所述的半导体器件，其特征是，所述连接层包括在水平方向上依序堆叠的通道层与电介质层，其中，所述通道层电性连接所述第一衬垫层与所述第二衬垫层，并具有波浪形侧壁。

3.根据权利要求2所述的半导体器件，其特征是，所述电介质层也具有波浪形侧壁。

4.根据权利要求2所述的半导体器件，其特征是，所述波浪形侧壁包括多个凹部与多个端部，相邻的所述凹部与所述端部在水平方向上具有阶梯差。

5.根据权利要求4所述的半导体器件，其特征是，各所述阶梯差彼此相同。

6.根据权利要求4所述的半导体器件，其特征是，各所述阶梯差在所述垂直方向上由下而上逐渐增大。

7.根据权利要求4所述的半导体器件，其特征是，所述通道层的厚度大于所述波浪形侧壁上的所述阶梯差。

8.根据权利要求4所述的半导体器件，其特征是，还包括：

阻隔层，在所述水平方向上设置在所述连接层与所述第一衬垫层或第二衬垫层之间，其中，所述阻隔层具有波浪形侧壁，且所述阻隔层的厚度大于所述通道层上的所述阶梯差。

9.根据权利要求8所述的半导体器件，其特征是，所述阻隔层包括金属氮化物层或金属氧化物层。

10.根据权利要求2所述的半导体器件，其特征是，还包括：

第一绝缘层；以及第二绝缘层，所述第一绝缘层与所述第二绝缘层依序设置在所述第一衬垫层、所述第二衬垫层与所述连接层之间。

11.根据权利要求1所述的半导体器件，其特征是，所述连接层包括在水平方向上依序堆叠的电介质层与通道层，所述通道层电性连接所述第一衬垫层与所述第二衬垫层，并在垂直方向上位在所述第一衬垫层与所述第二衬垫层之间，所述通道层具有波浪形侧壁。