KR20120126719A - 반도체 소자의 제조 방법 - Google Patents

Abstract

본 발명은 서브 워드라인 드라이버 영역에서 게이트와 메탈 콘택플러그 사이의 오버랩 마진을 향샹시켜, 소자의 특성을 향상시키는 반도체 소자의 제조 방법을 제공하는 것을 목적으로 한다.
본 발명에 따른 반도체 소자의 제조 방법은 서브 워드라인 영역의 반도체 기판 상부에 게이트 패드를 형성하는 단계와, 게이트 패드와 연결되는 다수의 콘택플러그를 형성하는 단계와, 콘택플러그와 인접한 콘택플러그 사이의 상기 게이트 패드를 식각하여 분리된 게이트 패턴을 형성하는 단계를 포함하는 것을 특징으로 한다.

Description

반도체 소자의 제조 방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}

본 발명은 반도체 소자의 제조 방법에 관한 것이다. 보다 상세하게는 서브 워드라인 영역(Sub Wordline)의 게이트 패드를 포함하는 반도체 소자에 관한 것이다.

메모리 반도체 중 현재까지도 가장 큰 시장은 DRAM 분야이다. 메인 메모리(main memory)로서의 DRAM은 고 집적화, 저 전력화, 낮은 가격화의 방향으로 계속하여 개발 및 발전되고 있다.

가격 경쟁력은 급속도로 하락하는 추세에 있으며, 반도체 생산자들은 웨이퍼 당 생산성을 높이는데 주력하고 있다. 셀 사이즈(cell size)와 코어(core) 면적이 감소되어야만, 웨이퍼 당 생산되는 칩의 개수는 많아질 수 있고 그에 따라 생산성이 증대된다. 여기서, density가 큰 제품일수록, 고 성능(high performance) 제품일수록 코어(core)가 차지하는 면적은 기하급수적으로 늘어나게 된다. 따라서, DRAM 메모리 장치에 있어서, 코어(core)의 면적을 줄이는 것은 무엇보다 중요한 문제가 된다.

반도체 메모리 장치의 코어 영역에는 워드라인을 높은 전원 전압(Vpp)으로 승압시키기 위하여 서브 워드라인 드라이버(SWD: Sub Wordline Driver) 영역이 존재한다. 참고로, 서브 워드라인 드라이버(SWD)는 셀(cell)의 데이터를 읽고 쓰는 동작을 하는데 있어서, 워드 라인을 온 또는 오프시키는 회로이다. 이러한, 서브 워드라인 드라이버(SWD)는 반도체 장치의 코어(core) 내에 존재한다.

반도체 소자의 고집적화가 진행됨에 따라 셀 부의 레이아웃 측면에서 패턴간 정렬 마진이 점차 감소되고 있는 실정이다. 특히, 서브 워드라인 영역의 메탈 콘택플러그와 게이트 패드 간의 오정렬이 다발하고 있다. 현재, 서브 워드라인 영역에서는 분리되어 있는 다수의 게이트 패드를 형성하고, 각각의 게이트 패드와 연결되는 메탈 콘택플러그를 형성한다. 그런데, 게이트 패드와 메탈 콘택플러그 사이의 오버레이 마진 부족으로 메탈 콘택플러그 형성을 위한 메탈 콘택홀 형성 시 게이트 패드 상부에서 식각이 멈추지 않고, 반도체 기판 하단부까지 식각되는 문제점이 발생한다. 이와 같이 메탈 콘택플러그가 셀 웰 근처까지 형성되어 워드라인과 셀 웰 간의 누설전류가 발생하고, 주변의 웰 전위를 상승시켜 인접한 셀의 오프(Off)성 비트라인 페일을 유발시키게 된다.

본 발명은 서브 워드라인 드라이버 영역에서 게이트와 메탈 콘택플러그 사이의 오버랩 마진을 향샹시켜, 소자의 특성을 향상시키는 반도체 소자의 제조 방법을 제공하는 것을 목적으로 한다.

본 발명에 따른 반도체 소자의 제조 방법은 서브 워드라인 영역의 반도체 기판 상부에 게이트 패드를 형성하는 단계와, 게이트 패드와 연결되는 다수의 콘택플러그를 형성하는 단계와, 콘택플러그와 인접한 콘택플러그 사이의 상기 게이트 패드를 식각하여 분리된 게이트 패턴을 형성하는 단계를 포함하는 것을 특징으로 한다.

나아가, 게이트 패드는 매립형 게이트인 것을 특징으로 하며, 게이트 패드는 선폭이 일정한 라인 형태이거나 콘택플러그와 인접한 콘택플러그 사이의 게이트 패드 선폭은 콘택플러그와 연결되는 부분의 게이트 패드 선폭보다 작은 것을 특징으로 한다.

또한, 다수의 콘택플러그를 형성하는 단계는 게이트 패드를 포함하는 상기 반도체 기판 상부에 제 1 절연막을 형성하는 단계와, 제 1 절연막을 식각하여 상기 게이트 패드를 노출시키는 콘택홀을 다수 형성하는 단계와, 콘택홀 내에 도전물질을 매립하는 단계를 더 포함하는 것을 특징으로 한다.

나아가, 제 1 절연막을 형성하는 단계에서, 제 1 절연막은 산화막을 포함하며, 분리된 게이트 패턴을 형성하는 단계는 콘택플러그와 인접한 콘택플러그 사이의 제 1 절연막을 식각하여 게이트 패드를 노출시키는 단계와, 식각된 제 1 절연막을 식각 마스크로 상기 노출된 게이트 패드를 식각하는 단계를 더 포함하는 것을 특징으로 한다.

나아가, 게이트 패드를 식각하는 단계는 과식각으로 진행되어 게이트 패드 하부의 상기 반도체 기판을 일부 식각하는 것을 특징으로 하며, 분리된 게이트 패턴을 형성하는 단계 이후 분리된 게이트 패턴들 사이에 절연물질을 매립하는 단계를 더 포함하는 것을 특징으로 한다. 여기서, 절연물질은 산화막, 질화막 및 이들의 조합 중 선택된 어느 하나를 포함하는 것을 특징으로 한다.

본 발명은 서브 워드라인 영역의 게이트 패드와 연결된 메탈 콘택플러그 형성 시 공간 마진 및 정렬 마진을 확보함으로써, 게이트 패드의 브릿지 불량을 방지할 수 있다. 또한, 메탈 콘택플러그와 게이트 패드 사이의 오정렬을 방지함으로써, 기판 하단부까지 식각되는 과식각을 방지하며, 이에 따라 메탈 콘택플러그가 셀 웰과 전기적으로 접합되는 현상을 방지할 수 있다.

도 1 내지 도 6은 본 발명에 따른 반도체 소자의 제조 방법을 도시한 평면도 및 단면도.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.

도 1 내지 도 6은 본 발명에 따른 반도체 소자의 제조 방법을 도시한 도면으로, 도 1 (ⅰ), (ⅲ) 내지 도 6 (ⅰ), (ⅲ)은 평면도를 도시한 것이며, 도 1 (ⅱ) 내지 도 6 (ⅱ)은 각각 도 1 (ⅰ), (ⅲ) 내지 도 6 (ⅰ), (ⅲ)의 Y - Y'의 절단면에 따른 단면도를 도시한 것이다.

먼저 도 1을 참조하면 도 1 (ⅰ)에 도시된 바와 같이 셀 영역(B; Cell) 외곽에 서브 워드라인 영역(A; Sub Wordline)이 구비되어 있다. 이러한, 셀 영역(B) 및 서브 워드라인 영역(A)의 반도체 기판에 각각 셀 게이트(103) 및 게이트 패드(105)를 형성한다. 서브 워드라인 영역(A)에서 게이트 패드(105)는 하나의 라인 패턴으로 형성되며, 셀 영역(B)에서 셀 게이트(103)는 서브 워드라인 영역(A)의 게이트 패드(105)와 연결되며, 게이트 패드(105)와 수직한 방향을 장축으로 하는 라인 형태로 형성된다. 서브 워드라인 영역(A)의 게이트 패드(105)는 도 1 (ⅰ)에 도시된 바와 같이 선폭이 일정한 라인 형태로 형성하거나, 도 1 (ⅲ)에 도시된 바와 같이 게이트 패드(105)의 선폭이 일정하지 않은 라인 형태로 형성할 수 있다. 게이트 패드(105)의 선폭이 일정하지 않은 라인 형태는 후속으로 콘택플러그가 형성될 부분의 게이트 패드(105) 선폭보다 콘택플러그가 형성되지 않는 부분의 게이트 패드(105) 선폭이 작게 형성하는 것이 바람직하다. 이렇게 형성하면 후속 공정에서 게이트 패드(105)를 분리시킬 때 식각되어야 하는 게이트 패드(105)의 선폭이 작으므로 식각 공정이 용이한 장점이 있다.

또한, 셀 게이트(103)는 셀 영역(B) 양측의 서브 워드라인 영역(A)에 교번으로 연결된다. 즉, 하나의 셀 게이트(103)가 셀 영역(B) 일측의 서브 워드라인 영역(A)에 형성된 게이트 패드(105)와 연결되면, 이 셀 게이트(103)에 인접한 셀 게이트(103)는 셀 영역(B) 타측의 서브 워드라인 영역(A)에 형성된 게이트 패드(105)와 연결된다.

다음으로, 셀 영역(B) 및 서브 워드라인 영역(A)의 전체 상부에 제 1 절연막(110)을 형성한다. 제 1 절연막(110)은 산화막으로 형성하는 것이 바람직하다.

도 2를 참조하면, 제 1 절연막(110)을 식각하여 서브 워드라인 영역(A)의 게이트 패드(105)를 노출시키는 콘택홀(115)을 다수 형성한다. 이때, 콘택홀(115)은 셀 영역(B)의 셀 게이트(103)와 연결되는 위치에 형성하는 것이 바람직하다. 이어서, 도 3을 참조하면 콘택홀(115)에 금속물질을 매립한 후 제 1 절연막(110)이 노출될때까지 평탄화 공정을 진행하여 콘택플러그(115a)를 형성한다.

도 4를 참조하면, 콘택플러그(115a)와 인접한 콘택플러그(115a) 사이의 제 1 절연막(110)을 식각하여 서브 워드라인 영역(A)의 게이트 패드(105)를 노출시킨다. 다음으로, 도 5를 참조하면 식각된 절연막(110)에 의해 노출된 게이트 패드(105)를 더 식각하여 라인 형태의 게이트 패드(105)를 하나의 콘택플러그(115a)와 하나의 게이트 패드(105)가 연결되도록 게이트 패드(105)를 분리하는 트렌치(117)을 형성다. 이때, 게이트 패드(105)가 완전히 분리될때까지 식각하는 것이 바람직하다. 더욱 바람직하게는 과식각을 진행하여 게이트 패드(105) 하부의 반도체 기판(100)을 더 식각되도록 한다. 과식각을 진행하는 이유는 게이트 패드(105)를 완전하게 분리시키기 위함이다. 도 1의 공정에서 게이트 패드(105)는 하나로 연결된 패드 형태로 형성하였으므로, 게이트 패드(105)가 식각되어 각각 분리된 섬 형태의 게이트 패드 패턴(105a)이 형성된다. 이때, 도 5 (ⅲ)에 도시된 바와 같은 경우에는 콘택플러그(115a)가 형성된 부분의 게이트 패드(105) 선폭보다 콘택플러그(115a) 형성되지 않는 부분의 게이트 패드(105) 선폭이 작으므로 게이트 패드(105)를 분리시킬 때 식각되어야 하는 게이트 패드(105)의 선폭이 작으므로 식각 공정이 용이한 장점이 있다.

다음으로, 도 6을 참조하면 식각된 절연막(110) 및 트렌치(117)를 포함하는 반도체 기판(100) 전체 상부에 제 2 절연막(120)을 형성한 후 콘택플러그(115a)가 노출될때까지 평탄화 공정을 진행한다. 제 2 절연막(120)은 산화막, 질화막 및 이들의 조합 중 선택된 어느 하나로 형성할 수 있다. 이렇게, 게이트 패드 패턴(105a) 사이의 트렌치(117)에 절연막을 매립함에 따라 섬 형태로 분리된 게이트 패드 패턴(105a)들 사이가 완전히 절연된다.

상술한 바와 같이, 서브 워드라인 영역(A)에 형성된 게이트 패드를 하나로 연결된 라인 형태로 형성하고, 이 게이트 패드와 연결되는 다수의 콘택플러그를 형성한 후 하나의 콘택플러그와 하나의 게이트 패드가 연결되도록 게이트 패드를 분리시킴으로써, 서브 워드라인 영역의 게이트 패드 패턴과 콘택플러그 간의 오정렬(Mis-align)을 미리 방지하고, 인접한 게이트 패드 패턴 간에 발생하던 브릿지(Bridge) 불량을 개선할 수 있다.

100 : 반도체 기판 105 : 매립형 게이트
110 : 제 1 절연막 115 : 콘택홀
115a : 콘택플러그 117 : 트렌치
120 : 제 2 절연막

Claims (10)

1. 서브 워드라인 영역의 반도체 기판 상부에 게이트 패드를 형성하는 단계;
   상기 게이트 패드와 연결되는 다수의 콘택플러그를 형성하는 단계; 및
   상기 콘택플러그와 인접한 콘택플러그 사이의 상기 게이트 패드를 식각하여 분리된 게이트 패턴을 형성하는 단계
   를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
2. 청구항 1에 있어서,
   상기 게이트 패드는 매립형 게이트인 것을 특징으로 하는 반도체 소자의 제조 방법.
3. 청구항 1에 있어서,
   상기 게이트 패드는 선폭이 일정한 라인 형태인 것을 특징으로 하는 반도체 소자의 제조 방법.
4. 청구항 1에 있어서,
   상기 게이트 패드는 상기 콘택플러그와 인접한 콘택플러그 사이의 게이트 패드 선폭은 상기 콘택플러그와 연결되는 부분의 게이트 패드 선폭보다 작은 것을 특징으로 하는 반도체 소자의 제조 방법.
5. 청구항 1에 있어서,
   상기 다수의 콘택플러그를 형성하는 단계는
   상기 게이트 패드를 포함하는 상기 반도체 기판 상부에 제 1 절연막을 형성하는 단계;
   상기 제 1 절연막을 식각하여 상기 게이트 패드를 노출시키는 콘택홀을 다수 형성하는 단계;
   상기 콘택홀 내에 도전물질을 매립하는 단계
   를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
6. 청구항 5에 있어서,
   상기 제 1 절연막을 형성하는 단계에서, 상기 제 1 절연막은 산화막을 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
7. 청구항 5에 있어서,
   상기 분리된 게이트 패턴을 형성하는 단계
   상기 콘택플러그와 인접한 콘택플러그 사이의 상기 제 1 절연막을 식각하여 상기 게이트 패드를 노출시키는 단계; 및
   상기 식각된 제 1 절연막을 식각 마스크로 상기 노출된 게이트 패드를 식각하는 단계
   를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
8. 청구항 7에 있어서,
   상기 게이트 패드를 식각하는 단계는 과식각으로 진행되어 상기 게이트 패드 하부의 상기 반도체 기판이 일부 식각되는 것을 특징으로 하는 반도체 소자의 제조 방법.
9. 청구항 1에 있어서,
   상기 분리된 게이트 패턴을 형성하는 단계 이후,
   상기 분리된 게이트 패턴들 사이에 절연물질을 매립하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
10. 청구항 9에 있어서,
    상기 절연물질은 산화막, 질화막 및 이들의 조합 중 선택된 어느 하나를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.

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