CN108110005A - 晶体管结构、存储单元阵列及其制备方法 - Google Patents

晶体管结构、存储单元阵列及其制备方法 Download PDF

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CN108110005A CN201711281926.2A CN201711281926A CN108110005A CN 108110005 A CN108110005 A CN 108110005A CN 201711281926 A CN201711281926 A CN 201711281926A CN 108110005 A CN108110005 A CN 108110005A
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Abstract

本发明提供一种晶体管结构、存储单元阵列及其制备方法，包括：1）提供一具有有源区的半导体衬底，于半导体衬底内形成沟槽结构；2）于沟槽结构的底部及侧壁形成栅氧化层；3）于栅氧化层表面形成第一导电材料层；4）于第一导电材料层表面形成第二导电材料层；5）第一次刻蚀去除部分第一导电材料层及部分第二导电材料层；6）第二次刻蚀第一导电材料层及第二导电材料层，以分别得到第一导电层及包括填充部及凸起部的第二导电层，第二次刻蚀所使用的刻蚀液对第一导电材料层的刻蚀速率大于对第二导电材料层的刻蚀速率，凸起部的顶端高于第一导电层的顶端。本发明提高了栅极字线的高度，减小了栅极字线的电阻，从而减少了器件的访问时间。

Description

晶体管结构、存储单元阵列及其制备方法
技术领域
本发明属于集成电路制造技术领域，特别是涉及一种晶体管结构、存储单元阵列及其制备方法。
背景技术
动态随机存储器(Dynamic Random Access Memory，简称：DRAM)是计算机中常用的半导体存储器件，由许多重复的存储单元组成。每一个存储单元主要由一个晶体管与一个由晶体管所操控的电容器所构成，且存储单元会排列成阵列形式，每一个存储单元通过字线与位线彼此电性连接。随着电子产品日益朝向轻、薄、短、小发展，动态随机存取存储器组件的设计也必须符合高集成度、高密度的要求朝小型化发展的趋势发展，为提高动态随机存取存储器的积集度以加快组件的操作速度，以及符合消费者对于小型化电子装置的需求，近年来发展出埋入式栅极字线动态随机存取存储器，以满足上述种种需求。
然而，在上述这种结构中，随着动态随机存储器的阵列不断减小，就存在减小字线电阻与减小栅极诱导漏极泄漏电流之间的均衡的问题，其中，随着器件尺寸的减小，字线电阻会逐渐增大，其增加了器件的访问时间，一般可通过增加字线的高度以实现自身的低电阻，但与此同时，栅极(字线)与源漏之间的电场分布就会改变，在埋入式栅极字线下方产生较高的电场，从而在源/漏极与栅极之间的重叠区域造成较高的栅极引致漏极漏电流(GIDLcurrent)，并降低埋入式字线动态随机存取存储器的存储时间(retention time)。
因此，提供一种能解决上述栅极字线电阻减小与栅极引致漏极漏电流现象产生之间相互矛盾的方案实属必要。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种晶体管结构、存储单元阵列及其制备方法，特别是用于解决现有技术中栅极字线电阻减小与栅极引致漏极漏电流现象产生之间的相互矛盾的问题。
为实现上述目的及其他相关目的，本发明提供一种晶体管结构的制备方法，包括如下步骤：
1)提供一具有有源区的半导体衬底，于所述半导体衬底内形成沟槽结构，所述沟槽结构穿过所述有源区；
2)于所述沟槽结构的底部及侧壁形成栅氧化层，所述栅氧化层覆盖所述沟槽结构的底部及侧壁；
3)于所述栅氧化层表面形成第一导电材料层；
4)于所述第一导电材料层表面形成第二导电材料层，所述第二导电材料层填满所述沟槽结构；
5)第一次刻蚀去除部分所述第一导电材料层及部分所述第二导电材料层，使得所述第一导电材料层的上表面及所述第二导电材料层的上表面均低于所述半导体衬底的上表面；以及，
6)第二次刻蚀所述第一导电材料层及所述第二导电材料层，以分别得到第一导电层及第二导电层，第二次刻蚀所使用的刻蚀液对所述第一导电材料层的刻蚀速率大于对所述第二导电材料层的刻蚀速率，所述第一导电层、所述第二导电层及所述栅氧化层共同构成埋入式栅极字线结构；其中，所述第二导电层包括结合于所述第一导电层表面的填充部及位于所述填充部顶上的凸起部，所述凸起部的顶端高于所述第一导电层的顶端，且所述凸起部的任一长度向外侧壁与所述栅氧化层之间具有间距，占所述沟槽结构在相同宽度向截面下的开口尺寸的1％～50％。
作为本发明的一种优选方案，步骤1)中形成的所述沟槽结构在宽度向截面下的开口的尺寸介于10纳米～50纳米；步骤2)中形成的所述栅氧化层的厚度介于1纳米～9纳米；步骤 6)中，所述凸起部的高度介于1纳米～40纳米，所述凸起部的长度向外侧壁与所述栅氧化层之间的间距介于0.8纳米～5纳米。
作为本发明的一种优选方案，所述第一导电材料层包括氮化钛(TiN)层，所述第二导电材料层包括钨(W)金属线。
作为本发明的一种优选方案，步骤1)中，于所述半导体衬底内形成所述沟槽结构的步骤包括：
1-1)于所述半导体衬底表面形成一层具有窗口的掩膜层，其中，所述窗口定义出所述沟槽结构的形状及位置；以及
1-2)基于所述窗口对所述半导体衬底进行刻蚀，以形成所述沟槽结构。
作为本发明的一种优选方案，步骤5)中，通过交替干法刻蚀工艺对所述第一导电材料层及所述第二导电材料层进行刻蚀，其中，所述交替刻蚀的刻蚀气体包括六氟化硫(SF6)、氯气(Cl2)及氩气(Ar)所构成群组中的任意两种或三种的组合。
作为本发明的一种优选方案，步骤6)之后还包括步骤：于所述沟槽结构内形成填孔绝缘层，所述填孔绝缘层覆盖所述第一导电层的顶端并包覆所述凸起部。
作为本发明的一种优选方案，步骤6)之后，于所述沟槽结构内形成所述填孔绝缘层之前还包括步骤：采用氢氟酸稀溶液(DHF)试剂对所述第二导电层的表面进行清洗以去除表面副产物，其中，所述DHF
试剂包括氢氟酸(HF)和水的混合液，所述混合液中氢氟酸和水的摩尔比例在1比50～1000。
作为本发明的一种优选方案，步骤6)中，所述刻蚀液对所述第一导电材料层及所述第二导电材料层的刻蚀速率比在3比1至10比1之间。
作为本发明的一种优选方案，所述刻蚀液包括氢氧化铵(NH4OH)、双氧水(H2O2)及水：其中，所述氢氧化铵、所述双氧水及所述水的摩尔比在1比0.01～2比5～150；所述刻蚀液的刻蚀温度介于4℃～25℃之间。
本发明还提供一种晶体管结构，包括：
半导体衬底，具有有源区，于沟槽结构形成于所述半导体衬底内，所述沟槽结构穿过所述有源区；以及，
埋入式栅极字线结构，位于所述沟槽结构中，所述埋入式栅极字线结构包括：
栅氧化层，位于所述沟槽结构的底部和侧壁；
第一导电层，位于所述栅氧化层的底部和局部侧壁，且所述第一导电层的顶端低于所述半导体衬底的上表面；
第二导电层，所述第二导电层包括填充于所述沟槽结构的下部内且表面覆盖所述第一导电层的填充部以及位于所述填充部上的凸起部，其中，所述凸起部的顶端高于所述第一导电层的顶端且低于所述半导体衬底的上表面，所述凸起部的任一长度向外侧壁与所述栅氧化层之间具有间距，占所述沟槽结构在相同宽度向截面下的开口尺寸的1％～50％。
作为本发明的一种优选方案，所述沟槽结构在宽度向切面下的开口的尺寸介于10纳米～50纳米；所述栅氧化层的厚度介于1纳米～9纳米；所述凸起部的高度介于1纳米～40纳米，所述凸起部的长度向外侧壁与所述栅氧化层之间的间距介于0.8纳米～5纳米。
作为本发明的一种优选方案，所述第一导电材料层包括氮化钛(TiN)层，所述第二导电材料层包括钨(W)金属线。
作为本发明的一种优选方案，所述凸起部的宽度向截面形状包括多边形、圆形、半圆形或椭球形。
作为本发明的一种优选方案，所述晶体管结构还包括填孔绝缘层，形成于所述沟槽结构内，所述填孔绝缘层覆盖所述第一导电层的顶端并包覆所述第二导电层的所述凸起部。
作为本发明的一种优选方案，所述晶体管结构还包括：
源极，位于所述半导体衬底的所述有源区中被两条所述埋入式栅极字线结构穿过的中央区域，且位于所述埋入式栅极字线结构的一侧；以及，
漏极，位于所述半导体衬底的所述有源区中被两条所述埋入式栅极字线结构穿过的侧边区域，且位于所述埋入式栅极字线结构远离所述源极的另一侧。
本发明还提供一种存储单元阵列，具有多个配置成单元行以及单元列的存储单元，所述存储单元包括如上述任意一项方案所述的晶体管结构，其中，所述埋入式栅极字线结构连接至一寻址线，所述寻址线用于控制所述存储单元。
作为本发明的一种优选方案，所述存储单元还包括：
栓塞导电层，包括介质层及位于所述介质层内且上下贯通的第一导电栓塞及第二导电栓塞；其中，所述介质层位于所述半导体衬底的上表面；
电容触点，位于所述栓塞导电层上，且所述电容触点的底部与所述第一导电栓塞的顶端相接触；
位线，位于所述栓塞导电层上，且所述位线的底部与所述第二导电栓塞的顶端相接触。
本发明还提供一种存储器结构，包括如上述任意一项方案中所述的存储单元阵列。
如上所述，本发明的晶体管结构、存储单元阵列及其制备方法，在具体操作过程中，具有如下有益效果：
1)本发明的晶体管结构通过将第一导电层的顶端低于第二导电层的顶端，提高了栅极字线的高度，减小了栅极字线的电阻，从而减少了器件的访问时间；同时，改变了栅极字线周围电场的分布，减小了栅极与源漏极的接触面积，增加了P/N结与漏极之间的距离，减小了栅极附近的电场，从而降低了栅极诱导漏极漏电流的现象。
2)本发明的晶体管结构的制备方法通过干法刻蚀后追加湿法刻蚀使得第一导电层的顶端低于第二导电层的顶端，可以有效解决在随着半导体器件减小至一定的尺寸后，通过干法刻蚀工艺无法实现使得第一导电层的顶端低于第二导电层的顶端的问题。
附图说明
图1显示为本发明实施例一中提供的晶体管结构制备方法的流程图。
图2至图11显示为本发明实施例一中提供的晶体管结构制备方法各步骤得到的结构示意图。
图12显示为本发明实施例三中提供的存储单元结构的立体结构示意图。
组件标号说明
10 半导体衬底
11 有源区
12 隔离结构
13 掩膜层
131 窗口
14 沟槽结构
15 埋入式栅极字线结构
151 栅氧化层
152 第一导电材料层
1521 第一导电层
153 第二导电材料层
1531 第二导电层
1532 填充部
1533 凸起部
16 填充绝缘层
17 源极
18 漏极
191 介质层
192 第一导电栓塞
193 第二导电栓塞
20 电容触点
21 位线
211 位线金属
212 隔离绝缘层
d1 沟槽结构的开口的尺寸
d2 栅氧化层厚度
d3 凸起部的高度
d4 凸起部的外侧壁与栅氧化层之间的间距
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
请参阅图1至图12。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，虽图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的形态、数量及比例可为一种随意的改变，且其组件布局形态也可能更为复杂。
实施例一
请参阅图1，本发明提供一种晶体管结构的制备方法，所述晶体管结构的制备方法包括以下步骤：
1)提供一具有有源区的半导体衬底，于所述半导体衬底内形成沟槽结构，所述沟槽结构穿过所述有源区；
2)于所述沟槽结构的底部及侧壁形成栅氧化层，所述栅氧化层覆盖所述沟槽结构的底部及侧壁；
3)于所述栅氧化层表面形成第一导电材料层；
4)于所述第一导电材料层表面形成第二导电材料层，所述第二导电材料层填满所述沟槽结构；
5)第一次刻蚀去除部分所述第一导电材料层及部分所述第二导电材料层，使得所述第一导电材料层的上表面及所述第二导电材料层的上表面均低于所述半导体衬底的上表面；以及，
6)第二次刻蚀所述第一导电材料层及所述第二导电材料层，以分别得到第一导电层及第二导电层，第二次刻蚀使用的刻蚀液对所述第一导电材料层的刻蚀速率大于对所述第二导电材料层的刻蚀速率，所述第一导电层、所述第二导电层及所述栅氧化层共同构成埋入式栅极字线结构；其中，所述第二导电层包括结合于所述第一导电层表面的填充部及位于所述填充部顶上的凸起部，所述凸起部的顶端高于所述第一导电层的顶端，且所述凸起部的任一长度向外侧壁与所述栅氧化层之间具有间距d4，占所述沟槽结构在相同宽度向截面下的开口尺寸的1％～50％。
在步骤1)中，请参阅图1中的S1步骤及图2至图4，提供一具有有源区11的半导体衬底10，于所述半导体衬底10内形成沟槽结构14，所述沟槽结构14穿过所述有源区11。
具体的，所述衬底10的材料包括但不限于单晶或多晶半导体材料，另外，所述衬底10 还可以包括本征单晶硅衬底或者是轻微掺杂的硅衬底，进一步，可以为N型多晶硅衬底或P 型多晶硅衬底，在本实施例中，所述衬底10包括P+型多晶硅材料的衬底。另外，所述衬底 10的材料的电阻率优选介于2×10-8～1×102Ωm之间。
作为示例，所述半导体衬底10内形成有若干个间隔分布的隔离结构12，所述间隔结构 12在所述半导体衬底10内隔离出若干个相互隔离的所述有源区11。所述隔离结构12及所述有源区11的数量可以根据实际需要进行设定，图2至图4中仅给出所述半导体衬底10内的两个所述隔离结构12，在实际示例中，所述半导体衬底10内所述隔离结构12的数量不以此为限。
作为示例，在步骤1)中，于所述半导体衬底10内形成沟槽结构14包括如下步骤：
1-1)于所述半导体衬底10表面形成一层具有窗口131的掩膜层13，其中，所述窗口131 定义出要形成的所述沟槽结构14的形状及位置，如图3所示；以及，
1-2)基于所述窗口131对所述半导体衬底10进行刻蚀，以形成所述沟槽结构14，如图 4所示。具体的，可以采用干法刻蚀工艺及湿法刻蚀工艺中的至少一种对所述半导体衬底10 进行刻蚀以形成所述沟槽结构14。
作为示例，所述沟槽结构14的截面形状可以为如图4所示的U形。当然，在其他实施例中，所述沟槽结构14的截面形状还可以为矩形、倒梯形等等适用器件性能的任意形状。
需要说明的是，所述有源区11内形成的所述沟槽结构14的数量可以根据实际需要进行设定，图4仅给出以所述有源区11内形成两个间隔的所述沟槽结构14作为示例，在实际示例中，所述有源区11内的所述沟槽结构14的数量不以此为限。
作为示例，所述沟槽结构14的开口的尺寸(即所述沟槽结构14的宽度)可以根据实际需要进行设定，优选地，本实施例中，所述沟槽结构14在宽度向截面下的开口的尺寸d1可以介于但不仅限于10纳米～50纳米。
需要说明的是，形成所述沟槽结构14之后，还包括去除位于所述半导体衬底10表面的所述掩膜层13的步骤。具体的，可以采用干法刻蚀工艺或湿法刻蚀工艺去除所述掩膜层13。
在步骤2)中，请参阅图1中的S2步骤及图5，于所述沟槽结构14的底部及侧壁形成栅氧化层151，所述栅氧化层151覆盖所述沟槽结构14的底部及侧壁。
作为示例，于所述沟槽结构14的底部及侧壁形成栅氧化层151包括如下步骤：
2-1)于所述半导体衬底10的表面及所述沟槽结构14的底部及侧壁沉积栅氧化材料层(未示出)，所述栅氧化材料层覆盖所述半导体衬底10的表面及所述沟槽结构14的底部及侧壁；
2-2)去除所述半导体衬底10表面的所述栅氧化材料层，保留在所述沟槽结构14的底部及侧壁的所述栅氧化材料层即为所述栅氧化层151。
具体的，所述栅氧化层151的材料可以是但不限于氧化硅，所述氧化硅可以为包括一氧化硅或二氧化硅，且材料的电阻率优选介于2×1011～1×1025Ωm之间，所述栅氧化层151的可由原子沉积制程(Atomic Layer Deposition)、等离子蒸气沉积(Chemical VaporDeposition) 薄膜、快速加热氧化(Rapid Thermal Oxidation)或原位水汽(in-situstream generation，ISSG) 工艺制备而形成。优选地，本实施例中，所述栅氧化层151采用原位水汽工艺制备，制备中产生大量的气相活性自由基，参与了硅片的氧化，从而可以得到缺陷少的薄膜。
作为示例，所述栅氧化层151的厚度d2可以介于但不仅限于1nm～9nm之间。
在步骤3)中，请参阅图1中的S3步骤及图6，于所述栅氧化层151表面形成第一导电材料层152。
作为示例，可以采用电镀、化学气相沉积、物理气相沉积或原子层沉积等工艺于所述栅氧化层151表面形成所述第一导电材料层152。所述第一导电材料层152的材料可以包括但不仅限于氮化钛。
作为示例，所述第一导电材料层152可以如图6所示覆盖于所述半导体衬底10的表面及所述栅氧化层151的表面，也可以在形成如图6所示的所述第一导电材料层152之后去除位于所述半导体衬底10表面的所述第一导电材料层152，仅保留位于所述沟槽结构14内所述栅氧化层151表面的所述第一导电材料层152。
在步骤4)中，请参阅图1中的S4步骤及图7，于所述第一导电材料层152表面形成第二导电材料层153，所述第二导电材料层153填满所述沟槽结构14。
作为示例，可以采用电镀、化学气相沉积、物理气相沉积或原子层沉积等工艺于所述第一导电材料层152表面形成所述第二导电材料层153。在同一刻蚀制程中所述第二导电材料层153的刻蚀速率小于所述第一导电材料层152的刻蚀速率，优选地，本实施例中，所述第二导电材料层153的材料可以包括但不仅限于钨，更为优选第，所述第二导电材料层153包括钨金属线。
作为示例，所述第二导电材料层153可以如图7所示覆盖于位于所述半导体衬底10上的所述第一导电材料层152的表面及位于所述沟槽结构14内的所述第一导电材料层152的表面，也可以在形成如图7所示的所述第一导电材料层152及所述第二导电材料层153之后去除位于所述半导体衬底10表面的所述第一导电材料层152及所述第二导电材料层153，仅保留位于所述沟槽结构14内所述栅氧化层151表面的所述第一导电材料层152及位于所述沟槽结构14内所述第一导电材料层152表面的所述第二导电材料层153。
需要说明的是，当所述第二导电材料层153及所述第一导电材料层152均自所述沟槽结构14内延伸至所述半导体衬底10表面时，步骤4)之后还包括去除位于所述半导体衬底10 表面上的所述第一导电材料层152及所述第二导电材料层153。具体的，可以采用化学机械平坦化(Chemical-Mechanical Planarization，CMP)对所述半导体衬底10表面的所述第一导电材料层152及所述第二导电材料层153。
在步骤5)中，请参阅图1中的S5步骤及图8，第一次刻蚀去除部分所述第一导电材料层152及部分所述第二导电材料层153，使得所述第一导电材料层152的上表面及所述第二导电材料层153的上表面均低于所述半导体衬底10的上表面。
作为示例，通过交替干法刻蚀工艺对所述第一导电材料层152及所述第二导电材料层153 进行刻蚀,。可以如图8所示，通过交替干法刻蚀工艺之后，保留在所述沟槽结构14内的所述第一导电材料层152及所述第二导电材料层153的顶端可以相平齐，当然，在其他示例中，通过交替干法刻蚀工艺之后，保留在所述沟槽结构14内的所述第一导电材料层152及所述第二导电材料层153的顶端也可以具有一定间距；优选地，本实施例中，过交替干法刻蚀工艺之后，保留在所述沟槽结构14内的所述第一导电材料层152及所述第二导电材料层153的顶端可以相平齐，以便于后续工艺的控制。
具体的，可以交替通入对所述第一导电材料层152及所述第二导电材料层153具有不用刻蚀速率的刻蚀气体对二者进行交替刻蚀，其中，所述交替刻蚀的刻蚀气体包括六氟化硫 (SF6)、氯气(Cl2)及氩气(Ar)所构成群组中的任意两种或三种的组合。以所述第一导电材料层152为氮化钛、所述第二导电材料层153为钨作为示例，刻蚀气体采用SF6/Cl2，通过调整流量比例或个别的蚀刻时间以进行刻蚀。
在步骤6)中，请参阅图1中的S6步骤及图9，第二次刻蚀所述第一导电材料层152及所述第二导电材料层153，以分别得到第一导电层1521及第二导电层1531，第二次刻蚀所使用的刻蚀液对所述第一导电材料层152的刻蚀速率大于对所述第二导电材料层153的刻蚀速率，所述第一导电层1521、所述第二导电层1531及所述栅氧化层151共同构成埋入式栅极字线结构15；其中，所述第二导电层1531包括结合于所述第一导电层1521表面的填充部1532 及位于所述填充部1532顶上的凸起部1533，所述凸起部1533的顶端高于所述第一导电层 1521的顶端，且所述凸起部1533的任一长度向外侧壁与所述栅氧化层151之间具有间距d4，所述间距占所述沟槽结构14在相同宽度向截面下的开口尺寸d1的1％～50％。
作为示例，所述凸起部1533的高度及所述凸起部1533的任一长度向外侧壁与所述栅氧化层151之间的间距可以根据实际需要进行设定，优选地，本实施例中，所述凸起部1533的高度d3介于1纳米～40纳米，所述凸起部1533的任一长度向外侧壁与所述栅氧化层151之间的间距d4介于0.8纳米～5纳米。
由于刻蚀后所述凸起部1533的任一长度向外侧壁与所述栅氧化层151之间的间距d4非常小，仅介于0.8纳米～5纳米，采用现有的干法刻蚀工艺无法，故本实施例中采用湿法刻蚀工艺，即采用对所述第一导电材料层152的刻蚀速率大于对所述第二导电材料层153的刻蚀速率的刻蚀液刻蚀所述第一导电材料层152及所述第二导电材料层153，以确保刻蚀后所述第二导电材料层153被去除的尺寸远小于所述第一导电材料层152被去除的尺寸。具体的，所述刻蚀液对所述第一导电材料层152及所述第二导电材料层153的刻蚀速率比可以为但不仅限于3:1～10:1。
作为示例，所述刻蚀液为APM试剂，所述APM试剂包括氢氧化铵(NH4OH)、双氧水(H2O2)及水。通过调整所述APM试剂中各成分的浓度范围和所述APM试剂的温度，可以提高对所述第一导电材料层152的刻蚀速率，并减小对所述第二导电材料层153的刻蚀速率，从而得到所需的结构。优选地，所述刻蚀液中，所述氢氧化铵、所述双氧水及所述水的摩尔比包括1比0.01～2比5～150；所述刻蚀液的刻蚀温度介于4℃～25℃之间；更为优选地，本实施例中，所述刻蚀液中，所述氢氧化铵、所述双氧水及所述水的摩尔比包括1:1:50；所述刻蚀液的刻蚀温度包括15℃。
另外，还需要说明的是，采用本发明的技术方案，由于所述第一导电层1521直接形成于所述栅氧化层151的表面，因此，所述第一导电层1521作为功能结构层(workfunction)，决定了器件结构的阈值电压Vt，同时，形成于所述第一导电层1521内部的第二导电层1531 具有电流导通的作用，由于其可以包括凸出于所述第一导电层1521的所述凸起部1533，则其高度可以有更灵活的选择，从而可以减小晶体管中的电阻，可以保证小的漏电流的同时减小晶体管的电阻，另外，所述第一导电层1521还可以作为所述第二导电层1531的扩散阻挡层。所述第一导电层1521及所述第二导电层1531既作为栅极，也作为字线，这种埋入式的栅极字线结构可以节省器件空间，减少器件尺寸，提高器件速度。
作为示例，步骤6)之后，还包括如下步骤：采用DHF(氢氟酸稀溶液)试剂对所述第二导电层1531的表面进行清洗以去除表面副产物，其中，所述DHF试剂包括氢氟酸(HF) 和水的混合液，所述混合液中氢氟酸和水的摩尔比例包括1:50～1000。
具体的，采用DHF试剂从而可以去除在作业过程中因氧化形成的氧化层，如形成的WO，从而降低字线结构的阻抗。优选地，所述混合液中氢氟酸(HF)和水的摩尔比例包括1:(100～500)，本示例中优选包括1:300。
作为示例，如图10所示，采用DHF试剂对所述第二导电层1531的表面进行清洗之后还包括如下步骤：于所述沟槽结构14内形成填孔绝缘层16，所述填孔绝缘层16覆盖所述第一导电层1521的顶端并包覆所述凸起部1533。
作为示例，所述填孔绝缘层16的材料可以为包括氧化物(例如，氧化硅、Al2O3、HfO2等)、氮化硅及氮氧化硅等在内的任何合适的绝缘材料，在此不做限制。
作为示例，如图11所示，于所述沟槽结构14内形成所述填孔绝缘层16之后，还包括通过离子注入工艺于所述埋入式栅极字线结构15两侧的所述有源区11内分别形成源极17及漏极18的步骤。
本发明的制备的所述晶体管结构通过将所述第一导电层1521的顶端低于所述第二导电层1531的顶端，提高了所述栅极字线结构15的高度，减小了所述栅极字线结构15的电阻，从而减少了器件的访问时间；同时，改变了所述栅极字线结构15周围电场的分布，减小了栅极与所述源漏极的接触面积，增加了P/N结与所述漏极18之间的距离，减小了所述栅极附近的电场，从而降低了所述栅极诱导所述漏极漏电流的现象。
实施例二
请继续参阅图11，本发明还提供工艺中晶体管结构，所述晶体管结构可以采用实施例一中所述的制备方法制备而得到，所述晶体管结构包括：半导体衬底10、沟槽结构14、埋入式栅极字线结构15，所述半导体衬底10具有有源区11，于所述沟槽结构14形成于所述半导体衬底10内，所述沟槽结构14穿过所述有源区11；所述埋入式栅极字线结构15位于所述沟槽结构14中，所述埋入式栅极字线结构15包括：栅氧化层151，所述栅氧化层151位于所述沟槽结构14的底部和侧壁；第一导电层1521，所述第一导电层1521位于所述栅氧化层151的底部和局部侧壁，且所述第一导电层1521的顶端低于所述半导体衬底10的上表面；第二导电层1531，所述第二导电层1531包括填充于所述沟槽结构14的下部内且表面覆盖所述第一导电层1521的填充部1532以及位于所述填充部1532上的凸起部1533，其中，所述凸起部1533的顶端高于所述第一导电层151的顶端且低于所述半导体衬底10的上表面，所述凸起部1533的任一长度向外侧壁与所述栅氧化层151之间具有间距，所述间距占所述沟槽结构14在相同宽度向截面下的开口尺寸的1％～50％。
作为示例，所述衬底10的材料包括但不限于单晶或多晶半导体材料，另外，所述衬底 10还可以是本征单晶硅衬底或者是轻微掺杂的硅衬底，进一步，可以为N型多晶硅衬底或P 型多晶硅衬底，在本实施例中，所述衬底10为P+型多晶硅材料的衬底。另外，所述衬底10 的材料的电阻率优选为2×10-8～1×102Ωm。
作为示例，所述半导体衬底10内形成有若干个间隔分布的隔离结构12，所述间隔结构 12在所述半导体衬底10内隔离出若干个相互隔离的所述有源区11。所述隔离结构12及所述有源区11的数量可以根据实际需要进行设定，图11中仅给出所述半导体衬底10内的两个所述隔离结构12，在实际示例中，所述半导体衬底10内所述隔离结构12的数量不以此为限。
作为示例，所述沟槽结构14的开口的尺寸(即所述沟槽结构14的宽度)可以根据实际需要进行设定，优选地，本实施例中，所述沟槽结构14的开口的尺寸d1可以介于但不仅限于10纳米～50纳米。
所述栅氧化层151的材料可以是但不限于氧化硅，所述氧化硅可以为一氧化硅或二氧化硅，且材料的电阻率优选介于2×1011～1×1025Ωm之间，所述栅氧化层151的厚度d2可以介于但不仅限于1nm到9nm之间。
作为示例，所述第一导电层1521的材料可以包括但不仅限于氮化钛；所述第二导电层 1531的材料可以包括但不仅限于钨。
作为示例，所述凸起部1533的高度及所述凸起部1533的外侧壁与所述栅氧化层151之间的间距可以根据实际需要进行设定，优选地，本实施例中，所述凸起部1533的高度介于1 纳米～40纳米，所述凸起部1533的任意长度向外侧壁与所述栅氧化层151之间的间距介于0.8 纳米～5纳米。
作为示例，所述凸起部1533的宽度向截面形状包括多边形、圆形、半圆形或椭球形。
作为示例，所述晶体管结构还包括填孔绝缘层16，所述填孔绝缘层16覆盖所述第一导电层1521的顶端并包覆所述凸起部1533。所述填孔绝缘层16的材料可以为包括氧化物(例如，氧化硅、Al2O3、HfO2等)、氮化硅及氮氧化硅等在内的任何合适的绝缘材料，在此不做限制。
作为示例，所述晶体管结构还包括：源极17及漏极18；所述源极17位于所述半导体衬底10的所述有源区11中被两条所述埋入式栅极字线结构15穿过的中央区域，且位于所述埋入式栅极字线结构15的一侧；所述漏极18位于所述半导体衬底10的所述有源区11中被两条所述埋入式栅极字线结构15穿过的侧边区域，且位于所述埋入式栅极字线结构15远离所述源极17的另一侧。
本发明的所述晶体管结构通过将所述第一导电层1521的顶端低于所述第二导电层1531 的顶端，提高了所述栅极字线结构15的高度，减小了所述栅极字线结构15的电阻，从而减少了器件的访问时间；同时，改变了所述栅极字线结构15周围电场的分布，减小了栅极与所述源漏极的接触面积，增加了P/N结与所述漏极18之间的距离，减小了所述栅极附近的电场，从而降低了所述栅极诱导所述漏极漏电流的现象。
实施例三
本发明还提供一种存储单元阵列的制备方法，所述存储单元阵列的制备方法包括以下步骤：
1)形成多个具有所述晶体管结构的存储单元，且各所述存储单元被配置为具有单元行及单元列的存储单元阵列；其中，所述埋入式栅极字线采用如上述任意一项方案中所述的晶体管结构的制备方法制备而得到，所述晶体管结构最为埋入式栅极字线；
2)连接一寻址线至所述单元行或所述单元列中的各所述存储单元的所述埋入式栅极字线，所述寻址线用于控制所述存储单元。
具体的，如图12所示，步骤1)中形成的所述存储单元除了包括实施例二中所述的晶体管结构之外，还包括：栓塞导电层、电容触点20及位线21，所述栓塞导电层包括介质层191 及位于所述介质层191内且上下贯通的第一导电栓塞192及第二导电栓塞193；其中，所述介质层191位于所述半导体衬底10的上表面；所述第一导电栓塞192的下表面与所述漏极18的顶端及所述埋入式栅极字线结构15的顶端相接触；所述第二导电栓塞193的下表面与所述源极17的顶端相接触；所述电容触点20位于所述栓塞导电层上，且所述电容触点20的底部与所述第一导电栓塞192的顶端相接触；所述位线21位于所述栓塞导电层上，且所述位线21的底部与所述第二导电栓塞193的顶端相接触；具体的，所述位线21包括位线金属211及包覆所述位线金属211的隔离绝缘层212，其中，所述位线金属211与所述第二导电栓塞193的顶部相接触。
实施例四
请继续参阅图12，本发明还提供一种存储单元阵列，所述存储单元阵列具有多个配置成单元行以及单元列的存储单元，所述存储单元包括如实施例二中所述的晶体管结构，其中，所述埋入式栅极字线结构连接至一寻址线，所述寻址线用于控制所述存储单元。
作为示例，具体的，如图12所示，所述存储单元还包括：栓塞导电层、电容触点20及位线21，所述栓塞导电层包括介质层191及位于所述介质层191内且上下贯通的第一导电栓塞192及第二导电栓塞193；其中，所述介质层191位于所述半导体衬底10的上表面；所述第一导电栓塞192的下表面与所述漏极18的顶端及所述埋入式栅极字线结构15的顶端相接触；所述第二导电栓塞193的下表面与所述源极17的顶端相接触；所述电容触点20位于所述栓塞导电层上，且所述电容触点20的底部与所述第一导电栓塞192的顶端相接触；所述位线21位于所述栓塞导电层上，且所述位线21的底部与所述第二导电栓塞193的顶端相接触；具体的，所述位线21包括位线金属211及包覆所述位线金属211的隔离绝缘层212，其中，所述位线金属211与所述第二导电栓塞193的顶部相接触。
实施例五
本发明还提供一种存储器结构的制备方法，所述存储器结构的制备方法包括实施例三中所述的存储单元阵列的制备方法的制备步骤。
实施例六
本发明还提供一种存储器结构，所述存储器结构包括实施例四中所述的存储单元阵列。
综上所述，本发明提供一种晶体管结构、存储单元阵列及其制备方法，包括如下步骤：1)提供一具有有源区的半导体衬底，于所述半导体衬底内形成沟槽结构，所述沟槽结构穿过所述有源区；2)于所述沟槽结构的底部及侧壁形成栅氧化层，所述栅氧化层覆盖所述沟槽结构的底部及侧壁；3)于所述栅氧化层表面形成第一导电材料层；4)于所述第一导电材料层表面形成第二导电材料层，所述第二导电材料层填满所述沟槽结构；5)第一次刻蚀去除部分所述第一导电材料层及部分所述第二导电材料层，使得所述第一导电材料层的上表面及所述第二导电材料层的上表面均低于所述半导体衬底的上表面；以及，6)第二次刻蚀所述第一导电材料层及所述第二导电材料层，以分别得到第一导电层及第二导电层，第二次刻蚀所使用的刻蚀液对所述第一导电材料层的刻蚀速率大于对所述第二导电材料层的刻蚀速率，所述第一导电层、所述第二导电层及所述栅氧化层共同构成埋入式栅极字线结构；其中，所述第二导电层包括结合于所述第一导电层表面的填充部及位于所述填充部顶上的凸起部，所述凸起部的顶端高于所述第一导电层的顶端，且所述凸起部的任一长度向外侧壁与所述栅氧化层之间具有间距，占所述沟槽结构在相同宽度截面下的开口尺寸的1％～50％。本发明的晶体管结构通过将第一导电层的顶端低于第二导电层的顶端，提高了栅极字线的高度，减小了栅极字线的电阻，从而减少了器件的访问时间；同时，改变了栅极字线周围电场的分布，减小了栅极与源漏极的接触面积，增加了P/N结与漏极之间的距离，减小了栅极附近的电场，从而降低了栅极诱导漏极漏电流的现象；本发明的晶体管结构的制备方法通过干法刻蚀后追加湿法刻蚀使得第一导电层的顶端低于第二导电层的顶端，可以有效解决在随着半导体器件减小至一定的尺寸后，通过干法刻蚀工艺无法实现使得第一导电层的顶端低于第二导电层的顶端的问题。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (18)

1.一种晶体管结构的制备方法，其特征在于，包括如下步骤：
1)提供一具有有源区的半导体衬底，于所述半导体衬底内形成沟槽结构(14)，所述沟槽结构穿过所述有源区；
2)于所述沟槽结构的底部及侧壁形成栅氧化层，所述栅氧化层覆盖所述沟槽结构的底部及侧壁；
3)于所述栅氧化层表面形成第一导电材料层；
4)于所述第一导电材料层表面形成第二导电材料层，所述第二导电材料层填满所述沟槽结构；
5)第一次刻蚀去除部分所述第一导电材料层及部分所述第二导电材料层，使得所述第一导电材料层的上表面及所述第二导电材料层的上表面均低于所述半导体衬底的上表面；以及，
6)第二次刻蚀所述第一导电材料层及所述第二导电材料层，以分别得到第一导电层及第二导电层，第二次刻蚀所使用的刻蚀液对所述第一导电材料层的刻蚀速率大于对所述第二导电材料层的刻蚀速率，所述第一导电层、所述第二导电层及所述栅氧化层共同构成埋入式栅极字线结构；其中，所述第二导电层包括结合于所述第一导电层表面的填充部及位于所述填充部顶上的凸起部，所述凸起部的顶端高于所述第一导电层的顶端，且所述凸起部的任一长度向外侧壁与所述栅氧化层之间具有间距，占所述沟槽结构在相同宽度向截面下的开口尺寸的1％～50％。
2.根据权利要求1所述的晶体管结构的制备方法，其特征在于，步骤1)中形成的所述沟槽结构在宽度向截面下的开口尺寸介于10纳米～50纳米；步骤2)中形成的所述栅氧化层的厚度介于1纳米～9纳米；步骤6)中，所述凸起部的高度介于1纳米～40纳米，所述凸起部的长度向外侧壁与所述栅氧化层之间的间距介于0.8纳米～5纳米。
3.根据权利要求1所述的晶体管结构的制备方法，其特征在于，所述第一导电材料层包括氮化钛(TiN)层，所述第二导电材料层包括钨(W)金属线。
4.根据权利要求1所述的晶体管结构的制备方法，其特征在于，步骤1)中，形成所述沟槽结构的步骤包括：
1-1)于所述半导体衬底表面形成一层具有窗口的掩膜层，其中，所述窗口定义出所述沟槽的形状及位置；以及，
1-2)基于所述窗口对所述半导体衬底进行刻蚀，以形成所述沟槽结构。
5.根据权利要求1所述的晶体管结构的制备方法，其特征在于，步骤5)中，通过交替干法刻蚀工艺对所述第一导电材料层及所述第二导电材料层进行刻蚀，其中，所述交替刻蚀的刻蚀气体包括六氟化硫(SF6)、氯气(Cl2)及氩气(Ar)所构成群组中的任意两种或三种的组合。
6.根据权利要求1所述的晶体管结构的制备方法，其特征在于，步骤6)之后还包括步骤：于所述沟槽结构内形成填孔绝缘层，所述填孔绝缘层覆盖所述第一导电层的顶端并包覆所述凸起部。
7.根据权利要求6所述的晶体管结构的制备方法，其特征在于，步骤6)之后，于所述沟槽结构内形成所述填孔绝缘层之前还包括步骤：采用DHF试剂对所述第二导电层的表面进行清洗以去除表面副产物，其中，所述氢氟酸稀溶液(DHF)试剂包括氢氟酸(HF)和水的混合液，所述混合液中氢氟酸和水的摩尔比例在1比50～1000。
8.根据权利要求1至7中任一项所述的晶体管结构的制备方法，其特征在于，步骤6)中，所述刻蚀液对所述第一导电材料层及所述第二导电材料层的刻蚀速率比在3比1至10比1之间。
9.根据权利要求8所述的晶体管结构的制备方法，其特征在于，所述刻蚀液包括氢氧化铵(NH4OH)、双氧水(H2O2)及水：其中，所述氢氧化铵、所述双氧水及所述水的摩尔比在1比0.01～2比5～150；所述刻蚀液的刻蚀温度介于4℃～25℃之间。
10.一种晶体管结构，其特征在于，包括：
半导体衬底，具有有源区，于沟槽结构形成于所述半导体衬底内，所述沟槽结构穿过所述有源区；以及，
埋入式栅极字线结构，位于所述沟槽结构中，所述埋入式栅极字线结构包括：
栅氧化层，位于所述沟槽结构的底部和侧壁；
第一导电层，位于所述栅氧化层的底部和局部侧壁，且所述第一导电层的顶端低于所述半导体衬底的上表面；以及，
第二导电层，所述第二导电层包括填充于所述沟槽结构的下部内且表面覆盖所述第一导电层的填充部以及位于所述填充部上的凸起部，其中，所述凸起部的顶端高于所述第一导电层的顶端且低于所述半导体衬底的上表面，所述凸起部的任一长度向外侧壁与所述栅氧化层之间具有间距，占所述沟槽结构在相同宽度向截面下的开口尺寸的1％～50％。
11.根据权利要求10所述的晶体管结构，其特征在于，所述沟槽结构在宽度向切面下的开口尺寸介于10纳米～50纳米；所述栅氧化层的厚度介于1纳米～9纳米；所述凸起部的高度介于1纳米～40纳米，所述凸起部的长度向外侧壁与所述栅氧化层之间的间距介于0.8纳米～5纳米。
12.根据权利要求10所述的晶体管结构，其特征在于，所述第一导电层包括氮化钛(TiN)层，所述第二导电层包括钨(W)金属线。
13.根据权利要求10所述的晶体管结构，其特征在于，所述凸起部的宽度向截面形状包括多边形、圆形、半圆形或椭球形。
14.根据权利要求10所述的晶体管结构，其特征在于，所述晶体管结构还包括填孔绝缘层(16)，形成于所述沟槽结构内，所述填孔绝缘层覆盖所述第一导电层的顶端并包覆所述第二导电层的所述凸起部。
15.根据权利要求10至14中任一项所述的晶体管结构，其特征在于，所述晶体管结构还包括：
源极，位于所述半导体衬底的所述有源区中被两条所述埋入式栅极字线结构穿过的中央区域，且位于所述埋入式栅极字线结构的一侧；以及，
漏极，位于所述半导体衬底的所述有源区中被两条所述埋入式栅极字线结构穿过的侧边区域，且位于所述埋入式栅极字线结构远离所述源极的另一侧。
16.一种存储单元阵列，其特征在于，具有多个配置成单元行以及单元列的存储单元，所述存储单元包括如权利要求10所述的晶体管结构，其中，所述埋入式栅极字线结构连接至一寻址线，所述寻址线用于控制所述存储单元。
17.根据权利要求16所述的存储单元阵列，其特征在于，所述存储单元还包括：
栓塞导电层，包括介质层及位于所述介质层内且上下贯通的第一导电栓塞及第二导电栓塞；其中，所述介质层位于所述半导体衬底的上表面；
电容触点，位于所述栓塞导电层上，且所述电容触点的底部与所述第一导电栓塞的顶端相接触；以及，
位线，位于所述栓塞导电层上，且所述位线的底部与所述第二导电栓塞的顶端相接触。
18.一种存储器结构，其特征在于，包括如权利要求16所述的存储单元阵列。
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