CN106992175B - 半导体存储器件及其制作方法 - Google Patents

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Abstract

本发明提供一种半导体存储器件及其制作方法，于半导体衬底上形成有源区、垂直交错的字线及位线、第一、第二绝缘层，位线间填充有隔离材料；刻蚀形成接触窗以及位于第一绝、第二绝缘层上的缺口；于接触窗及缺口内填充导电材料并回刻使得导电材料低于第一绝缘层；沉积绝缘材料并进行刻蚀，使得中部的绝缘材料被全部去除形成电容器的接触垫窗口，而两侧的绝缘材料被部分保留形成接触垫侧壁绝缘层。本发明通过光刻与等离子蚀刻工艺制作自对准三维接触垫结构，使字线位线数组与电容器数组接合，可在不增加重新布线层的情况之下实现六方最密堆积电容器数组与四方字线位线数组的连接接触，同时制作接触垫侧壁绝缘层以增进绝缘效果。

Description

半导体存储器件及其制作方法
技术领域
本发明属于集成电路制造技术领域，特别是涉及一种可以不增加重新布线层而实现四方数组与六方数组接触的半导体存储器件及其制作方法。
背景技术
动态随机存储器(Dynamic Random Access Memory，简称：DRAM)是计算机中常用的半导体存储器件，由许多重复的存储单元组成。每个存储单元通常包括电容器10和晶体管11；晶体管11的栅极与字线13相连、漏极与位线12相连、源极与电容器10相连；字线13上的电压信号能够控制晶体管11的打开或关闭，进而通过位线12读取存储在电容器10中的数据信息，或者通过位线12将数据信息写入到电容器10中进行存储，如图1所示。
现有的一种存储器数组的布局如图2所示，其字线及位线呈四方形交错排布，具体包括：半导体衬底，所述半导体衬底上具有：呈带状形成于所述半导体衬底中的多个有源区101，间隔排列与所述有源区101交错的多条沟槽状的晶体管字线102，且每个有源区101对应设置两条晶体管字线102；呈直线与所述多条晶体管字线102垂直交错的多条鳍状的位线103，且每条位线103经过所述两条晶体管字线102之间的有源区101，以及隔离各有源区的沟槽隔离结构104。所述位线103与有源区的交错区域为位线接触点105。
集成电路制造工艺领域中，随着电子器件尺寸缩小，最小线宽特征已缩小至20纳米以下。然而，20纳米以下电容数组设计以六方最密堆积为最佳几何选择，与现有的字线位线交错数组的四方形数组不同，现有的四方字线位线数组上制作六方堆积电容数组的有效方法为先在四方字线位线数组上制作适用于六方堆积电容的重新布线层(Re-Distribution Layer,RDL)，然后于该重新布线层上制作出六方堆积的电容数组。这种制作方法会大大增加存储器的工艺复杂性及成本。
基于以上原因，提供一种可以不增加重新布线层而实现四方数组与六方数组接触的半导体存储器件及其制作方法实属必要。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种半导体存储器件及其制作方法，用于解决现有技术中四方字线位线数组与六方堆积电容数组的对接困难问题。
为实现上述目的及其他相关目的，本发明提供一种半导体存储器件的制作方法，包括步骤：步骤1)，提供一半导体衬底，所述半导体衬底上形成有有源区、字线以及鳍状的位线，相邻的至少两个所述字线与其中至少一所述位线交错排列，所述位线上具有第一绝缘层以及第二绝缘层，所述第二绝缘层包覆所述位线及所述第一绝缘层，所述位线之间填充有隔离材料；步骤2)，于沿字线方向且经过所述有源区的条形区域内定义出接触窗区域以及局部重叠所述位线的所述第一绝缘层及所述第二绝缘层上的缺口区域，去除所述接触窗区域内的隔离材料以形成接触窗，并去除所述缺口区域内的部分所述第一绝缘层及所述第二绝缘层以形成第一缺口与第二缺口，其中，所述第一缺口与所述第二缺口分别位于相邻的两个条形区域内的所指其中至少一所述位线上，所述第一缺口与所述第二缺口具有沿字线方向且互为相反的缺口朝向；步骤3)，于所述第一缺口及其连通的所述接触窗内与所述第二缺口及其连通的所述接触窗内填充导电材料并平坦化至露出所述第一绝缘层；步骤4)，刻蚀所述导电材料使其低于所述第二绝缘层的顶面；步骤5)，于所述导电材料、所述隔离材料、所述第一绝缘层及所述第二绝缘层之上沉积绝缘材料，位于所述导电材料侧边且连接所述第一绝缘层及所述第二绝缘层的所述绝缘材料的厚度大于位于所述导电材料中部的所述绝缘材料的厚度；以及步骤6)，刻蚀所述绝缘材料，直到位于所述导电材料中部的绝缘材料被去除以形成电容器的接触垫窗口，而位于所述导电材料侧边的绝缘材料被部分保留以形成接触垫侧壁绝缘层，所述接触垫窗口呈六方阵列排布，并且所述接触垫窗口的开口尺寸位置是受到所述接触垫侧壁绝缘层的限制。
优选地，步骤2)包括：步骤2-1)，于所述半导体衬底上形成掩膜及光刻材料层，通过一次光刻工艺同时于所述光刻材料层中制作出接触窗窗口及缺口窗口，并将包含所述接触窗窗口及所述缺口窗口的图形转移至所述掩膜；以及步骤2-2)，刻蚀所述隔离材料至所述半导体衬底表面形成所述接触窗，同时刻蚀去除部分的所述第二绝缘层以及部分的所述第一绝缘层以形成所述第一缺口与所述第二缺口，其中，所述刻蚀对所述隔离材料的刻蚀速率大于对所述第一绝缘层的刻蚀速率且大于所述第二绝缘层的刻蚀速率。
优选地，步骤2)包括：步骤2-1)，于所述半导体衬底上形成第一掩膜及第一光刻材料层，通过第一光刻工艺于所述第一光刻材料层中制作出接触窗窗口，并进行刻蚀将所述接触窗窗口图形转移至所述第一掩膜；步骤2-2)于所述第一掩膜上形成第二掩膜及第二光刻材料层，通过第二光刻工艺于所述第二光刻材料层中制作出缺口窗口，并将所述缺口窗口图形转移至所述第二掩膜及第一掩膜；以及步骤2-3)，刻蚀所述隔离材料至所述半导体衬底表面形成所述接触窗，同时刻蚀去除部分的所述第二绝缘层以及部分的所述第一绝缘层以形成所述第一缺口与所述第二缺口，其中，所述刻蚀对所述隔离材料的刻蚀速率大于对所述第一绝缘层的刻蚀速率且大于所述第二绝缘层的刻蚀速率。
优选地，步骤2)中，所述第一缺口与所述第二缺口的任一深度不超过由所述位线、所述第一绝缘层及所述第二绝缘层所组成的高度的70％。
优选地，所述第一缺口与所述第二缺口的任一宽度与由所述第一绝缘层及所述第二绝缘层所组成的宽度比为介于0.2:1～0.8:1。
优选地，步骤5)中，所述绝缘材料沉积完成后，位于所述导电材料上的所述绝缘材料的顶面为不高于所述第一绝缘层及所述第二绝缘层的顶面。
优选地，所述半导体存储器件的制作方法进一步包括：于所述接触垫窗口上制作电容器，所述电容器呈六方阵列排布。
本发明还提供一种半导体存储器件，包括：半导体衬底，所述半导体衬底上形成有有源区、字线以及鳍状的位线，相邻的至少两个所述字线与其中至少一所述位线交错排列，所述位线上具有第一绝缘层以及第二绝缘层，所述第二绝缘层包覆所述位线及所述第一绝缘层，所述位线之间填充有隔离材料；多个条形区域，沿字线方向且经过所述有源区排布，所述条形区域内的隔离材料被去除形成接触窗，所述条形区域内且在所述位线上的部分所述第一绝缘层及所述第二绝缘层被去除以形成第一缺口与第二缺口，且所述第一缺口与所述第二缺口分别位于相邻的两个条形区域内的所指其中至少一所述位线上，所述第一缺口与所述第二缺口具有沿字线方向且互为相反的缺口朝向；导电材料，填充于所述第一缺口及与其相连的所述接触窗内并填充于所述第二缺口及与其相连的所述接触窗内，且所述导电材料的顶面低于所述第二绝缘层的顶面；以及接触垫侧壁绝缘层，位于所述导电材料侧边并连接所述第一绝缘层、所述第二绝缘层及所述隔离材料的侧壁，所述导电材料中部显露于所述接触垫侧壁绝缘层定义为电容器的接触垫窗口，所述接触垫窗口呈六方阵列排布，并且所述接触垫窗口的开口尺寸位置是受到所述接触垫侧壁绝缘层的限制。
优选地，所述第一缺口与所述第二缺口的任一深度不超过由所述位线及所述第一绝缘层所组成的高度的75％。
优选地，所述第一缺口与所述第二缺口的任一宽度与由所述第一绝缘层及所述第二绝缘层所组成的宽度比为介于0.2:1～0.8:1。
优选地，各条形区域内的所述第一缺口与所述第二缺口为尺寸相同。
优选地，所述导电材料包括由钨、钛、镍、铝、铂、氮化钛、N型多晶硅及P型多晶硅所构成群组中的一种或上述两种以上组成的复合层，其电阻率为2×10-8Ωm～1×102Ωm。
优选地，所述接触垫窗口上制作有电容器，所述电容器呈六方阵列排布。
如上所述，本发明的半导体存储器件及其制作方法，具有以下有益效果：
本发明通过光刻与等离子蚀刻工艺制作自对准三维接触垫结构，使字线位线数组与电容器数组接合，可在不增加重新布线层的情况之下实现六方最密堆积电容器数组与四方字线位线数组的连接接触，并且，同时制作接触垫侧壁绝缘层以增进绝缘效果。本发明工艺及结构简单，有利于降低存储器的制造成本，在集成电路设计制造领域具有广泛的应用前景。
附图说明
图1显示为动态随机存储器的单元结构示意图。
图2显示为传统的存储器数组的布局示意图。
图3a～图13c显示为本发明的半导体存储器件的制作方法各步骤所呈现的结构示意图。
元件标号说明
201 有源区
202 字线
2021 介质材料层
2022 电极材料层
203 位线
204 沟槽隔离结构
205 电容器
206 光刻材料层
207 条形区域
208 接触窗窗口
209 缺口窗口
210 半导体衬底
211 第一绝缘层
212 第二绝缘层
213 隔离材料
214 掩膜
215 第一缺口
215A 第二缺口
216 接触窗
217 导电材料
218 绝缘材料
219 接触垫侧壁绝缘层
220 接触垫窗口
314 第一掩膜
315 第一光刻材料层
316 第二掩膜
317 第二光刻材料层
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
请参阅图3a～图13c。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
如图3a～图13c所示，其中，图4a、图5a、图6a、图7a、图8a、图9a、图10a、图11a、图12a、图13a为后续制程中对应图3b在图3a中的A-A’的截面结构示意图，图4b、图5b、图6b、图7b、图8b、图9b、图10b、图11b、图12b、图13b为后续制程中对应图3c在图3a中的B-B’截面结构示意图，本实施例提供一种半导体存储器件的制作方法，包括步骤：
如图3a～图3c所示，其中，图3b为图3a中的A-A’的截面结构示意图，图3c为图3a中的B-B’截面结构示意图，下述所有图示的截面位置均为相同的位置，首先进行步骤1)，提供一半导体衬底210，所述半导体衬底210上形成有有源区201、沟槽状的晶体管字线202以及鳍状的位线203，相邻的至少两个所述晶体管字线202与其中至少一所述位线203垂直交错，所述位线203上具有第一绝缘层211以及第二绝缘层212，所述第二绝缘层212包覆所述位线203及第一绝缘层211，所述位线203之间填充有隔离材料213，其中，所述第一绝缘层211的作用为隔离所述位线203及后续接触窗216(如图7a所示)的导电材料217(如图9a所示)。
所述晶体管位线203及字线202垂直交错，呈四方数组形式排布。
所述半导体衬底210为单晶硅材料，所述有源区201为具有元素掺杂的单晶硅材料(如图3b所示)，其电阻率为5×10Ωm～5×103Ωm，其中，所述的Ωm代表欧姆·米。
所述有源区201之间的半导体衬底210中还具有沟槽隔离结构204(如图3c所示)，其通常包括浅沟槽以及填充于所述浅沟槽内的介电材料，该介电材料的K值通常为小于3，其作用为隔离浅沟槽漏电以及减轻电耦合(coupling)，所述介电材料可以为氧化硅材料等，所述浅沟槽深度为800～1600纳米之间以控制晶体管隔离程度。
如图3c所示，所述沟槽状的晶体管字线202包括介质材料层2021及电极材料层2022，所述介质材料层的介电常数为1～8，包括氧化硅及氮化硅中的一种，厚度为1～10纳米；所述电极材料包括钨、钛、镍、铝、铂、氮化钛、N型多晶硅及P型多晶硅中的一种，其电阻率为2×10-8Ωm～1×102Ωm，需要说明的是，图3a中的晶体管字线202被图形掩膜214覆盖而未予显示。
所述隔离材料213包括氧化硅(Silicon Oxide)，氧化氮(Silicon Nitride)等绝缘材料，其电阻率为2×1011Ωm～1×1025Ωm，可由原子层沉积工艺(Atomic LayerDeposition)或等离子蒸发沉积工艺(Chemical Vapor Deposition)而成，厚度约为3纳米到50纳米之间。
如图3a～图7c所示，然后进行步骤2)，于沿字线202方向且经过有源区201的条形区域207以及局部重叠所述位线的所述第一绝缘层211及第二绝缘层212上的缺口区域，去除所述接触窗区域内的隔离材料213以形成接触窗216，并去除所述缺口区域内的部分第一绝缘层211及第二绝缘层212形成第一缺口215与第二缺口215A，其中，所述第一缺口215与所述第二缺口215A分别位于相邻的两个条形区域207内的所指其中至少一所述位线203上，所述第一缺口215与所述第二缺口215A具有沿字线202方向且互为相反的缺口朝向，如图7c所示。
如图3a～图3b及图7a～图7c所示，步骤2)可以通过如下步骤实现：
如图3a及图3b所示，进行步骤2-1)，于半导体衬底210上形成掩膜214及光刻材料层206，通过一次光刻工艺同时于所述光刻材料层206中制作出接触窗窗口208及缺口窗口209，并将包含所述接触窗窗口208及缺口窗口209的图形转移至所述掩膜214，通过一次光刻工艺实现光刻材料层206中制作出接触窗窗口208及缺口窗口209，可以大大简化工艺流程，降低存储器件的制造成本。
如图7a及图7c所示，进行步骤2-2)，刻蚀所述隔离材料213至半导体衬底210表面形成接触窗216，同时刻蚀去除部分的第二绝缘层212以及部分的第一绝缘层211以形成所述第一缺口215与所述第二缺口215A，其中，所述刻蚀对所述隔离材料213的刻蚀速率大于对所述第一绝缘层211的刻蚀速率且大于所述第二绝缘层212的刻蚀速率，使得当接触窗窗口208内的所述隔离材料213被全部除去时，缺口窗口209内的第二绝缘层212以及第一绝缘层211仅被去除部分形成所述缺口215。最后，采用清洁工艺对结构表面进行清洗，去除残留的物质及杂质粒子。
如图7b所示，该处为被光刻材料层206遮盖的部分，因此不会发生刻蚀现象，刻蚀完成后，对应字线202上方的隔离材料213、第一绝缘层211及第二绝缘层212均被保留。
作为示例，所述第一缺口215与所述第二缺口215A的任一深度不超过由所述位线203、第一绝缘层211及第二绝缘层212所组成高度的70％，优选地，所述第一缺口215与所述第二缺口215A的高度为所述位线203、第一绝缘层211及第二绝缘层212的所组成的高度的50％～60％，以保证所述第一缺口215与所述第二缺口215A内填充导电材料217的厚度，提高导电性能，同时保证位线203与后续沉积于接触窗216及缺口215内的导电材料217的绝缘，提高器件的稳定性。
作为示例，各条形区域207内的所述第一缺口215与第二缺口215A的尺寸相同，且所述第一缺口215与所述第二缺口215A的任一宽度与由所述第一绝缘层211及所述第二绝缘层212所组成的宽度比为介于0.2:1～0.8:1。具体可以为如0.5:1～0.8:1等，以使后续的电容接触垫可以获得更大的位移，能够进一步扩展电容接触垫阵列排布的可调范围。
另外，如图4a～图7b所示，步骤2)也可以通过如下步骤实现：
如图4a～图5b所示，进行步骤2-1)，于半导体衬底210上形成第一掩膜314及第一光刻材料层315，通过第一光刻工艺于所述第一光刻材料层315中制作出接触窗窗口208，并进行刻蚀将所述接触窗窗口208图形转移至所述第一掩膜314。
作为示例，所述第一掩膜314可以为二氧化硅(SiO2)、氮氧化硅(SiON)等，所述第一光刻材料层315可以为紫外光刻胶等。
如图6a～图6b所示，进行步骤2-2)，于所述第一掩膜314上形成第二掩膜316及第二光刻材料层317，通过第二光刻工艺于所述第二光刻材料层317中制作出缺口窗口209，并将所述缺口窗口209图形转移至所述第二掩膜316及第一掩膜314。
作为示例，所述第二掩膜316可以为二氧化硅(SiO2)、氮氧化硅(SiON)等，也可以为聚合物及二氧化硅(SiO2)或氮氧化硅(SiON)组成的叠层，所述第一光刻材料层315可以为紫外光刻胶等。
如图7a～图7b所示，进行步骤2-3)，刻蚀所述隔离材料213至半导体衬底210表面形成接触窗216，同时刻蚀去除部分的第二绝缘层212以及部分的第一绝缘层211形成第一缺口215及第二缺口215A，其中，所述刻蚀对所述隔离材料213的刻蚀速率大于对所述第一绝缘层211的刻蚀速率且大于所述第二绝缘层212的刻蚀速率，使得当接触窗窗口208内的所述隔离材料213被全部除去时，缺口窗口209内的第二绝缘层212以及第一绝缘层211仅被去除部分形成所所述第一缺口215与所述第二缺口215A。
如图8a～图9b所示，然后进行步骤3)，于所述第一缺口215及其连通的所述接触窗216内与所述第二缺口215A及其连通的所述接触窗216内内填充导电材料217并平坦化至露出所述第一绝缘层211。
具体地，步骤3)包括如下步骤：
如图8a～图8b所示，进行步骤3-1)，采用原子层沉积工艺或等离子蒸发沉积工艺于所述接触窗216及所述第一缺口215及第二缺口215A内填充导电材料217，所述导电材料217高于所述第二绝缘层212的顶部。
所述导电材料217包括钨、钛、镍、铝、铂、氮化钛、N型多晶硅及P型多晶硅中的一种或两种以上组成的复合层，其电阻率为2×10-8Ωm～1×102Ωm。
如图9a～图9b所示，进行步骤3-2)，采用化学机械研磨工艺或离子蚀刻工艺对所述导电材料217进行平坦化处理，至少露出所述第一绝缘层211，也可以继续平坦化至去除部分的第一绝缘层211及第二绝缘层212，平坦化后所述导电材料217与所述第一绝缘层211及第二绝缘层212的顶面处于同一平面。最后，采用清洁工艺对结构表面进行清洗，去除残留的物质及杂质粒子。
如图9b所示，在平坦化的过程中，该处也会同时进行平坦化，使得整体的导电材料217，第一绝缘层211以及第二绝缘层212处于同一平面。
如图10a～图10b所示，接着进行步骤4)，采用离子刻蚀工艺刻蚀所述条形区域207内的导电材料217使其低于所述第二绝缘层212的顶面。
例如，所述导电材料217被刻蚀去除的高度可以为所述第一缺口215及第二缺口215A高度的10％～50％，优选为20％以保证后续接触垫侧壁绝缘层219的厚度，同时保证所述第一缺口215及第二缺口215A内的导电材料217的厚度，保证其导电性能。
如图11a～图11b所示，接着进行步骤5)，于所述导电材料217、隔离材料213、第一绝缘层211及第二绝缘层212之上沉积绝缘材料218，所述绝缘材料218沉积完成后，位于所述导电材料217上的绝缘材料218的顶面为不高于所述第一绝缘层211及第二绝缘层212的顶面，并且，位于所述导电材料217侧边且连接所述第一绝缘层211及第二绝缘层212的所述绝缘材料218的厚度大于位于导电材料217中部的绝缘材料218的厚度。
作为示例，所述绝缘材料218包括氧化硅(Silicon Oxide)，氧化氮(SiliconNitride)等绝缘材料，其电阻率为2×1011Ωm～1×1025Ωm，可由原子层沉积工艺(AtomicLayer Deposition)或等离子蒸发沉积工艺(Chemical Vapor Deposition)而成。由于导电材料217与第一绝缘层211及第二绝缘层212之间为具有一定高度差的台阶，因此，在相同的沉积条件下，位于所述导电材料217侧边且连接所述第一绝缘层211及第二绝缘层212的所述绝缘材料218的厚度大于位于导电材料217中部的绝缘材料218的厚度。
如图12a～12c所示，接着进行步骤6)，刻蚀所述绝缘材料218，直到位于导电材料217中部的绝缘材料218被全部去除以形成电容器205的接触垫窗口220，所述接触垫窗口220包括所述第一缺口215及与第一缺口215靠近的部分接触窗区域，以及所述第二缺口215A及与第一缺口315靠近的部分接触窗区域，而位于第一绝缘层211及第二绝缘层212两侧的绝缘材料218被部分保留形成接触垫侧壁绝缘层219，所述接触垫窗口220呈六方阵列排布，，并且所述接触垫窗,220的开口尺寸位置是受到所述接触垫侧壁绝缘层219的限制，其俯视结构图如图12c所示，由图12c可以看出，所述接触点窗口的四周侧均形成有接触垫侧壁绝缘层219，以增加接触点窗口之间的绝缘效果。
如图13a～图13c所示，最后，于各接触垫窗口220上制作电容器205，所述电容器205呈六方阵列排布。例如，所述接触垫窗口220可以实现电容器205的六方最密堆积排布，最后形成的俯视结构图如图13c所示。
如图12a～图13c所示，本实施例还提供一种半导体存储器件，包括：半导体衬底210，所述半导体衬底210上形成有有源区201、沟槽状的晶体管字线202以及鳍状的位线203，相邻的至少两个所述晶体管字线202与其中至少一所述位线203垂直交错，所述位线203上具有第一绝缘层211以及第二绝缘层212，所述第二绝缘层212包覆所述位线203及第一绝缘层211，所述位线203之间填充有隔离材料213；多个条形区域207，沿字线202方向且经过有源区201排布，所述条形区域207内的隔离材料213被去除形成接触窗216，所述条形区域207内位线203上的部分第一绝缘层211及第二绝缘层212被去除形成第一缺口215与第二缺口215A，且所述第一缺口215与所述第二缺口215A分别位于相邻的两个条形区域207内的所指其中至少一所述位线203上，所述第一缺口215与所述第二缺口215A具有沿晶体管字线202方向且互为相反的缺口朝向；导电材料217，填充于所述第一缺口215及与其相连的所述接触窗216内并填充于所述第二缺口215A及与其相连的所述接触窗216内，且所述导电材料217的顶面低于所述第一绝缘层211及第二绝缘层212的顶面；以及接触垫侧壁绝缘层219，位于所述导电材料217侧边并连接所述第一绝缘层211、第二绝缘层212及所述隔离材料213的侧壁，所述导电材料217中部显露于所述接触垫侧壁绝缘层219的区域定义为电容器205的接触垫窗口220，所述接触垫窗口220呈六方阵列排布，并且所述接触垫窗口220的开口尺寸位置是受到所述接触垫侧壁绝缘层219的限制。
作为示例，所述第一缺口215与所述第二缺口215A的任一深度不超过由所述位线203、第一绝缘层211及第二绝缘层212所组成高度的75％，优选地，所述第一缺口215与所述第二缺口215A的高度为所述位线203、第一绝缘层211及第二绝缘层212的所组成的高度的55％～65％，，以保证缺口215内填充导电材料217的厚度，提高导电性能，同时保证位线203与后续沉积于接触窗216及缺口215内的导电材料217的绝缘，提高器件的稳定性。
作为示例，各条形区域207内的所述第一缺口215与第二缺口215A的尺寸相同，且所述第一缺口215与所述第二缺口215A的任一宽度与由所述第一绝缘层211及所述第二绝缘层212所组成的宽度比为介于0.2:1～0.8:1。具体可以为如0.5:1～0.8:1等，以使后续的电容接触垫可以获得更大的位移，能够进一步扩展电容接触垫阵列排布的可调范围。
作为示例，所述导电材料217包括钨、钛、镍、铝、铂、氮化钛、N型多晶硅及P型多晶硅中的一种或两种以上组成的复合层，其电阻率为2×10-8Ωm～1×102Ωm。
如图13a～图13c所示，作为示例，各接触垫窗口220上制作有电容器205，所述电容器205呈六方阵列排布，例如，所述电容器205可以为六方最密堆积排布，以提高单位面积内电容的数量，提高电容密度。
可见，本发明具体的教示了在半导体存储器件中的一种「沉积界定电容接点」(Deposition Defined Capacitor Contact,D2C2)的结构与制作工艺。
如上所述，本发明的半导体存储器件及其制作方法，具有以下有益效果：
本发明通过光刻与等离子蚀刻工艺制作自对准三维接触垫结构，使字线202位线203数组与电容器205数组接合，可在不增加重新布线层的情况之下实现六方最密堆积电容器205数组与四方字线202位线203数组的连接接触，并且，同时制作接触垫侧壁绝缘层219以增进绝缘效果。本发明工艺及结构简单，有利于降低存储器的制造成本，在集成电路设计制造领域具有广泛的应用前景。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (13)

1.一种半导体存储器件的制作方法，其特征在于，包括步骤：
步骤1)，提供一半导体衬底，所述半导体衬底上形成有有源区、字线以及鳍状的位线，相邻的至少两个所述字线与其中至少一所述位线交错排列，所述位线上具有第一绝缘层以及第二绝缘层，所述第二绝缘层包覆所述位线及所述第一绝缘层，所述位线之间填充有隔离材料；
步骤2)，于沿字线方向且经过所述有源区的条形区域内定义出接触窗区域以及局部重叠所述位线的所述第一绝缘层及所述第二绝缘层上的缺口区域，去除所述接触窗区域内的隔离材料以形成接触窗，并去除所述缺口区域内的部分所述第一绝缘层及所述第二绝缘层以形成第一缺口与第二缺口，其中，所述第一缺口与所述第二缺口分别位于相邻的两个条形区域内的其中至少一所述位线上，所述第一缺口与所述第二缺口具有沿字线方向且互为相反的缺口朝向；
步骤3)，于所述第一缺口及其连通的所述接触窗内与所述第二缺口及其连通的所述接触窗内填充导电材料并平坦化至露出所述第一绝缘层；
步骤4)，刻蚀所述导电材料使其低于所述第二绝缘层的顶面；
步骤5)，于所述导电材料、所述隔离材料、所述第一绝缘层及所述第二绝缘层之上沉积绝缘材料，位于所述导电材料侧边且连接所述第一绝缘层及所述第二绝缘层的所述绝缘材料的厚度大于位于所述导电材料中部的所述绝缘材料的厚度；以及
步骤6)，刻蚀所述绝缘材料，直到位于所述导电材料中部的绝缘材料被去除以形成电容器的接触垫窗口，而位于所述导电材料侧边的绝缘材料被部分保留以形成接触垫侧壁绝缘层，所述接触垫窗口呈六方阵列排布，并且所述接触垫窗口的开口尺寸位置是受到所述接触垫侧壁绝缘层的限制。
2.根据权利要求1所述的半导体存储器件的制作方法，其特征在于，步骤2)包括：
步骤2-1)，于所述半导体衬底上形成掩膜及光刻材料层，通过一次光刻工艺同时于所述光刻材料层中制作出接触窗窗口及缺口窗口，并将包含所述接触窗窗口及所述缺口窗口的图形转移至所述掩膜；以及
步骤2-2)，刻蚀所述隔离材料至所述半导体衬底表面形成所述接触窗，同时刻蚀去除部分的所述第二绝缘层以及部分的所述第一绝缘层以形成所述第一缺口与所述第二缺口，其中，所述刻蚀对所述隔离材料的刻蚀速率大于对所述第一绝缘层的刻蚀速率且大于所述第二绝缘层的刻蚀速率。
3.根据权利要求1所述的半导体存储器件的制作方法，其特征在于：步骤2)包括：
步骤2-1)，于所述半导体衬底上形成第一掩膜及第一光刻材料层，通过第一光刻工艺于所述第一光刻材料层中制作出接触窗窗口，并进行刻蚀将所述接触窗窗口图形转移至所述第一掩膜；
步骤2-2)，于所述第一掩膜上形成第二掩膜及第二光刻材料层，通过第二光刻工艺于所述第二光刻材料层中制作出缺口窗口，并将所述缺口窗口图形转移至所述第二掩膜及第一掩膜；以及
步骤2-3)，刻蚀所述隔离材料至所述半导体衬底表面形成所述接触窗，同时刻蚀去除部分的所述第二绝缘层以及部分的所述第一绝缘层以形成所述第一缺口与所述第二缺口，其中，所述刻蚀对所述隔离材料的刻蚀速率大于对所述第一绝缘层的刻蚀速率且大于所述第二绝缘层的刻蚀速率。
4.根据权利要求1所述的半导体存储器件的制作方法，其特征在于：步骤2)中，所述第一缺口与所述第二缺口的任一深度不超过由所述位线、所述第一绝缘层及所述第二绝缘层所组成的高度的70％。
5.根据权利要求1所述的半导体存储器件的制作方法，其特征在于：所述第一缺口与所述第二缺口的任一宽度与由所述第一绝缘层及所述第二绝缘层所组成的宽度比为介于0.2:1～0.8:1。
6.根据权利要求1所述的半导体存储器件的制作方法，其特征在于：步骤5)中，所述绝缘材料沉积完成后，位于所述导电材料上的所述绝缘材料的顶面为不高于所述第一绝缘层及所述第二绝缘层的顶面。
7.根据权利要求1至6任一项所述的半导体存储器件的制作方法，其特征在于：进一步包括：
于所述接触垫窗口上制作电容器，所述电容器呈六方阵列排布。
8.一种半导体存储器件，其特征在于，包括：
半导体衬底，所述半导体衬底上形成有有源区、字线以及鳍状的位线，相邻的至少两个所述字线与其中至少一所述位线交错排列，所述位线上具有第一绝缘层以及第二绝缘层，所述第二绝缘层包覆所述位线及所述第一绝缘层，所述位线之间填充有隔离材料；
多个条形区域，沿字线方向且经过所述有源区排布，所述条形区域内的隔离材料被去除形成接触窗，所述条形区域内且在所述位线上的部分所述第一绝缘层及所述第二绝缘层被去除以形成第一缺口与第二缺口，且所述第一缺口与所述第二缺口分别位于相邻的两个条形区域内的其中至少一所述位线上，所述第一缺口与所述第二缺口具有沿字线方向且互为相反的缺口朝向；
导电材料，填充于所述第一缺口及与其相连的所述接触窗内并填充于所述第二缺口及与其相连的所述接触窗内，且所述导电材料的顶面低于所述第二绝缘层的顶面；以及
接触垫侧壁绝缘层，位于所述导电材料侧边并连接所述第一绝缘层、所述第二绝缘层及所述隔离材料的侧壁，所述导电材料中部显露于所述接触垫侧壁绝缘层定义为电容器的接触垫窗口，所述接触垫窗口呈六方阵列排布，并且所述接触垫窗口的开口尺寸位置是受到所述接触垫侧壁绝缘层的限制。
9.根据权利要求8所述的半导体存储器件，其特征在于：所述第一缺口与所述第二缺口的任一深度不超过由所述位线及所述第一绝缘层所组成的高度的75％。
10.根据权利要求8所述的半导体存储器件，其特征在于：所述第一缺口与所述第二缺口的任一宽度与由所述第一绝缘层及所述第二绝缘层所组成的宽度比为介于0.2:1～0.8:1。
11.根据权利要求8所述的半导体存储器件，其特征在于：各条形区域内的所述第一缺口与所述第二缺口为尺寸相同。
12.根据权利要求8所述的半导体存储器件，其特征在于：所述导电材料包括由钨、钛、镍、铝、铂、氮化钛、N型多晶硅及P型多晶硅所构成群组中的一种或上述两种以上组成的复合层，其电阻率为2×10-8Ωm～1×102Ωm。
13.根据权利要求8至12任一项所述的半导体存储器件，其特征在于：所述接触垫窗口上制作有电容器，所述电容器呈六方阵列排布。
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