CN107895721A - 存储器及其形成方法 - Google Patents

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Abstract

本发明提供了一种存储器及其形成方法。利用依次设置在位线传导层上的位线保形层、位线分隔夹层和位线掩蔽层构成位线传导层的侧墙隔离结构，并且由于位线分隔夹层的介电常数低于位线保形层和位线掩蔽层的介电常数，从而可相应地减小位线传导层的侧墙隔离结构的介电常数，即相当于形成在相邻的位线传导层之间的介质材料的介电常数较小，从而可有效降低相邻的位线传导层之间的耦合电容，避免相邻的位线传导层相互串扰的问题，有利于实现存储器尺寸的缩减。

Description

存储器及其形成方法
技术领域
本发明涉及半导体技术领域，特别涉及一种存储器及其形成方法。
背景技术
随着半导体产业进入高性能与多功能的集成电路新时代，集成电路内半导体元件的密度会随之增加，从而使半导体元件尺寸之间的间距会随之缩小，进而会使半导体元件中的用于传导电信号的传导部之间的距离也相应的缩减，这将直接导致任意两相邻的传导部之间所产生的寄生电容增加。尤其是，随着半导体尺寸的不断缩减，相邻传导部之间所产生的寄生电容以及由寄生电容带来的干扰越来越明显，例如由于寄生电容的存在会导致由传导部构成的金属内连线的互连结构中电容耦合上升，从而增加电力消耗并提高电阻-电容(RC)时间常数。
例如，在存储器领域中也存在着尺寸不断微缩的趋势，从而使存储器中相邻的位线传导层之间的距离也逐渐靠近，并相应地使相邻的位线传导层之间的耦合电容上升，进而导致相邻的位线传导层相互串扰的问题，这在一定程度上会对存储器的性能造成影响，并限制了存储器尺寸的缩减。
发明内容
本发明的目的在于提供一种背存储器，以解决现有的存储器中相邻的位线传导层之间的耦合电容较大，而容易发生串扰的问题。
为解决上述技术问题，本发明提供一种存储器，包括：
一衬底，所述衬底上定义有一器件区；
多条位线传导层，形成在所述衬底上的所述器件区上，多条所述位线传导层沿相同的方向延伸；
位线保形层，形成在所述衬底上的所述器件区上并贴附在所述位线传导层的侧壁上，并且所述位线保形层由一形成在所述衬底上的保形介质层构成，所述保形介质层中位于所述器件区中的部分构成所述位线保形层；以及，
位线掩蔽层，形成在所述衬底上的所述器件区上并间隔所述位线保形层而覆盖在所述位线传导层的侧壁上，所述位线掩蔽层中对应在所述位线传导层侧壁上的部分有间隔地覆盖所述位线保形层中贴附在所述位线传导层侧壁上的部分，以设置一位线分隔夹层在所述位线保形层和所述位线掩蔽层之间，所述位线分隔夹层的介电常数小于所述位线保形层和所述位线掩蔽层的介电常数，并且所述位线掩蔽层由一形成在所述衬底上的掩蔽介质层构成，所述掩蔽介质层中位于所述器件区中的部分构成所述位线掩蔽层；
其中，相邻的所述位线传导层中相邻的侧壁相互面对，以使相邻的所述位线传导层之间利用所述位线保形层、所述位线分隔夹层和所述位线掩蔽层相互隔离。
可选的，所述位线分隔夹层包括气体间隙，由所述位线保形层中贴附在位线传导层侧壁上的部分、所述位线分隔夹层的所述气体间隙、所述位线掩蔽层中覆盖在所述传导层侧壁上的部分构成所述位线传导层的侧墙隔离结构。
可选的，所述存储器还包括：
位线顶盖层，形成在所述衬底上的所述器件区上并遮盖所述位线保形层的顶部、所述位线分隔夹层的所述气体间隙的顶部和所述位线掩蔽层的顶部，以封闭所述位线分隔夹层的所述气体间隙的顶部开口，并且所述位线顶盖层由一形成在所述衬底上的顶盖介质层构成，所述顶盖介质层中位于所述器件区中的部分构成所述位线顶盖层。
可选的，所述位线顶盖层延伸遮盖所述位线传导层的顶部和所述位线掩蔽层中远离所述位线传导层一侧的侧壁，以包覆所述位线传导层。
可选的，所述位线分隔夹层的所述气体间隙包括含氮气体间隙。
可选的，所述位线分隔夹层包括低K介质层，所述低K介质层覆盖所述位线保形层中贴附在所述位线传导层的侧壁上的部分，由所述位线保形层中贴附在位线传导层侧壁上的部分、所述位线分隔夹层的所述低K介质层、所述位线掩蔽层中覆盖在所述传导层侧壁上的部分构成所述位线传导层的侧墙隔离结构。
可选的，所述位线保形层沿着所述位线传导层的边界贴附在所述位线传导层的顶部和侧壁上；以及，所述位线掩蔽层覆盖所述低K介质层的侧壁，并延伸覆盖所述低K介质层的顶部和所述位线传导层的顶部，以包覆所述位线传导层。
可选的，所述位线保形层封闭所述位线分隔夹层的所述气体间隙的底部开口，由所述位线保形层中贴附在所述位线传导层侧壁的部分至所述位线掩蔽层中遮盖所述传导层侧壁的部分定界所述位线分隔夹层的所述气体间隙的两侧宽度边界。
可选的，所述衬底上还定义有一位于所述器件区外围的外围区，所述存储器还包括：
多个外围电路传导层，形成在所述衬底上的所述外围区上；
外围保形层，形成在所述衬底上的所述外围区上并贴附在所述外围电路传导层的侧壁上，并且所述保形介质层还形成在所述衬底上的所述外围区上以构成所述外围保形层；
外围掩蔽层，形成在所述衬底上的所述外围区上并间隔所述外围保形层而覆盖在所述外围电路传导层的侧壁上，并且所述外围掩蔽层中对应在所述外围电路传导层侧壁上的部分有间隔地覆盖所述外围保形层中贴附在所述位线传导层侧壁上的部分，以设置一外围分隔夹层在所述外围保形层和所述外围掩蔽层之间，所述外围分隔夹层的介电常数小于所述外围保形层和所述外围掩蔽层的介电常数；并且，所述掩蔽介质层还形成在所述衬底上的所述外围区上以构成所述外围掩蔽层。
可选的，所述外围分隔夹层包括气体间隙，所述顶盖介质层还形成在所述衬底上的所述外围区上以构成一外围顶盖层，所述外围顶盖层遮盖所述外围保形层的顶部、所述外围分隔夹层的气体间隙的顶部和所述外围掩蔽层的顶部上，以封闭所述外围分隔夹层的气体间隙的顶部开口。
本发明的又一目的在于，提供一种存储器的形成方法，包括：
提供一衬底，所述衬底上定义有一器件区，以及在所述衬底上的所述器件区上形成有多条位线传导层，多条所述位线传导层沿相同的方向延伸；
形成一保形介质层在所述衬底上，所述保形介质层中位于所述器件区上的部分用于形成一位线保形层，所述位线保形层贴附在所述位线传导层的侧壁上；
形成一分隔介质层在所述衬底上并覆盖所述保形介质层，所述分隔介质层中位于所述器件区中的部分用于形成一位线分隔层，所述位线分隔层覆盖所述位线保形层中贴附在所述位线传导层侧壁上的部分；以及，
形成一掩蔽介质层在所述衬底上并覆盖所述分隔介质层和所述保形介质层，所述掩蔽介质层中位于所述器件区中的部分用于形成一位线掩蔽层，所述位线掩蔽层覆盖所述位线分隔层以相应覆盖所述位线传导层的侧壁，所述位线掩蔽层中覆盖在所述位线传导层侧壁上的部分和所述位线保形层中贴附在所述位线传导层侧壁上的部分通过所述位线分隔层相互分隔，并利用所述位线分隔层形成一位线分隔夹层在所述位线保形层和所述位线掩蔽层之间，所述位线分隔夹层的介电常数小于所述位线保形层和所述位线掩蔽层的介电常数。
可选的，利用所述位线分隔层形成一气体间隙以构成所述位线分隔夹层，并由所述位线掩蔽层和所述位线保形层界定出所述气体间隙的部分边界，其中，所述气体间隙的形成方法包括：
沉积所述掩蔽介质层在所述衬底上，所述掩蔽介质层还覆盖所述位线分隔层的侧壁和顶部；
去除所述掩蔽介质层中覆盖在所述位线分隔层顶部的部分，以暴露出所述位线分隔层，并保留所述掩蔽介质层中覆盖在所述位线分隔层侧壁上的部分用于构成所述位线掩蔽层；以及，
去除所述位线分隔层以形成一气体间隙在所述位线掩蔽层和所述位线保形层之间，并由所述气体间隙构成所述位线分隔夹层。
可选的，在形成所述气体间隙以构成所述位线分隔夹层之后，还包括：
形成一顶盖介质层在所述衬底上并覆盖所述保形介质层和所述掩蔽介质层，所述顶盖介质层中位于所述器件区中的部分构成一位线顶盖层，所述位线顶盖层遮盖所述位线保形层的顶部、构成所述位线分隔夹层的所述气体间隙的顶部和所述位线掩蔽层的顶部，以封闭所述位线分隔夹层的所述气体间隙的顶部开口。
可选的，所述顶盖介质层在含氮气体的氛围中形成，以使所形成的所述顶盖介质层在遮盖所述气体间隙的顶部开口时，在所述气体间隙中填充有所述含氮气体并被所述顶盖介质层封闭而构成含氮气体间隙。
可选的，所述顶盖介质层还延伸覆盖所述位线传导层，使所构成的所述位线顶盖层进一步延伸遮盖所述位线传导层的顶部和所述位线掩蔽层中远离所述位线传导层一侧的侧壁，以包覆所述位线传导层。
可选的，所述位线分隔层包括低K介质层，并利用所述低K介质层直接构成所述位线分隔夹层，所述低K介质层覆盖所述位线保形层中贴附在所述位线传导层的侧壁上的部分。
可选的，所述位线保形层沿着所述位线传导层的边界贴附在所述位线传导层的顶部和侧壁上；以及，所述位线掩蔽层覆盖所述低K介质层的侧壁，并延伸覆盖所述低K介质层的顶部和所述位线传导层的顶部，以包覆所述位线传导层。
可选的，所述衬底上还定义有一位于所述器件区外围的外围区，并在所述衬底上的所述外围区上形成有多个外围电路传导层，其中，
在形成所述保形介质层时，所述保形介质层还形成在所述衬底上的所述外围区上以用于形成一外围保形层，所述外围保形层贴附在所述外围电路传导层的侧壁上；
在形成所述分隔介质层时，所述分隔介质层还形成在所述衬底上的所述外围区上以用于形成一外围分隔层，所述外围分隔层覆盖所述外围保形层中贴附在所述外围传导层侧壁上的部分；
在形成所述掩蔽介质层时，所述掩蔽介质层还形成在所述衬底上的所述外围区上以用于形成一外围掩蔽层，所述外围掩蔽层覆盖所述外围分隔层以相应覆盖所述外围传导层的侧壁，所述外围掩蔽层中覆盖在所述外围传导层侧壁上的部分和所述外围保形层中贴附在所述外围传导层侧壁上的部分通过所述外围分隔层相互分隔，并利用所述外围分隔层形成一外围分隔夹层在所述外围保形层和所述外围掩蔽层之间，所述外围分隔夹层的介电常数小于所述外围保形层和所述外围掩蔽层的介电常数。
可选的，所述分隔介质层采用低K材料形成，当对所述分隔介质层进行刻蚀时，所述分隔介质层的所述低K材料和所述保形介质层的介质材料的刻蚀选择比大于等于4:1。
在本发明提供的存储器中，依次利用位线保形层、位线分隔夹层和位线掩蔽层覆盖位线传导层的侧壁，以避免位线传导层的侧壁暴露出并对所述位线传导层进行隔离保护，可以理解的是，位线保形层中贴附在位线传导层侧壁上的部分、位线分隔夹层和位线掩蔽层中覆盖在位线传导层侧壁上的部分共同构成了位线传导层的侧墙隔离结构。其中，在由位线保形层、位线分隔夹层和位线掩蔽层所构成的位线传导层的侧墙隔离结构中，由于位线分隔夹层的介电常数小于位线保形层和位线掩蔽层的介电常数，从而能够从整体上减小位线传导层的侧墙隔离结构的介电常数。如此，即相当于形成在相邻的位线传导层之间的介质材料的介电常数较小，从而可有效降低相邻的位线传导层之间的耦合电容，避免相邻的位线传导层相互串扰的问题，从而有利于实现存储器尺寸的缩减。
附图说明
图1a为本发明实施例一中的一种存储器的俯视图；
图1b为本发明实施例一中的另一种存储器的俯视图；
图1c为本发明实施例一中的又一种存储器的俯视图；
图2为图1a所示的本发明实施例一中的存储器沿aa’和bb’方向上的剖面图；
图3为本发明实施例二中的存储器中的结构示意图；
图4为本发明实施例三中的存储器的形成方法的流程示意图；
图5a～图5b、图6～图8为本发明实施例三中的存储器的形成方法在其制备过程中的结构示意图；
图9为本发明实施例四中的存储器的形成方法的流程示意图；
图10～图13为本发明实施例四中的存储器的形成方法在其制备过程中的结构示意图。
其中，附图标记如下：
10-衬底；
20a-保形介质层；
40a-掩蔽介质层；
100-器件区；
101-存储有源区；
102-隔离层；
110-位线传导层；
111-第一导电层；
112-粘合层；
113-第二导电层；
114-绝缘层；
120/120’-位线保形层；
130/130’-位线分隔夹层；
130a-位线分隔层；
140/140’-位线掩蔽层；
150-位线顶盖层；
200-外围区；
201-外围有源区；
202-介质层
210-外围电路传导层；
220/220’-外围保形层；
230/230’-外围分隔夹层；
230a-位线分隔层；
240/240’-外围掩蔽层；
250-外围顶盖层；
具体实施方式
以下结合附图和具体实施例对本发明提出的存储器及其形成方法作进一步详细说明。根据下面说明，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
实施例一
图1a为本发明实施例一中的一种存储器的俯视图，图2为图1a所示的本发明实施例一中的存储器沿aa’和bb’方向上的剖面图。需说明的是，图1a和图1b仅为示意性的示出本实施例中的存储器的结构，为能够更清楚地凸显本发明的核心思想，仅列举性标示出其中的部分组件而省略了其他组件，例如图1a和图1b仅标示出了存储器的存储有源区和位线之间的位置关系等。
结合图1a和图1b所示，所述存储器包括：
一衬底10，所述衬底10上定义有一器件区100；
多条位线传导层110，形成在所述衬底10上的所述器件区100上，多条所述位线传导层110沿相同的方向延伸(例如，图1a所示的X方向)；
位线保形层120，形成在所述衬底10上的所述器件区100上并贴附在所述位线传导层110的侧壁上，并且所述位线保形层120由一形成在所述衬底10上的保形介质层构成，所述保形介质层中位于所述器件区100中的部分构成所述位线保形层120；当然，所述位线保形层120(或者所述保形介质层)还可进一步延伸覆盖所述衬底10中位于相邻的所述位线传导层110之间的部分；
位线掩蔽层140，形成在所述衬底10上的所述器件区100上并间隔所述位线保形层120而覆盖在所述位线传导层110的侧壁上，并且所述位线掩蔽层140中对应在所述位线传导层110侧壁上的部分有间隔地覆盖所述位线保形层120中贴附在所述位线传导层110侧壁上的部分(即，所述位线掩蔽层140有间隔地设置在所述位线保形层120远离所述位线传导层110的一侧，以使所述位线掩蔽层140中覆盖在所述位线传导层110侧壁上的部分和所述位线保形层120中贴附在所述位线传导层110侧壁上的部分相互分隔)，从而可设置一位线分隔夹层130在所述位线保形层和所述位线掩蔽层之间，所述位线分隔夹层130的介电常数小于所述位线保形层120和所述位线掩蔽层140的介电常数。其中，所述位线掩蔽层140由一形成在所述衬底10上的掩蔽介质层构成，所述掩蔽介质层中位于所述器件区100中的部分构成所述位线掩蔽层140。
与所述位线保形层120类似的，所述位线掩蔽层140(即，掩蔽介质层)也可进一步延伸覆盖所述衬底10中位于相邻的所述位线传导层110之间的部分，即，如图2所示，在相邻的位线传导层110之间的区域中，所述位线保形层120覆盖所述衬底10，所述位线掩膜层140对应覆盖所述位线保形层120。
由于相邻的所述位线传导层110中相邻的侧壁相互面对，从而可使相邻的所述位线传导110之间利用所述位线保形层120、所述位线分隔夹层130和所述位线掩蔽层140相互隔离。此时，由于位线分隔夹层130的介电常数较小(即，小于位线保形层120和所述位线掩蔽层140的介电常数)，因此能够有效降低相邻的位线传导层110之间的介质材料的介电常数，进而能够改善相邻的位线传导层110之间的耦合电容。可以理解的是，所述位线保形层120、所述位线分隔夹层130和所述位线掩蔽层140中对应覆盖在所述位线传导层110侧壁上的部分，可以认为其用于共同构成了所述位线传导层110的侧墙隔离结构，以对所述位线传导层110进行隔离保护，此时，利用具备较低介电常数的位线分隔夹层130，使所述侧墙隔离结构的整体介电常数降低。其中，构成所述位线保形层120的保形介质层和构成所述位线掩蔽层140的掩蔽介质层可以为本领域中常用的介质层，例如可均为氧化硅层、氮化硅层和氮氧化硅层中的一层或叠层。
本实施例中，所述位线分隔夹层130包括一气体间隙，因此所述位线掩蔽层140中覆盖在所述传导层110侧壁上的部分和所述位线保形层120中贴附在位线传导层110侧壁上的部分通过所述气体间隙相互分隔，并由所述位线保形层120中贴附在位线传导层110侧壁上的部分、所述位线分隔夹层130的所述气体间隙、所述位线掩蔽层140中覆盖在所述传导层110侧壁上的部分构成所述位线传导层110的侧墙隔离结构。其中，所述气体间隙例如可以为含氮气体间隙或者为空气间隙等。由于含氮气体或空气的介电常数能够低至1.0，其远远低于半导体中常用的介质材料的介电常数(通常大于4)，因此，由所述位线保形层120、所述气体间隙和所述位线掩蔽层140构成的介质叠层的介电常数大大降低，即相邻的位线传导层110之间的介电常数大大降低。
继续参考图2所示，本实施例中，所述存储器还包括位线顶盖层150，所述位线顶盖层150遮盖所述位线保形层120的顶部、所述位线分隔夹层130的所述气体间隙的顶部和所述位线掩蔽层140的顶部，以封闭所述位线分隔夹层130的所述气体间隙的顶部开口。其中，所述位线顶盖层150由一形成在所述衬底10上的顶盖介质层构成，所述顶盖介质层中位于所述器件区中的部分构成所述位线顶盖层150。即，本实施例中，所述位线保形层120贴附在所述位线传导层110侧壁上的部分和所述存储位线掩蔽层140覆盖在所述位线传导层110侧壁上的部分分别界定出了所述气体间隙的侧壁边界(即，由所述位线保形层130中贴附在所述位线传导层110侧壁的部分至所述位线掩蔽层140中遮盖所述传导层110侧壁的部分定界所述位线分隔夹层130的所述气体间隙的两侧宽度边界)；以及，所述位线顶盖层150中遮盖在所述位线分隔夹层130顶部的部分以封闭所述气体间隙的顶部开口，进而界定出了所述气体间隙的顶部边界；此外，如上所述，所述位线保形层120在覆盖所述位线传导层110侧壁的基础上，可进一步延伸覆盖所述衬底10，此时，所述位线保形层120即延伸至所述位线分隔夹层130的所述气体间隙的底部，从而可封闭所述位线分隔夹层130的所述气体间隙的底部开口。
具体的，构成所述位线顶盖层150的遮蔽介质层也可采用与所述保形介质层和所述掩蔽介质层相同的材质形成，即所述遮蔽介质层可以为氧化硅层、氮化硅层和氮氧化硅层中的一层或叠层。
继续参考图2所示，所述位线顶盖层150在遮盖所述位线掩蔽层140顶部的同时，进一步延伸遮盖所述位线传导层110的顶部，以及所述位线顶盖层150还可同时延伸遮盖所述位线掩蔽层140中远离所述位线传导层110一侧的侧壁，以包覆所述位线传导层110。可以理解的是，本实施例中的位线顶盖层150包覆所述位线传导层110、位线保形层120、所述位线分隔夹层130和所述位线掩蔽层140。此时，可以认为所述位线顶盖层150、所述位线掩蔽层140、所述位线分隔夹层130和所述位线保形层120中对应在位线传导层110侧壁上的部分用于共同构成了所述位线传导层110的侧墙隔离结构，以从所述位线传导层110的侧壁位置进行隔离保护。当然，所述位线顶盖层150形成在衬底10上的所述器件区100上，因此所述位线顶盖层150还可进一步延伸覆盖所述衬底10中位于相邻的所述位线传导层110之间的部分，本实施例中，对应相邻的位线传导层110之间的区域，所述位线顶盖层150覆盖所述位线掩蔽层140。
此外，所述位线顶盖层150遮盖所述位线传导层110的顶部，所述位线保形层120也可以相应地延伸覆盖所述位线传导层110的顶部，此时可利用所述位线顶盖层150和所述位线保形层120中对应在所述位线传导层110顶部的部分，从所述位线传导层110的顶部位置进行隔离保护。
继续参考图1a所示，在所述器件区100的所述衬底10中形成有多个存储有源区101，多个所述存储有源区101呈阵列式排布。以及，每一所述位线传导层110与相应的多个存储有源区101相交，以使多个所述存储有源区101中的位线接触区电性连接至所述位线传导层110。
进一步的，所述位线传导层110的延伸方向和形状可根据多个存储有源区101的排布方式进行调整。例如图1a中，多个存储有源区101呈多列对齐排布，即，同一列中的多个存储有源区在列方向(Y方向)上对齐排布，以及所述存储有源区101相对于列方向倾斜延伸，即图1a中存储有源区101沿着Z方向延伸。此时，所述位线传导层110的沿着与列方向垂直的方向延伸，即位线传导层110沿着X方向延伸，从而使X方向上沿着同一直线对齐排布的多个位线接触区连接至同一条位线传导层110上。可选的，如图1a所示，所述位线传导层110可以呈波浪形而沿着X方向延伸，当然，所述位线传导层110也可以呈直线形而沿着X方向延伸，例如图1b所示的本发明实施例一中的另一种存储器的俯视图(需说明的是，图1b中仅示意性地示出了存储器中的部分器件区100)。此外，所述存储器的所述衬底10中定义出的多个存储有源区101，例如还可根据图1c所示的方式排布。具体的，图1c为本发明实施例一中的又一种存储器的俯视图，类似的，图1c中也仅示意性地示出了部分器件区100，如图1c所示，多个存储有源区101呈阵列式排布，并且同一行中的多个存储有源区101对齐排布(即，X方向上的多个存储有源区对齐排布)，以及相邻行的存储有源区101交错排布，此时，所述位线传导层110也可相应地沿着X方向延伸，从而使同一行上的多个存储有源区101的多个位线接触区连接至同一条位线传导层110上。
结合图1a和图2所示，所述位线传导层110中部分与存储有源区101相交并相互接触，而所述位线传导层110中未与所述存储有源区101相交的部分中，在其下方还形成有一隔离层102，所述隔离层102用于隔离所述位线传导层110和所述衬底10。所述隔离层102例如可以为氧化硅层等。
可选的，所述位线传导层110包括一导电层和一绝缘层114，存储有源区中的位线接触区连接至所述导电层，以实现电性传输。具体的，所述位线传导层110的所述导电层包括依次形成在所述衬底10上的一第一导电层111、一粘合层112和一第二导电层113。其中，所述第一导电层111形成在衬底上并与存储有源区中的位线接触区电性连接，所述第一导电层111例如可以为掺杂的多晶硅层，通过掺杂相应的离子以减小其与位线接触区之间的接触电阻；具体的，所述第一导电层111中掺杂的离子类型和根据具体所对应的存储晶体管的类型设定，即，根据N型晶体管和P型晶体管分别掺杂相应的掺杂离子。所述粘合层112例如可以为钛/氮化钛叠层(Ti/TiN)、硅化钴(CoSi)或硅化钛(TiSi)等，所述第二导电层113例如可以为金属层，所述金属层的材质进一步的可以为钨(W)或铜(Cu)等，以实现较好的电性传导性能。
继续参考图1a所示，在所述衬底10上还定义有一位于所述器件区100外围的外围区200，以用于形成外围电路。具体的，所述外围电路包括多个外围电路传导层，以实现信号的传输。
具体的，所述外围电路例如包括外围晶体管，那么所述外围电路传导层例如可构成所述外围晶体管的外围栅极结构。参考图1a所示，在所述外围区200的所述衬底10中形成有多个外围有源区201，以及在所述外围区200的所述衬底10上还形成有多个外围电路传导层210，所述外围电路传导层210与相应的所述外围有源区201相交，从而可共同构成外围晶体管。
优选的方案中，位于外围区200中的外围电路传导层210可采用与所述位线传导层110相同的结构，从而能够在同一工艺制程中同时形成所述位线传导层110和所述外围电路传导层210，当然两者也可以在不同的工艺步骤中形成，此处并不做限制。本实施例中，所述外围电路传导层210采用与位线传导层110相同的结构，即所述外围电路传导层210也包括依次形成在衬底10上的一导电层和一绝缘层，所述导电层也可相应地包括一第一导电层、粘合层和一第二导电层。
重点参考图2所示，在所述外围电路传导层210的侧壁上也可依次形成有一外围保形层、外围分隔夹层和外围掩蔽层。本实施例中，所述保形介质层除了形成在器件区100中以构成位线保形层120之外，所述保形介质层还形成在所述外围区200中以构成外围保形层220，所述外围保形层220贴附在所述外围电路传导层210的侧壁上；以及，所述掩蔽介质层除了形成在器件区100中以构成位线掩蔽层140之外，所述掩蔽介质层还形成在外围区200中以构成外围掩蔽层240，所述外围掩蔽层240间隔所述外围保形层220而覆盖在所述外围电路传导层210的侧壁上，并且所述外围掩蔽层240中对应在所述外围电路传导层侧壁上的部分有间隔地设置在所述外围保形层220远离所述外围电路传导层210的一侧，使所述外围掩蔽层240中覆盖在所述外围电路传导层210侧壁上的部分和所述外围保形层220中贴附在所述外围电路传导层210侧壁上的部分相互分隔，从而可设置所述外围分隔夹层230在所述外围保形层220和所述外围掩蔽层240之间，所述外围分隔夹层230的介电常数小于所述外围保形层220和所述外围掩蔽层240的介电常数。
即，本实施例中，所述保形介质层和所述掩蔽介质层能够同时形成在器件区100和外围区200中，以在器件区100和外围区200中同时形成位线保形层120和外围保形层220，以及在器件区100和外围区200中同时形成位线掩蔽层140和外围掩蔽层240。
可以理解的是，所述外围保形层220、所述外围分隔夹层230和所述外围掩蔽层240中对应在外围电路传导层210侧壁上的部分用于构成所述外围电路传导层210的侧墙，以对所述外围电路传导层210进行隔离保护，并且，位于所述外围电路传导层210侧壁上的介质材料的介电常数较低，即，利用外围分隔夹层230整体上减低了外围电路传导层210的侧墙的介电常数。
在存储器的外围区200中常常需要设置有多个外围电路，例如多个外围晶体管，而随着半导体器件尺寸的缩减，相邻的外围电路之间的距离也逐渐地缩减，如此一来，相邻的外围电路传导层210之间的耦合电容也会相应地增加。因此，可通过降低外围电路传导层210的侧墙的介电常数，从而能够有效降低相邻的外围电路传导层210之间的耦合电容。
本实施例中，所述外围分隔夹层230也可相应的包括气体间隙。此时，所述掩蔽介质层还形成在所述衬底10上的所述外围区200上以构成一外围顶盖层250，所述外围顶盖层250可进一步遮盖所述外围保形层220的顶部、所述外围分隔夹层230的气体间隙的顶部和所述外围掩蔽层240的顶部上，以封闭所述外围分隔夹层230的气体间隙的顶部开口。
实施例二
与实施例一的区别在于，本实施例中的位线分隔夹层包括低K介质层，并且所述低K介质层的介电常数小于位线保形层和位线掩蔽层的介电常数。
图3为本发明实施例二中的存储器中的结构示意图，如图3所示，所述位线分隔夹层130’的所述低K介质层覆盖所述位线保形层120’中贴附在所述位线传导层110侧壁上的部分，以间接覆盖所述位线传导层110的侧壁。以及，所述位线掩蔽层140’覆盖所述位线分隔夹层130’的所述低K介质层，从而所述位线保形层120’中贴附在所述位线传导层110侧壁上的部分、所述位线分隔夹层130’的所述低K介质层中覆盖在所述位线传导层110侧壁上的部分和所述位线掩蔽层140’中覆盖在所述位线传导层110侧壁上的部分，其共同用于构成了所述位线传导层110的侧墙隔离结构。
由于所述位线分隔夹层130’的所述低K介质层的介电常数低于所述位线保形层120’和位线掩蔽层140’的介电常数，因此可从整体上减小所述位线传导层110的侧墙隔离结构的介电常数，从而可相应地降低相邻的位线传导层110之间的K值，以利于改善相邻的位线传导层之间的耦合电容。
具体的，所述位线分隔夹层130’的所述低K介质层的介电常数例如为小于3.0。进一步的，所述位线分隔夹层130’的所述低K介质层的材质例如可以为多孔材料、掺氟二氧化硅或有机聚合物等。如实施例一所述，半导体中常用的介质材料(例如，未掺杂氧化硅、氮化硅或氮氧化硅等)，其介电常数通常大于4，因此，通过低K介质层能够从整体上减小所述位线传导层110的侧墙隔离结构的介电常数。
继续参考图3所示，本实施例中，所述位线保形层120’可沿着所述位线传导层110的边界贴附在所述位线传导层110的顶部和侧壁上；以及，所述位线掩蔽层140’可覆盖所述位线分隔夹层130’的所述低K介质层的侧壁，并延伸覆盖所述位线分隔夹层130’的所述低K介质层的顶部和所述位线传导层的顶部，以包覆所述位线传导层110。
与实施例一类似的，在所述衬底10上定义有一器件区100和位于所述器件区外围的外围区200。并且，在形成在所述衬底上的所述外围区200中的外围电路传导层210也可以采用和所述位线传导层110相同的结构。以及，所述外围电路传导层210的侧墙隔离结构和所述位线传导层110的侧墙隔离结构的侧墙隔离结构也可以相同。
重点参考图3所示，本实施例中：
所述保形介质层，还形成在所述衬底10上的所述外围区200上以构成一外围保形层220’，所述外围保形层220’贴附在所述外围电路传导层210的侧壁上，并且所述外围保形层220’也可进一步贴附在所述外围电路传导层210的顶部上；
外围分隔夹层230’，其材质包括低K介质材料，所述外围分隔夹层230’覆盖所述外围保形层220’中贴附在所述外围传导层210的侧壁上的部分；
所述掩蔽介质层，还形成在所述衬底10上的所述外围区200上以构成一外围掩蔽层240’，所述外围掩蔽层240’覆盖所述外围分隔夹层230’的侧壁，而间隔所述外围分隔夹层230’和所述外围保形层220’覆盖在所述外围电路传导层210的侧壁上(即，所述外围掩蔽层240’中对应在所述外围电路传导层210侧壁上的部分有间隔地覆盖所述外围保形层220’中贴附在所述位线传导层侧壁210上的部分)，如此可使所述外围掩蔽层240’中覆盖在所述外围电路传导层210侧壁上的部分和所述外围保形层220’中贴附在所述外围电路传导层210侧壁上的部分利用所述外围分隔夹层230’所述相互分隔。
可以认为，所述外围保形层220’中贴附在外围电路传导层210侧壁上的部分、所述外围分隔夹层230’和所述外围掩蔽层240’中覆盖在外围电路传导层210侧壁上的部分，其共同构成所外围电路传导层210的侧墙隔离结构。
实施例三
图4为本发明实施例三中的存储器的形成方法的流程示意图，图5a～图5b、图6～图8为本发明实施例三中的存储器的形成方法在其制备过程中的结构示意图。以下结合附图对本实施例中的出存储器的形成方法进行详细说明。
在步骤S100中，参考图5a和图5b所示，提供一衬底10，所述衬底10上定义有一器件区100，以及在所述衬底10上的所述器件区100上形成有多条位线传导层110，多条所述位线传导层110沿相同的方向延伸(如图5a所示的X方向延伸)。
进一步的，在所述衬底10上还定义有一位于所述器件区100外围的外围区200。以及，在所述衬底10上的所述外围区200上形成有多个外围电路传导层210。
其中，所述位线传导层110和所述外围电路传导层210可以在同一工艺制程中同时形成，例如可参考如下步骤：
第一步骤，形成一导电材料层在所述衬底10上，所述导电材料层覆盖对应在所述器件区100和所述外围区200中的衬底10；
第二步骤，形成一绝缘材料层在所述衬底10上的所述导电材料层上，所述导电材料层覆盖所述导电材料层位于所述器件区100和所述外围区200中的部分；
第三步骤，执行光刻工艺，以同时在所述器件区100中定义出位线传导层的图形，和在所述外围区200中定义出所述外围电路传导层的图形；
第四步骤，执行刻蚀工艺，以根据定义出的位线传导层的图形和外围电路传导层的图形依次刻蚀所述绝缘材料层和所述导电材料层，从而在所述器件区100的衬底10上形成图形化的导电层和绝缘层114，以构成位线传导层110，以及同时在外围区200的衬底10上形成图形化的导电层和绝缘层，以构成外围电路传导层210。
具体的，所述导电材料层可以为单层结构也可以为多层结构。本实施例中所述导电材料层包括一第一导电材料层、一粘合材料层和一第二导电材料层，因此，构成所述位线传导层110的导电层即相应的包括第一导电层111、粘合层112和一第二导电层113，类似的，构成所述外围电路传导层210的导电层也相应的包括第一导电层、粘合层和一第二导电层。
继续参考图1a所示，在所述器件区100的所述衬底10中还定义有多个有源区101，所述位线传导层110与相应的所述有源区101相交。此外，当形成在所述外围区200的外围电路包括外围晶体管时，则所述外围电路传导层210可构成所述外围晶体管的外围栅极结构。以及，在所述外围区200的所述衬底10中也可相应地形成有外围有源区201，所述外围电路传导层210形成在所述外围有源区201上，以和所述外围有源区201共同构成所述外围晶体管。
优选的方案中，在执行第一步骤以形成导电材料层在所述衬底10上之前，还包括形成一隔离层102在所述衬底10上的所述器件区100中，以及形成一介质层202在所述衬底10上的所述外围区200。所述隔离层102用于隔离所述位线传导层110和所述衬底10；所述介质层202用于构成外围晶体管的栅极介质层。
在步骤S200中，参考图6所示，形成一保形介质层在所述衬底10上，所述保形介质层中位于所述器件区100上的部分用于形成一位线保形层120’，所述位线保形层120’贴附在所述位线传导层110的侧壁上。本实施例中，所述保形介质层中位于所述器件区100中的部分可直接构成所述位线保形层120’。
具体的，所述保形介质层(或，位线保形层120’)可采用沉积工艺形成，从而可使所形成的位线保形层120’沿着所述位线传导层110的边界贴附在所述位线传导层110的顶部和侧壁上；以及，还可使所述位线保形层120’覆盖衬底10中位于相邻的位线传导层110之间的部分，即所述位线保形层120’覆盖所述衬底110中暴露出的部分。
本实施例中，所述衬底10上还定义有外围区200，以在所述外围区200中形成外围电路。在步骤S100中，同时在器件区100中形成位线传导层110和在外围区200中形成外围电路传导层210；相应的，在该步骤中，当沉积所述保形介质层在所述器件区100中时，还可使所述保形介质层同时沉积在外围区200中，以在外围区200中同时形成外围保形层220’，并且所述外围保形层220’沿着所述外围电路传导层210的边界贴附在所述外围电路传导层210的顶部和侧壁上。即，本实施例中，能够在同一道沉积工艺中，在器件区100中和外围区200中沉积所述保形介质层，以同时形成所述位线保形层120’和所述外围保形层220’。
在步骤S300中，参考图7所示，形成一分隔介质层在所述衬底10上并覆盖所述保形介质层，所述分隔介质层中位于所述器件区100上的部分用于形成一位线分隔层130a，所述位线分隔层130a覆盖所述位线保形层120’中贴附在所述位线传导层110的侧壁上的部分。即，所述位线分隔层130a覆盖所述位线保形层120’远离所述位线传导层110一侧的侧壁。
优选的，构成所述位线分隔层130a的分隔介质层采用低K介质材料形成。进一步的，所述低K介质材料的介电常数低于所述位线保形层120’的介电常数。
类似的，当形成分隔介质层，以在器件区100中进一步形成所述位线分隔层130a的同时，所述分隔介质层也可相应地形成在外围区200中，以用于形成外围分隔层230a。或者，也可以理解为，分隔介质层同时形成在器件区100和外围区200中。具体的，在外围区200中，外围分隔层230a覆盖所述外围保形层220’中贴附在所述外围电路传导层210的侧壁上的部分。
本实施例中，位于器件区100的位线分隔层130a仅覆盖在所述位线保形层110的侧壁上，位于外围区200的外围分隔层230a仅覆盖在所述外围电路传导层210的侧壁上。以及所述位线分隔层130a和外围分隔层230a在同一工艺步骤中形成，例如：
首先，沉积分隔介质层在所述衬底10上的所述器件区100和所述外围区200上，所述分隔介质层覆盖所述位线保形层120’的表面(包括覆盖所述位线保形层120’中位于位线传导层顶部和侧壁上的部分，以及位线保形层120’中位于衬底表面上的部分)，以及，所述分隔介质层覆盖所述外围保形层220’的表面(包括覆盖所述外围保形层220’中位于外围电路传导层210顶部和侧壁上的部分，以及外围保形层220’中位于衬底表面上的部分)；
接着，执行回刻蚀工艺，去除所述分隔介质层中对应在所述位线传导层110顶部的部分，和所述分隔介质层中对应在所述外围电路传导层210顶部的部分，以及去除所述分隔介质层中对应在所述衬底表面上的部分，并保留所述分隔介质层中对应在所述位线传导层110侧壁上的部分以构成所述位线分隔层130a，以及，保留所述分隔介质层中对应在所述外围电路传导层210侧壁上的部分以构成所述外围分隔层230a。
优选的方案中，在对所述分隔介质层执行回刻蚀工艺的过程中，对所述分隔介质层和所述保形介质层具备较大的刻蚀选择比。本实施例中，所述分隔介质层采用低K介质材料形成，在该回刻蚀过程中，对所述分隔介质层的低K介质材料和所述保形介质层的材料的刻蚀选择比大于等于4:1。
在步骤S400，具体参考图8所示，形成一掩蔽介质层在所述衬底10上并覆盖所述分隔介质层和所述保形介质层，其中，所述掩蔽介质层中位于所述器件区100中的部分用于形成一位线掩蔽层140’。所述位线掩蔽层140’覆盖所述位线分隔层以相应覆盖所述位线传导层110的侧壁，所述位线掩蔽层140’中覆盖在所述位线传导层110侧壁上的部分和所述位线保形层120’中贴附在所述位线传导层110侧壁上的部分通过所述位线分隔层相互分隔，并利用所述位线分隔层形成一位线分隔夹层130’在所述位线保形层120’和所述位线掩蔽层140’之间，所述位线分隔夹层130’的介电常数小于所述位线保形层120’和所述位线掩蔽层140’的介电常数。
本实施例中，所述掩蔽介质层可通过沉积工艺形成，并可将沉积工艺所得到的掩蔽介质层中位于所述器件区100中的部分直接构成所述位线掩蔽层140’。
进一步的，在形成所述掩蔽介质层时，所述掩蔽介质层不仅形成在器件区100中以构成所述位线掩蔽层140’，并且所述掩蔽介质层还同时形成在所述外围区200中以构成外围掩蔽层240’。其中，所所述外围掩蔽层240’相应地覆盖外围分隔层230a以覆盖所述外围电路传导层210的侧壁，以及，所述外围掩蔽层240’中覆盖在所述外围电路传导层210侧壁上的部分和所述外围保形层220’中贴附在所述外围电路传导层210侧壁上的部分通过外围分隔层相互分隔，并利用所述外围分隔层形成一外围分隔夹层230’在所述外围保形层220’和所述外围掩蔽层240’之间。
与所述位线分格夹层130’对应的，所述外围分隔夹层230’的介电常数小于所述外围保形层220’和所述外围掩蔽层240’的介电常数。
本实施例中，在器件区100中，可直接采用所述位线分隔层构成所述位线分隔夹层130’。类似的，在外围区200中，也可直接采用所述外围分隔层构成所述外围分隔夹层230’。进一步的，所述分隔介质层采用低K介质材料形成，因此所构成的所述位线分隔层和所述外围分隔层可相应地均包括低K介质层。即，本实施例中，位线分隔夹层130’和外围分隔夹层230’均包括低K介质层。
基于本实施例中所形成的位线分隔夹层130’和所形成的外围分隔夹层230’分别直接采用位线分隔层和外围分隔层之间构成。则所述位线掩蔽层140’可在覆盖所述位线分隔夹层130’侧壁的基础上，延伸覆盖所述位线分隔夹层130’的顶部和所述位线传导层110的顶部，以包覆所述位线传导层110。类似的，所述外围掩蔽层240’可在覆盖所述外围分隔夹层230’侧壁的基础上，延伸覆盖所述外围分隔夹层230’的顶部和所述外围电路传导层210的顶部，以包覆所述外围电路传导层210。
具体的，所述位线掩蔽层140’和所述外围掩蔽层240’在同一工艺步骤中形成，例如通过沉积工艺形成所述掩蔽介质层在所述衬底10上，所述掩蔽介质层覆盖所述器起区100中的位线传导层110、位线保形层120’和位线分隔夹层130’，以使所构成的所述位线掩蔽层140’能够相应地覆盖所述位线传导层110、位线保形层120’和位线分隔夹层130’，以包覆所述位线传导层110；以及，所述掩蔽介质层覆盖所述外围区200中的外围电路传导层210、外围保形层220’和外围分隔夹层230’，以使所构成的所述外围掩蔽层240’能够相应地覆盖所述外围传导层210、外围保形层220’和外围分隔夹层230’，以包覆所述外围传导层210。
实施例四
与实施例三的区别在于，本实施例中，利用位线分隔层形成位线分隔夹层时，所形成的位线分隔夹层包括气体间隙。具体的，实施例三中，在依次形成保形介质层、分隔介质层和掩蔽介质层之后，可直接利用所述分隔介质层构成位线分隔夹层，当所述分隔介质层采用低K介质材料形成时，则直接所构成的位线分隔夹层也相应地包括低K介质层；而本实施例中，在依次形成保形介质层、分隔介质层和掩蔽介质层之后，接着去除所述分隔介质层，以形成一空气间隙在位线保形层和位线掩蔽层之间从而构成位线分隔夹层，并可由所述位线掩蔽层和所述位线保形层界定出所述气体间隙的部分边界。
图9为本发明实施例四中的存储器的形成方法的流程示意图，图10～图13为本发明实施例四中的存储器的形成方法在其制备过程中的结构示意图。
在步骤S410中，如图10所示，提供一衬底10，在衬底10上定义有一器件区100，以及在所述衬底10上的所述器件区100上形成有多条位线传导层110，以及，在所述衬底10上依次形成有保形介质层20a、分隔介质层并构成位线分隔层130a。
和实施例三类似的，多条所述位线传导层110沿相同的方向延伸。以及，所述保形介质层20a贴附所述位线传导层110的顶部和侧壁；所述位线分隔层130a仅覆盖所述保形介质层20a贴附在所述位线传导层110侧壁的部分(即，所述位线分隔层130a仅对应覆盖所述位线传导层110的侧壁)。
以及，在衬底10上还定义有外围区200，所述外围区200位于所述器件区100的外围，并且在所述外围区200的衬底上还形成有外围电路传导层210。类似的，所述保形介质层20a和所述分隔介质层均还形成在外围区200中，并且所述分隔介质层中位于所述外围区200中的部分可进一步形成外围分隔层230a。
在步骤S420中，继续参考图10所示，沉积掩蔽介质层40a在所述衬底10上并覆盖所述分隔介质层和所述保形介质层20a，并进一步使所述掩蔽介质层40a中位于器件区100中的部分覆盖所述位线分隔层130a的侧壁和顶部。
所述掩蔽介质层40a可采用沉积工艺形成，并且还可使所述掩蔽介质层40a同时沉积在衬底上的器件区100中和外围区200中。以及，在外围区200中，可使所述掩蔽介质层40a覆盖所述外围分隔层230a的侧壁和顶部。
在步骤S430中，参考图11所示，去除所述掩蔽介质层中覆盖在所述位线分隔层130a顶部的部分，以暴露出所述位线分隔层130a，并保留所述掩蔽介质层中覆盖在所述位线分隔层130a侧壁上的部分用于构成所述位线掩蔽层140。即，本实施例中，所述掩蔽介质层中位于器件区100中的部分覆盖所述位线分隔层130a的侧壁，并用于构成所述位线掩蔽层140。
同样的，在外围区200中，也可同时去除掩蔽介质层中覆盖在外围分隔层230a顶部的部分，以暴露出所述外围分隔层230a，并保留所述掩蔽介质层中覆盖在所述外围分隔层230a侧壁上的部分用于构成所述外围掩蔽层240。
其中，可通过化学机械研磨工艺去除所述掩蔽介质层中覆盖在位线分隔层130a顶部的部分和覆盖在外围分隔层230a顶部额部分。具体的，在研磨过程中，可利用所述位线分隔层130a和外围分隔层230a作为研磨停止层，使研磨停止于所述位线分隔层130a和外围分隔层230a上。
当然，在化学机械研磨的过程中，所述保形介质层中高于所述位线分隔层130a顶部和外围分隔层230a的部分也相应地被研磨去除。本实施例中，所述保形介质层中覆盖在位线传导层110和外围电路传导层210顶部上的部分均高于所述位线分隔层130a和外围分隔层230a，因此，所述保形介质层中覆盖在位线传导层110顶部和外围电路传导层210顶部上的部分均被研磨去除，而所述保形介质层中贴附在所述位线传导层110侧壁和外围电路传导层210侧壁上的部分被保留，而分别构成了位线保形层120和外围保形层220。
在步骤S440中，具体参考图12所示，去除所述位线分隔层以形成一气体间隙在所述位线掩蔽层140和所述位线保形层120之间，以通过所述气体间隙使所述位线掩蔽层140中覆盖在所述位线传导层110侧壁上的部分和所述位线保形层120中贴附在所述位线传导层110侧壁上的部分相互分隔，由所述气体间隙构成所述位线分隔夹层130。
在去除器件区100中的所述位线分隔层以形成气体间隙时，位于外围区200中的外围分隔层也同时被去除并相应地形成气体间隙在所述外围掩蔽层240和所述外围保形层220之间，并由外围区200中的气体间隙构成所述外围分隔夹层230。
其中，可利用刻蚀工艺刻蚀由分隔介质层构成的所述位线分隔层和外围分隔层，以去除所述位线分隔层和外围分隔层。优选的方案中，在刻蚀所述分隔介质层的过程中，对所述分隔介质层的刻蚀速率大于所述保形介质层的刻蚀速率，以避免位线保形层120和外围保形层220受到刻蚀损伤。进一步的，当所述分隔介质层采用一低K介质材料形成时，则在对所述分隔介质层进行刻蚀时，所述分隔介质层的所述低K介质材料和所述保形介质层的介质材料的刻蚀选择比大于等于4:1。
优选的方案中，在形成所述气体间隙以构成位线分隔夹层130之后，还包括步骤S450，以形成一顶盖介质层。
具体的，在步骤S450中，重点参考图13所示，形成顶盖介质层在所述衬底10上并覆盖所述保形介质层和所述掩蔽介质层，所述顶盖介质层中形成在所述器件区100中的部分构成一位线顶盖层150，所述位线顶盖层150遮盖所述位线保形层120的顶部、构成所述位线分隔夹层130的所述气体间隙的顶部和所述位线掩蔽层140的顶部，以封闭所述位线分隔夹层130的所述气体间隙的顶部开口。
相应的，所述顶盖介质层还形成在外围区200中以构成外围顶盖层250，所述外围顶盖层250遮盖所述外围保形层220的顶部、构成所述外围分隔夹层230的所述气体间隙的顶部和所述外围掩蔽层240的顶部，以封闭所述外围分隔夹层230的所述气体间隙的顶部开口。
进一步的，所述位线分隔夹层130中的气体间隙和所述外围分隔夹层230的气体间隙均为含氮气体间隙。具体的，可在一含氮气体氛围中形成所述顶盖介质层，以使所形成的所述顶盖介质层在遮盖所述气体间隙的顶部开口时，在所述气体间隙中填充有所述含氮气体并被所述顶盖介质层封闭而构成含氮气体间隙。
继续参考图13所示，所述顶盖介质层还可利用沉积工艺在特定气体氛围(例如，含氮气体氛围)中形成。从而可使所形成的顶盖介质层延伸覆盖所述位线传导层110和外围电路传导层210，并使所构成的所述位线顶盖层150进一步延伸遮盖所述位线传导层110的顶部和所述位线掩蔽层140中远离所述位线传导层110一侧的侧壁，以包覆所述位线传导层110；以及，使所构成的所述外围顶盖层250进一步延伸遮盖所述外围电路传导层210的顶部和所述外围掩蔽层240中远离所述外围电路传导层210一侧的侧壁，以包覆所述外围电路传导层210。
可以理解的是，与实施例三相比，本实施例是在实施例三的基础上进一步执行后续的工艺流程，以形成气体间隙。
综上所述，在本发明提供的存储器中，利用位线保形层、位线分隔夹层和位线掩蔽层构成位线传导层的侧墙隔离结构，并位线分隔夹层的介电常数小于位线保形层和位线掩蔽层的介电常数，从而可使位线传导层的侧墙隔离结构的介电常数降低，进而可改善相邻的位线传导层之间的耦合电容。
进一步的，在利用保形介质层于器件区中形成位线保形层的同时，还可同时使所述保形介质层形成在外围区中，以同时在外围区中形成外围保形层；以及，使掩蔽介质层同时形成在器件区和外围区中，以在器件区中构成位线掩蔽层，在外围区中构成外围掩蔽层；并且，相应的在外围区中的外围掩蔽层和外围保形层之间形成外围分隔夹层。如此，即可利用所述外围保形层、外围分隔夹层和外围掩蔽层构成外围电路传导层的侧墙隔离结构。通过降低外围电路传导层的侧墙隔离结构的介电常数，从而避免了相邻的外围电路传导层相互串扰的问题。如此，即可有效提高存储器的性能，并有利于实现器件尺寸的缩减。
本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。
上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。

Claims (19)

1.一种存储器，其特征在于，包括：
一衬底，所述衬底定义有一器件区；
多条位线传导层，形成在所述衬底的所述器件区上，多条所述位线传导层沿相同的方向延伸；
位线保形层，形成在所述衬底的所述器件区上并贴附在所述位线传导层的侧壁，并且所述位线保形层由一形成在所述衬底上的保形介质层构成，所述保形介质层中位于所述器件区中的部分构成所述位线保形层；以及，
位线掩蔽层，形成在所述衬底的所述器件区上并遮盖所述位线传导层的侧壁，所述位线掩蔽层中对应在所述位线传导层侧壁的部分有间隔地遮盖所述位线保形层中贴附在所述位线传导层侧壁的部分，以设置一位线分隔夹层在所述位线保形层和所述位线掩蔽层之间，所述位线分隔夹层的介电常数小于所述位线保形层的介电常数且小于所述位线掩蔽层的介电常数，并且所述位线掩蔽层由一形成在所述衬底上的掩蔽介质层构成，所述掩蔽介质层中位于所述器件区中的部分构成所述位线掩蔽层；
其中，相邻的所述位线传导层中相邻的侧壁相互面对，以使相邻的所述位线传导层之间利用所述位线保形层、所述位线分隔夹层和所述位线掩蔽层相互隔离。
2.如权利要求1所述的存储器，其特征在于，所述位线分隔夹层包括气体间隙，由所述位线保形层中贴附在所述位线传导层侧壁的部分、所述位线分隔夹层的所述气体间隙、所述位线掩蔽层中遮盖所述传导层侧壁的部分构成所述位线传导层的侧墙隔离结构。
3.如权利要求2所述的存储器，其特征在于，还包括：
位线顶盖层，形成在所述衬底的所述器件区上并覆盖所述位线保形层的顶部、所述位线分隔夹层的所述气体间隙的顶部和所述位线掩蔽层的顶部，以封闭所述位线分隔夹层的所述气体间隙的顶部开口，并且所述位线顶盖层由一形成在所述衬底上的顶盖介质层构成，所述顶盖介质层中位于所述器件区中的部分构成所述位线顶盖层。
4.如权利要求3所述的存储器，其特征在于，所述位线顶盖层更延伸覆盖所述位线传导层的顶部和所述位线掩蔽层中远离所述位线传导层一侧的侧壁，以包覆所述位线传导层。
5.如权利要求2所述的存储器，其特征在于，所述位线保形层封闭所述位线分隔夹层的所述气体间隙的底部开口，由所述位线保形层中贴附在所述位线传导层侧壁的部分至所述位线掩蔽层中遮盖所述传导层侧壁的部分定界所述位线分隔夹层的所述气体间隙的两侧宽度边界。
6.如权利要求2所述的存储器，其特征在于，所述位线分隔夹层的所述气体间隙包括含氮气体间隙。
7.如权利要求1所述的存储器，其特征在于，所述位线分隔夹层包括低K介质层，所述低K介质层覆盖所述位线保形层中贴附在所述位线传导层的侧壁的部分，由所述位线保形层中贴附在位线传导层侧壁的部分、所述位线分隔夹层的所述低K介质层、所述位线掩蔽层中遮盖所述传导层侧壁的部分构成所述位线传导层的侧墙隔离结构。
8.如权利要求7所述的存储器，其特征在于，所述位线保形层沿着所述位线传导层的边界贴附在所述位线传导层的顶部和侧壁；以及，所述位线掩蔽层覆盖所述低K介质层的侧壁，并延伸覆盖所述低K介质层的顶部和所述位线传导层的顶部，以包覆所述位线传导层。
9.如权利要求1～8任一项所述的存储器，其特征在于，所述衬底还定义有一位于所述器件区外围的外围区，所述存储器还包括：
多个外围电路传导层，形成在所述衬底的所述外围区上；
外围保形层，形成在所述衬底的所述外围区上并贴附在所述外围电路传导层的侧壁，并且所述保形介质层还形成在所述衬底的所述外围区上以构成所述外围保形层；
外围掩蔽层，形成在所述衬底的所述外围区上并遮盖所述外围电路传导层的侧壁，并且所述外围掩蔽层中对应在所述外围电路传导层侧壁的部分有间隔地遮盖所述外围保形层中贴附在所述外围电路传导层侧壁的部分，以设置一外围分隔夹层在所述外围保形层和所述外围掩蔽层之间，所述外围分隔夹层的介电常数小于所述外围保形层的介电常数且小于所述外围掩蔽层的介电常数；并且，所述掩蔽介质层中位于所述外围区中的部分构成所述外围掩蔽层。
10.如权利要求9所述的存储器，其特征在于，所述外围分隔夹层包括气体间隙，所述存储器还包括：
外围顶盖层，形成在所述衬底的所述外围区上并覆盖所述外围保形层的顶部、所述外围分隔夹层的气体间隙的顶部和所述外围掩蔽层的顶部，以封闭所述外围分隔夹层的气体间隙的顶部开口；并且，所述顶盖介质层中位于所述外围区中的部分构成所述外围顶盖层。
11.一种存储器的形成方法，其特征在于，包括：
提供一衬底，所述衬底定义有一器件区，以及在所述衬底的所述器件区上形成有多条位线传导层，多条所述位线传导层沿相同的方向延伸；
形成一保形介质层在所述衬底上，所述保形介质层中位于所述器件区中的部分用于形成一位线保形层，所述位线保形层贴附在所述位线传导层的侧壁上；
形成一分隔介质层在所述衬底上并覆盖所述保形介质层，所述分隔介质层中位于所述器件区中的部分用于形成一位线分隔层，所述位线分隔层覆盖所述位线保形层中贴附在所述位线传导层侧壁的部分；以及，
形成一掩蔽介质层在所述衬底上并覆盖所述分隔介质层和所述保形介质层，所述掩蔽介质层中位于所述器件区中的部分用于形成一位线掩蔽层，所述位线掩蔽层覆盖所述位线分隔层以相应遮盖所述位线传导层的侧壁，所述位线掩蔽层中遮盖在所述位线传导层侧壁的部分和所述位线保形层中贴附在所述位线传导层侧壁的部分通过所述位线分隔层相互分隔，并利用所述位线分隔层形成一位线分隔夹层在所述位线保形层和所述位线掩蔽层之间，所述位线分隔夹层的介电常数小于所述位线保形层的介电常数且小于所述位线掩蔽层的介电常数。
12.如权利要求11所述的存储器的形成方法，其特征在于，利用所述位线分隔层形成一气体间隙以构成所述位线分隔夹层，并由所述位线掩蔽层和所述位线保形层界定出所述气体间隙的部分边界，其中，所述气体间隙的形成方法包括：
沉积所述掩蔽介质层在所述衬底上，所述掩蔽介质层还覆盖所述位线分隔层的侧壁和顶部；
去除所述掩蔽介质层中覆盖在所述位线分隔层顶部的部分，以暴露出所述位线分隔层，并保留所述掩蔽介质层中覆盖在所述位线分隔层侧壁的部分用于构成所述位线掩蔽层；以及，
去除所述位线分隔层以形成一气体间隙在所述位线掩蔽层和所述位线保形层之间，并由所述气体间隙构成所述位线分隔夹层。
13.如权利要求12所述的存储器的形成方法，其特征在于，在形成所述气体间隙以构成所述位线分隔夹层之后，还包括：
形成一顶盖介质层在所述衬底上并覆盖所述保形介质层和所述掩蔽介质层，所述顶盖介质层中位于所述器件区中的部分构成一位线顶盖层，所述位线顶盖层覆盖所述位线保形层的顶部、构成所述位线分隔夹层的所述气体间隙的顶部和所述位线掩蔽层的顶部，以封闭所述位线分隔夹层的所述气体间隙的顶部开口。
14.如权利要求13所述的存储器的形成方法，其特征在于，所述顶盖介质层在含氮气体的氛围中形成，以使所形成的所述顶盖介质层在遮盖所述气体间隙的顶部开口时，在所述气体间隙中填充有所述含氮气体并被所述顶盖介质层封闭而构成含氮气体间隙。
15.如权利要求13所述的存储器的形成方法，其特征在于，所述顶盖介质层还延伸覆盖所述位线传导层，使所构成的所述位线顶盖层进一步延伸覆盖所述位线传导层的顶部和所述位线掩蔽层中远离所述位线传导层一侧的侧壁，以包覆所述位线传导层。
16.如权利要求11所述的存储器的形成方法，其特征在于，所述位线分隔层包括低K介质层，并利用所述低K介质层直接构成所述位线分隔夹层，所述低K介质层覆盖所述位线保形层中贴附在所述位线传导层的侧壁的部分。
17.如权利要求16所述的存储器的形成方法，其特征在于，在形成所述保形介质层时，所述位线保形层沿着所述位线传导层的边界贴附在所述位线传导层的顶部和侧壁；以及，在形成所述掩蔽介质层时，所述位线掩蔽层覆盖所述低K介质层的侧壁，并延伸覆盖所述低K介质层的顶部和所述位线传导层的顶部，以包覆所述位线传导层。
18.如权利要求11～17任一项所述的存储器的形成方法，其特征在于，所述衬底还定义有一位于所述器件区外围的外围区，并在所述衬底的所述外围区上形成有多个外围电路传导层；其中，
在形成所述保形介质层时，所述保形介质层还形成在所述衬底上的所述外围区上以用于形成一外围保形层，所述外围保形层贴附在所述外围电路传导层的侧壁；
在形成所述分隔介质层时，所述分隔介质层还形成在所述衬底上的所述外围区上以用于形成一外围分隔层，所述外围分隔层覆盖所述外围保形层中贴附在所述外围传导层侧壁的部分；
在形成所述掩蔽介质层时，所述掩蔽介质层还形成在所述衬底的所述外围区上以用于形成一外围掩蔽层，所述外围掩蔽层覆盖所述外围分隔层以相应遮盖所述外围传导层的侧壁，所述外围掩蔽层中遮盖在所述外围传导层侧壁的部分和所述外围保形层中贴附在所述外围传导层侧壁的部分通过所述外围分隔层相互分隔，并利用所述外围分隔层形成一外围分隔夹层在所述外围保形层和所述外围掩蔽层之间，所述外围分隔夹层的介电常数小于所述外围保形层的介电常数且小于所述外围掩蔽层的介电常数。
19.如权利要求11～17任一项所述的存储器的形成方法，其特征在于，所述分隔介质层采用低K介质材料形成，形成所述分隔介质层的步骤包括对所述分隔介质层进行刻蚀，所述分隔介质层的所述低K介质材料和所述保形介质层的介质材料的刻蚀选择比大于等于4:1。
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Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112466817A (zh) * 2020-11-24 2021-03-09 福建省晋华集成电路有限公司 半导体器件的制备方法以及半导体器件
CN114068546A (zh) * 2020-08-05 2022-02-18 长鑫存储技术有限公司 半导体结构及其制作方法
WO2022179041A1 (zh) * 2021-02-25 2022-09-01 长鑫存储技术有限公司 半导体结构及其形成方法
US11855131B2 (en) 2020-02-24 2023-12-26 Changxin Memory Technologies, Inc. Semiconductor structure and preparation method thereof
US11862513B2 (en) 2020-07-14 2024-01-02 Changxin Memory Technologies, Inc. Manufacturing method of semiconductor structure
US11869805B2 (en) 2020-09-07 2024-01-09 Changxin Memory Technologies, Inc. Semiconductor device and method for preparing same, and storage apparatus
US11889677B2 (en) 2020-05-26 2024-01-30 Changxin Memory Technologies, Inc. Method for forming capacitor holes
US11930633B2 (en) 2020-09-29 2024-03-12 Changxin Memory Technologies, Inc. Semiconductor device and method for preparing semiconductor device
US11961881B2 (en) 2020-08-13 2024-04-16 Changxin Memory Technologies, Inc. Method for forming semiconductor structure and semiconductor structure
US12002689B2 (en) 2020-06-16 2024-06-04 Changxin Memory Technologies, Inc. Semiconductor equipment regulation method and semiconductor device fabrication method

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1553497A (zh) * 2003-06-04 2004-12-08 �����ɷ� 虚接地阵列的混合信号嵌入式屏蔽只读存储器及其制造方法
US20050085096A1 (en) * 2003-10-20 2005-04-21 Infineon Technologies North America Corp. Inclusion of low-k dielectric material between bit lines
US20100285662A1 (en) * 2009-05-11 2010-11-11 Samsung Electronics Co., Ltd. Methods of fabricating integrated circuit devices including air spacers separating conductive structures and contact plugs
US20120112339A1 (en) * 2010-11-04 2012-05-10 Hynix Semiconductor Inc. Semiconductor device
US20130320550A1 (en) * 2012-05-31 2013-12-05 Jun Ki Kim Semiconductor device with air gap and method for fabricating the same
US20140027924A1 (en) * 2012-07-30 2014-01-30 SK Hynix Inc. Semiconductor devices including spacers on sidewalls of conductive lines and methods of manufacturing the same
CN106952919A (zh) * 2016-01-05 2017-07-14 中芯国际集成电路制造(上海)有限公司 快闪存储器及其制作方法
CN107342263A (zh) * 2017-07-07 2017-11-10 睿力集成电路有限公司 存储器及其形成方法、半导体器件

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1553497A (zh) * 2003-06-04 2004-12-08 �����ɷ� 虚接地阵列的混合信号嵌入式屏蔽只读存储器及其制造方法
US20050085096A1 (en) * 2003-10-20 2005-04-21 Infineon Technologies North America Corp. Inclusion of low-k dielectric material between bit lines
US20100285662A1 (en) * 2009-05-11 2010-11-11 Samsung Electronics Co., Ltd. Methods of fabricating integrated circuit devices including air spacers separating conductive structures and contact plugs
US20120112339A1 (en) * 2010-11-04 2012-05-10 Hynix Semiconductor Inc. Semiconductor device
US20130320550A1 (en) * 2012-05-31 2013-12-05 Jun Ki Kim Semiconductor device with air gap and method for fabricating the same
US20140027924A1 (en) * 2012-07-30 2014-01-30 SK Hynix Inc. Semiconductor devices including spacers on sidewalls of conductive lines and methods of manufacturing the same
CN106952919A (zh) * 2016-01-05 2017-07-14 中芯国际集成电路制造(上海)有限公司 快闪存储器及其制作方法
CN107342263A (zh) * 2017-07-07 2017-11-10 睿力集成电路有限公司 存储器及其形成方法、半导体器件

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11855131B2 (en) 2020-02-24 2023-12-26 Changxin Memory Technologies, Inc. Semiconductor structure and preparation method thereof
US11889677B2 (en) 2020-05-26 2024-01-30 Changxin Memory Technologies, Inc. Method for forming capacitor holes
US12002689B2 (en) 2020-06-16 2024-06-04 Changxin Memory Technologies, Inc. Semiconductor equipment regulation method and semiconductor device fabrication method
US11862513B2 (en) 2020-07-14 2024-01-02 Changxin Memory Technologies, Inc. Manufacturing method of semiconductor structure
CN114068546A (zh) * 2020-08-05 2022-02-18 长鑫存储技术有限公司 半导体结构及其制作方法
CN114068546B (zh) * 2020-08-05 2024-06-07 长鑫存储技术有限公司 半导体结构及其制作方法
US11961881B2 (en) 2020-08-13 2024-04-16 Changxin Memory Technologies, Inc. Method for forming semiconductor structure and semiconductor structure
US11869805B2 (en) 2020-09-07 2024-01-09 Changxin Memory Technologies, Inc. Semiconductor device and method for preparing same, and storage apparatus
US11930633B2 (en) 2020-09-29 2024-03-12 Changxin Memory Technologies, Inc. Semiconductor device and method for preparing semiconductor device
CN112466817A (zh) * 2020-11-24 2021-03-09 福建省晋华集成电路有限公司 半导体器件的制备方法以及半导体器件
WO2022179041A1 (zh) * 2021-02-25 2022-09-01 长鑫存储技术有限公司 半导体结构及其形成方法

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