CN114613744A - 具有含锰导电栓塞的半导体元件结构及其制备方法 - Google Patents

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Abstract

本公开提供一种具有含锰导电栓塞的半导体元件结构及该半导体元件结构的制备方法。该半导体元件结构具有一第一导电层以及一介电层，该第一导电层设置在一半导体基底上，该介电层设置在该第一导电层上。该半导体元件结构亦具有一第一导电栓塞以及一衬垫层，该第一导电栓塞穿经该介电层并位于一图案密集区中，该衬垫层覆盖该介电层与该第一导电栓塞。该衬垫层与该第一导电栓塞包含锰。该半导体元件结构还具有一第二导电栓塞，穿经该衬垫层与该介电层，并位于一图案稀疏区中。该第二导电栓塞通过该衬垫层的一部分而与该介电层分隔开。此外，该半导体元件结构具有一第二导电层，覆盖该衬垫层与该第二导电栓塞。

Description

具有含锰导电栓塞的半导体元件结构及其制备方法
交叉引用
本公开主张2020年12月8日申请的美国正式申请案第17/115,330号的优先权及益处，该美国正式申请案的内容以全文引用的方式并入本文中。
技术领域
本公开涉及一种半导体元件结构及其制备方法。特别涉及一种具有含锰导电栓塞的半导体元件结构及其制备方法。
背景技术
对于许多现代应用，半导体元件是不可或缺的。随着电子科技的进步，半导体元件的尺寸变得越来越小，于此同时提供较佳的功能以及包含较大的集成电路数量。由于半导体元件的规格小型化，实现不同功能的半导体元件的不同形态与尺寸规模，整合(integrated)并封装(packaged)在一单一模块中。再者，许多制造步骤执行于各式不同形态的半导体装置的整合(integration)。
然而，半导体元件的制造与整合包含许多复杂步骤与操作。在半导体元件中的整合变得越加复杂。半导体元件的制造与整合的复杂度中的增加可造成多个缺陷，例如在导电结构中形成的空孔(void)，其由于难以填充高深宽比的开孔(opening)所造成。据此，有持续改善半导体元件的制造流程的需要，以便对付所述缺陷并可加强其效能。
上文的“现有技术”说明仅提供背景技术，并未承认上文的“现有技术”说明公开本公开的标的，不构成本公开的现有技术，且上文的“现有技术”的任何说明均不应作为本公开的任一部分。
发明内容
本公开的一实施例提供一种半导体元件结构。该半导体元件结构包括：一第一导电层，设置在一半导体基底上；以及一介电层，设置在该第一导电层上。该半导体元件结构亦具有一第一导电栓塞，穿经该介电层并位于一图案密集区中；以及一衬垫层，覆盖该衬垫层与该第一导电层。该衬垫层与该第一导电栓塞包含锰。该半导体元件结构还具有一第二导电栓塞，穿经该衬垫层与该介电层，并位于一图案稀疏区中。该第二导电栓塞通过该衬垫层的一部分而与该介电层分隔开。此外，该半导体元件结构具有一第二导电层，覆盖该衬垫层与该第二导电栓塞。
在一些实施例中，该衬垫层直接接触该第一导电栓塞，并与该第一导电栓塞包含相同的一材料。在一些实施例中，该衬垫层与该第一导电栓塞包含铜锰(CuMn)。在一些实施例中，该第一导电栓塞与该第二导电栓塞包含不同材料。在一些实施例中，该第二导电层直接接触该第二导电栓塞，以及该第二导电层与该第二导电栓塞包含铜。
在一些实施例中，该半导体元件结构还包括一能量可移除结构，设置在该图案密集区中并邻近该第一导电栓塞设置，其中，该能量可移除结构设置在该衬垫层与该第一导电层之间。在一些实施例中，该半导体元件结构还包括一气隙，被该能量可移除结构所包围。
本公开的另一实施例提供一种半导体元件结构。该半导体元件结构包括：一第一导电层，设置在一半导体基底上；以及一第二导电层，设置在该第一导电层上。该半导体元件结构亦具有多个第一导电栓塞，设置在一图案密集区中并位于该第一导电层与该第二导电层之间；以及多个第二导电栓塞，设置在一图案稀疏区中并位于该第一导电层与该第二导电层之间。该半导体元件结构还具有一能量可移除结构，设置在该多个第一导电栓塞之间。一气隙被该能量可移除结构所包围。此外，该半导体元件结构具有一衬垫层，设置在该多个第一导电栓塞与该第二导电层之间。该衬垫层与该多个第一导电栓塞包含锰。
在一些实施例中，该衬垫层与该多个第一导电栓塞包含一第一材料，该多个第二导电栓塞与该第二导电层包含一第二材料，而该第一材料不同于该第二材料。在一些实施例中，该第一材料为铜锰，以及该第二材料为铜。在一些实施例中，该半导体元件结构还包括一介电层，设置在该第一导电层与该第二导电层之间，其中，该多个第二导电栓塞被该介电层所围绕，该衬垫层延伸在该介电层与该第二导电层之间，以及每一第二导电栓塞通过该衬垫层而与该介电层分隔开。
在一些实施例中，在相邻对的该多个第一导电栓塞之间的一第一距离，小于在相邻对的该多个第二导电栓塞之间的一第二距离。在一些实施例中，该多个第一导电栓塞与该多个第二导电栓塞电性连接到该第一导电层与该第二导电层。
本公开的另一实施例提供一种半导体元件的制备方法。该制备方法包括：形成一第一导电层在一半导体基底上；以及形成一介电层在该第一导电层上。该制备方法亦包括以一能量可移除层取代该介电层的一部分；以及执行一蚀刻工艺以形成一第一开孔在该能量可移除层中以及形成一第二开孔在该介电层中。该第一开孔位于一图案密集区中，以及该第二开孔位于一图案稀疏区中。该制备方法还包括沉积一衬垫层在该能量可移除层与该介电层上。该衬垫层完全填满该第一开孔以形成一第一导电栓塞，以及该衬垫层部分充填该第二开孔。此外，该制备方法包括形成一第二导电栓塞在该第二开孔的一余留部分；以及形成一第二导电层在该衬垫层与该第二导电栓塞上。
在一些实施例中，该第一开孔的一宽度小于该第二开孔的一宽度。在一些实施例中，该蚀刻工艺还包括形成一第三开孔在该图案密集区中并邻近该第一开孔，以及形成一第四开孔在该图案稀疏区中并邻近该第二开孔，其中，该第一开孔与该第三开孔之间的一距离小于该第二开孔与该第四开孔之间的一距离。在一些实施例中，该第一导电栓塞包含铜锰，以及该第二导电栓塞包含铜。
在一些实施例中，该制备方法还包括在该第二导电栓塞形成之前，部分移除在该第二开孔中的该衬垫层，以暴露该第一导电层。在一些实施例中，该第二导电栓塞与该第二导电层在相同的处理步骤中同时形成。在一些实施例中，该制备方法还包括在该第二导电层形成之后，执行一热处理工艺以将该能量可移除层部分转换成一气隙。
本公开的一些实施例提供一半导体元件结构及其制备方法。在一些实施例中，该半导体元件结构具有一第一导电栓塞、一衬垫层以及一第二导电栓塞；该第一导电栓塞穿经一介电层并位于一图案密集区中；该衬垫层覆盖该介电层与该第一导电栓塞；该第二导电栓塞穿经该衬垫层与该介电层并位于一图案稀疏区中。该衬垫层与该第一导电栓塞包含锰。该第二导电栓塞通过该衬垫层而与该介电层分隔开。该含锰导电栓塞(例如位于该图案密集区中的该第一导电栓塞)以及该衬垫层可为一体成形，借此以降低制造成本。再者，该衬垫层可降低或避免多个孔洞(voids)形成在接下来所形成的导电栓塞(例如位于该图案稀疏区中的该第二导电栓塞)中，借此降低接触电阻。结果，可提升该半导体元件结构的操作速度，其显著地改善整体元件效能。
上文已相当广泛地概述本公开的技术特征及优点，从而使下文的本公开详细描述得以获得较佳了解。构成本公开的权利要求标的的其它技术特征及优点将描述于下文。本公开所属技术领域中技术人员应了解，可相当容易地利用下文公开的概念与特定实施例可作为修改或设计其它结构或工艺而实现与本公开相同的目的。本公开所属技术领域中技术人员亦应了解，这类等效建构无法脱离权利要求所界定的本公开的构思和范围。
附图说明
参阅实施方式与权利要求合并考量附图时，可得以更全面了解本公开披露的内容，附图中相同的元件符号指相同的元件。
图1例示本公开一些实施例的一半导体元件结构的剖视示意图。
图2例示本公开一些实施例的一半导体元件结构的制备方法的流程示意图。
图3例示本公开一些实施例的一中间阶段的剖视示意图，其中，该中间阶段在该半导体元件结构形成期间，依序形成一第一导电层以及一介电层在一半导体基底上。
图4例示本公开一些实施例的一中间阶段的剖视示意图，其中，该中间阶段在该半导体元件结构形成期间，蚀刻该介电层。
图5例示本公开一些实施例的一中间阶段的剖视示意图，其中，该中间阶段在该半导体元件结构形成期间，形成一能量可移除层。
图6例示本公开一些实施例的一中间阶段的剖视示意图，其中，该中间阶段在该半导体元件结构形成期间，部分移除该能量可移除层。
图7例示本公开一些实施例的一中间阶段的剖视示意图，其中，该中间阶段在该半导体元件结构形成期间，形成一图案化遮罩在该能量可移除层与该介电层上。
图8例示本公开一些实施例的一中间阶段的剖视示意图，其中，该中间阶段在该半导体元件结构形成期间，蚀刻该能量可移除层与该介电层。
图9例示本公开一些实施例的一中间阶段的剖视示意图，其中，该中间阶段在该半导体元件结构形成期间，移除该图案化遮罩。
图10例示本公开一些实施例的一中间阶段的剖视示意图，其中，该中间阶段在该半导体元件结构形成期间，沉积一衬垫层并形成多个第一导电栓塞。
图11例示本公开一些实施例的一中间阶段的剖视示意图，其中，该中间阶段在该半导体元件结构形成期间，形成一图案化遮罩在该衬垫层上。
图12例示本公开一些实施例的一中间阶段的剖视示意图，其中，该中间阶段在该半导体元件结构形成期间，部分移除该衬垫层以暴露该第一导电层。
图13例示本公开一些实施例的一中间阶段的剖视示意图，其中，该中间阶段在该半导体元件结构形成期间，移除该图案化遮罩。
图14例示本公开一些实施例的一中间阶段的剖视示意图，其中，该中间阶段在该半导体元件结构形成期间，形成多个第二导电栓塞以及一第二导电层。
图15例示本公开一些实施例的一中间阶段的剖视示意图，其中，该中间阶段在该半导体元件结构形成期间，形成一介电层在该第二导电层上。
图16例示本公开一些实施例的一中间阶段的剖视示意图，其中，该中间阶段在该半导体元件结构形成期间，蚀刻该介电层。
图17例示本公开一些实施例的一中间阶段的剖视示意图，其中，该中间阶段在该半导体元件结构形成期间，形成一衬垫层。
图18例示本公开一些实施例的一中间阶段的剖视示意图，其中，该中间阶段在该半导体元件结构形成期间，形成一衬垫层。
图19例示本公开一些实施例的一中间阶段的剖视示意图，其中，该中间阶段在该半导体元件结构形成期间，形成一第一导电结构、一第二导电结构以及一第三导电结构。
图20例示本公开一些实施例具有多个存储器胞的一阵列的一例示集成电路的部分结构示意图。
附图标记说明：
10：制备方法
50：存储器胞
51：场效晶体管
53：电容器
55：漏极
57：源极
59：栅极
100：半导体元件结构
101：半导体基底
103：第一导电层
105：介电层
110：开孔
113：能量可移除层
113’：能量可移除结构
115：图案化遮罩(掩膜)
120a：开孔
120b：开孔
123：衬垫层
123a：第一导电栓塞
125：图案化遮罩
127：第二导电栓塞
129：第二导电层
131：介电层
140a：开孔
140b：开孔
143：衬垫层
145：衬垫层
147a：第一导电结构
147b：第二导电结构
149：第三导电层
160：气隙
1000：存储器元件
A：图案密集区
B：图案稀疏区
BL：位元线
D1：距离
D2：距离
D3：距离
D4：距离
D5：深度
D6：深度
H1：高度
H2：高度
S11：步骤
S13：步骤
S15：步骤
S17：步骤
S19：步骤
S21：步骤
S23：步骤
S25：步骤
S27：步骤
W1：宽度
W2：宽度
W3：宽度
W4：宽度
W5：宽度
W6：宽度
WL：字元线
具体实施方式
以下描述了组件和配置的具体范例，以简化本公开的实施例。当然，这些实施例仅用以例示，并非意图限制本公开的范围。举例而言，在叙述中第一部件形成于第二部件之上，可能包含形成第一和第二部件直接接触的实施例，也可能包含额外的部件形成于第一和第二部件之间，使得第一和第二部件不会直接接触的实施例。另外，本公开的实施例可能在许多范例中重复参照标号及/或字母。这些重复的目的是为了简化和清楚，除非内文中特别说明，其本身并非代表各种实施例及/或所讨论的配置之间有特定的关系。
此外，为易于说明，本文中可能使用例如“之下(beneath)”、“下面(below)”、“下部的(lower)”、“上方(above)”、“上部的(upper)”等空间相对关系用语来阐述图中所示的一个元件或特征与另一(其他)元件或特征的关系。所述空间相对关系用语旨在除图中所示出的取向外亦囊括元件在使用或操作中的不同取向。所述装置可具有其他取向(旋转90度或处于其他取向)且本文中所用的空间相对关系描述语可同样相应地进行解释。
图1例示本公开一些实施例的一半导体元件结构100的剖视示意图。如图1所示，依据一些实施例，半导体元件结构100包括一第一导电层103，设置在一半导体基底101上；一介电层105，设置在该第一导电层103上；一第二导电层129，设置在介电层105上；一介电层131设置在第二导电层129上；以及一第三导电层149，设置在介电层131上。再者，半导体元件结构100具有一图案密集(pattern-dense)区A以及一图案稀疏(pattern-loose)区B。为了使本公开清楚，在图1中间的虚线用于表示图案密集区A与图案稀疏区B的边界(boundary)。
在一些实施例中，半导体元件结构100具有多个第一导电栓塞123a，穿经介电层105并位于图案密集区A中。再者，半导体元件结构100具有多个能量可移除结构113’，设置在介电层105中以及在图案密集区A中。在一些实施例中，该多个第一导电栓塞123a被能量可移除结构113’所围绕，以及每一能量可移除结构113’具有一气隙160。
在一些实施例中，气隙160被能量可移除结构113’所包围。虽然图1的剖视示意图显示四个能量可移除结构113’，但是在不同的剖视示意图中，四个能量可移除结构113’可相互连接。类似于能量可移除结构113’，在图1的剖视示意图中所显示的四个气隙160亦可在不同的剖视示意图中相互连接。应当理解，能量可移除结构113’与气隙160的数量可依据半导体元件结构100的设计需求而进行调整。
仍请参考图1，半导体元件结构100包括一衬垫层123，设置在介电层105与第二导电层129之间，且能量可移除结构113’与第一导电栓塞123a被衬垫层123所覆盖。在一些实施例中，表示第一导电栓塞123a与衬垫层123的虚线用于使本公开清楚。第一导电栓塞123a与衬垫层123之间并无明显的界面。
半导体元件结构100亦包括多个第二导电栓塞127，穿经衬垫层123与介电层105，并位于图案稀疏区B中。在一些实施例中，在图案稀疏区B中，衬垫层123延伸在介电层105与第二导电栓塞127之间。在一些实施例中，第二导电栓塞127通过衬垫层123而与介电层105分隔开。
此外，半导体元件结构100具有一衬垫层143、一衬垫层145、一第一导电结构147a以及一第二导电结构147b，设置在第二导电层129与第三导电层149之间。在一些实施例中，第一导电结构147a位于图案密集区A中，以及第二导电结构147b位于图案稀疏区B中。在一些实施例中，衬垫层143与145的一部分夹置在介电层131与第三导电层149之间。在一些实施例中，衬垫层145设置在衬垫层143上，以及第一导电结构147a与第二导电结构147b的各侧壁与各下表面被衬垫层145所覆盖。
在一些实施例中，半导体元件结构100为一动态随机存取存储器(DRAM)。在这些例子中，多个导电层(例如第一导电层103、第二导电层129以及第三导电层149)可当作是DRAM的位元线(BL)、存储节点及/或布线层(wiring layer)；以及多个导电栓塞(例如第一导电栓塞123a以及第二导电栓塞127)与多个导电结构(例如第一导电结构147a以及第二导电结构147b)可当作是DRAM的位元线接触点栓塞、电容器接触点栓塞及/或内连接结构(interconnect structures)。
在一些实施例中，在图案密集区A中的第一导电栓塞123a与衬垫层123为一体成形。在一些实施例中，第一导电栓塞123a与衬垫层123包含相同材料，以及第一导电栓塞123a与第二导电栓塞127包含不同材料。在一些实施例中，第一导电栓塞123a与衬垫层123包含一含锰(manganese-containing)材料。
举例来说，依据一些实施例，衬垫层123与第一导电栓塞123a均包含铜锰(coppermanganese，CuMn)；以及第一导电层103、第二导电层129以及第二导电栓塞127均包含铜。此外，在一些实施例中，第一导电结构147a、第二导电结构147b以及第三导电层149均包含铜，衬垫层143包含富含锰硅(MnSi)或锰，以及衬垫层145包含铜锰。
图2例示本公开一些实施例的一半导体元件结构(例如半导体元件结构100)的制备方法10的流程示意图，以及制备方法10包括步骤S11、S13、S15、S17、S19、S21、S23、S25以及S27。步骤S11到S27结合下列附图进行详细说明。
图3到图19例示本公开一些实施例在半导体元件结构100形成期间的各中间阶段的剖视示意图。如图3所示，提供半导体基底101。半导体基底101可为一半导体晶圆，例如一硅晶圆。
另外或是此外，半导体基底101可包含元素(elementary)半导体材料、化合物(compound)半导体材料及/或合金半导体材料。元素半导体材料的例子可包括结晶硅(crystal silicon)、多晶硅(polycrystalline silicon)、非晶硅(amorphous silicon)、锗及/或钻石，但并不以此为限。化合物半导体材料的例子可包括碳化硅(siliconcarbide)、砷化镓(gallium arsenic)、磷化镓(gallium phosphide)、磷化铟(indiumphosphide)、砷化铟(indium arsenide)及/或锑化铟(indium antimonide)，但并不以此为限。合金半导体材料的例子可包括硅锗(SiGe)、磷砷化镓(GaAsP)、砷化铝铟(AlInAs)、砷化铝镓(AlGaAs)、砷化镓铟(GaInAs)、磷化镓铟(GaInP)以及磷砷化镓铟(GaInAsP)，但并不以此为限。
在一些实施例中，半导体基底101包括一外延层(epitaxial layer)。举例来说，半导体基底101具有一外延层，覆盖一块状(bulk)半导体上。在一些实施例中，半导体基底101为一绝缘体上覆半导体(semiconductor-on-insulator)基底，其可包括一基底、一埋入氧化物层(buried oxide layer)以及一半导体层，而埋入氧化物层位于基底上，半导体层位于埋入氧化物层上，而绝缘体上覆半导体基底是例如一绝缘体上覆硅(silicon-on-insulator，SOI)基底、一绝缘体上覆硅锗(silicon germanium-on-insulator，SGOI)基底或一绝缘体上覆锗(germanium-on-insulator，GOI)基底。绝缘体上覆半导体基底可使用氧离子注入分离(separationby implanted oxygen，SIMOX)、晶圆接合(wafer bonding)及/或其他适合的方法制造。
仍请参考图3，依据一些实施例，第一导电层103形成在半导体基底101上，以及介电层105形成在第一导电层103上。其个别步骤示出在如图2所示的制备方法10中的步骤S11。
在一些实施例中，第一导电层103包含铜，以及第一导电层103的制作技术包含一沉积工艺，例如一化学气相沉积(CVD)工艺、一物理气相沉积(PVD)工艺、一原子层沉积(ALD)工艺、一金属有机化学气相沉积(MOCVD)工艺、一喷溅(sputtering)工艺、一镀覆(plating)工艺或其他可应用的工艺。在一些实施例中，介电层105包含氧化硅、氮化硅、氮氧化硅或其他可应用的介电材料，以及介电层105的制作技术包含一沉积工艺，例如一CVD工艺、一PVD工艺、一ALD工艺、一旋转涂布工艺或其他可应用的工艺。
接着，如图4所示，依据一些实施例，在介电层105上执行一蚀刻工艺以形成一开孔110，开孔110暴露第一导电层103。在一些实施例中，开孔110位于图案密集区A中。开孔110的形成可包括形成一图案化遮罩(掩膜)(图未示)在介电层105上；以及通过使用该图案化遮罩当作一遮罩而蚀刻介电层105。此外，用于形成开孔110的蚀刻工艺可为一湿蚀刻工艺、一干蚀刻工艺或其组合。
接下来，如图5所示，依据一些实施例，一能量可移除层113共形地沉积在介电层105上。在一些实施例中，开孔110(请参考图4)的各侧壁与下表面被能量可移除层113所覆盖。
在一些实施例中，能量可移除层113的材料包括一基础材料以及一可分解成孔剂材料，而该可分解成孔剂材料在暴露在一能量源(亦即热源)时而被大致地移除。在一些实施例中，基础材料包含氢倍半硅氧烷(hydrogen silsesquioxane，HSQ)、甲基硅酸盐(methylsilsesquioxane，MSQ)、多孔聚芳醚(porous polyarylether，PAE)、多孔SiLK(porous SiLK)或多孔氧化硅(porous SiO2)，而可分解成孔剂材料包含一成孔剂有机化合物(porogen organic compound)，其可提供孔隙率给原本被在接下来的工艺的能量可移除层113所占用的空间。此外，能量可移除层113通过一CVD、一PVD、一ALD、一旋转涂布或其他适合的工艺进行沉积。
然后，如图6所示，依据一些实施例，在能量可移除层113上执行一平坦化工艺，以便移除能量可移除层113的一部分。该平坦化工艺可包括一化学机械研磨(CMP)工艺、一回蚀工艺或其他可应用的工艺。在平坦化工艺之后，能量可移除层113的上表面大致与介电层105的上表面为共面。在一些实施例中，如图4到图6所示的中间阶段期间，介电层105在图案密集区A中的一部分被能量可移除层113所取代，以及其个别步骤示出在如图2所示的制备方法10中的步骤S15。
接着，如图7所示，依据一些实施例，一图案化遮罩115形成在能量可移除层113与介电层105上。在一些实施例中，能量可移除层113在图案密集区A中的一些部分与介电层105在图案稀疏区B中的一些部分，通过图案化遮罩115而暴露。
接下来，如图8所示，依据一些实施例，通过使用图案化遮罩115当作一遮罩而蚀刻能量可移除层113与介电层105，以使多个开孔120a形成在能量可移除层113中以及多个开孔120b形成在介电层105中。在一些实施例中，开孔120a位于图案密集区A中，以及开孔120b位于图案稀疏区B中。在一些实施例中，第一导电层103通过开孔120a与120b而部分暴露。该蚀刻工艺可为一湿蚀刻工艺、一干蚀刻工艺或其组合。其个别步骤是示出在如图2所示的制备方法10中的步骤S17。
如图9所示，依据一些实施例，在开孔120a与120b形成之后，移除图案化遮罩115。在一些实施例中，每一开孔120a具有一宽度W1，每一开孔120b具有一宽度W2，以及宽度W2大于宽度W1。在一些实施例中，宽度W1与W2界定成开孔120a与120b的最上面的宽度。此外，在一些实施例中，每一相邻对开孔120a在其间具有一距离D1，每一相邻对开孔120b在其间具有一距离D2，以及距离D2大于距离D1。
接着，如图10所示，依据一些实施例，衬垫层123沉积在能量可移除层113与介电层105上。应当理解，衬垫层完全填满开孔120a，以及衬垫层123在开孔120a中的部分形成第一导电栓塞123a。同时，衬垫层123部分充填每一开孔120b，以使开孔120b的余留部分形成在衬垫层123上。其个别步骤示出在如图2所示的制备方法10中的步骤S19。
在一些实施例中，由于衬垫层123与第一导电栓塞123a为一体成形，所以衬垫层123与第一导电栓塞123a包含相同材料，例如含锰材料。在一些实施例中，衬垫层123与第一导电栓塞123a包含铜锰。再者，衬垫层的制作技术可包含一沉积工艺，例如一CVD工艺、一PVD工艺、一ALD工艺或其他可应用的工艺。
接下来，如图11所示，依据一些实施例，一图案化遮罩125形成在衬垫层123上。在一些实施例中，衬垫层123在开孔120b的底部处的一些部分通过图案化遮罩125而暴露。
然后，如图12所示，依据一些实施例，通过使用图案化遮罩125当作一遮罩而蚀刻衬垫层123，以使第一导电层103通过开孔120b而部分暴露。该蚀刻工艺可为一湿蚀刻工艺、一干蚀刻工艺或其组合。其个别步骤示出在如图2所示的制备方法10中的步骤S21。
如图13所示，依据一些实施例，在第一导电层103通过在图案稀疏区B中的开孔120b而部分暴露之后，移除图案化遮罩125。
接着，如图14所示，依据一些实施例，第二导电栓塞127形成在位于图案稀疏区B中的开孔120b(参考图13)中，以及第二导电层129形成在衬垫层123与第二导电栓塞127上。在一些实施例中，第二导电栓塞127与第二导电层129为一体成形。其个别步骤示出在如图2所示的制备方法10中的步骤S23及S25。
在一些实施例中，第二导电栓塞127与第二导电层129在相同处理步骤中同时形成，例如一沉积工艺以及接下来的一平坦化工艺。该沉积工艺可为一CVD工艺、一PVD工艺、一ALD工艺、一MOCVD工艺、一喷溅工艺、一镀覆工艺或其他可应用的工艺。该平坦化工艺可包括一CMP工艺、一回蚀工艺或其他可应用的工艺。此外，在一些实施例中，第二导电栓三127与第二导电层129包含铜。此外，在一些实施例中，在图案密集区A中的每一相邻对的第一导电栓塞123a在其间具有一距离D3，在图案稀疏区B中的每一相邻对第二导电栓塞127在其间具有一距离D4，以及距离D4大于距离D3。
接下来，如图15所示，依据一些实施例，介电层131形成在第二导电层129上。使用于形成介电层131的一些材料与工艺，类似于或相同于使用于形成介电层105的材料与工艺，且其详细说明不再在文中重复。
然后，如图16所示，蚀刻介电层131以形成一开孔140a在图案密集区A中以及一开孔140b在图案稀疏区B中。在一些实施例中，每一开孔140a、140b暴露第二导电层129的一部分。用于形成开孔140a与140b的蚀刻工艺可为一湿蚀刻工艺、一干蚀刻工艺或其组合。在一些实施例中，开孔140a具有一宽度W3，开孔140b具有一宽度W4，以及宽度W4大于宽度W3。在一些实施例中，宽度W3与W4界定为开孔140a与140b的最上面的宽度。
如图17所示，依据一些实施例，在开孔140a与140b形成之后，衬垫层143共形地形成在介电层131上并覆盖开孔140a与140b的各侧壁与各下表面。在一些实施例中，衬垫层143包含富含锰硅(MnSi)或锰(Mn)。衬垫层143的制作技术包含一沉积工艺，例如CVD、PVD、ALD、MOCVD、喷溅、镀覆。
接着，如图18所示，依据一些实施例，衬垫层145共形地沉积在衬垫层143上。在一些实施例中，衬垫层145包含铜锰。使用于形成衬垫层145的一些工艺类似于或相同于使用于形成衬垫层143的工艺，且其详细说明不再在文中重复。
接下来，如图19所示，依据一些实施例，第一导电结构147a形成在开孔140a的该余留部分中，第二导电结构147b形成在开孔140b的该余留部分中，以及第三导电层149形成在衬垫层145、第一导电结构147a以及第二导电结构147b上。在一些实施例中，第一导电结构147a、第二导电结构147b以及第三导电层149为一体成形。
在一些实施例中，第一导电结构147a、第二导电结构147b以及第三导电层149在相同处理步骤中同时形成，例如一沉积工艺以及接下来的一平坦化工艺。该沉积工艺可为一CVD工艺、一PVD工艺、一ALD工艺、一MOCVD工艺、一喷溅工艺、一镀覆工艺或其他可应用的工艺。该平坦化工艺可包括一CMP工艺、一回蚀工艺或其他可应用的工艺。此外，在一些实施例中，第一导电结构147a、第二导电结构147b以及第三导电层149包含铜。
在一些实施例中，在图案稀疏区B中的开孔140b宽于在图案密集区A中的开孔140a(参考图16，宽度W4大于宽度W3)。因此，在衬垫层145形成之后，开孔140b的余留部分的宽度W6大于开孔140a的余留部分的宽度W5，以及开孔140b的余留部分的深度D6大于开孔140a的余留部分的深度D5。结果，如图19所示，依据一些实施例，第二导电结构147b的宽度W6大于第一导电结构147a的宽度W5，以及第二导电结构147b的高度H2大于第一导电结构147a的高度H1。
请往回参考图1，依据一些实施例，执行一热处理工艺以将能量可移除层113转换成气隙160以及能量可移除结构113’，而能量可移除结构113’围绕气隙160。能量可移除结构113’为能量可移除层113在该热处理工艺之后的余留部分。在一些实施例中，气隙160被能量可移除结构113’所包围。其个别步骤示出在如图2所示的制备方法10中的步骤S27。
在一些其他实施例中，该热处理工艺可被一光处理工艺、一电子束处理工艺、其组合或是其他可应用的能量处理工艺所取代。在气隙160形成之后，获得半导体元件结构100。
图20例示本公开一些实施例具有多个存储器胞50的一阵列的一例示集成电路的部分结构示意图，集成电路是例如一存储器元件1000。在一些实施例中，存储器元件1000具有一动态随机存取存储器(DRAM)元件。在一些实施例中，存储器元件1000具有多个存储器胞50，配置成一栅格图案(grid pattern)，并具有多个列(rows)及行(columns)。多个存储器胞50可依据系统需求(system requirements)以及制造技术(fabrication technology)而改变。
在一些实施例中，每一存储器胞50具有一存取元件以及一存储元件。存取元件经配置以提供控制存取到存储元件。特别是，依据一些实施例，存取元件为一场效晶体管(FET)51，且存储元件为一电容器53。在每一存储器胞50中，场效晶体管51具有一漏极55、一源极57以及一栅极59。电容器53的一端子(terminal)电性连接到场效晶体管51的源极57，而电容器53的另一端子可电性连接到接地(ground)。此外，在每一存储器胞50中，场效晶体管51的栅极59电性连接到一字元线WL，且场效晶体管51的漏极55电性连接到一位元线BL。
以上的描述是提及场效晶体管51电性连接到电容器53的端子为源极57，且场效晶体管51电性连接到位元线BL的端子为漏极55。然而，在读取(read)与写入(write)操作期间，场效晶体管51电性连接到电容器53的端子可为漏极，且场效晶体管51电性连接到位元线BL的端子可为源极。亦即，场效晶体管51的任一端子可为一源极或一漏极，其是取决于场效晶体管51被施加到源极、漏极与栅极的电压所控制的方式。
通过控制在栅极59经由字元线WL的电压，一电压电位(voltage potential)可跨经场效晶体管51而产生，以使电荷(electrical charge)可从源极55流向电容器53。因此，存储在电容器53中的电荷可表示成在存储器胞50中的一二位元数据。举例来说，存储在电容器53中的一临界电压上的一正电荷表示成二位元的“1”。若是在电容器53中的电荷在临界值下的话，一二位元“0”可称为被存储在存储器胞50中。
位元线BL经配置以从存储器胞50读取或写入数据，以及将数据读取或写入到存储器胞50。字元线WL经配置以致动(activate)场效晶体管51，进行存取存储器胞50的一特定列。据此，存储器元件1000亦具有一周围电路区，其可包括一位址缓冲器(address buffer，地址缓冲器)、一行解码器(row decoder)以及一列解码器(column decoder)。行解码器与列解码器选择地存取存储器胞50以响应多个位址(地址)信号，而在读取、写入与刷新(refresh)操作期间，位址信号是提供给位址缓冲器。位址信号典型地通过一外部控制器所提供，而外部控制器是例如一微处理器或其他类型的存储器控制器。
请往回参考图1，第一导电栓塞123a(例如含锰导电栓塞)形成在图案密集区A中，同时第二导电栓塞127(例如含铜导电栓塞)形成在图案稀疏区B中。图案密集区A可为在存储器元件1000中的存储器胞50的任何区域处，以及图案稀疏区B可为在存储器元件1000中的位址缓冲器、行解码器或列解码器的任何区域处。
本公开提供半导体元件结构100及其制备方法的一些实施例。在一些实施例中，半导体元件结构100具有第一导电栓塞123a、衬垫层123以及第二导电栓塞127；第一导电栓塞123a穿经介电层105并位于图案密集区A中；衬垫层123覆盖介电层105与第一导电栓塞123a；第二导电栓塞127穿经衬垫层123与介电层105并位于图案稀疏区B中。衬垫层123与第一导电栓塞123a包含锰，第二导电栓塞127通过衬垫层123而与介电层105分隔开。含锰导电栓塞(例如位于图案密集区A中的第一导电栓塞123a)以及衬垫层123可为一体成形，借此以降低制造成本。再者，衬垫层123可降低或避免多个孔洞形成在接下来所形成的导电栓塞(例如位于图案稀疏区B中的第二导电栓塞127)中，借此降低接触电阻。结果，可提升半导体元件结构100的操作速度，其显著地改善整体元件效能。
本公开的一实施例提供一种半导体元件结构。该半导体元件结构包括一第一导电层，设置在一半导体基底上；以及一介电层，设置在该第一导电层上。该半导体元件结构亦具有一第一导电栓塞，穿经该介电层并位于一图案密集区中；以及一衬垫层，覆盖该衬垫层与该第一导电层。该衬垫层与该第一导电栓塞包含锰。该半导体元件结构还具有一第二导电栓塞，穿经该衬垫层与该介电层，并位于一图案稀疏区中。该第二导电栓塞通过该衬垫层的一部分而与该介电层分隔开。此外，该半导体元件结构具有一第二导电层，覆盖该衬垫层与该第二导电栓塞。
本公开的另一实施例提供一种半导体元件结构。该半导体元件结构包括一第一导电层，设置在一半导体基底上；以及一第二导电层，设置在该第一导电层上。该半导体元件结构亦具有多个第一导电栓塞，设置在一图案密集区中并位于该第一导电层与该第二导电层之间；以及多个第二导电栓塞，设置在一图案稀疏区中并位于该第一导电层与该第二导电层之间。该半导体元件结构还具有一能量可移除结构，设置在该多个第一导电栓塞之间。一气隙被该能量可移除结构所包围。此外，该半导体元件结构具有一衬垫层，设置在该多个第一导电栓塞与该第二导电层之间。该衬垫层与该多个第一导电栓塞包含锰。
本公开的另一实施例提供一种半导体元件的制备方法。该制备方法包括形成一第一导电层在一半导体基底上；以及形成一介电层在该第一导电层上。该制备方法亦包括以一能量可移除层取代该介电层的一部分；以及执行一蚀刻工艺以形成一第一开孔在该能量可移除层中以及形成一第二开孔在该介电层中。该第一开孔位于一图案密集区中，以及该第二开孔位于一图案稀疏区中。该制备方法还包括沉积一衬垫层在该能量可移除层与该介电层上。该衬垫层完全填满该第一开孔以形成一第一导电栓塞，以及该衬垫层部分充填该第二开孔。此外，该制备方法包括形成一第二导电栓塞在该第二开孔的一余留部分；以及形成一第二导电层在该衬垫层与该第二导电栓塞上。
本公开的实施例具有一些有利的特征。通过一体成形在该图案密集区中的含锰导电栓塞与该含锰衬垫层，可降低制造成本。此外，可降低在该图案稀疏区中且被该含锰衬垫层所围绕的导电栓塞的电阻。因此，提升该半导体元件结构的操作速度，其显著地改善整体元件效能。
虽然已详述本公开及其优点，然而应理解可进行各种变化、取代与替代而不脱离权利要求所定义的本公开的构思与范围。例如，可用不同的方法实施上述的许多工艺，并且以其他工艺或其组合替代上述的许多工艺。
再者，本公开的范围并不受限于说明书中所述的工艺、机械、制造、物质组成物、手段、方法与步骤的特定实施例。该技艺的技术人士可自本公开的公开内容理解可根据本公开而使用与本文所述的对应实施例具有相同功能或是达到实质上相同结果的现存或是未来发展的工艺、机械、制造、物质组成物、手段、方法、或步骤。据此，这些工艺、机械、制造、物质组成物、手段、方法、或步骤包含于本公开的权利要求内。

Claims (20)

1.一种半导体元件结构，包括：
一第一导电层，设置在一半导体基底上；
一介电层，设置在该第一导电层上；
一第一导电栓塞，穿经该介电层并位于一图案密集区中；
一衬垫层，覆盖该衬垫层与该第一导电层，其中，该衬垫层与该第一导电栓塞包含锰；
一第二导电栓塞，穿经该衬垫层与该介电层，并位于一图案稀疏区中，其中，该第二导电栓塞通过该衬垫层的一部分而与该介电层分隔开；以及
一第二导电层，覆盖该衬垫层与该第二导电栓塞。
2.如权利要求1所述的半导体元件结构，其中该衬垫层直接接触该第一导电栓塞，并与该第一导电栓塞包含相同的一材料。
3.如权利要求2所述的半导体元件结构，其中该衬垫层与该第一导电栓塞包含铜锰。
4.如权利要求1所述的半导体元件结构，其中该第一导电栓塞与该第二导电栓塞包含不同材料。
5.如权利要求1所述的半导体元件结构，其中该第二导电层直接接触该第二导电栓塞，以及该第二导电层与该第二导电栓塞包含铜。
6.如权利要求1所述的半导体元件结构，还包括一能量可移除结构，设置在该图案密集区中并邻近该第一导电栓塞设置，其中，该能量可移除结构设置在该衬垫层与该第一导电层之间。
7.如权利要求6所述的半导体元件结构，还包括一气隙，被该能量可移除结构所包围。
8.一种半导体元件结构，包括：
一第一导电层，设置在一半导体基底上；
一第二导电层，设置在该第一导电层上；
多个第一导电栓塞，设置在一图案密集区中并位于该第一导电层与该第二导电层之间；
多个第二导电栓塞，设置在一图案稀疏区中并位于该第一导电层与该第二导电层之间；
一能量可移除结构，设置在该多个第一导电栓塞之间，其中，一气隙被该能量可移除结构所包围；以及
一衬垫层，设置在该多个第一导电栓塞与该第二导电层之间，其中，该衬垫层与该多个第一导电栓塞包含锰。
9.如权利要求8所述的半导体元件结构，其中该衬垫层与该多个第一导电栓塞包含一第一材料，该多个第二导电栓塞与该第二导电层包含一第二材料，而该第一材料不同于该第二材料。
10.如权利要求9所述的半导体元件结构，其中该第一材料为铜锰，以及该第二材料为铜。
11.如权利要求8所述的半导体元件结构，还包括一介电层，设置在该第一导电层与该第二导电层之间，其中，该多个第二导电栓塞被该介电层所围绕，该衬垫层延伸在该介电层与该第二导电层之间，以及每一第二导电栓塞通过该衬垫层而与该介电层分隔开。
12.如权利要求8所述的半导体元件结构，其中在相邻对的该多个第一导电栓塞之间的一第一距离，小于在相邻对的该多个第二导电栓塞之间的一第二距离。
13.如权利要求8所述的半导体元件结构，其中该多个第一导电栓塞与该多个第二导电栓塞电性连接到该第一导电层与该第二导电层。
14.一种半导体元件的制备方法，包括：
形成一第一导电层在一半导体基底上；
形成一介电层在该第一导电层上；
以一能量可移除层取代该介电层的一部分；
执行一蚀刻工艺以形成一第一开孔在该能量可移除层中以及形成一第二开孔在该介电层中，其中，该第一开孔位于一图案密集区中，以及该第二开孔位于一图案稀疏区中；
沉积一衬垫层在该能量可移除层与该介电层上，其中，该衬垫层完全填满该第一开孔以形成一第一导电栓塞，以及该衬垫层部分充填该第二开孔；
形成一第二导电栓塞在该第二开孔的一余留部分；以及
形成一第二导电层在该衬垫层与该第二导电栓塞上。
15.如权利要求14所述的半导体元件的制备方法，其中该第一开孔的一宽度小于该第二开孔的一宽度。
16.如权利要求14所述的半导体元件的制备方法，其中该蚀刻工艺还包括形成一第三开孔在该图案密集区中并邻近该第一开孔，以及形成一第四开孔在该图案稀疏区中并邻近该第二开孔，其中，该第一开孔与该第三开孔之间的一距离小于该第二开孔与该第四开孔之间的一距离。
17.如权利要求14所述的半导体元件的制备方法，其中该第一导电栓塞包含铜锰，以及该第二导电栓塞包含铜。
18.如权利要求14所述的半导体元件的制备方法，还包括在该第二导电栓塞形成之前，部分移除在该第二开孔中的该衬垫层，以暴露该第一导电层。
19.如权利要求14所述的半导体元件的制备方法，其中该第二导电栓塞与该第二导电层在相同的处理步骤中同时形成。
20.如权利要求14所述的半导体元件的制备方法，还包括在该第二导电层形成之后，执行一热处理工艺以将该能量可移除层部分转换成一气隙。
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