CN113540119A - 具有气隙结构的半导体元件结构及其制备方法 - Google Patents

具有气隙结构的半导体元件结构及其制备方法 Download PDF

Info

Publication number
CN113540119A
CN113540119A CN202110382821.6A CN202110382821A CN113540119A CN 113540119 A CN113540119 A CN 113540119A CN 202110382821 A CN202110382821 A CN 202110382821A CN 113540119 A CN113540119 A CN 113540119A
Authority
CN
China
Prior art keywords
energy
dielectric layer
removable
conductive contact
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202110382821.6A
Other languages
English (en)
Inventor
卢立翰
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Nanya Technology Corp
Original Assignee
Nanya Technology Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nanya Technology Corp filed Critical Nanya Technology Corp
Publication of CN113540119A publication Critical patent/CN113540119A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/7682—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing the dielectric comprising air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1248—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition or shape of the interlayer dielectric specially adapted to the circuit arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H01L23/53295—Stacked insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/09—Manufacture or treatment with simultaneous manufacture of the peripheral circuit region and memory cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H10B12/315—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with the capacitor higher than a bit line
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/34—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the transistor being at least partially in a trench in the substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/485—Bit line contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

本公开提供一种具有气隙结构的半导体元件结构及其制备方法。该半导体元件结构具有一第一导电接触点以及一第二导电接触点，是设置在一半导体基底上。该半导体元件结构亦包括一第一介电层以及一第二介电层，该第一介电层围绕该第一导电接触点与该第二导电接触点设置，该第二介电层设置在该第一导电接触点、该第二导电接触点以及该第一介电层上。该第一介电层与该半导体基底通过一第一气隙结构而分开设置，该第一介电层与该第二介电层通过一第二气隙结构而分开设置，且所述多个气隙结构降低在所述多个导电特征之间的电容耦合。

Description

具有气隙结构的半导体元件结构及其制备方法
技术领域
本公开主张2020年4月14日申请的美国正式申请案第16/848,291号的优先权及益处，该美国正式申请案的内容以全文引用的方式并入本文中。
背景技术
对于许多现代应用，半导体元件是不可或缺的。随着电子科技的进步，半导体元件的尺寸变得越来越小，于此同时提供优选的功能以及包含较大的集成电路数量。由于半导体元件的规格小型化，实现不同功能的半导体元件的不同形态与尺寸规模，是整合(integrated)并封装(packaged)在一单一模块中。再者，许多制造步骤执行于各式不同形态的半导体装置的整合(integration)。
然而，半导体元件的制造与整合包含许多复杂步骤与操作。在半导体元件中的整合是变得越加复杂。半导体元件的制造与整合的复杂度中的增加可造成多个缺陷，例如相邻导电零件之间的寄生电容，其是导致增加功耗及未预期的(unwanted)电阻-电容(resistive-capacitive，RC)延迟(例如信号延迟)。据此，有持续改善半导体元件的制造流程的需要，以便对付所述多个缺陷。
上文的“现有技术”说明仅是提供背景技术，并未承认上文的“现有技术”说明公开本公开的标的，不构成本公开的现有技术，且上文的“现有技术”的任何说明均不应作为本公开的任一部分。
发明内容
本公开的一实施例提供一种半导体元件结构。该半导体元件结构包括一第一导电接触点以及一第二导电接触点，是设置在一半导体基底上。该半导体元件结构亦具有一第一介电层，围绕该第一导电接触点与该第二导电接触点设置；以及一第二介电层，设置在该第一导电接触点、该第二导电接触点以及该第一介电层上。该第一介电层与该半导体基底通过一第一气隙结构而分开设置，且该第一介电层与该第二介电层通过一第二气隙结构而分开设置。
在一实施例中，该第一介电层、该第一气隙结构以及该第二气隙结构在该第一导电接触点与该第二导电接触点之间延伸。在一实施例中，该第一介电层直接接触该第一导电接触点与该第二导电接触点。在一实施例中，该半导体元件结构还包括一第一能量可移除结构，设置在该第一介电层与该半导体基底之间，其中该第一能量可移除结构包围该第一气隙结构。在一实施例中，该第一能量可移除结构直接接触该第一导电接触点、该第二导电接触点、该第一介电层以及在该半导体基底中的一绝缘结构。在一实施例中，该半导体元件结构还包括一第二能量可移除结构，设置在该第一介电层与该第二介电层之间，其中该第二能量可移除结构包围该第二气隙结构。在一实施例中，该第二能量可移除结构直接接触该第一导电接触点、该第二导电接触点、该第一介电层以及该第二介电层。在一实施例中，该半导体元件结构还包括一第一位元线与一第二位元线，设置在该第二介电层上，其中该第一位元线经由该第一导电接触点而电性连接到位于该半导体基底中的一第一源极/漏极区，且该第二位元线经由该第二导电接触点而电性连接到位于该半导体基底中的一第二一源极/漏极区。
本公开的另一实施例提供一种半导体元件结构。该半导体元件结构包括一第一导电接触点，设置在一半导体基底的一第一源极/漏极区上。该半导体元件结构具有一第一能量可移除结构，邻接该第一导电接触点的一侧壁的一下部。该第一能量可移除结构包围一第一气隙结构。该半导体元件结构还包括一第二能量可移除结构，邻接该第一导电接触点的该侧壁的一上部。该第二能量可移除结构包围一第二气隙结构。此外，该半导体元件结构具有一第一介电层，设置在该第一能量可移除结构与该第二能量可移除结构之间。该第一介电层邻接该第一导电接触点的侧壁的一中间部。
在一实施例中，该第一能量可移除结构、该第一介电层与该第二能量可移除结构围绕该第一导电接触点设置。在一实施例中，该第一介电层直接接触该第一能量可移除结构与该第二能量可移除结构。在一实施例中，该半导体元件结构还包括一第二导电接触点，设置在该半导体基底的一第二源极/漏极区上，其中该第一能量可移除结构、该第一介电层与该第二能量可移除结构围绕该第二导电接触点设置。在一实施例中，该第一气隙结构与该第二气隙结构在该第一导电接触点与该第二导电接触点之间延伸。在一实施例中，该半导体元件结构还包括：一导电通孔，设置在该第一导电接触点上；以及一第二介电层，设置在该第二能量可移除结构上，其中该第二介电层围绕该导电通孔设置，且该第二介电层部分覆盖该第一导电接触点。在一实施例中，该第二气隙结构与该第二介电层通过该第二能量可移除结构而分开设置。
本公开的另一实施例提供一种半导体元件结构的制备方法。该方法包括形成一第一能量可移除层在一半导体基底上；以及形成一第一介电层在该第一能量可移除层上。该方法亦包括形成一第二能量可移除层在该第一介电层上；以及形成一导电接触点以穿经该第一能量可移除层、该第一介电层以及该第二能量可移除层。该方法还包括执行一热处理工艺以转变该第一能量可移除层成为一第一能量可移除结构，并转变该第二能量可移除层成为一第二能量可移除结构。该第一能量可移除结构包围一第一气隙结构，且该第二能量可移除结构包围一第二气隙结构。
在一实施例中，该第一能量可移除层的一材料是相同于该第二能量可移除层的一材料，且从顶视图来看，该第一气隙结构重叠该第二气隙结构。在一实施例中，形成该导电接触点的该步骤包括：蚀刻该第一能量可移除层、该第一介电层以及该第二能量可移除层，以形成一开口，进而暴露在该半导体基底中的一源极/漏极区；以及形成该导电接触点在该开口中，其是在该热处理工艺执行之前进行。在一实施例中，方法，还包括：形成一第二介电层在该第二能量可移除层与该导电接触点上，其是在该热处理工艺执行之前进行。在一实施例中，该方法还包括：形成一导电通孔在该导电接触点上，其是在该热处理工艺执行之后进行，其中该第二介电层围绕该导电通孔设置；以及形成一位元线在该导电通孔上，其中该第二介电层的一部分在该位元线与该导电接触点之间延伸，且该位元线经由该导电通孔与该导电接触点而电性连接到位于该半导体基底中的一源极/漏极区。
在本公开中是已提供一半导体元件结构的多个实施例。该半导体元件结构具有一导电接触点、一第一介电层以及一第二介电层，该导电接触点位于一半导体基底上，该第一介电层围绕该导电接触点设置，该第二介电层位于该导电接触点上。该第一介电层与该半导体基底通过一第一气隙结构而分开设置，且该第一介电层与该第二介电层通过一第二气隙结构而分开设置。因此，可降低在该导电接触点与其他相邻导电元件之间的寄生电容，且第一介电层可提供额外的结构支撑给该半导体元件结构。因此，可改善整体元件效能，并可增加该半导体元件结构的良率。
上文已相当广泛地概述本公开的技术特征及优点，从而使下文的本公开详细描述得以获得优选了解。构成本公开的权利要求标的的其它技术特征及优点将描述于下文。本公开所属技术领域中技术人员应了解，可相当容易地利用下文公开的概念与特定实施例可作为修改或设计其它结构或工艺而实现与本公开相同的目的。本公开所属技术领域中技术人员亦应了解，这类等效建构无法脱离权利要求所界定的本公开的构思和范围。
附图说明
参阅实施方式与权利要求合并考量附图时，可得以更全面了解本公开的公开内容，附图中相同的元件符号是指相同的元件。
图1为依据本公开一些实施例一种半导体元件结构的顶视示意图。
图2为依据本公开一些实施例沿图1的线段I-I’的该半导体元件结构的剖视示意图。
图3为依据本公开一些实施例一种半导体元件结构的制备方法的流程示意图。
图4为依据本公开一些实施例在形成该半导体元件结构期间形成多个主动区与多个绝缘区的一中间阶段的顶视示意图。
图5为依据本公开一些实施例在形成该半导体元件结构期间形成多个主动区与多个绝缘区的一中间阶段沿图4的线段I-I’的剖视示意图。
图6为依据本公开一些实施例在形成该半导体元件结构期间形成多个能量可移除层的一中间阶段的顶视示意图。
图7为依据本公开一些实施例在形成该半导体元件结构期间形成多个能量可移除层的一中间阶段沿图6的线段I-I’的剖视示意图。
图8为依据本公开一些实施例在形成该半导体元件结构期间形成一图案化遮罩的一中间阶段的顶视示意图。
图9为依据本公开一些实施例在形成该半导体元件结构期间形成一图案化遮罩的一中间阶段沿图8的线段I-I’的剖视示意图。
图10为依据本公开一些实施例在形成该半导体元件结构期间形成多个开口在所述多个能量可移除层中的一中间阶段的顶视示意图。
图11为依据本公开一些实施例在形成该半导体元件结构期间形成多个开口在所述多个能量可移除层中的一中间阶段沿图10的线段I-I’的剖视示意图。
图12为依据本公开一些实施例在形成该半导体元件结构期间形成多个导电接触点在所述多个开口中的一中间阶段的顶视示意图。
图13为依据本公开一些实施例在形成该半导体元件结构期间形成多个导电接触点在所述多个开口中的一中间阶段沿图12的线段I-I’的剖视示意图。
图14为依据本公开一些实施例在形成该半导体元件结构期间形成一介电层的一中间阶段的顶视示意图。
图15为依据本公开一些实施例在形成该半导体元件结构期间形成一介电层的一中间阶段沿图14的线段I-I’的剖视示意图。
图16为依据本公开一些实施例在形成该半导体元件结构期间形成多个气隙结构的一中间阶段的顶视示意图。
图17为依据本公开一些实施例在形成该半导体元件结构期间形成多个气隙结构的一中间阶段沿图16的线段I-I’的剖视示意图。
图18为依据本公开一些实施例在形成一半导体元件结构在一单元区(cellregion)中以及形成一半导体元件结构在一周围区中期间，形成一能量可移除层的一中间阶段的顶视示意图。
图19为依据本公开一些实施例在形成该半导体元件结构在该单元区中以及形成该半导体元件结构在该周围区中期间，形成一能量可移除层的一中间阶段沿图18的线段I-I’以及线段II-II’的剖视示意图。
图20为依据本公开一些实施例在形成该半导体元件结构在该单元区中以及形成该半导体元件结构在该周围区中期间，回蚀该能量可移除层的一中间阶段沿图18的线段I-I’以及线段II-II’的剖视示意图。
图21为依据本公开一些实施例在形成该半导体元件结构在该单元区中以及形成该半导体元件结构在该周围区中期间，形成一介电层的一中间阶段沿图18的线段I-I’以及线段II-II’的剖视示意图。
图22为依据本公开一些实施例在形成该半导体元件结构在该单元区中以及形成该半导体元件结构在该周围区中期间，形成一气隙结构的一中间阶段沿图18的线段I-I’以及线段II-II’的剖视示意图。
图23为依据本公开一些实施例具有存储器胞阵列的一例示集成电路的部分结构示意图。
附图标记说明：
100：半导体元件结构
101：半导体基底
103：绝缘结构
104a：源极/漏极区
104b：源极/漏极区
105a：源极/漏极区
105b：源极/漏极区
106a：源极/漏极区
106b：源极/漏极区
107a：字元线
107b：字元线
111：第一能量可移除层
111’：第一能量可移除层
111”：第一能量可移除结构
113：第一介电层
113’：第一介电层
115：第二能量可移除层
115’：第二能量可移除层
115”：第二能量可移除结构
117：图案化遮罩
119a：开口
119b：开口
129a：开口
129b：开口
135a：导电接触点
135b：导电接触点
141：第二介电层
145a：导电通孔
145b：导电通孔
151：第三介电层
155a：位元线
155b：位元线
201：半导体基底
203：绝缘结构
211：能量可移除层
211’：能量可移除层
213：介电层
300：单元区
305a：源极/漏极区
305b：源极/漏极区
335a：导电接触点
335b：导电接触点
350：开口
400：周围区
405a：源极/漏极区
405b：源极/漏极区
435a：导电接触点
435b：导电接触点
440：开口
450：开口
1000：存储器元件
30：存储器胞
31：场效晶体管
33：电容器
35：漏极
37：源极
39：栅极
A1：主动区
A2：主动区
A3：主动区
A4：主动区
A5：主动区
A6：主动区
BL：位元线
G：气隙结构
G1：第一气隙结构
G11：部分
G12：部分
G13：部分
G2：第二气隙结构
G21：部分
G22：部分
G23：部分
P1：下部
P2：中间部
P3：上部
WL：字元线
10：方法
S11：步骤
S13：步骤
S15：步骤
S17：步骤
S19：步骤
S21：步骤
具体实施方式
本公开的以下说明伴随并入且组成说明书的一部分的附图，说明本公开的实施例，然而本公开并不受限于该实施例。此外，以下的实施例可适当整合以下实施例以完成另一实施例。
“一实施例”、“实施例”、“例示实施例”、“其他实施例”、“另一实施例”等是指本公开所描述的实施例可包含特定特征、结构或是特性，然而并非每一实施例必须包含该特定特征、结构或是特性。再者，重复使用“在实施例中”一语并非必须指相同实施例，然而可为相同实施例。
为了使得本公开可被完全理解，以下说明提供详细的步骤与结构。显然，本公开的实施不会限制该技艺中的技术人士已知的特定细节。此外，已知的结构与步骤不再详述，以免不必要地限制本公开。本公开的优选实施例详述如下。然而，除了详细说明之外，本公开亦可广泛实施于其他实施例中。本公开的范围不限于详细说明的内容，而是由权利要求定义。
应当理解，以下公开内容提供用于实作本发明的不同特征的诸多不同的实施例或实例。以下阐述组件及排列形式的具体实施例或实例以简化本公开内容。当然，所述多个仅为实例且不旨在进行限制。举例而言，元件的尺寸并非仅限于所公开范围或值，而是可相依于工艺条件及/或装置的所期望性质。此外，以下说明中将第一特征形成于第二特征“之上”或第二特征“上”可包括其中第一特征及第二特征被形成为直接接触的实施例，且亦可包括其中第一特征与第二特征之间可形成有附加特征、进而使得所述第一特征与所述第二特征可能不直接接触的实施例。为简洁及清晰起见，可按不同比例任意绘制各种特征。在附图中，为简化起见，可省略一些层/特征。
此外，为易于说明，本文中可能使用例如“之下(beneath)”、“下面(below)”、“下部的(lower)”、“上方(above)”、“上部的(upper)”等空间相对关系用语来阐述图中所示的一个元件或特征与另一(其他)元件或特征的关系。所述空间相对关系用语旨在除图中所示出的取向外亦囊括元件在使用或操作中的不同取向。所述装置可具有其他取向(旋转90度或处于其他取向)且本文中所用的空间相对关系描述语可同样相应地进行解释。
图1为依据本公开一些实施例一种半导体元件结构100的顶视示意图。图2为依据本公开一些实施例沿图1的线段I-I’的该半导体元件结构100的剖视示意图。半导体元件结构100具有多个主动区(例如主动区A1及A2)、多个字元线(例如字元线107a及107b)以及多个位元线(例如位元线155a及155b)，依据一些实施例且如图1及图2所示。
在一些实施例中，所述多个主动区(例如主动区A1及A2)通过在一半导体基底101中的一绝缘结构103所界定，且所述多个字元线(例如字元线107a及107b)埋置在半导体基底101中。在一些实施例中，每一主动区都由二字元线交叉，且每一主动区具有一源极/漏极(S/D)区以及两个其他源极/漏极区，而该源极/漏极区位于二字元线之间，该两个其他源极/漏极区则位于主动区的两侧处。举例来说，主动区A1具有一源极/漏极区105a以及两个源极/漏极区104a、106a，而源极/漏极区105a位于字元线107a与107b之间，两个源极/漏极区104a与106a位于主动区A1的两侧处。类似地，主动区A2具有一源极/漏极区105b以及两个源极/漏极区104b、106b，而源极/漏极区105b位于字元线107a与107b之间，两个源极/漏极区104b与106b位于主动区A2的两侧处。
在一些实施例中，半导体元件结构100亦包括一导电接触点135a以及一导电接触点135b，导电接触点135a设置在主动区A1的源极/漏极区105a上，导电接触点135b设置在主动区A2的源极/漏极区105b上。再者，一第一能量可移除结构111”、一第一介电层113’以及一第二能量可移除结构115”围绕导电接触点135a与135b设置。第一介电层113’设置在第一能量可移除结构111”上，且第二能量可移除结构115”设置在第一介电层113’上。应当理解，第一能量可移除结构111”包围一第一气隙结构G1(包括三部分G11、G12、G13)，且第二能量可移除结构115”包围一第二气隙结构G2(包括G21、G22、G23)。在一些实施例中，所述多个部分G11、G12、G13相互连接，且所述多个部分G21、G22、G23相互连接。
在一些实施例中，如图2所示，第一能量可移除结构111”邻接导电接触点135a的侧壁的一下部P1，第一介电层113’邻接导电接触点135a的侧壁的一中间部P2，且第二能量可移除结构115”邻接导电接触点135a的侧壁的一上部P3。在一些实施例中，导电接触点135a及135b直接接触第一能量可移除结构111”、第一介电层113’以及第二能量可移除结构115”。
在一些实施例中，半导体元件结构100还具有一导电通孔(conductive via)145a、一导电通孔145b以及一第二介电层141，导电通孔145a设置在导电接触点135a上，导电通孔145b设置在导电接触点135b上，且第二介电层141围绕导电通孔145a与145b设置。此外，半导体元件结构100具有位元线155a与155b以及一第三介电层151，而位元线155a与155b设置在第二介电层141上，第三介电层151围绕位元线155a与155b设置。
如图1及图2所示，依据一些实施例，位元线155a经由导电通孔145a与导电接触点135a而电性连接到主动区A1的源极/漏极区105a，且位元线155b经由导电通孔145b与导电接触点135b而电性连接到主动区A2的源极/漏极区105b。在本实施例中，半导体元件结构100为一动态随机存取存储器(DRAM)，且源极/漏极区104a、104b、106a、106b电性连接到对应的电容器(图未示)。类似于导电接触点135a与135b，第一气隙结构G1、第一介电层113’以及第二气隙结构G2可围绕多个导电接触点设置，而所述多个导电接触点是电性连接源极/漏极区104a、104b、106a、106b到对应的电容器的多个导电接触点。
图3为依据本公开一些实施例一种半导体元件结构100的制备方法10的流程示意图。而制备方法10具有步骤S11、S13、S15、S17、S19以及S21。图3中的步骤S11到S21是结合下列附图进行详细说明。
图4、图6、图8、图10、图12、图14及图16为依据一些实施例在形成半导体元件结构100中的一些中间阶段的顶视示意图，而图5、图7、图9、图11、图13、图15及图17为依据一些实施例在形成半导体元件结构100中的一些中间阶段的剖视示意图。应当理解，图5、图7、图9、图11、图13、图15及图17为分别沿图4、图6、图8、图10、图12、图14及图16的剖线I-I’的剖视示意图。
如图4及图5所示，提供半导体基底101。半导体基底101可为一半导体晶片，例如硅晶片。另外或是此外，半导体基底101可包含元素(elementary)半导体材料、化合物(compound)半导体材料及/或合金半导体材料。元素半导体材料的例子可包括结晶硅(crystal silicon)、多晶硅(polycrystalline silicon)、非晶硅(amorphous silicon)、锗及钻石，但并不以此为限。化合物半导体材料的例子可包括碳化硅(silicon carbide)、砷化镓(gallium arsenic)、磷化镓(gallium phosphide)、磷化铟(indium phosphide)、砷化铟(indium arsenide)以及锑化铟(indium antimonide)，但并不以此为限。合金半导体材料的例子可包括硅锗(SiGe)、磷砷化镓(GaAsP)、砷化铝铟(AlInAs)、砷化铝镓(AlGaAs)、砷化镓铟(GaInAs)、磷化镓铟(GaInP)以及磷砷化镓铟(GaInAsP)，但并不以此为限。
在一些实施例中，半导体基底101包括一外延层(epitaxial layer)。举例来说，半导体基底101具有一外延层，是覆盖一块状(bulk)半导体。在一些实施例中，半导体基底101为一绝缘体上半导体(semiconductor-on-insulator)基底，其是可包括一基底、一埋入氧化物层(buried oxide layer)以及一半导体层，而埋入氧化物层位于基底上，半导体层位于埋入氧化物层上，而绝缘体上半导体基底是例如一绝缘体上硅(silicon-on-insulator，SOI)基底、一绝缘体上硅锗(silicon germanium-on-insulator，SGOI)基底或一绝缘体上锗(germanium-on-insulator，GOI)基底。绝缘体上半导体基底可使用氧离子注入分离(separation by implanted oxygen，SIMOX)、晶片接合(wafer bonding)及/或其他适合的方法制造。
仍请参考图4及图5，依据一些实施例，绝缘结构103形成在半导体基底101中，且绝缘结构103为一浅沟隔离(shallow trench isolation，STI)结构。此外，绝缘结构103由下列材料所制：氧化硅、氮化硅、氮氧化硅或其他可应用的介电材料，且绝缘结构103的形成可包括形成一图案化遮罩(图未示)在半导体基底101上、通过使用图案化遮罩当作一遮罩以蚀刻半导体基底101而形成多个开口(图未示)、沉积一介电材料在所述多个开口中并在半导体基底101上，以及研磨介电材料直到半导体基底101暴露为止。
再者，多个源极/漏极区(例如源极/漏极区104a、104b、105a、105b、106a、106b)形成在主动区A1与A2中，而主动区A1与A2是通过绝缘结构103所界定，且多个字元线(例如字元线107a与107b)形成在半导体基底101中。在一些实施例中，所述多个源极/漏极区是通过一或多个离子植入工艺所形成，且P型掺杂物或N型掺杂物可植入到所述多个主动区中，以形成所述多个源极/漏极区，而P型掺杂物是例如硼(B)、镓(Ga)或铟(In)，N型掺杂物是例如磷(P)或砷(As)。
在一些实施例中，每一字元线具有一栅极隔离层(图未示)以及一埋入栅极电极(图未示)，而埋入栅极电极与栅极隔离层通过半导体基底101而分开设置。栅极隔离层的材料可包括氧化硅、氮化硅、氮氧化硅、具有高介电常数的介电材料或其组合，且埋入栅极电极的材料可包括铝(Al)、铜(Cu)、钨(W)、钛(Ti)、钽(Ta)或其他导电材料。再者，所述多个字元线可通过图案化与沉积工艺所形成。用于形成所述多个字元线的一些工艺，是类似于或相同于用于形成绝缘结构103的工艺，且其详细说明不再在文中重复。在一些实施例中，所述多个字元线是在所述多个源极/漏极区之后形成。
接着，如图6及图7所示，依据一些实施例，第一能量可移除层111、第一介电层113以及第二能量可移除层115是按序形成在半导体基底101上。其个别步骤是示出在如图3所示的制备方法10中的步骤S11。
在一些实施例中，第一能量可移除层111以及第二能量可移除层115是由相同材料所制。在一些实施例中，第一能量可移除层111与第二能量可移除层115的材料包括一热可分解材料。在一些其他实施例中，第一能量可移除层111与第二能量可移除层115的材料可包括一光可分解材料、一电子束可分解材料或其他可应用的能量可分解材料。尤其是，在一些实施例中，第一能量可移除层111与第二能量可移除层115的材料包括一基础材料以及一可分解成孔剂材料，而该可分解成孔剂材料是在暴露在一能量源(意即热源)时而被大致地移除。
在一些实施例中，基础材料包含氢倍半硅氧烷(hydrogen silsesquioxane，HSQ)、甲基硅酸盐(methylsilsesquioxane，MSQ)、多孔聚芳醚(porous polyarylether，PAE)、多孔SiLK(porous SiLK)或多孔氧化硅(porous SiO2)，而可分解成孔剂材料包含一成孔剂有机化合物(porogen organic compound)，其是可提供孔隙率给原本被在接下来的工艺的第一能量可移除层111与第二能量可移除层115所占用的空间。
此外，第一介电层113由下列材料所制：氧化硅、氮化硅、氮氧化硅或其多层。在一些实施例中，第一介电层113由一低介电常数(low-k)的介电材料所制。此外，第一能量可移除层111、第一介电层113以及第二能量可移除层115可由多个沉积工艺所形成。在一些实施例中，所述多个沉积工艺包括化学气相沉积(chemical vapor deposition，CVD)工艺、物理气相沉积(physical vapor deposition，PVD)工艺、原子层沉积(atomic layerdeposition，ALD)工艺、旋转涂布(spin coating)工艺或其他可应用的工艺。
然后，依据一些实施例，如图8及图9所示，一图案化遮罩117形成在第二能量可移除层115上。在一些实施例中，图案化遮罩117具有开口119a与119b，且第二能量可移除层115的一些部分是通过图案化遮罩117的开口119a、119b而暴露。
图案化遮罩117是通过一沉积工艺以及一图案化工艺所形成。用于形成图案化遮罩117的沉积工艺可为CVD工艺、高密度等离子体CVD(high-density plasma CVD，HDPCVD)工艺、旋转涂布工艺或其他适合的工艺。用于形成图案化遮罩117的图案化工艺可包括一光刻工艺(photolithography process)以及一蚀刻工艺。光刻工艺可包括光刻胶涂布(例如旋转涂布)、软烘烤(soft baking)、遮罩对准、曝光、曝光后烘烤(post exposure baking)、光刻胶显影、洗濯(rinsing)与干燥(drying)(例如硬烘烤(hard baking))。蚀刻工艺可包括一干蚀刻工艺或一湿蚀刻工艺。
接下来，依据一些实施例，如图10及图11所示，一蚀刻工艺可执行在第二能量可移除层115上、在第一介电层113上以及在第一能量可移除层111上，并使用图案化遮罩117当作遮罩。在蚀刻工艺之后，可形成开口129a与129b，且可获得一(蚀刻的)第一能量可移除层111’、一(蚀刻的)第一介电层113’以及一(蚀刻的)第二能量可移除层115’。其个别步骤是示出在如图3所示的制备方法10中的步骤S13。
在一些实施例中，开口129a与129b穿经第一能量可移除层111’、第一介电层113’以及第二能量可移除层115’，且源极/漏极区105a与105b可分别通过开口129a与129b而暴露。在一些实施例中，源极/漏极区105a与105b通过开口129a与129b而部分暴露，且源极/漏极区105a与105b的一些部分是维持被第一能量可移除层111’、第一介电层113’以及第二能量可移除层115’所覆盖。
接着，依据一些实施例，如图12及图13所示，开口129a与129b是被导电接触点135a与135b所充填。其个别步骤是示出在如图3所示的制备方法10中的步骤S15。此外，可移除图案化遮罩117。
在一些实施例中，导电接触点135a与135b由下列材料所制：铜(Cu)、铜合金、铝(Al)、铝合金、钨(W)、钨合金、钛(Ti)、钛合金、钽(Ta)、钽合金、其他可应用的导电材料或其组合。导电接触点135a与135b的形成可包括沉积一导电材料(图未示)在开口119a、119b、129a、129b中以及在图案化遮罩117上，以及执行一平坦化工艺以移除图案化遮罩117以及导电材料的多余部分，以使第二能量可移除层115’暴露。在一些实施例中，在导电材料充填在开口129a与129b中之前，移除图案化遮罩117。
依据一些实施例，如图14及图15所示，在导电接触点135a与135b形成之后，形成第二介电层141以覆盖第二能量可移除层115’以及导电接触点135a与135b。其个别步骤是示出在如图3所示的制备方法10中的步骤S17。应当理解，第二介电层141经配置以密封多个气隙结构，而所述多个气隙结构是将按序形成。
在一些实施例中，第二介电层141与第一介电层113由相同材料所制。在一些实施例中，第二介电层141由下列材料所制：氧化硅、氮化硅、氮氧化硅，或其多层。此外，第二介电层141可由一沉积工艺所形成，例如一CVD工艺、一PVD工艺、一ALD工艺、一旋转涂布工艺或其他可应用的工艺。
依据一些实施例，如图16及图17所示，在第二介电层141形成之后，执行一热处理工艺。在一些实施例中，在热处理工艺期间，第一能量可移除层111’转换成第一能量可移除结构111”以及被第一能量可移除结构111”所包围的第一气隙结构G1，且第二能量可移除层115’转换成第二能量可移除结构115”以及被第二能量可移除结构115”包围的第二气隙结构G2。其个别步骤是示出在如图3所示的制备方法10中的步骤S19。
更特别地是，在一些实施例中，使用热处理工艺来移除第一能量可移除层111’与第二能量可移除层115’的可分解成孔剂材料，以产生多个孔洞(pores)，且第一能量可移除层111’与第二能量可移除层115’的基础材料累积在第一能量可移除层111’与第二能量可移除层115’的边缘处。依据一些实施例，在所述多个可分解成孔剂材料移除之后，空气(air)是充填所述多个孔洞，以便在第一能量可移除层111’与第二能量可移除层115’的余留部分(例如第一能量可移除结构111”与第二能量可移除结构115”)中获得气隙结构G1、G2。
如图17所示，第一气隙结构G1具有三部分G11、G12、G13，且第二气隙结构G2具有三部分G21、G22、G23。在一些实施例中，所述多个部分G12、G22位于导电接触点135a与135b之间。由于所述多个部分G11、G12、G13连接，所以导电接触点135a与135b的下部是被第一气隙结构G1所围绕。再者，由于所述多个部分G21、G22、G23连接，所以导电接触点135a与135b的上部被第二气隙结构G2所围绕。此外，导电接触点135a与135b的中间部是被第一介电层113’所围绕。
在一些实施例中，第一介电层113’与第一可移除结构111”及第二能量可移除结构115”分开设置。在一些实施例中，由于第一介电层113’设置在第一气隙结构G1与第二气隙结构G2之间，所以第一介电层113’可提供额外的结构支撑给半导体元件结构100。
在一些实施例中，在热处理工艺之后，第一能量可移除结构111”直接接触绝缘结构103、源极/漏极区105a与105b、导电接触点135a与135b以及第一介电层113’。再者，依据一些实施例，第二能量可移除结构115”直接接触第二介电层131、导电接触点135a与135b以及第一介电层113’。
在一些其他实施例中，第一能量可移除层111’与第二能量可移除层115’分别转变成第一气隙结构G1与第二气隙结构G2。因此，并未形成第一能量可移除结构111”与第二能量可移除结构115”。或者是，依据一些实施例，可部分形成第一能量可移除结构111”与第二能量可移除结构115”，以使第一气隙结构G1与第二气隙结构G2并未完全分别被第一能量可移除结构111”与第二能量可移除结构115”所包围。
在一些其他实施例中，热处理工艺可由一光处理工艺、一电子束处理工艺、其组合或是其他可应用的能量处理工艺所取代。举例来说，一紫外光(ultraviolet(UV)light)或激光光可用来移除第一能量可移除层111’与第二能量可移除层115’的可分解成孔剂材料，以便获得第一能量可移除结构111”、第一气隙结构G1、第二能量可移除结构115”以及第二气隙结构G2。
依据一些实施例，如图1及图2所示，在第一气隙结构G1与第二气隙结构G2形成之后，导电通孔145a与145b形成在第二介电层141中，第三介电层151形成在第二介电层141上，以及位元线155a与155b形成在第三介电层151中。其个别步骤是示出在如图3所示的制备方法10中的步骤S21。
在一些实施例中，导电通孔145a、145b与位元线155a、155b由下列材料所制：铜(Cu)、铜合金、铝(Al)、铝合金、钨(W)、钨合金、钛(Ti)、钛合金、钽(Ta)、钽合金或其组合。或者是，可使用其他可应用的导电材料。再者，导电通孔145a、145b与位元线155a、155b的形成可通过一或多个图案化工艺以及一或多个沉积工艺所形成。所述多个图案化工艺可类似于或相同于用于形成所述多个字元线的图案化工艺，且其详细描述不再在文中重复。沉积工艺可为一CVD工艺、一PVD工艺、一ALD工艺、一金属有机CVD(MOCVD)工艺、一喷溅工艺、一镀覆工艺或其他可应用的沉积工艺。在沉积工艺之后，可执行一平坦化工艺，例如化学机械研磨(CMP)工艺。用于形成第三介电层151的一些材料与工艺可类似于或相同于用于形成第二介电层141的材料与工艺，且其详细描述不再在文中重复。
在位元线155a与155b形成之后，即获得半导体元件结构100。半导体元件结构100具有第一气隙结构G1与第二气隙结构G2在导电接触点135a与135b之间，且导电接触点135a与135b是被第一气隙结构G1与第二气隙结构G2所围绕。因此，可降低导电接触点135a与135b之间的寄生电容。所以，可改善整体元件的效能(例如减少功耗及信号延迟)。
图18为依据本公开一些实施例在形成一半导体元件结构在一单元区(cellregion)300中以及形成一半导体元件结构在一周围区400中期间，形成一能量可移除层的一中间阶段的顶视示意图。图19、图20、图21、图22为依据本公开一些实施例在形成上述半导体元件结构的一中间阶段沿图18的线段I-I’以及线段II-II’的剖视示意图。
如图18及图19所示，依据一些实施例，一绝缘结构203形成在一半导体基底201中，且多个主动区由绝缘结构203所界定。举例来说，主动区A3、A4界定在单元区300中，而主动区A5、A6界定在周围区400中。单元区300与周围区400是以虚线分开。半导体基底201、绝缘结构203以及主动区A3、A4、A5、A6可类似于或相同于半导体基底101、绝缘结构103以及主动区A1、A2(请参考图1)，且其详细描述不再在文中重复。
应当理解，相较于在周围区400中的所述多个主动区(例如主动区A5与A6)，在单元区300中的所述多个主动区(例如主动区A3与A4)相互之间比较接近。在一些实施例中，导电点335a与335b设置在位于单元区300中的源极/漏极区305a与305b上，且导电点435a与435b设置在位于周围区400中的源极/漏极区405a与405b上。源极/漏极区305a、305b、405a、405b以及导电接触点335a、335b、435a、435b可类似于或相同于源极/漏极区105a、105b以及导电接触点135a、135b(参考图1及图2)，请其详细描述不再在文中重复。
仍请参考图19及图19，依据一些实施例，一能量可移除层211形成在半导体基底201上。能量可移除层211可类似于或相同于第一能量可移除层111与第二能量可移除层115(请参考图6及图7)，且其详细描述不再在文中重复。由于在周围区400中的导电接触点435a与435b之间的距离大于在单元区300中的导电接触点335a与335b之间的距离，所以能量可移除层211可具有一开口440，而开口440是位于导电接触点435a与435b之间，且绝缘结构203是通过开口440而部分暴露。
接着，依据一些实施例，如图20所示，回蚀能量可移除层211。由于导电接触点335a与335b之间的距离小于导电接触点435a与435b之间的距离，所以在蚀刻工艺之后，能量可移除层211的一下部可保留在导电接触点335a与335b之间。因此，一开口350可获得在位于单元区300中所余留的能量可移除层211’上，同时位于周围区400中的导电接触点435a与435b是通过一开口450而相互分开设置(从开口440放大)。蚀刻工艺可为一湿蚀刻工艺、一干蚀刻工艺或其组合。
然后，依据一些实施例，如图21所示，形成一介电层213以覆盖半导体基底201、导电接触点335a、335b、435a、435b以及余留的能量可移除层211’。介电层213可类似于或相同于第一介电层113(请参考图6及图7)，且其详细描述不再在文中重复。应当理解，开口350与450是被介电层213所充填，且在单元区300中的结构以及在周围区400中的结构是完全被介电层213所覆盖。
依据一些实施例，如图22所示，在介电层213形成之后，执行一热处理工艺。在一些实施例中，在热处理工艺期间，余留的能量可移除层211’转变成一气隙结构G。在一些其他的实施例中，余留的能量可移除层211’转变成一能量可移除结构(图未示)以及一气隙结构，而该气隙结构是被该能量可移除结构所包围。
更特别地是，依据一些实施例，气隙结构G是被介电层213所密封，且介电层213的一部分延伸进入在导电接触点335a与335b之间的空间中。换言之，气隙结构G的上表面是低于导电接触点335a与335b的上表面。
应当理解，一气隙结构(例如气隙结构G)形成在位于单元区300的半导体元件结构中，同时位于周围区400的半导体元件结构中并不存在气隙结构。通过应用位于单元区300与周围区400中的所述多个导电接触点之间的不同距离，气隙结构是可选择地形成在单元区300中(例如图案密集(pattern-dense)区)。
图23为依据本公开一些实施例具有存储器胞阵列30的一例示集成电路的部分结构示意图，而集成电路是例如一存储器元件1000。在一些实施例中，存储器元件1000具有一动态随机存取存储器(DRAM)元件。在一些实施例中，存储器元件1000具有多个存储器胞30，配置成一栅格图案(grid pattern)，并具有多个列(rows)及行(columns)。多个存储器胞30可依据系统需求(system requirements)以及制造技术(fabrication technology)而改变。
在一些实施例中，每一存储器胞30具有一存取元件以及一存储元件。存取元件经配置以提供控制存去到存储元件。特别是，依据一些实施例，存取元件为一场效晶体管(FET)31，且存储元件为一电容器33。在每一存储器胞30中，场效晶体管31具有一漏极35、一源极37以及一栅极39。电容器33的一端子(terminal)电性连接到场效晶体管31的源极37，而电容器33的另一端子可电性连接到接地(ground)。此外，在每一存储器胞30中，场效晶体管31的栅极39电性连接到一字元线WL，且场效晶体管31的漏极35电性连接到一位元线BL。
以上的描述是提及场效晶体管31电性连接到电容器33的端子为源极37，且场效晶体管31电性连接到位元线BL的端子为漏极35。然而，在读取(read)与写入(write)操作期间，场效晶体管31电性连接到电容器33的端子可为漏极，且场效晶体管31电性连接到位元线BL的端子可为源极。意即，场效晶体管31的任一端子可为一源极或一漏极，其是取决于场效晶体管31被施加到源极、漏极与栅极的电压所控制的方式。
通过控制在栅极39经由字元线WL的电压，一电压电位(voltage potential)可跨经场效晶体管30而产生，以使电荷(electrical charge)可从源极35流向电容器33。因此，存储在电容器33中的电荷可表示成在存储器胞30中的一二位元数据。举例来说，存储在电容器33中的一临界电压上的一正电荷表示成二位元的“1”。若是在电容器33中的电荷在临界值下的话，一二位元“0”可称为被存储在存储器胞30中。
所述多个位元线BL经配置以从所述多个存储器胞30读取或写入数据，以及将数据读取或写入到所述多个存储器胞30。所述多个字元线WL经配置以致动(activate)场效晶体管31，进行存取所述多个存储器胞30的一特定列。据此，存储器元件1000亦具有一周围区，其是可包括一位址缓冲器(address buffer)、一行解码器(row decoder)以及一列解码器(column decoder)。行解码器与列解码器选择地存取所述多个存储器胞30以响应多个位址信号，而在读取、写入与刷新(refresh)操作期间，所述多个位址信号是提供给位址缓冲器。所述多个位址信号典型地通过一外部控制器所提供，而外部控制器是例如一微处理器或其他类型的存储器控制器。
请往回参考图18到图22，气隙结构G形成在位于单元区300(例如图案密集区)中的半导体元件结构中，同时位于周围区400(例如图案稀疏区(pattern-loose region))中的半导体元件结构并未形成气隙结构。单元区300可为图23中的存储器元件1000的所述多个存储器胞30的所述多个区域，且周围区400可为图23中的存储器元件1000的位址缓冲器、列解码器或行解码器的所述多个区域。
在本公开中是已提供一半导体元件结构100的多个实施例。半导体元件结构100具有多个导电接触点(例如导电接触点135a与135b)、第一介电层113’以及第二介电层141，所述多个导电接触点位于半导体基底101上，第一介电层113’围绕所述多个导电接触点设置，第二介电层141位于所述多个导电接触点上。特别地，第一介电层113’与半导体基底101通过一第一气隙结构G1而分开设置，且第一介电层113’与第二介电层141通过一第二气隙结构G2而分开设置。因此，可降低在所述多个导电接触点之间的寄生电容。再者，位于第一气隙结构G1与第二气隙结构G2之间的第一介电层113’可提供额外的结构支撑给半导体元件结构100。因此，可改善整体元件效能(例如减少功耗及电阻-电容延迟)，并可增加半导体元件结构的良率。
本公开的一实施例提供一种半导体元件结构。该半导体元件结构包括一第一导电接触点以及一第二导电接触点，是设置在一半导体基底上。该半导体元件结构亦具有一第一介电层，围绕该第一导电接触点与该第二导电接触点设置；以及一第二介电层，设置在该第一导电接触点、该第二导电接触点以及该第一介电层上。该第一介电层与该半导体基底通过一第一气隙结构而分开设置，且该第一介电层与该第二介电层通过一第二气隙结构而分开设置。
本公开的另一实施例提供一种半导体元件结构。该半导体元件结构包括一第一导电接触点，设置在一半导体基底的一第一源极/漏极区上。该半导体元件结构具有一第一能量可移除结构，邻接该第一导电接触点的一侧壁的一下部。该第一能量可移除结构包围一第一气隙结构。该半导体元件结构还包括一第二能量可移除结构，邻接该第一导电接触点的该侧壁的一上部。该第二能量可移除结构包围一第二气隙结构。此外，该半导体元件结构具有一第一介电层，设置在该第一能量可移除结构与该第二能量可移除结构之间。该第一介电层邻接该第一导电接触点的侧壁的一中间部。
本公开的另一实施例提供一种半导体元件结构的制备方法。该方法包括形成一第一能量可移除层在一半导体基底上；以及形成一第一介电层在该第一能量可移除层上。该方法亦包括形成一第二能量可移除层在该第一介电层上；以及形成一导电接触点以穿经该第一能量可移除层、该第一介电层以及该第二能量可移除层。该方法还包括执行一热处理工艺以转变该第一能量可移除层成为一第一能量可移除结构，并转变该第二能量可移除层成为一第二能量可移除结构。该第一能量可移除结构包围一第一气隙结构，且该第二能量可移除结构包围一第二气隙结构。
本公开的所述多个实施例具有一些有益的特征。通过形成多个气隙结构在相邻的导电接触之间，可降低所述多个导电接触点之间的寄生电容。再者，由于所述多个气隙结构通过一介电层而相互分开设置，所以介电层可提供额外的结构支撑给半导体元件结构。这些是显着地改善整体元件效能并提升良率。
虽然已详述本公开及其优点，然而应理解可进行各种变化、取代与替代而不脱离权利要求所定义的本公开的构思与范围。例如，可用不同的方法实施上述的许多工艺，并且以其他工艺或其组合替代上述的许多工艺。
再者，本公开的范围并不受限于说明书中所述的工艺、机械、制造、物质组成物、手段、方法与步骤的特定实施例。该技艺的技术人士可自本公开的公开内容理解可根据本公开而使用与本文所述的对应实施例具有相同功能或是达到实质上相同结果的现存或是未来发展的工艺、机械、制造、物质组成物、手段、方法、或步骤。据此，这些工艺、机械、制造、物质组成物、手段、方法、或步骤是包含于本公开的权利要求内。

Claims (20)

1.一种半导体元件结构，包括：
一第一导电接触点以及一第二导电接触点，设置在一半导体基底上；
一第一介电层，围绕该第一导电接触点与该第二导电接触点设置；以及
一第二介电层，设置在该第一导电接触点、该第二导电接触点以及该第一介电层上，其中该第一介电层与该半导体基底通过一第一气隙结构而分开设置，且该第一介电层与该第二介电层通过一第二气隙结构而分开设置。
2.如权利要求1所述的半导体元件结构，其中该第一介电层、该第一气隙结构以及该第二气隙结构在该第一导电接触点与该第二导电接触点之间延伸。
3.如权利要求1所述的半导体元件结构，其中该第一介电层直接接触该第一导电接触点与该第二导电接触点。
4.如权利要求1所述的半导体元件结构，还包括一第一能量可移除结构，设置在该第一介电层与该半导体基底之间，其中该第一能量可移除结构包围该第一气隙结构。
5.如权利要求4所述的半导体元件结构，其中该第一能量可移除结构直接接触该第一导电接触点、该第二导电接触点、该第一介电层以及在该半导体基底中的一绝缘结构。
6.如权利要求1所述的半导体元件结构，还包括一第二能量可移除结构，设置在该第一介电层与该第二介电层之间，其中该第二能量可移除结构包围该第二气隙结构。
7.如权利要求6所述的半导体元件结构，其中该第二能量可移除结构直接接触该第一导电接触点、该第二导电接触点、该第一介电层以及该第二介电层。
8.如权利要求1所述的半导体元件结构，还包括一第一位元线与一第二位元线，设置在该第二介电层上，其中该第一位元线经由该第一导电接触点而电性连接到位于该半导体基底中的一第一源极/漏极区，且该第二位元线经由该第二导电接触点而电性连接到位于该半导体基底中的一第二一源极/漏极区。
9.一种半导体元件结构，包括：
一第一导电接触点，设置在一半导体基底的一第一源极/漏极区上；
一第一能量可移除结构，邻接该第一导电接触点的一侧壁的一下部，其中该第一能量可移除结构包围一第一气隙结构；
一第二能量可移除结构，邻接该第一导电接触点的该侧壁的一上部，其中该第二能量可移除结构包围一第二气隙结构；以及
一第一介电层，设置在该第一能量可移除结构与该第二能量可移除结构之间，其中该第一介电层邻接该第一导电接触点的侧壁的一中间部。
10.如权利要求9所述的半导体元件结构，其中该第一能量可移除结构、该第一介电层与该第二能量可移除结构围绕该第一导电接触点设置。
11.如权利要求9所述的半导体元件结构，其中该第一介电层直接接触该第一能量可移除结构与该第二能量可移除结构。
12.如权利要求9所述的半导体元件结构，还包括一第二导电接触点，设置在该半导体基底的一第二源极/漏极区上，其中该第一能量可移除结构、该第一介电层与该第二能量可移除结构围绕该第二导电接触点设置。
13.如权利要求12所述的半导体元件结构，其中该第一气隙结构与该第二气隙结构在该第一导电接触点与该第二导电接触点之间延伸。
14.如权利要求9所述的半导体元件结构，还包括：
一导电通孔，设置在该第一导电接触点上；以及
一第二介电层，设置在该第二能量可移除结构上，其中该第二介电层围绕该导电通孔设置，且该第二介电层部分覆盖该第一导电接触点。
15.如权利要求14所述的半导体元件结构，其中该第二气隙结构与该第二介电层通过该第二能量可移除结构而分开设置。
16.一种半导体元件结构的制备方法，包括：
形成一第一能量可移除层在一半导体基底上；
形成一第一介电层在该第一能量可移除层上；
形成一第二能量可移除层在该第一介电层上；
形成一导电接触点以穿经该第一能量可移除层、该第一介电层以及该第二能量可移除层；以及
执行一热处理工艺以转变该第一能量可移除层成为一第一能量可移除结构，并转变该第二能量可移除层成为一第二能量可移除结构，其中该第一能量可移除结构包围一第一气隙结构，且该第二能量可移除结构包围一第二气隙结构。
17.如权利要求16所述的半导体元件结构的制备方法，其中该第一能量可移除层的一材料是相同于该第二能量可移除层的一材料，且从顶视图来看，该第一气隙结构重叠该第二气隙结构。
18.如权利要求16所述的半导体元件结构的制备方法，其中该形成一导电接触点的步骤包括：
蚀刻该第一能量可移除层、该第一介电层以及该第二能量可移除层，以形成一开口，进而暴露在该半导体基底中的一源极/漏极区；以及
形成该导电接触点在该开口中，其是在该热处理工艺执行之前进行。
19.如权利要求16所述的半导体元件结构的制备方法，还包括：形成一第二介电层在该第二能量可移除层与该导电接触点上，其是在该热处理工艺执行之前进行。
20.如权利要求19所述的半导体元件结构的制备方法，还包括：
形成一导电通孔在该导电接触点上，其是在该热处理工艺执行之后进行，其中该第二介电层围绕该导电通孔设置；以及
形成一位元线在该导电通孔上，其中该第二介电层的一部分在该位元线与该导电接触点之间延伸，且该位元线经由该导电通孔与该导电接触点而电性连接到位于该半导体基底中的一源极/漏极区。
CN202110382821.6A 2020-04-14 2021-04-09 具有气隙结构的半导体元件结构及其制备方法 Pending CN113540119A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US16/848,291 2020-04-14
US16/848,291 US11114335B1 (en) 2020-04-14 2020-04-14 Semiconductor device structure with air gap structure and method for forming the same

Publications (1)

Publication Number Publication Date
CN113540119A true CN113540119A (zh) 2021-10-22

Family

ID=77559170

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202110382821.6A Pending CN113540119A (zh) 2020-04-14 2021-04-09 具有气隙结构的半导体元件结构及其制备方法

Country Status (3)

Country Link
US (1) US11114335B1 (zh)
CN (1) CN113540119A (zh)
TW (1) TWI750059B (zh)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11842990B2 (en) 2021-06-30 2023-12-12 Micron Technology, Inc. Microelectronic devices and electronic systems
US11930634B2 (en) 2021-06-30 2024-03-12 Micron Technology, Inc. Methods of forming microelectronic devices
US11996377B2 (en) 2021-06-30 2024-05-28 Micron Technology, Inc. Microelectronic devices and electronic systems
US11810838B2 (en) 2021-06-30 2023-11-07 Micron Technology, Inc. Microelectronic devices, and related electronic systems and methods of forming microelectronic devices
US11837594B2 (en) 2021-06-30 2023-12-05 Micron Technology, Inc. Microelectronic devices and electronic systems
US11785764B2 (en) 2021-06-30 2023-10-10 Micron Technology, Inc. Methods of forming microelectronic devices
US11776925B2 (en) 2021-06-30 2023-10-03 Micron Technology, Inc. Methods of forming microelectronic devices, and related microelectronic devices and electronic systems
US11751383B2 (en) * 2021-08-31 2023-09-05 Micron Technology, Inc. Methods of forming microelectronic devices, and related microelectronic devices and electronic systems
TWI799029B (zh) * 2021-12-23 2023-04-11 南亞科技股份有限公司 半導體裝置與其製造方法
US11758712B1 (en) 2022-04-26 2023-09-12 Nanya Technology Corporation Manufacturing method of memory device having bit line with stepped profile
TWI833254B (zh) * 2022-04-26 2024-02-21 南亞科技股份有限公司 具有階梯狀位元線之記憶體元件

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11126820A (ja) * 1997-08-21 1999-05-11 Matsushita Electron Corp 半導体装置とその製造方法
US20020158337A1 (en) * 2000-02-08 2002-10-31 Babich Katherina E. Multilayer interconnect structure containing air gaps and method for making
US20040014273A1 (en) * 2002-07-18 2004-01-22 Micron Technology, Inc. Techniques to create low K ILD for BEOL
US20060073423A1 (en) * 2004-10-01 2006-04-06 Rohm And Haas Electronic Materials Llc Electronic device manufacture
JP2009295733A (ja) * 2008-06-04 2009-12-17 Sharp Corp 半導体装置及びその製造方法
US20130323930A1 (en) * 2012-05-29 2013-12-05 Kaushik Chattopadhyay Selective Capping of Metal Interconnect Lines during Air Gap Formation
US20140220754A1 (en) * 2013-02-07 2014-08-07 Samsung Electronics Co., Ltd. Semiconductor device and method of forming the same
US20150372060A1 (en) * 2014-06-18 2015-12-24 Masayuki Terai Memory Devices Having Low Permittivity Layers and Methods of Fabricating the Same
CN207818568U (zh) * 2017-12-07 2018-09-04 睿力集成电路有限公司 半导体装置的内连结构

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5342189B2 (ja) * 2008-08-06 2013-11-13 株式会社日立製作所 不揮発性記憶装置及びその製造方法
KR102119829B1 (ko) * 2013-09-27 2020-06-05 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
US9455178B2 (en) * 2014-03-14 2016-09-27 Taiwan Semiconductor Manufacturing Company, Ltd. Method of semiconductor integrated circuit fabrication
US20170110471A1 (en) * 2015-10-16 2017-04-20 Kabushiki Kaisha Toshiba Semiconductor device and method for manufacturing same

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11126820A (ja) * 1997-08-21 1999-05-11 Matsushita Electron Corp 半導体装置とその製造方法
US20020158337A1 (en) * 2000-02-08 2002-10-31 Babich Katherina E. Multilayer interconnect structure containing air gaps and method for making
US20040014273A1 (en) * 2002-07-18 2004-01-22 Micron Technology, Inc. Techniques to create low K ILD for BEOL
US20060073423A1 (en) * 2004-10-01 2006-04-06 Rohm And Haas Electronic Materials Llc Electronic device manufacture
JP2009295733A (ja) * 2008-06-04 2009-12-17 Sharp Corp 半導体装置及びその製造方法
US20130323930A1 (en) * 2012-05-29 2013-12-05 Kaushik Chattopadhyay Selective Capping of Metal Interconnect Lines during Air Gap Formation
US20140220754A1 (en) * 2013-02-07 2014-08-07 Samsung Electronics Co., Ltd. Semiconductor device and method of forming the same
US20150372060A1 (en) * 2014-06-18 2015-12-24 Masayuki Terai Memory Devices Having Low Permittivity Layers and Methods of Fabricating the Same
CN207818568U (zh) * 2017-12-07 2018-09-04 睿力集成电路有限公司 半导体装置的内连结构

Also Published As

Publication number Publication date
TW202139408A (zh) 2021-10-16
US11114335B1 (en) 2021-09-07
TWI750059B (zh) 2021-12-11

Similar Documents

Publication Publication Date Title
TWI750059B (zh) 具有氣隙結構的半導體元件結構及其製備方法
CN113644072A (zh) 半导体元件结构及其制备方法
US11742209B2 (en) Method for preparing semiconductor device with air gap in pattern-dense region
US11776912B2 (en) Method for preparing semiconductor device structure with manganese-containing lining layer
US11677008B2 (en) Method for preparing semiconductor device with T-shaped buried gate electrode
TWI793640B (zh) 具有複合接合焊墊之半導體元件
US11824004B2 (en) Method for fabricating semiconductor device structure with manganese-containing conductive plug
US20220238452A1 (en) Method for preparing semiconductor device structure with conductive plugs of different aspect ratios and manganese-containing linling layer
US11742382B2 (en) Method for preparing semiconductor device with air gap and boron nitride cap
US20230260830A1 (en) Semiconductor device with composite conductive features and method for preparing the same
US20240055261A1 (en) Semiconductor structure with air gap in pattern-dense region and method of manufacturing the same
US20230140534A1 (en) Semiconductor device structure with stacked conductive plugs and method for preparing the same
US20230178473A1 (en) Semiconductor device structure with stacked conductive plugs and method for preparing the same
TWI779670B (zh) 具有複合接合焊墊之半導體元件的製備方法
TWI817325B (zh) 在多個導電栓塞之間具有矽化物部的半導體元件結構及其製備方法
US20230141895A1 (en) Method for preparing semiconductor device structure with silicide portion between conductive plugs

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination