CN115274544A - 具有多衬垫的半导体元件结构及其制备方法 - Google Patents

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Abstract

本公开提供一种具有绝缘体上覆硅区的半导体元件结构。该绝缘体上覆硅区具有一半导体基底；一埋入氧化物层，设置在该半导体基底上；以及一硅层，设置在该埋入氧化物层上。该半导体元件结构亦具有一第一浅沟隔离结构，穿经该硅层与该埋入氧化物层，且延伸进入该半导体基底中。该第一浅沟隔离结构具有一第一衬垫，接触该半导体基底与该硅层；一第二衬垫，覆盖该第一衬垫并接触该埋入氧化物层；以及一第三衬垫，覆盖该第二衬垫。该第一衬垫、该第二衬垫以及该第三衬垫包含不同材料。该第一浅沟隔离结构亦具有一第一沟槽填充层，设置在该第三衬垫上且通过该第三衬垫而与该第二衬垫分隔开。

Description

具有多衬垫的半导体元件结构及其制备方法
交叉引用
本申请案主张2021年4月30日申请的美国正式申请案第17/245,795号的优先权及益处，该美国正式申请案的内容以全文引用的方式并入本文中。
技术领域
本公开涉及一种半导体元件结构及其制备方法。特别涉及一种具有多衬垫的半导体元件结构及其制备方法。
背景技术
对于许多现代应用，半导体元件是不可或缺的。随着电子科技的进步，半导体元件的尺寸变得越来越小，于此同时提供较佳的功能以及包含较大的集成电路数量。由于半导体元件的规格小型化，实现不同功能的半导体元件的不同形态与尺寸规模，整合(integrated)并封装(packaged)在一单一模块中。再者，许多制造步骤执行于各式不同形态的半导体装置的整合(integration)。
然而，该等半导体元件的制造与整合包含许多复杂步骤与操作。在该等半导体元件中的整合变得越加复杂。该等半导体元件的制造与整合的复杂度中的增加可造成多个缺陷。据此，有持续改善该等半导体元件的制造流程的需要，以便对付该等缺陷并可加强其效能。
上文的“现有技术”说明仅提供背景技术，并未承认上文的“现有技术”说明揭示本公开的标的，不构成本公开的现有技术，且上文的“现有技术”的任何说明均不应作为本案的任一部分。
发明内容
本公开的一实施例提供一种半导体元件结构。该半导体元件结构包括一绝缘体上覆硅区。该绝缘体上覆硅区包括一半导体基底、一埋入氧化物层以及一硅层，该埋入氧化物层设置在该半导体基底上，该硅层设置在该埋入氧化物层上。该半导体元件结构亦具有一第一浅沟隔离结构，穿经该硅层与该埋入氧化物层，并延伸进入该半导体基底中。该第一浅沟隔离结构包括一第一衬垫，接触该半导体基底与该硅层；一第二衬垫，覆盖该第一衬垫并接触该埋入氧化物层；以及一第三衬垫，覆盖该第二衬垫。该第一衬垫、该第二衬垫以及该第三衬垫包含不同材料。该第一浅沟隔离结构亦具有一第一沟槽填充层，设置在该第三衬垫上且通过该第三衬垫而与该第二衬垫分隔开。
在一些实施例中，该第一衬垫将该第二衬垫完全与该半导体基底及该硅层分隔开。在一些实施例中，该第一衬垫具有一第一部、一第二部以及一第三部，该第一部与该第二部覆盖该硅层的相对两侧壁，该第三部设置在该第二衬垫与该半导体基底之间，其中该第一衬垫的该第一部、该第二部与该第三部相互断开。在一些实施例中，第一衬垫包含氧化硅，该第二衬垫包含氮化物，而该第三衬垫包含氮氧化硅。此外，在该第二衬垫与该第一沟槽填充层之间存在一第一蚀刻选择性，在该第三衬垫与该第一沟槽填充层之间存在一第二蚀刻选择性。
在一些实施例中，该半导体元件结构还包括一垫氧化物层，设置在该绝缘体上覆硅区的该硅层上；以及一垫氮化物层，设置在该垫氧化物层上，其中该第一浅沟隔离结构穿经该垫氧化物层与该垫氮化物层，其中该垫氧化物层的各侧壁以及该垫氮化物层的各侧壁被该第一浅沟隔离结构的该第二衬垫所覆盖，并接触该第一浅沟隔离结构的该第二衬垫。在一些实施例中，该半导体元件结构还包括一第二浅沟隔离结构，穿经该垫氧化物层与该垫氮化物层，并延伸进入该半导体基底中。该第二浅沟隔离结构包括一第二沟槽填充层；以及一第四衬垫，将该第二沟槽填充层与该垫氧化物层、该垫氮化物层以及该半导体基底分隔开。在一些实施例中，该第一浅沟隔离结构设置在一阵列区中，而该第二浅沟隔离结构设置在一周围电路区中。
本公开的另一实施例提供一种半导体元件结构的制备方法。该半导体元件结构的制备方法包括形成一垫氧化物层在一半导体基底上；以及形成一垫氮化物层在该垫氧化物层上。该制备方法亦包括形成一浅沟槽以穿经该垫氮化物层与该垫氧化物层，并延伸进入该半导体基底中；以及形成一第一衬垫在该半导体基底在该浅沟槽中的各侧壁以及一下表面上。该制备方法还包括形成一第二衬垫在该第一衬垫上；以及形成一第三衬垫在该第二衬垫上。此外，该制备方法包括以在该第三衬垫上的一沟槽填充层填满该浅沟槽一余留部；以及平坦化该第二衬垫、该第三衬垫以及该沟槽填充层以暴露该垫氮化物层。该第一衬垫与该第二衬垫的该等余留部、该第三衬垫以及该沟槽填充层共同形成一浅沟隔离结构在一阵列区中。
在一些实施例中，形成该第二衬垫直接接触该垫氧化物层的各侧壁以及该垫氮化物层的各侧壁。在一些实施例中，该第二衬垫与该沟槽填充层之间存在一第一蚀刻选择性，该第三衬垫与该沟槽填充层之间存在一第二蚀刻选择性。在一些实施例中，在形成该垫氧化物层之前，该制备方法还包括形成一埋入氧化物层在该半导体基底上；以及形成一硅层在该埋入氧化物层上，其中该浅沟槽穿经该埋入氧化物层与该硅层，其中该第一衬垫的制作技术包含在该硅层与该半导体基底上执行一氧化工艺。
在一些实施例中，该第二衬垫的制作技术包含一快速热氮化(rapid thermalnitridation，RTN)工艺，而该第三衬垫的制作技术包含一原位蒸汽产生(in-situ steamgeneration，ISSG)工艺。在一些实施例中，在形成该垫氧化物层之前，该制备方法还包括形成一井区在该半导体基底中，其中该井区为p型，且该半导体基底在该井区下方的一区为n型，其中在形成该浅沟槽之后，该浅沟槽的一下表面高于该井区的一下表面。
本公开提供一半导体元件结构及其制备方法的一些实施例。在一些实施例中，该半导体元件结构具有一浅沟隔离结构，设置在一半导体基底中(或是在一绝缘体上覆硅(SOI)区中)。该浅沟隔离结构具有一第一衬垫、一第二衬垫、一第三衬垫以及一沟槽填充层，该第一衬垫接触该半导体基底，该第二衬垫覆盖该第一衬垫，该第三衬垫覆盖该第二衬垫，该沟槽填充层设置在该第三衬垫上。由于有多衬垫设置在该沟槽填充层与该半导体基底之间，所以在接下来的蚀刻工艺期间，可保护有该浅沟隔离结构为界面的半导体基底的各侧壁避免暴露。此可避免在接下来的处理步骤中该半导体元件的电性短路。可强化元件效能。
上文已相当广泛地概述本公开的技术特征及优点，从而使下文的本公开详细描述得以获得较佳了解。构成本公开的权利要求标的的其它技术特征及优点将描述于下文。本公开所属技术领域中技术人员应了解，可相当容易地利用下文揭示的概念与特定实施例可作为修改或设计其它结构或工艺而实现与本公开相同的目的。本公开所属技术领域中技术人员亦应了解，这类等效建构无法脱离权利要求所界定的本公开的构思和范围。
附图说明
参阅实施方式与权利要求合并考量附图时，可得以更全面了解本申请案的揭示内容，附图中相同的元件符号指相同的元件。
图1是部分结构示意图，例示本公开一些实施例的一例示集成电路，包含一阵列区以及一周围电路区。
图2是剖视示意图，例示本公开一些实施例的半导体元件结构的一单元胞区(cellarea)。
图3是剖视示意图，例示本公开一些实施例的半导体元件结构的一周围电路区(peripheral circuit area)。
图4是剖视示意图，例示本公开一些实施例的半导体元件结构的一单元胞区。
图5是剖视示意图，例示本公开一些实施例的半导体元件结构的一周围电路区。
图6是流程示意图，例示本公开一些实施例的半导体元件结构的单元胞区的制备方法。
图7是剖视示意图，例示本公开一些实施例在半导体元件结构的单元胞区形成期间形成一埋入氧化物层以及一硅层在一半导体基底上的中间阶段。
图8是剖视示意图，例示本公开一些实施例在半导体元件结构的单元胞区形成期间形成一垫氧化物层以及一垫氮化物层的中间阶段。
图9是剖视示意图，例示本公开一些实施例在半导体元件结构的单元胞区形成期间形成一浅沟槽的中间阶段。
图10是剖视示意图，例示本公开一些实施例在半导体元件结构的单元胞区形成期间形成一第一衬垫的中间阶段。
图11是剖视示意图，例示本公开一些实施例在半导体元件结构的单元胞区形成期间形成一第二衬垫的中间阶段。
图12是剖视示意图，例示本公开一些实施例在半导体元件结构的单元胞区形成期间形成一第三衬垫的中间阶段。
图13是剖视示意图，例示本公开一些实施例在半导体元件结构的单元胞区形成期间形成一浅沟填充层的中间阶段。
图14是剖视示意图，例示本公开一些实施例在半导体元件结构的单元胞区形成期间形成一井区在一半导体基底中的中间阶段。
图15是剖视示意图，例示本公开一些实施例在半导体元件结构的单元胞区形成期间形成一垫氧化物层以及一垫氮化物层的中间阶段。
图16是剖视示意图，例示本公开一些实施例在半导体元件结构的单元胞区形成期间形成一浅沟槽的中间阶段。
图17是剖视示意图，例示本公开一些实施例在半导体元件结构的单元胞区形成期间形成一第一衬垫的中间阶段。
图18是剖视示意图，例示本公开一些实施例在半导体元件结构的单元胞区形成期间形成一第二衬垫的中间阶段。
图19是剖视示意图，例示本公开一些实施例在半导体元件结构的单元胞区形成期间形成一第三衬垫的中间阶段。
图20是剖视示意图，例示本公开一些实施例在半导体元件结构的单元胞区形成期间形成一沟槽填充层的中间阶段。
附图标记说明：
10：制备方法
100：半导体元件结构
1000：存储器元件
101：半导体基底
103：埋入氧化物层
105：硅层
107：绝缘体上覆硅区
109：垫氧化物层
111：垫氮化物层
120：浅沟槽
123：第一衬垫
123a：部分
123b：部分
123c：部分
125：第二衬垫
127：第三衬垫
129：沟槽填充层
133：衬垫
139：沟槽填充层
150a：浅沟隔离结构
150b：浅沟隔离结构
200：半导体元件结构
207：井区
209：垫氧化物层
211：垫氮化物层
220：浅沟槽
223：第一衬垫
225：第二衬垫
227：第三衬垫
229：沟槽填充层
233：衬垫
239：沟槽填充层
250a：浅沟隔离结构
250b：浅沟隔离结构
50：存储器胞
51：场效晶体管
53：电容器
55：漏极
57：源极
59：栅极
A：阵列区
B：周围电路区
B1：下表面
B2：下表面
B3：下表面
B4：下表面
B5：下表面
B6：下表面
BL：位元线
S11：步骤
S13：步骤
S15：步骤
S17：步骤
S19：步骤
S21：步骤
S23：步骤
S25：步骤
SW3：侧壁
SW4：侧壁
SW5：侧壁
SW6：侧壁
SW7：侧壁
SW8：侧壁
SW11：侧壁
SW12：侧壁
SW13：侧壁
SW14：侧壁
T1：最上表面
T2：最上表面
T3：最上表面
T4：最上表面
WL：字元线
具体实施方式
以下描述了组件和配置的具体范例，以简化本公开的实施例。当然，这些实施例仅用以例示，并非意图限制本公开的范围。举例而言，在叙述中第一部件形成于第二部件之上，可能包含形成第一和第二部件直接接触的实施例，也可能包含额外的部件形成于第一和第二部件之间，使得第一和第二部件不会直接接触的实施例。另外，本公开的实施例可能在许多范例中重复参照标号及/或字母。这些重复的目的是为了简化和清楚，除非内文中特别说明，其本身并非代表各种实施例及/或所讨论的配置之间有特定的关系。
此外，为易于说明，本文中可能使用例如“之下(beneath)”、“下面(below)”、“下部的(lower)”、“上方(above)”、“上部的(upper)”等空间相对关系用语来阐述图中所示的一个元件或特征与另一(其他)元件或特征的关系。所述空间相对关系用语旨在除图中所示出的取向外亦囊括元件在使用或操作中的不同取向。所述装置可具有其他取向(旋转90度或处于其他取向)且本文中所用的空间相对关系描述语可同样相应地进行解释。
图1是部分结构示意图，例示本公开一些实施例的一例示集成电路，例如一存储器元件1000，包含一阵列区A以及一周围电路区B。在一些实施例中，存储器元件1000包括一动态随机存取存储器(DRAM)。在一些实施例中，存储器元件1000的阵列区A具有多个存储器胞50，配置成一栅格图案(grid pattern)，并具有多个列(rows)及行(columns)。在阵列区A中的多个存储器胞50可依据系统需求(system requirements)以及制造技术(fabricationtechnology)而改变。
在一些实施例中，在阵列区A的每一存储器胞50具有一存取元件以及一存储元件。存取元件经配置以提供控制存取到存储元件。在一些实施例中，依据一些实施例，存取元件为一场效晶体管(FET)51，且存储元件为一电容器53。在每一存储器胞50中，场效晶体管51具有一漏极55、一源极57以及一栅极59。电容器53的一端子(terminal)电性连接到场效晶体管51的源极57，而电容器53的另一端子可电性连接到接地(ground)。此外，在每一存储器胞50中，场效晶体管51的栅极59电性连接到一字元线WL，且场效晶体管51的漏极55电性连接到一位元线BL。
以上的描述提及场效晶体管51电性连接到电容器53的端子为源极57，且场效晶体管51电性连接到位元线BL的端子为漏极55。然而，在读取(read)与写入(write)操作期间，场效晶体管51电性连接到电容器53的端子可为漏极，且场效晶体管51电性连接到位元线BL的端子可为源极。意即，场效晶体管51的任一端子可为一源极或一漏极，其取决于场效晶体管51被施加到源极、漏极与栅极的电压所控制的方式。
通过控制在栅极59经由字元线WL的电压，一电压电位(voltage potential)可跨经场效晶体管51而产生，以使电荷(electrical charge)可从源极55流向电容器53。因此，存储在电容器53中的电荷可表示成在存储器胞50中的一二位元数据。举例来说，存储在电容器53中的一临界电压上的一正电荷表示成二位元的“1”。若是在电容器53中的电荷在临界值下的话，一二位元“0”可称为被存储在存储器胞50中。
该等位元线BL经配置以从该等存储器胞50读取或写入数据，以及将数据读取或写入到该等存储器胞50。该等字元线WL经配置以致动(activate)场效晶体管51，进行存取该等存储器胞50在阵列区A的一特定列。据此，存储器元件1000亦具有周围电路区B，其可包括一位址缓冲器(address buffer)、一行解码器(row decoder)以及一列解码器(columndecoder)。行解码器与列解码器选择地存取该等存储器胞50以响应多个位址信号，而在读取、写入与刷新(refresh)操作期间，该等位址信号提供给位址缓冲器。该等位址信号典型地通过一外部控制器所提供，而外部控制器例如一微处理器或其他类型的存储器控制器。
图2是剖视示意图，例示本公开一些实施例的半导体元件结构100的一单元胞区，例如在图1中的存储器元件1000的单元胞区A。图3是剖视示意图，例示本公开一些实施例的半导体元件结构100的一周围电路区，例如在图1中的存储器元件1000的周围电路区B。
如图2所示，半导体元件结构100的单元胞区具有一绝缘体上覆硅(SOI)区107，依据一些实施例，绝缘体上覆硅区107包括一半导体基底101；一埋入氧化物层103，设置在半导体基底101上；以及一硅层105，设置在埋入氧化物层103上。再者，一垫氧化物层109设置在绝缘体上覆硅区107上，且一垫氮化物层111设置在垫氧化物层109上。
依据一些实施例，半导体元件结构100的单元胞区亦包括一浅沟隔离(STI)结构150a，以穿经垫氮化物层111与垫氧化物层109，并延伸进入绝缘体上覆硅区107中。在一些实施例中，浅沟隔离结构150a穿经硅层105与埋入氧化物层103，并延伸进入半导体基底101。在一些实施例中，半导体基底101并未被浅沟隔离结构150a所穿过。
在一些实施例中，在半导体元件结构100的单元胞区中的浅沟隔离结构150a具有一第一衬垫123；一第二衬垫125，设置在第一衬垫123上；一第三衬垫127，设置在第二衬垫125上；以及一沟槽填充层129，设置在第三衬垫127上。在一些实施例中，沟槽填充层129被第三衬垫127所围绕，第三衬垫127被第二衬垫125所围绕，而第二衬垫125通过第一衬垫123而与硅层105及半导体基底101分隔开。在一些实施例中，依据一些实施例，第一衬垫113具有覆盖硅层105的相对两侧壁的部分123a、123c，以及将第二衬垫125与半导体基底101分隔开的一部分123b。
应当理解，第一衬垫123的该等部分123a、123b、123c相互断开。在一些实施例中，垫氮化物层111的各侧壁以及垫氧化物层109的各侧壁被第二衬垫125所覆盖，并接触第二衬垫125。在一些实施例中，第二衬垫125的最上表面T2高于第一衬垫123的最上表面T1(例如部分123a的上表面或是部分123c的上表面)。在一些实施例中，第二衬垫125、第三衬垫127以及沟槽填充层129的各上表面大致相互共面。在本公开的内容中，字词“大致地(substantially)”意指较佳者为至少90％，更佳者为95％，再更佳者为98％，且最佳者为99％。
此外，在半导体元件结构100的阵列区中的浅沟隔离结构150a的第一衬垫123、第二衬垫125以及第三衬垫127可包含不同材料。举例来说，第一衬垫123包含氧化硅，第二衬垫125包含氮化物，而第三衬垫127包含氮氧化硅。再者，在第二衬垫125与沟槽填充层129之间存在一第一蚀刻选择性，而在第三衬垫127与沟槽填充层129之间存在一第二蚀刻选择性。
如图3所示，依据一些实施例，半导体元件结构100的周围电路区包括半导体基底101、垫氧化物层109、垫氮化物层111以及一浅沟隔离结构150b，而浅沟隔离结构150b穿经垫氮化物层111与垫氧化物层109，并延伸进入半导体基底101中。在一些实施例中，半导体基底101并未被在周围电路区的浅沟隔离结构150b所穿经。
相较于在半导体元件结构100的单元胞区中的浅沟隔离结构150a，在半导体元件结构100的周围电路区中的浅沟隔离结构105b具有一单一衬垫以取代多衬垫。在一些实施例中，浅沟隔离结构150b具有一衬垫133(亦视为一第四衬垫)以及一沟槽填充层139，而沟槽填充层139设置在衬垫133上。在一些实施例中，沟槽填充层139被衬垫133所围绕。
再者，在一些实施例中，沟槽填充层139通过衬垫133而与垫氮化物层111、垫氧化物层109以及半导体基底101分隔开。在一些实施例中，衬垫133以及沟槽填充层139的各上表面大致相互共面。在一些实施例中，衬垫133包含氧化硅，且其制作技术包含一氧化工艺或一沉积工艺，例如化学气相沉积(CVD)工艺或一原子层沉积(ALD)工艺。
图4是剖视示意图，例示本公开一些实施例的半导体元件结构200的一单元胞区，例如在图1的存储器元件1000的单元胞区A。图5是剖视示意图，例示本公开一些实施例的半导体元件结构200的一周围电路区，例如在图1的存储器元件1000的周围电路区B。
如图4所示，依据一些实施例，半导体元件结构200的单元胞区具有一井区207，设置在一半导体基底201中；一垫氧化物层209，设置在井区207上；以及一垫氮化物层211，设置在垫氧化物层209上。在一些实施例中，半导体基底201在井区207下方的一区具有一第一导电类型，而井区207具有一第二导电类型，第二导电类型与第一导电类型为相反。举例来说，半导体基底201在井区207下方的该区为n型，而井区207为p型。
依据一些实施例，半导体元件结构200的单元胞区亦包括一浅沟隔离结构250a，以穿经垫氮化物层211与垫氧化物层209，并延伸进入井区207中。在一些实施例中，井区207并未被浅沟隔离结构250a所穿经。如图4所示，依据一些实施例，浅沟隔离结构250a的下表面B2高于井区207的下表面B1。
在一些实施例中，在半导体元件结构200的单元胞区中的浅沟隔离结构250a具有一第一衬垫223；一第二衬垫225，设置在第一衬垫223上；一第三衬垫227，设置在第二衬垫225上；以及一沟槽填充层229，设置在第三衬垫227上。在一些实施例中，沟槽填充层229被第三衬垫227所围绕，第三衬垫227被第二衬垫225所围绕，而第二衬垫225通过第一衬垫223而与井区207分隔开。
在一些实施例中，垫氮化物层211的各侧壁以及垫氧化物层209的各侧壁被第二衬垫225所覆盖，且直接接触第二衬垫225。在一些实施例中，第二衬垫225的最上表面T4高于第一衬垫223的最上表面T3。在一些实施例中，第二衬垫225、第三衬垫229以及沟槽填充层229的各上表面大致相互共面。
此外，在半导体元件结构200的单元胞区中的浅沟隔离结构250a的第一衬垫223、第二衬垫225以及第三衬垫227包含不同材料。举例来说，第一衬垫223包含氧化硅，第二衬垫223包含氮化物，第三衬垫227包含氮氧化硅。再者，在第二衬垫225与沟槽填充层229之间存在一第一蚀刻选择性，而在第三衬垫227与沟槽填充层229之间存在一第二蚀刻选择性。
如图5所示，依据一些实施例，半导体元件结构200的周围电路区包括半导体基底201；井区207，设置在半导体基底201中；垫氧化物层209；垫氮化物层211；以及一浅沟隔离结构250b，穿经垫氮化物层211与垫氧化物层209，并延伸进入井区207中。在一些实施例中，井区207并未被在周围电路区中的浅沟隔离结构250b所穿经。在一些实施例中，浅沟隔离结构250b的下表面B3高于井区207的下表面B1。
相较于在半导体元件结构200的单元胞区中的浅沟隔离结构250a，在半导体元件结构200的周围电路区中的浅沟隔离结构250b具有一单一衬垫以取代多衬垫。在一些实施例中，浅沟隔离结构250b具有一衬垫233(亦视为一第四衬垫)以及一沟槽填充层239，沟槽填充层239设置在衬垫233上。在一些实施例中，沟槽填充层239被衬垫233所围绕。
再者，在一些实施例中，沟槽填充层239通过衬垫233而与垫氮化物层211、垫氧化物层209以及井区207分隔开。在一些实施例中，衬垫233与沟槽填充层239的各上表面大致相互共面。在一些实施例中，衬垫233包含氧化硅，且其制作技术包含一氧化工艺或一沉积工艺，例如一CVD工艺或一ALD工艺。
图6是流程示意图，例示本公开一些实施例的半导体元件结构(例如半导体元件结构100或200)的单元胞区的制备方法10，且制备方法10包括步骤S11、S13、S15、S17、S19、S21、S23以及S25。图6中的步骤S11到S25结合下列附图进行详细说明。
图7到图13是剖视示意图，例示本公开一些实施例在半导体元件结构100的单元胞区形成期间的各中间阶段。如图7，提供半导体基底101。半导体基底101可为一半导体晶圆，例如一硅晶圆。
另外或是此外，半导体基底101可包含元素(elementary)半导体材料、化合物(compound)半导体材料及/或合金半导体材料。元素半导体材料的例子可包括结晶硅(crystal silicon)、多晶硅(polycrystalline silicon)、非晶硅(amorphous silicon)、锗及/或钻石，但并不以此为限。化合物半导体材料的例子可包括碳化硅(siliconcarbide)、砷化镓(gallium arsenic)、磷化镓(gallium phosphide)、磷化铟(indiumphosphide)、砷化铟(indium arsenide)及/或锑化铟(indium antimonide)，但并不以此为限。合金半导体材料的例子可包括硅锗(SiGe)、磷砷化镓(GaAsP)、砷化铝铟(AlInAs)、砷化铝镓(AlGaAs)、砷化镓铟(GaInAs)、磷化镓铟(GaInP)以及磷砷化镓铟(GaInAsP)，但并不以此为限。
在一些实施例中，埋入氧化物层103与硅层105形成在半导体基底101上以形成一绝缘体上覆硅区107。绝缘体上覆硅区107的制作技术可包含使用氧离子布植(注入)分离(separation by implanted oxygen，SIMOX)，其氧气植入在硅表面下方且继续着执行一退火(annealing)工艺。然而，例如晶圆接合(wafer bonding)、氧化或沉积的其他替代工艺可替代地用于形成绝缘体上覆硅区107。
接着，如图8所示，依据一些实施例，垫氧化物层109与垫氮化物层111依序形成在绝缘体上覆硅区107上。其对应的步骤示出在如图6所示的制备方法10中的步骤S11及S13。在一些实施例中，垫氧化物层109包含氧化硅，例如SiO2，而垫氮化物层111包含氮化硅，例如Si3N4。垫氧化物层109与垫氮化物层111的制作技术可包含热氧化、CVD、ALD及/或其他可应用的方法。
如图9所示，依据一些实施例，在垫氮化物层111形成之后，形成一浅沟槽120以穿经垫氮化物层111、垫氧化物层109、硅层105、埋入氧化物层103，并延伸进入半导体基底101中。在一些实施例中，浅沟槽120的下表面B4设置在半导体基底101中。其对应的步骤示出在如图6所示的制备方法10中的步骤S15。
在一些实施例中，浅沟槽120的制备包括形成一图案化遮罩(图未示)在垫氮化物层111上；以及通过使用该图案化遮罩当作一遮罩以蚀刻下层结构。可使用一湿蚀刻工艺、一干蚀刻工艺或其组合以执行蚀刻工艺。在浅沟槽120形成之后，举例来说，在继续一湿蚀刻工艺之后可使用一灰化(ashing)工艺以移除该图案化遮罩。
接着，如图10所示，依据一些实施例，第一衬垫123形成在浅沟槽120的各侧壁与下表面B4上。其对应的步骤示出在如图6所示的制备方法10中的步骤S17。在一些实施例中，硅层105的相对两侧壁(例如硅层105暴露在浅沟槽120中的各侧壁)被第一衬垫123的部分123a、123c所覆盖并直接接触第一衬垫123的部分123a、123c，且半导体基底101在浅沟槽120中的该等暴露侧壁与该暴露表面(例如浅沟槽120的下表面B4)被第一衬垫123的部分123b所覆盖并直接接触第一衬垫123的部分123b。
在一些实施例中，第一衬垫123包含氧化硅，例如SiO2，且其制作技术包含一氧化工艺。在一些实施例中，由于在绝缘体上覆硅区107中各层的不同成分，所以形成第一衬垫123的氧化工艺是一选择性氧化。在一些实施例中，绝缘体上覆硅区107的硅层105与半导体基底101的该等暴露侧壁及/或该等表面完全被第一衬垫123所覆盖，同时在浅沟槽120中的垫氮化物层111、垫氧化物层109以及埋入氧化物层103的该等侧壁至少部分暴露。
接下来，如图11所示，依据一些实施例，第二衬垫125形成在第一衬垫123上。其对应的步骤示出在如图6所示的制备方法10中的步骤S19。在一些实施例中，第二衬垫125共形地形成在垫氮化物层111的上表面上，并加衬浅沟槽120的该余留部。
在一些实施例中，第一衬垫123完全被第二衬垫125覆盖，且垫氮化物层111的该等暴露侧壁SW7与SW8、垫氧化物层109的该等暴露侧壁SW5与SW6以及埋入氧化层103的该等侧壁SW3与SW4则被第二衬垫125所覆盖，并直接接触第二衬垫125。在一些实施例中，第二衬垫125包含氮化物，例如氮化硅，且其制作技术包含氮化工艺，例如一快速热氮化(rapidthermal nitridation，RTN)工艺。
然后，如图12所示，依据一些实施例，第三衬垫127形成在第二衬垫125上。其对应的步骤示出在如图6所示的制备方法10中的步骤S21。在一些实施例中，第三衬垫1127共形地形成在垫氮化物层111的上表面上，并加衬浅沟槽120的该余留部。在一些实施例中，第三衬垫127包含氮氧化硅，且其制作技术包含一原位蒸汽产生(in-situ steam generation，ISSG)工艺。
接着，如图13所示，依据一些实施例，沟槽填充层129形成在第三衬垫127上，并填满浅沟槽120的该余留部。其对应的步骤示出在如图6所示的制备方法10中的步骤S23。
在一些实施例中，沟槽填充层129包含一介电材料，例如氧化硅、氮化硅、氮氧化硅、氮碳化硅、氮碳氧化硅(silicon oxide carbonitride)或其组合。应当理解，沟槽填充层129的材料不同于第二衬垫125与第三衬垫127的材料，以便在第二衬垫125与沟槽填充层129之间以及在第三衬垫127与沟槽填充层129之间存在足够的蚀刻选择性。再者，沟槽填充层129的制作技术可包含一沉积工艺，例如一CVD工艺或一ALD工艺。
接下来，请往回参考图2，依据一些实施例，在沟槽填充层129、第三衬垫127以及第二衬垫25上执行一平坦化工艺，以暴露垫氮化物层111的上表面，以使沟槽填充层129、第三衬垫127以及第二衬垫125大致相互共面。其对应的步骤示出在如图6所示的制备方法10中的步骤S25。在一些实施例中，平坦化工艺为一化学机械研磨(CMP)工艺。在平坦化工艺之后，即可获得在半导体元件结构100的阵列区中的浅沟隔离结构150a。
由于在浅购隔离结构150a中有围绕沟槽填充层129的多个衬垫，而且在该等衬垫与沟槽填充层129之间存在多个蚀刻选择性，所以在蚀刻期间(举例来说，凹陷沟槽填充层129)可保护绝缘体上覆硅区107避免暴露。因此，可避免半导体基底101与硅层105之间的电性短路。
图14到图20是剖视示意图，例示本公开一些实施例在半导体元件结构200的单元胞区形成期间的各中间阶段。如图14所示，提供半导体基底201。半导体基底201可类似于如上所描述的半导体基底101，且在文中不再重复其描述。
在一些实施例中，井区207形成在半导体基底201中。井区207的制作技术可包含一离子植入工艺，并可取决于半导体基底201在井区下方的该区的导电类型而植入p型掺杂物或是n型掺杂物以形成井区207，p型掺杂物例如硼、镓或铟，而n型掺杂物例如磷或砷。如上所述，井区207的导电类型与半导体基底201在井区207下方的该区的导电类型相反。举例来说，在一些实施例中，井区207为p型，而半导体基底201在井区207下方的该区为n型。
接着，如图15所示，依据一些实施例，垫氧化物层209与垫氮化物层211依序形成在半导体基底201上并覆盖井区207。其对应的步骤示出在如图6所示的制备方法10中的步骤S11。用于形成垫氧化物层209与垫氮化物层211的一些材料与工艺分别类似于或相同于用于形成垫氧化物层109与垫氮化物层111的材料与工艺，且在文中不再重复其详细描述。
如图16所示，依据一些实施例，在垫氮化物层211形成之后，形成一浅沟槽220以穿经垫氮化物层211与垫氧化物层209，并延伸进入井区207。在一些实施例中，浅沟槽220的下表面B5设置在井区207中，且高于井区207的下表面B6。其对应的步骤示出在如图6所示的制备方法10中的步骤S15。用于形成浅沟槽220的一些工艺类似于或相同于用于形成浅沟槽120的工艺，且在文中不再重复其详细描述。
接着，如图17所示，依据一些实施例，第一衬垫223形成在浅沟槽220的各侧壁与下表面B5上。其对应的步骤示出在如图6所示的制备方法10中的步骤S17。在一些实施例中，井区207的该等暴露侧壁SW9、SW10以及该暴露表面(例如浅沟槽220的下表面B5)被第一衬垫223所覆盖并直接接触第一衬垫223。
用于形成第一衬垫223的一些材料与工艺类似于或相同于用于形成半导体元件结构100的第一衬垫123的材料与工艺，且在文中不再重复其详细描述。应当理解，由于井区207、垫氧化物层209以及垫氮化物层211的不同成分，所以形成第一衬垫223的氧化工艺为一选择性氧化。在一些实施例中，井区207的该等暴露侧壁及/或该等表面被第一衬垫223完全覆盖，同时垫氮化物层211与垫氧化物209在浅沟槽220中的该等侧壁至少部分暴露。
接下来，如图18所示，依据一些实施例，第二衬垫225形成在第一衬垫223上。其对应的步骤示出在如图6所示的制备方法10中的步骤S19。类似于半导体元件结构100的第二衬垫125，第二衬垫225共形地形成在垫氮化物层211的上表面上，并加衬浅沟槽220的该余留部。
在一些实施例中，第一衬垫223被第二衬垫225完全覆盖，而垫氮化物层211的暴露侧壁SW13与SW14、垫氧化物层209的暴露侧壁SW11与SW12被第二衬垫225所覆盖，并直接接触第二衬垫225。用于形成第二衬垫225的一些材料与工艺类似于或相同于用于形成半导体元件结构100的第二衬垫125的材料与工艺，且在文中不再重复其详细描述。
然后，如图19所示，依据一些实施例，第三衬垫227形成在第二衬垫225上。其对应的步骤示出在如图6所示的制备方法10中的步骤S21。在一些实施例中，第三衬垫227共形地形成在垫氮化物层211的上表面上，并加浅沟槽220的该余留部。用于形成第三衬垫227的一些材料与工艺类似于或相同于用于形成半导体元件结构100的第三衬垫127的材料与工艺，且在文中不再重复其详细描述。
接着，如图20所示，依据一些实施例，沟槽填充层229形成在第三衬垫227上并填满浅沟槽220的该余留部。其对应的步骤示出在如图6所示的制备方法10中的步骤S23。用于形成沟槽填充层229的一些材料与工艺类似于或相同于用于形成半导体元件结构100的沟敖填充层129的材料与工艺，且在文中不再重复其详细描述。应当理解，沟槽填充层229的材料不同于第二衬垫225与第三衬垫227的材料，以便在第二衬垫225与沟槽填充层229之间以及在第三衬垫227与沟槽填充层229之间存在足够的蚀刻选择性。
接下来，请往回参考图4，依据一些实施例，在沟槽填充层229、第三衬垫227以及第二衬垫225上执行一平坦化工艺，以暴露垫氮化物层211的上表面，以使沟槽填充层229、第三衬垫227以及第二衬垫225的各上表面大致相互共面。其对应的步骤示出在如图6所示的制备方法10中的步骤S25。在一些实施例中，平坦化工艺为一CMP工艺。在平坦化工艺之后，即获得在半导体元件结构200的阵列区中的浅沟隔离结构250a。
由于在浅购隔离结构250a中有围绕沟槽填充层229的多个衬垫，而且在该等衬垫与沟槽填充层229之间存在多个蚀刻选择性，所以在蚀刻期间(举例来说，凹陷沟槽填充层229)可保护井区207避免暴露。因此，可避免电性短路。
本公开提供半导体元件结构100、200及其制备方法的一些实施例。在一些实施例中，半导体元件结构100具有浅沟隔离结构150a，设置在绝缘体上覆硅区107中。浅沟隔离结构150a具有第一衬垫123、第二衬垫125、第三衬垫127以及沟槽填充层129，第一衬垫123接触在绝缘体上覆硅区107中的半导体基底101与硅层105，第二衬垫125覆盖第一衬垫123，第三衬垫127覆盖第二衬垫125，沟槽填充层129设置在第三衬垫127上并通过第三衬垫127而与第二衬垫125分隔开。由于有多衬垫设置在沟槽填充层129与绝缘体上覆硅区107之间，所以在接下来的蚀刻工艺期间(举例来说，凹陷沟槽填充层129)，可保护绝缘体上覆硅区107的各侧壁避免暴露。此可避免半导体基底101与硅层105之间的电性短路。
在一些实施例中，半导体元件结构200包括浅沟隔离结构250a，设置在半导体基底201的井区207中。浅沟隔离结构250a具有第一衬垫223、第二衬垫225、第三衬垫227以及沟槽填充层229，第一衬垫223接触在井区207，第二衬垫225覆盖第一衬垫223，第三衬垫227覆盖第二衬垫225，沟槽填充层229设置在第三衬垫227上并通过第三衬垫227而与第二衬垫225分隔开。由于有多衬垫设置在沟槽填充层229与井区207之间，所以在接下来的蚀刻工艺期间(举例来说，凹陷沟槽填充层229)，可保护井区207避免暴露。此可避免半导体元件结构200在接下来的处理步骤(举例来说，形成一导电元件在井区207上)中的电性短路。
本公开的一实施例提供一种半导体元件结构。该半导体元件结构包括一绝缘体上覆硅区。该绝缘体上覆硅区包括一半导体基底、一埋入氧化物层以及一硅层，该埋入氧化物层设置在该半导体基底上，该硅层设置在该埋入氧化物层上。该半导体元件结构亦具有一第一浅沟隔离结构，穿经该硅层与该埋入氧化物层，并延伸进入该半导体基底中。该第一浅沟隔离结构包括一第一衬垫，接触该半导体基底与该硅层；一第二衬垫，覆盖该第一衬垫并接触该埋入氧化物层；以及一第三衬垫，覆盖该第二衬垫。该第一衬垫、该第二衬垫以及该第三衬垫包含不同材料。该第一浅沟隔离结构亦具有一第一沟槽填充层，设置在该第三衬垫上且通过该第三衬垫而与该第二衬垫分隔开。
本公开的另一实施例提供一种半导体元件结构的制备方法。该半导体元件结构的制备方法包括形成一垫氧化物层在一半导体基底上；以及形成一垫氮化物层在该垫氧化物层上。该制备方法亦包括形成一浅沟槽以穿经该垫氮化物层与该垫氧化物层，并延伸进入该半导体基底中；以及形成一第一衬垫在该半导体基底在该浅沟槽中的各侧壁以及一下表面上。该制备方法还包括形成一第二衬垫在该第一衬垫上；以及形成一第三衬垫在该第二衬垫上。此外，该制备方法包括以在该第三衬垫上的一沟槽填充层填满该浅沟槽一余留部；以及平坦化该第二衬垫、该第三衬垫以及该沟槽填充层以暴露该垫氮化物层。该第一衬垫与该第二衬垫的该等余留部、该第三衬垫以及该沟槽填充层共同形成一浅沟隔离结构在一阵列区中。
本公开的该等实施例具有一些有利的特征。通过形成多个衬垫在浅沟隔离结构中以及在该沟槽填充层与该半导体基底之间，在接下来的蚀刻工艺期间，可保护具有以该浅沟隔离结构为界面的半导体基底的各侧壁避免暴露，其避免电性短路。因此，可强化元件效能。
虽然已详述本公开及其优点，然而应理解可进行各种变化、取代与替代而不脱离权利要求所定义的本公开的构思与范围。例如，可用不同的方法实施上述的许多工艺，并且以其他工艺或其组合替代上述的许多工艺。
再者，本申请案的范围并不受限于说明书中所述的工艺、机械、制造、物质组成物、手段、方法与步骤的特定实施例。本领域技术人员可自本公开的揭示内容理解可根据本公开而使用与本文所述的对应实施例具有相同功能或是达到实质上相同结果的现存或是未来发展的工艺、机械、制造、物质组成物、手段、方法、或步骤。据此，这些工艺、机械、制造、物质组成物、手段、方法、或步骤包含于本申请案的权利要求范围内。

Claims (13)

1.一种半导体元件结构，包括：
一绝缘体上覆硅区，包括一半导体基底、一埋入氧化物层以及一硅层，该埋入氧化物层设置在该半导体基底上，该硅层设置在该埋入氧化物层上；
一第一浅沟隔离结构，穿经该硅层与该埋入氧化物层，并延伸进入该半导体基底中，其中该第一浅沟隔离结构包括：
一第一衬垫，接触该半导体基底与该硅层；
一第二衬垫，覆盖该第一衬垫并接触该埋入氧化物层；
一第三衬垫，覆盖该第二衬垫，其中该第一衬垫、该第二衬垫以及该第三衬垫包含不同材料；以及
一第一沟槽填充层，设置在该第三衬垫上且通过该第三衬垫而与该第二衬垫分隔开。
2.如权利要求1所述的半导体元件结构，其中该第一衬垫将该第二衬垫完全与该半导体基底及该硅层分隔开。
3.如权利要求1所述的半导体元件结构，其中该第一衬垫具有一第一部、一第二部以及一第三部，该第一部与该第二部覆盖该硅层的相对两侧壁，该第三部设置在该第二衬垫与该半导体基底之间，其中该第一衬垫的该第一部、该第二部与该第三部相互断开。
4.如权利要求1所述的半导体元件结构，其中该第一衬垫包含氧化硅，该第二衬垫包含氮化物，而该第三衬垫包含氮氧化硅；以及
其中在该第二衬垫与该第一沟槽填充层之间存在一第一蚀刻选择性，在该第三衬垫与该第一沟槽填充层之间存在一第二蚀刻选择性。
5.如权利要求1所述的半导体元件结构，还包括：
一垫氧化物层，设置在该绝缘体上覆硅区的该硅层上；以及
一垫氮化物层，设置在该垫氧化物层上，其中该第一浅沟隔离结构穿经该垫氧化物层与该垫氮化物层，其中该垫氧化物层的各侧壁以及该垫氮化物层的各侧壁被该第一浅沟隔离结构的该第二衬垫所覆盖，并接触该第一浅沟隔离结构的该第二衬垫。
6.如权利要求5所述的半导体元件结构，还包括：
一第二浅沟隔离结构，穿经该垫氧化物层与该垫氮化物层，并延伸进入该半导体基底中，其中该第二浅沟隔离结构包括：
一第二沟槽填充层；以及
一第四衬垫，将该第二沟槽填充层与该垫氧化物层、该垫氮化物层以及该半导体基底分隔开。
7.如权利要求6所述的半导体元件结构，其中该第一浅沟隔离结构设置在一阵列区中，而该第二浅沟隔离结构设置在一周围电路区中。
8.一种半导体元件结构的制备方法，包括：
形成一垫氧化物层在一绝缘体上覆硅区上，该绝缘体上覆硅区包括一半导体基底、一埋入氧化物层以及一硅层，该埋入氧化物层形成在该半导体基底上，该硅层在该埋入氧化物层上；
形成一垫氮化物层在该垫氧化物层上；
形成一浅沟槽以穿经该垫氮化物层、该垫氧化物层、该硅层以及该埋入氧化物层，并延伸进入该半导体基底中；
形成一第一衬垫在该硅层的各侧壁上以及在该半导体基底在该浅沟槽中的一下表面上；
形成一第二衬垫在该第一衬垫上；
形成一第三衬垫在该第二衬垫上；
在该第三衬垫上的一沟槽填充层填满该浅沟槽一余留部；以及
平坦化该第二衬垫、该第三衬垫以及该沟槽填充层以暴露该垫氮化物层，其中该第一衬垫与该第二衬垫的该余留部、该第三衬垫以及该沟槽填充层共同形成一浅沟隔离结构在一阵列区中。
9.如权利要求8所述的半导体元件结构的制备方法，其中形成该第二衬垫以直接接触该垫氧化物层个各侧壁以及该垫氮化物层的各侧壁。
10.如权利要求8所述的半导体元件结构的制备方法，其中该第二衬垫与该沟槽填充层之间存在一第一蚀刻选择性，该第三衬垫与该沟槽填充层之间存在一第二蚀刻选择性。
11.如权利要求8所述的半导体元件结构的制备方法，其中形成该垫氧化物层之前，还包括：
形成一埋入氧化物层在该半导体基底上；以及
形成一硅层在该埋入氧化物层上，其中该浅沟槽穿经该埋入氧化物层以及该硅层，其中该第一衬垫的制作技术包含在该硅层与该半导体基底上执行一氧化工艺。
12.如权利要求11所述的半导体元件结构的制备方法，其中该第二衬垫的制作技术包含一快速热氮化工艺，而该第三衬垫的制作技术包含一原位蒸汽产生工艺。
13.如权利要求8所述的半导体元件结构的制备方法，其中在形成该垫氧化物层之前，还包括形成一井区在该半导体基底中，其中该井区为p型，且该半导体基底在该井区下方的一区为n型，其中在形成该浅沟槽之后，该浅沟槽的一下表面高于该井区的一下表面。
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