TWI825484B - 具有多襯墊的半導體元件結構及其製備方法 - Google Patents

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Abstract

本揭露提供一種具有絕緣體上覆矽區的半導體元件結構。該絕緣體上覆矽區具有一半導體基底；一埋入氧化物層，設置在該半導體基底上；以及一矽層，設置在該埋入氧化物層上。該半導體元件結構亦具有一第一淺溝隔離結構，穿經該矽層與該埋入氧化物層，且延伸進入該半導體基底中。該第一淺溝隔離結構具有一第一襯墊，接觸該半導體基底與該矽層；一第二襯墊，覆蓋該第一襯墊並接觸該埋入氧化物層；以及一第三襯墊，覆蓋該第二襯墊。該第一襯墊、該第二襯墊以及該第三襯墊包含不同材料。該第一淺溝隔離結構亦具有一第一溝槽填充層，設置在該第三襯墊上且藉由該第三襯墊而與該第二襯墊分隔開。

Description

具有多襯墊的半導體元件結構及其製備方法
本申請案主張2021年4月30日申請之美國正式申請案第17/245,795號的優先權及益處，該美國正式申請案之內容以全文引用之方式併入本文中。
本揭露關於一種半導體元件結構及其製備方法。特別是有關於一種具有多襯墊的半導體元件結構及其製備方法。
對於許多現代應用，半導體元件是不可或缺的。隨著電子科技的進步，半導體元件的尺寸變得越來越小，於此同時提供較佳的功能以及包含較大的積體電路數量。由於半導體元件的規格小型化，實現不同功能的半導體元件之不同型態與尺寸規模，整合(integrated)並封裝(packaged)在一單一模組中。再者，許多製造步驟執行於各式不同型態之半導體裝置的整合(integration)。
然而，該等半導體元件的製造與整合包含許多複雜步驟與操作。在該等半導體元件中的整合變得越加複雜。該等半導體元件之製造與整合的複雜度中的增加可造成多個缺陷。據此，有持續改善該等半導體元件之製造流程的需要，以便對付該等缺陷並可加強其效能。
上文之「先前技術」說明僅提供背景技術，並未承認上文之「先前技術」說明揭示本揭露之標的，不構成本揭露之先前技術，且上文之「先前技術」之任何說明均不應作為本案之任一部分。
本揭露之一實施例提供一種半導體元件結構。該半導體元件結構包括一絕緣體上覆矽區。該絕緣體上覆矽區包括一半導體基底、一埋入氧化物層以及一矽層，該埋入氧化物層設置在該半導體基底上，該矽層設置在該埋入氧化物層上。該半導體元件結構亦具有一第一淺溝隔離結構，穿經該矽層與該埋入氧化物層，並延伸進入該半導體基底中。該第一淺溝隔離結構包括一第一襯墊，接觸該半導體基底與該矽層；一第二襯墊，覆蓋該第一襯墊並接觸該埋入氧化物層；以及一第三襯墊，覆蓋該第二襯墊。該第一襯墊、該第二襯墊以及該第三襯墊包含不同材料。該第一淺溝隔離結構亦具有一第一溝槽填充層，設置在該第三襯墊上且藉由該第三襯墊而與該第二襯墊分隔開。
在一些實施例中，該第一襯墊將該第二襯墊完全與該半導體基底及該矽層分隔開。在一些實施例中，該第一襯墊具有一第一部、一第二部以及一第三部，該第一部與該第二部覆蓋該矽層的相對兩側壁，該第三部設置在該第二襯墊與該半導體基底之間，其中該第一襯墊的該第一部、該第二部與該第三部相互斷開。在一些實施例中，第一襯墊包含氧化矽，該第二襯墊包含氮化物，而該第三襯墊包含氮氧化矽。此外，在該第二襯墊與該第一溝槽填充層之間存在一第一蝕刻選擇性，在該第三襯墊與該第一溝槽填充層之間存在一第二蝕刻選擇性。
在一些實施例中，該半導體元件結構還包括一墊氧化物 層，設置在該絕緣體上覆矽區的該矽層上；以及一墊氮化物層，設置在該墊氧化物層上，其中該第一淺溝隔離結構穿經該墊氧化物層與該墊氮化物層，其中該墊氧化物層的各側壁以及該墊氮化物層的各側壁被該第一淺溝隔離結構的該第二襯墊所覆蓋，並接觸該第一淺溝隔離結構的該第二襯墊。在一些實施例中，該半導體元件結構還包括一第二淺溝隔離結構，穿經該墊氧化物層與該墊氮化物層，並延伸進入該半導體基底中。該第二淺溝隔離結構包括一第二溝槽填充層；以及一第四襯墊，將該第二溝槽填充層與該墊氧化物層、該墊氮化物層以及該半導體基底分隔開。在一些實施例中，該第一淺溝隔離結構設置在一陣列區中，而該第二淺溝隔離結構設置在一周圍電路區中。
本揭露之另一實施例提供一種半導體元件結構的製備方法。該半導體元件結構的製備方法包括形成一墊氧化物層在一半導體基底上；以及形成一墊氮化物層在該墊氧化物層上。該製備方法亦包括形成一淺溝槽以穿經該墊氮化物層與該墊氧化物層，並延伸進入該半導體基底中；以及形成一第一襯墊在該半導體基底在該淺溝槽中的各側壁以及一下表面上。該製備方法還包括形成一第二襯墊在該第一襯墊上；以及形成一第三襯墊在該第二襯墊上。此外，該製備方法包括以在該第三襯墊上的一溝槽填充層填滿該淺溝槽一餘留部；以及平坦化該第二襯墊、該第三襯墊以及該溝槽填充層以暴露該墊氮化物層。該第一襯墊與該第二襯墊的該等餘留部、該第三襯墊以及該溝槽填充層共同形成一淺溝隔離結構在一陣列區中。
在一些實施例中，形成該第二襯墊直接接觸該墊氧化物層的各側壁以及該墊氮化物層的各側壁。在一些實施例中，該第二襯墊與該 溝槽填充層之間存在一第一蝕刻選擇性，該第三襯墊與該溝槽填充層之間存在一第二蝕刻選擇性。在一些實施例中，在形成該墊氧化物層之前，該製備方法還包括形成一埋入氧化物層在該半導體基底上；以及形成一矽層在該埋入氧化物層上，其中該淺溝槽穿經該埋入氧化物層與該矽層，其中該第一襯墊的製作技術包含在該矽層與該半導體基底上執行一氧化製程。
在一些實施例中，該第二襯墊的製作技術包含一快速熱氮化(rapid thermal nitridation，RTN)製程，而該第三襯墊的製作技術包含一原位蒸汽產生(in-situ steam generation，ISSG)製程。在一些實施例中，在形成該墊氧化物層之前，該製備方法還包括形成一井區在該半導體基底中，其中該井區為p型，且該半導體基底在該井區下方的一區為n型，其中在形成該淺溝槽之後，該淺溝槽的一下表面高於該井區的一下表面。
本揭露提供一半導體元件結構及其製備方法的一些實施例。在一些實施例中，該半導體元件結構具有一淺溝隔離結構，設置在一半導體基底中(或是在一絕緣體上覆矽(SOI)區中)。該淺溝隔離結構具有一第一襯墊、一第二襯墊、一第三襯墊以及一溝槽填充層，該第一襯墊接觸該半導體基底，該第二襯墊覆蓋該第一襯墊，該第三襯墊覆蓋該第二襯墊，該溝槽填充層設置在該第三襯墊上。由於有多襯墊設置在該溝槽填充層與該半導體基底之間，所以在接下來的蝕刻製程期間，可保護有該淺溝隔離結構為界面之半導體基底的各側壁避免暴露。此可避免在接下來的處理步驟中該半導體元件的電性短路。可強化元件效能。
上文已相當廣泛地概述本揭露之技術特徵及優點，俾使下文之本揭露詳細描述得以獲得較佳瞭解。構成本揭露之申請專利範圍標的之其它技術特徵及優點將描述於下文。本揭露所屬技術領域中具有通常知 識者應瞭解，可相當容易地利用下文揭示之概念與特定實施例可作為修改或設計其它結構或製程而實現與本揭露相同之目的。本揭露所屬技術領域中具有通常知識者亦應瞭解，這類等效建構無法脫離後附之申請專利範圍所界定之本揭露的精神和範圍。
10:製備方法
100:半導體元件結構
1000:記憶體元件
101:半導體基底
103:埋入氧化物層
105:矽層
107:絕緣體上覆矽區
109:墊氧化物層
111:墊氮化物層
120:淺溝槽
123:第一襯墊
123a:部分
123b:部分
123c:部分
125:第二襯墊
127:第三襯墊
129:溝槽填充層
133:襯墊
139:溝槽填充層
150a:淺溝隔離結構
150b:淺溝隔離結構
200:半導體元件結構
207:井區
209:墊氧化物層
211:墊氮化物層
220:淺溝槽
223:第一襯墊
225:第二襯墊
227:第三襯墊
229:溝槽填充層
233:襯墊
239:溝槽填充層
250a:淺溝隔離結構
250b:淺溝隔離結構
50:記憶體胞
51:場效電晶體
53:電容器
55:汲極
57:源極
59:閘極
A:陣列區
B:周圍電路區
B1:下表面
B2:下表面
B3:下表面
B4:下表面
B5:下表面
B6:下表面
BL:位元線
S11:步驟
S13:步驟
S15:步驟
S17:步驟
S19:步驟
S21:步驟
S23:步驟
S25:步驟
SW3:側壁
SW4:側壁
SW5:側壁
SW6:側壁
SW7:側壁
SW8:側壁
SW11:側壁
SW12:側壁
SW13:側壁
SW14:側壁
T1:最上表面
T2:最上表面
T3:最上表面
T4:最上表面
WL:字元線
參閱實施方式與申請專利範圍合併考量圖式時，可得以更全面了解本申請案之揭示內容，圖式中相同的元件符號指相同的元件。
圖1是部分結構示意圖，例示本揭露一些實施例的一例示積體電路，包含一陣列區以及一周圍電路區。
圖2是剖視示意圖，例示本揭露一些實施例之半導體元件結構的一單元胞區(cell area)。
圖3是剖視示意圖，例示本揭露一些實施例之半導體元件結構的一周圍電路區(peripheral circuit area)。
圖4是剖視示意圖，例示本揭露一些實施例之半導體元件結構的一單元胞區。
圖5是剖視示意圖，例示本揭露一些實施例之半導體元件結構的一周圍電路區。
圖6是流程示意圖，例示本揭露一些實施例的半導體元件結構之單元胞區的製備方法。
圖7是剖視示意圖，例示本揭露一些實施例在半導體元件結構的單元胞區形成期間形成一埋入氧化物層以及一矽層在一半導體基底上的中間階段。
圖8是剖視示意圖，例示本揭露一些實施例在半導體元件結構的單元 胞區形成期間形成一墊氧化物層以及一墊氮化物層的中間階段。
圖9是剖視示意圖，例示本揭露一些實施例在半導體元件結構的單元胞區形成期間形成一淺溝槽的中間階段。
圖10是剖視示意圖，例示本揭露一些實施例在半導體元件結構的單元胞區形成期間形成一第一襯墊的中間階段。
圖11是剖視示意圖，例示本揭露一些實施例在半導體元件結構的單元胞區形成期間形成一第二襯墊的中間階段。
圖12是剖視示意圖，例示本揭露一些實施例在半導體元件結構的單元胞區形成期間形成一第三襯墊的中間階段。
圖13是剖視示意圖，例示本揭露一些實施例在半導體元件結構的單元胞區形成期間形成一淺溝填充層的中間階段。
圖14是剖視示意圖，例示本揭露一些實施例在半導體元件結構的單元胞區形成期間形成一井區在一半導體基底中的中間階段。
圖15是剖視示意圖，例示本揭露一些實施例在半導體元件結構的單元胞區形成期間形成一墊氧化物層以及一墊氮化物層的中間階段。
圖16是剖視示意圖，例示本揭露一些實施例在半導體元件結構的單元胞區形成期間形成一淺溝槽的中間階段。
圖17是剖視示意圖，例示本揭露一些實施例在半導體元件結構的單元胞區形成期間形成一第一襯墊的中間階段。
圖18是剖視示意圖，例示本揭露一些實施例在半導體元件結構的單元胞區形成期間形成一第二襯墊的中間階段。
圖19是剖視示意圖，例示本揭露一些實施例在半導體元件結構的單元胞區形成期間形成一第三襯墊的中間階段。
圖20是剖視示意圖，例示本揭露一些實施例在半導體元件結構的單元胞區形成期間形成一溝槽填充層的中間階段。
以下描述了組件和配置的具體範例，以簡化本揭露之實施例。當然，這些實施例僅用以例示，並非意圖限制本揭露之範圍。舉例而言，在敘述中第一部件形成於第二部件之上，可能包含形成第一和第二部件直接接觸的實施例，也可能包含額外的部件形成於第一和第二部件之間，使得第一和第二部件不會直接接觸的實施例。另外，本揭露之實施例可能在許多範例中重複參照標號及/或字母。這些重複的目的是為了簡化和清楚，除非內文中特別說明，其本身並非代表各種實施例及/或所討論的配置之間有特定的關係。
此外，為易於說明，本文中可能使用例如「之下(beneath)」、「下面(below)」、「下部的(lower)」、「上方(above)」、「上部的(upper)」等空間相對關係用語來闡述圖中所示的一個元件或特徵與另一(其他)元件或特徵的關係。所述空間相對關係用語旨在除圖中所繪示的取向外亦囊括元件在使用或操作中的不同取向。所述裝置可具有其他取向(旋轉90度或處於其他取向)且本文中所用的空間相對關係描述語可同樣相應地進行解釋。
圖1是部分結構示意圖，例示本揭露一些實施例的一例示積體電路，例如一記憶體元件1000，包含一陣列區A以及一周圍電路區B。在一些實施例中，記憶體元件1000包括一動態隨機存取記憶體(DRAM)。在一些實施例中，記憶體元件1000的陣列區A具有多個記憶體胞50，配置成一柵格圖案(grid pattern)，並具有多個列(rows)及行 (columns)。在陣列區A中的多個記憶體胞50可依據系統需求(system requirements)以及製造技術(fabrication technology)而改變。
在一些實施例中，在陣列區A的每一記憶體胞50具有一存取元件以及一儲存元件。存取元件經配置以提供控制存取到儲存元件。在一些實施例中，依據一些實施例，存取元件為一場效電晶體(FET)51，且儲存元件為一電容器53。在每一記憶體胞50中，場效電晶體51具有一汲極55、一源極57以及一閘極59。電容器53的一端子(terminal)電性連接到場效電晶體51的源極57，而電容器53的另一端子可電性連接到接地(ground)。此外，在每一記憶體胞50中，場效電晶體51的閘極59電性連接到一字元線WL，且場效電晶體51的汲極55電性連接到一位元線BL。
以上的描述提及場效電晶體51電性連接到電容器53的端子為源極57，且場效電晶體51電性連接到位元線BL的端子為汲極55。然而，在讀取(read)與寫入(write)操作期間，場效電晶體51電性連接到電容器53的端子可為汲極，且場效電晶體51電性連接到位元線BL的端子可為源極。意即，場效電晶體51的任一端子可為一源極或一汲極，其取決於場效電晶體51被施加到源極、汲極與閘極的電壓所控制的方式。
藉由控制在閘極59經由字元線WL的電壓，一電壓電位(voltage potential)可跨經場效電晶體51而產生，以使電荷(electrical charge)可從源極55流向電容器53。因此，儲存在電容器53中的電荷可表示成在記憶體胞50中的一二位元資料。舉例來說，儲存在電容器53中之一臨界電壓上的一正電荷表示成二位元的「1」。若是在電容器53中的電荷在臨界值下的話，一二位元「0」可稱為被儲存在記憶體胞50中。
該等位元線BL經配置以從該等記憶體胞50讀取或寫入資 料，以及將資料讀取或寫入到該等記憶體胞50。該等字元線WL經配置以致動(activate)場效電晶體51，進行存取該等記憶體胞50在陣列區A的一特定列。據此，記憶體元件1000亦具有周圍電路區B，其可包括一位址緩衝器(address buffer)、一行解碼器(row decoder)以及一列解碼器(column decoder)。行解碼器與列解碼器選擇地存取該等記憶體胞50以響應多個位址訊號，而在讀取、寫入與刷新(refresh)操作期間，該等位址訊號提供給位址緩衝器。該等位址訊號典型地藉由一外部控制器所提供，而外部控制器例如一微處理器或其他類型的記憶體控制器。
圖2是剖視示意圖，例示本揭露一些實施例之半導體元件結構100的一單元胞區，例如在圖1中之記憶體元件1000的單元胞區A。圖3是剖視示意圖，例示本揭露一些實施例之半導體元件結構100的一周圍電路區，例如在圖1中之記憶體元件1000的周圍電路區B。
如圖2所示，半導體元件結構100的單元胞區具有一絕緣體上覆矽(SOI)區107，依據一些實施例，絕緣體上覆矽區107包括一半導體基底101；一埋入氧化物層103，設置在半導體基底101上；以及一矽層105，設置在埋入氧化物層103上。再者，一墊氧化物層109設置在絕緣體上覆矽區107上，且一墊氮化物層111設置在墊氧化物層109上。
依據一些實施例，半導體元件結構100的單元胞區亦包括一淺溝隔離(STI)結構150a，以穿經墊氮化物層111與墊氧化物層109，並延伸進入絕緣體上覆矽區107中。在一些實施例中，淺溝隔離結構150a穿經矽層105與埋入氧化物層103，並延伸進入半導體基底101。在一些實施例中，半導體基底101並未被淺溝隔離結構150a所穿過。
在一些實施例中，在半導體元件結構100之單元胞區中的 淺溝隔離結構150a具有一第一襯墊123；一第二襯墊125，設置在第一襯墊123上；一第三襯墊127，設置在第二襯墊125上；以及一溝槽填充層129，設置在第三襯墊127上。在一些實施例中，溝槽填充層129被第三襯墊127所圍繞，第三襯墊127被第二襯墊125所圍繞，而第二襯墊125藉由第一襯墊123而與矽層105及半導體基底101分隔開。在一些實施例中，依據一些實施例，第一襯墊113具有覆蓋矽層105之相對兩側壁的部分123a、123c，以及將第二襯墊125與半導體基底101分隔開的一部分123b。
應當理解，第一襯墊123的該等部分123a、123b、123c相互斷開。在一些實施例中，墊氮化物層111的各側壁以及墊氧化物層109的各側壁被第二襯墊125所覆蓋，並接觸第二襯墊125。在一些實施例中，第二襯墊125的最上表面T2高於第一襯墊123的最上表面T1(例如部分123a的上表面或是部分123c的上表面)。在一些實施例中，第二襯墊125、第三襯墊127以及溝槽填充層129的各上表面大致相互共面。在本揭露的內容中，字詞「大致地(substantially)」意指較佳者為至少90%，更佳者為95%，再更佳者為98%，且最佳者為99%。
此外，在半導體元件結構100的陣列區中的淺溝隔離結構150a的第一襯墊123、第二襯墊125以及第三襯墊127可包含不同材料。舉例來說，第一襯墊123包含氧化矽，第二襯墊125包含氮化物，而第三襯墊127包含氮氧化矽。再者，在第二襯墊125與溝槽填充層129之間存在一第一蝕刻選擇性，而在第三襯墊127與溝槽填充層129之間存在一第二蝕刻選擇性。
如圖3所示，依據一些實施例，半導體元件結構100的周圍 電路區包括半導體基底101、墊氧化物層109、墊氮化物層111以及一淺溝隔離結構150b，而淺溝隔離結構150b穿經墊氮化物層111與墊氧化物層109，並延伸進入半導體基底101中。在一些實施例中，半導體基底101並未被在周圍電路區的淺溝隔離結構150b所穿經。
相較於在半導體元件結構100的單元胞區中之淺溝隔離結構150a，在半導體元件結構100的周圍電路區中之淺溝隔離結構150b具有一單一襯墊以取代多襯墊。在一些實施例中，淺溝隔離結構150b具有一襯墊133(亦視為一第四襯墊)以及一溝槽填充層139，而溝槽填充層139設置在襯墊133上。在一些實施例中，溝槽填充層139被襯墊133所圍繞。
再者，在一些實施例中，溝槽填充層139藉由襯墊133而與墊氮化物層111、墊氧化物層109以及半導體基底101分隔開。在一些實施例中，襯墊133以及溝槽填充層139的各上表面大致相互共面。在一些實施例中，襯墊133包含氧化矽，且其製作技術包含一氧化製程或一沉積製程，例如化學氣相沉積(CVD)製程或一原子層沉積(ALD)製程。
圖4是剖視示意圖，例示本揭露一些實施例之半導體元件結構200的一單元胞區，例如在圖1之記憶體元件1000的單元胞區A。圖5是剖視示意圖，例示本揭露一些實施例之半導體元件結構200的一周圍電路區，例如在圖1之記憶體元件1000的周圍電路區B。
如圖4所示，依據一些實施例，半導體元件結構200的單元胞區具有一井區207，設置在一半導體基底201中；一墊氧化物層209，設置在井區207上；以及一墊氮化物層211，設置在墊氧化物層209上。在一些實施例中，半導體基底201在井區207下方的一區具有一第一導電類型，而井區207具有一第二導電類型，第二導電類型與第一導電類型為相 反。舉例來說，半導體基底201在井區207下方的該區為n型，而井區207為p型。
依據一些實施例，半導體元件結構200的單元胞區亦包括一淺溝隔離結構250a，以穿經墊氮化物層211與墊氧化物層209，並延伸進入井區207中。在一些實施例中，井區207並未被淺溝隔離結構250a所穿經。如圖4所示，依據一些實施例，淺溝隔離結構250a的下表面B2高於井區207的下表面B1。
在一些實施例中，在半導體元件結構200的單元胞區中之淺溝隔離結構250a具有一第一襯墊223；一第二襯墊225，設置在第一襯墊223上；一第三襯墊227，設置在第二襯墊225上；以及一溝槽填充層229，設置在第三襯墊227上。在一些實施例中，溝槽填充層229被第三襯墊227所圍繞，第三襯墊227被第二襯墊225所圍繞，而第二襯墊225藉由第一襯墊223而與井區207分隔開。
在一些實施例中，墊氮化物層211的各側壁以及墊氧化物層209的各側壁被第二襯墊225所覆蓋，且直接接觸第二襯墊225。在一些實施例中，第二襯墊225的最上表面T4高於第一襯墊223的最上表面T3。在一些實施例中，第二襯墊225、第三襯墊229以及溝槽填充層229的各上表面大致相互共面。
此外，在半導體元件結構200的單元胞區中之淺溝隔離結構250a的第一襯墊223、第二襯墊225以及第三襯墊227包含不同材料。舉例來說，第一襯墊223包含氧化矽，第二襯墊223包含氮化物，第三襯墊227包含氮氧化矽。再者，在第二襯墊225與溝槽填充層229之間存在一第一蝕刻選擇性，而在第三襯墊227與溝槽填充層229之間存在一第二蝕刻 選擇性。
如圖5所示，依據一些實施例，半導體元件結構200的周圍電路區包括半導體基底201；井區207，設置在半導體基底201中；墊氧化物層209；墊氮化物層211；以及一淺溝隔離結構250b，穿經墊氮化物層211與墊氧化物層209，並延伸進入井區207中。在一些實施例中，井區207並未被在周圍電路區中的淺溝隔離結構250b所穿經。在一些實施例中，淺溝隔離結構250b的下表面B3高於井區207的下表面B1。
相較於在半導體元件結構200的單元胞區中之淺溝隔離結構250a，在半導體元件結構200的周圍電路區中之淺溝隔離結構250b具有一單一襯墊以取代多襯墊。在一些實施例中，淺溝隔離結構250b具有一襯墊233(亦視為一第四襯墊)以及一溝槽填充層239，溝槽填充層239設置在襯墊233上。在一些實施例中，溝槽填充層239被襯墊233所圍繞。
再者，在一些實施例中，溝槽填充層239藉由襯墊233而與墊氮化物層211、墊氧化物層209以及井區207分隔開。在一些實施例中，襯墊233與溝槽填充層239的各上表面大致相互共面。在一些實施例中，襯墊233包含氧化矽，且其製作技術包含一氧化製程或一沉積製程，例如一CVD製程或一ALD製程。
圖6是流程示意圖，例示本揭露一些實施例的半導體元件結構(例如半導體元件結構100或200)之單元胞區的製備方法10，且製備方法10包括步驟S11、S13、S15、S17、S19、S21、S23以及S25。圖6中的步驟S11到S25結合下列圖式進行詳細說明。
圖7到圖13是剖視示意圖，例示本揭露一些實施例在半導體元件結構100的單元胞區形成期間的各中間階段。如圖7，提供半導體 基底101。半導體基底101可為一半導體晶圓，例如一矽晶圓。
另外或是此外，半導體基底101可包含元素(elementary)半導體材料、化合物(compound)半導體材料及/或合金半導體材料。元素半導體材料的例子可包括結晶矽(crystal silicon)、多晶矽(polycrystalline silicon)、非晶矽(amorphous silicon)、鍺及/或鑽石，但並不以此為限。化合物半導體材料的例子可包括碳化矽(silicon carbide)、砷化鎵(gallium arsenic)、磷化鎵(gallium phosphide)、磷化銦(indium phosphide)、砷化銦(indium arsenide)及/或銻化銦(indium antimonide)，但並不以此為限。合金半導體材料的例子可包括矽鍺(SiGe)、磷砷化鎵(GaAsP)、砷化鋁銦(AlInAs)、砷化鋁鎵(AlGaAs)、砷化鎵銦(GaInAs)、磷化鎵銦(GaInP)以及磷砷化鎵銦(GaInAsP)，但並不以此為限。
在一些實施例中，埋入氧化物層103與矽層105形成在半導體基底101上以形成一絕緣體上覆矽區107。絕緣體上覆矽區107的製作技術可包含使用氧離子佈植分離(separation by implanted oxygen，SIMOX)，其氧氣植入在矽表面下方且接續著執行一退火(annealing)製程。然而，例如晶圓接合(wafer bonding)、氧化或沉積的其他替代製程可替代地用於形成絕緣體上覆矽區107。
接著，如圖8所示，依據一些實施例，墊氧化物層109與墊氮化物層111依序形成在絕緣體上覆矽區107上。其對應的步驟繪示在如圖6所示之製備方法10中的步驟S11及S13。在一些實施例中，墊氧化物層109包含氧化矽，例如SiO2，而墊氮化物層111包含氮化矽，例如Si3N4。墊氧化物層109與墊氮化物層111的製作技術可包含熱氧化、CVD、ALD及/或其他可應用的方法。
如圖9所示，依據一些實施例，在墊氮化物層111形成之後，形成一淺溝槽120以穿經墊氮化物層111、墊氧化物層109、矽層105、埋入氧化物層103，並延伸進入半導體基底101中。在一些實施例中，淺溝槽120的下表面B4設置在半導體基底101中。其對應的步驟繪示在如圖6所示之製備方法10中的步驟S15。
在一些實施例中，淺溝槽120的製備包括形成一圖案化遮罩(圖未示)在墊氮化物層111上；以及藉由使用該圖案化遮罩當作一遮罩以蝕刻下層結構。可使用一濕蝕刻製程、一乾蝕刻製程或其組合以執行蝕刻製程。在淺溝槽120形成之後，舉例來說，在接續一濕蝕刻製程之後可使用一灰化(ashing)製程以移除該圖案化遮罩。
接著，如圖10所示，依據一些實施例，第一襯墊123形成在淺溝槽120的各側壁與下表面B4上。其對應的步驟繪示在如圖6所示之製備方法10中的步驟S17。在一些實施例中，矽層105的相對兩側壁(例如矽層105暴露在淺溝槽120中的各側壁)被第一襯墊123的部分123a、123c所覆蓋並直接接觸第一襯墊123的部分123a、123c，且半導體基底101在淺溝槽120中的該等暴露側壁與該暴露表面(例如淺溝槽120的下表面B4)被第一襯墊123的部分123b所覆蓋並直接接觸第一襯墊123的部分123b。
在一些實施例中，第一襯墊123包含氧化矽，例如SiO2，且其製作技術包含一氧化製程。在一些實施例中，由於在絕緣體上覆矽區107中各層的不同成分，所以形成第一襯墊123的氧化製程是一選擇性氧化。在一些實施例中，絕緣體上覆矽區107之矽層105與半導體基底101的該等暴露側壁及/或該等表面完全被第一襯墊123所覆蓋，同時在淺溝槽120中的墊氮化物層111、墊氧化物層109以及埋入氧化物層103的該等側 壁至少部分暴露。
接下來，如圖11所示，依據一些實施例，第二襯墊125形成在第一襯墊123上。其對應的步驟繪示在如圖6所示之製備方法10中的步驟S19。在一些實施例中，第二襯墊125共形地形成在墊氮化物層111的上表面上，並加襯淺溝槽120的該餘留部。
在一些實施例中，第一襯墊123完全被第二襯墊125覆蓋，且墊氮化物層111的該等暴露側壁SW7與SW8、墊氧化物層109的該等暴露側壁SW5與SW6以及埋入氧化層103的該等側壁SW3與SW4則被第二襯墊125所覆蓋，並直接接觸第二襯墊125。在一些實施例中，第二襯墊125包含氮化物，例如氮化矽，且其製作技術包含氮化製程，例如一快速熱氮化(rapid thermal nitridation，RTN)製程。
然後，如圖12所示，依據一些實施例，第三襯墊127形成在第二襯墊125上。其對應的步驟繪示在如圖6所示之製備方法10中的步驟S21。在一些實施例中，第三襯墊1127共形地形成在墊氮化物層111的上表面上，並加襯淺溝槽120的該餘留部。在一些實施例中，第三襯墊127包含氮氧化矽，且其製作技術包含一原位蒸汽產生(in-situ steam generation，ISSG)製程。
接著，如圖13所示，依據一些實施例，溝槽填充層129形成在第三襯墊127上，並填滿淺溝槽120的該餘留部。其對應的步驟繪示在如圖6所示之製備方法10中的步驟S23。
在一些實施例中，溝槽填充層129包含一介電材料，例如氧化矽、氮化矽、氮氧化矽、氮碳化矽、氮碳氧化矽(silicon oxide carbonitride)或其組合。應當理解，溝槽填充層129的材料不同於第二襯 墊125與第三襯墊127的材料，以便在第二襯墊125與溝槽填充層129之間以及在第三襯墊127與溝槽填充層129之間存在足夠的蝕刻選擇性。再者，溝槽填充層129的製作技術可包含一沉積製程，例如一CVD製程或一ALD製程。
接下來，請往回參考圖2，依據一些實施例，在溝槽填充層129、第三襯墊127以及第二襯墊25上執行一平坦化製程，以暴露墊氮化物層111的上表面，以使溝槽填充層129、第三襯墊127以及第二襯墊125大致相互共面。其對應的步驟繪示在如圖6所示之製備方法10中的步驟S25。在一些實施例中，平坦化製程為一化學機械研磨(CMP)製程。在平坦化製程之後，即可獲得在半導體元件結構100的陣列區中之淺溝隔離結構150a。
由於在淺購隔離結構150a中有圍繞溝槽填充層129的多個襯墊，而且在該等襯墊與溝槽填充層129之間存在多個蝕刻選擇性，所以在蝕刻期間(舉例來說，凹陷溝槽填充層129)可保護絕緣體上覆矽區107避免暴露。因此，可避免半導體基底101與矽層105之間的電性短路。
圖14到圖20是剖視示意圖，例示本揭露一些實施例在半導體元件結構200的單元胞區形成期間之各中間階段。如圖14所示，提供半導體基底201。半導體基底201可類似於如上所描述的半導體基底101，且在文中不再重複其描述。
在一些實施例中，井區207形成在半導體基底201中。井區207的製作技術可包含一離子植入製程，並可取決於半導體基底201在井區下方之該區的導電類型而植入p型摻雜物或是n型摻雜物以形成井區207，p型摻雜物例如硼、鎵或銦，而n型摻雜物例如磷或砷。如上所述， 井區207的導電類型與半導體基底201在井區207下方之該區的導電類型相反。舉例來說，在一些實施例中，井區207為p型，而半導體基底201在井區207下方的該區為n型。
接著，如圖15所示，依據一些實施例，墊氧化物層209與墊氮化物層211依序形成在半導體基底201上並覆蓋井區207。其對應的步驟繪示在如圖6所示之製備方法10中的步驟S11。用於形成墊氧化物層209與墊氮化物層211的一些材料與製程分別類似於或相同於用於形成墊氧化物層109與墊氮化物層111的材料與製程，且在文中不再重複其詳細描述。
如圖16所示，依據一些實施例，在墊氮化物層211形成之後，形成一淺溝槽220以穿經墊氮化物層211與墊氧化物層209，並延伸進入井區207。在一些實施例中，淺溝槽220的下表面B5設置在井區207中，且高於井區207的下表面B6。其對應的步驟繪示在如圖6所示之製備方法10中的步驟S15。用於形成淺溝槽220的一些製程類似於或相同於用於形成淺溝槽120的製程，且在文中不再重複其詳細描述。
接著，如圖17所示，依據一些實施例，第一襯墊223形成在淺溝槽220的各側壁與下表面B5上。其對應的步驟繪示在如圖6所示之製備方法10中的步驟S17。在一些實施例中，井區207的該等暴露側壁SW9、SW10以及該暴露表面(例如淺溝槽220的下表面B5)被第一襯墊223所覆蓋並直接接觸第一襯墊223。
用於形成第一襯墊223的一些材料與製程類似於或相同於用於形成半導體元件結構100之第一襯墊123的材料與製程，且在文中不再重複其詳細描述。應當理解，由於井區207、墊氧化物層209以及墊氮 化物層211的不同成分，所以形成第一襯墊223的氧化製程為一選擇性氧化。在一些實施例中，井區207的該等暴露側壁及/或該等表面被第一襯墊223完全覆蓋，同時墊氮化物層211與墊氧化物209在淺溝槽220中的該等側壁至少部分暴露。
接下來，如圖18所示，依據一些實施例，第二襯墊225形成在第一襯墊223上。其對應的步驟繪示在如圖6所示之製備方法10中的步驟S19。類似於半導體元件結構100的第二襯墊125，第二襯墊225共形地形成在墊氮化物層211的上表面上，並加襯淺溝槽220的該餘留部。
在一些實施例中，第一襯墊223被第二襯墊225完全覆蓋，而墊氮化物層211的暴露側壁SW13與SW14、墊氧化物層209的暴露側壁SW11與SW12被第二襯墊225所覆蓋，並直接接觸第二襯墊225。用於形成第二襯墊225的一些材料與製程類似於或相同於用於形成半導體元件結構100之第二襯墊125的材料與製程，且在文中不再重複其詳細描述。
然後，如圖19所示，依據一些實施例，第三襯墊227形成在第二襯墊225上。其對應的步驟繪示在如圖6所示之製備方法10中的步驟S21。在一些實施例中，第三襯墊227共形地形成在墊氮化物層211的上表面上，並加淺溝槽220的該餘留部。用於形成第三襯墊227的一些材料與製程類似於或相同於用於形成半導體元件結構100之第三襯墊127的材料與製程，且在文中不再重複其詳細描述。
接著，如圖20所示，依據一些實施例，溝槽填充層229形成在第三襯墊227上並填滿淺溝槽220的該餘留部。其對應的步驟繪示在如圖6所示之製備方法10中的步驟S23。用於形成溝槽填充層229的一些材料與製程類似於或相同於用於形成半導體元件結構100的溝敖填充層129 的材料與製程，且在文中不再重複其詳細描述。應當理解，溝槽填充層229的材料不同於第二襯墊225與第三襯墊227的材料，以便在第二襯墊225與溝槽填充層229之間以及在第三襯墊227與溝槽填充層229之間存在足夠的蝕刻選擇性。
接下來，請往回參考圖4，依據一些實施例，在溝槽填充層229、第三襯墊227以及第二襯墊225上執行一平坦化製程，以暴露墊氮化物層211的上表面，以使溝槽填充層229、第三襯墊227以及第二襯墊225的各上表面大致相互共面。其對應的步驟繪示在如圖6所示之製備方法10中的步驟S25。在一些實施例中，平坦化製程為一CMP製程。在平坦化製程之後，即獲得在半導體元件結構200之陣列區中的淺溝隔離結構250a。
由於在淺購隔離結構250a中有圍繞溝槽填充層229的多個襯墊，而且在該等襯墊與溝槽填充層229之間存在多個蝕刻選擇性，所以在蝕刻期間(舉例來說，凹陷溝槽填充層229)可保護井區207避免暴露。因此，可避免電性短路。
本揭露提供半導體元件結構100、200及其製備方法的一些實施例。在一些實施例中，半導體元件結構100具有淺溝隔離結構150a，設置在絕緣體上覆矽區107中。淺溝隔離結構150a具有第一襯墊123、第二襯墊125、第三襯墊127以及溝槽填充層129，第一襯墊123接觸在絕緣體上覆矽區107中的半導體基底101與矽層105，第二襯墊125覆蓋第一襯墊123，第三襯墊127覆蓋第二襯墊125，溝槽填充層129設置在第三襯墊127上並藉由第三襯墊127而與第二襯墊125分隔開。由於有多襯墊設置在溝槽填充層129與絕緣體上覆矽區107之間，所以在接下來的蝕刻製程期 間(舉例來說，凹陷溝槽填充層129)，可保護絕緣體上覆矽區107的各側壁避免暴露。此可避免半導體基底101與矽層105之間的電性短路。
在一些實施例中，半導體元件結構200包括淺溝隔離結構250a，設置在半導體基底201的井區207中。淺溝隔離結構250a具有第一襯墊223、第二襯墊225、第三襯墊227以及溝槽填充層229，第一襯墊223接觸在井區207，第二襯墊225覆蓋第一襯墊223，第三襯墊227覆蓋第二襯墊225，溝槽填充層229設置在第三襯墊227上並藉由第三襯墊227而與第二襯墊225分隔開。由於有多襯墊設置在溝槽填充層229與井區207之間，所以在接下來的蝕刻製程期間(舉例來說，凹陷溝槽填充層229)，可保護井區207避免暴露。此可避免半導體元件結構200在接下來的處理步驟(舉例來說，形成一導電元件在井區207上)中之電性短路。
本揭露之一實施例提供一種半導體元件結構。該半導體元件結構包括一絕緣體上覆矽區。該絕緣體上覆矽區包括一半導體基底、一埋入氧化物層以及一矽層，該埋入氧化物層設置在該半導體基底上，該矽層設置在該埋入氧化物層上。該半導體元件結構亦具有一第一淺溝隔離結構，穿經該矽層與該埋入氧化物層，並延伸進入該半導體基底中。該第一淺溝隔離結構包括一第一襯墊，接觸該半導體基底與該矽層；一第二襯墊，覆蓋該第一襯墊並接觸該埋入氧化物層；以及一第三襯墊，覆蓋該第二襯墊。該第一襯墊、該第二襯墊以及該第三襯墊包含不同材料。該第一淺溝隔離結構亦具有一第一溝槽填充層，設置在該第三襯墊上且藉由該第三襯墊而與該第二襯墊分隔開。
本揭露之另一實施例提供一種半導體元件結構的製備方法。該半導體元件結構的製備方法包括形成一墊氧化物層在一半導體基底 上；以及形成一墊氮化物層在該墊氧化物層上。該製備方法亦包括形成一淺溝槽以穿經該墊氮化物層與該墊氧化物層，並延伸進入該半導體基底中；以及形成一第一襯墊在該半導體基底在該淺溝槽中的各側壁以及一下表面上。該製備方法還包括形成一第二襯墊在該第一襯墊上；以及形成一第三襯墊在該第二襯墊上。此外，該製備方法包括以在該第三襯墊上的一溝槽填充層填滿該淺溝槽一餘留部；以及平坦化該第二襯墊、該第三襯墊以及該溝槽填充層以暴露該墊氮化物層。該第一襯墊與該第二襯墊的該等餘留部、該第三襯墊以及該溝槽填充層共同形成一淺溝隔離結構在一陣列區中。
本揭露的該等實施例具有一些有利的特徵。藉由形成多個襯墊在淺溝隔離結構中以及在該溝槽填充層與該半導體基底之間，在接下來的蝕刻製程期間，可保護具有以該淺溝隔離結構為界面之半導體基底的各側壁避免暴露，其避免電性短路。因此，可強化元件效能。
雖然已詳述本揭露及其優點，然而應理解可進行各種變化、取代與替代而不脫離申請專利範圍所定義之本揭露的精神與範圍。例如，可用不同的方法實施上述的許多製程，並且以其他製程或其組合替代上述的許多製程。
再者，本申請案的範圍並不受限於說明書中所述之製程、機械、製造、物質組成物、手段、方法與步驟之特定實施例。該技藝之技術人士可自本揭露的揭示內容理解可根據本揭露而使用與本文所述之對應實施例具有相同功能或是達到實質上相同結果之現存或是未來發展之製程、機械、製造、物質組成物、手段、方法、或步驟。據此，此等製程、機械、製造、物質組成物、手段、方法、或步驟包含於本申請案之申請專 利範圍內。
100:半導體元件結構
101:半導體基底
103:埋入氧化物層
105:矽層
107:絕緣體上覆矽區
109:墊氧化物層
111:墊氮化物層
123:第一襯墊
123a:部分
123b:部分
123c:部分
125:第二襯墊
127:第三襯墊
129:溝槽填充層
150a:淺溝隔離結構
T1:最上表面
T2:最上表面

Claims (9)

  1. 一種半導體元件結構，包括：一絕緣體上覆矽區，包括一半導體基底、一埋入氧化物層以及一矽層，該埋入氧化物層設置在該半導體基底上，該矽層設置在該埋入氧化物層上；一第一淺溝隔離結構，穿經該矽層與該埋入氧化物層，並延伸進入該半導體基底中，其中該第一淺溝隔離結構包括：一第一襯墊，接觸該半導體基底與該矽層；一第二襯墊，覆蓋該第一襯墊並接觸該埋入氧化物層；一第三襯墊，覆蓋該第二襯墊，其中該第一襯墊、該第二襯墊以及該第三襯墊包含不同材料；以及一第一溝槽填充層，設置在該第三襯墊上且藉由該第三襯墊而與該第二襯墊分隔開，其中該第一襯墊包含氧化矽，該第二襯墊包含氮化物，而該第三襯墊包含氮氧化矽；以及其中在該第二襯墊與該第一溝槽填充層之間存在一第一蝕刻選擇性，在該第三襯墊與該第一溝槽填充層之間存在一第二蝕刻選擇性，一墊氧化物層，設置在該絕緣體上覆矽區的該矽層上；以及一墊氮化物層，設置在該墊氧化物層上，其中該第一淺溝隔離結構穿經該墊氧化物層與該墊氮化物層，其中該墊氧化物層的各側壁以及該墊氮化物層的各側壁被該第一淺溝隔離結構的該第二襯墊所 覆蓋，並接觸該第一淺溝隔離結構的該第二襯墊，其中該第一淺溝隔離結構係設置於一記憶體元件之一陣列區中。
  2. 如請求項1所述之半導體元件結構，其中該第一襯墊將該第二襯墊完全與該半導體基底及該矽層分隔開。
  3. 如請求項1所述之半導體元件結構，其中該第一襯墊具有一第一部、一第二部以及一第三部，該第一部與該第二部覆蓋該矽層的相對兩側壁，該第三部設置在該第二襯墊與該半導體基底之間，其中該第一襯墊的該第一部、該第二部與該第三部相互斷開。
  4. 如請求項1所述之半導體元件結構，還包括：一第二淺溝隔離結構，穿經該墊氧化物層與該墊氮化物層，並延伸進入該半導體基底中，其中該第二淺溝隔離結構包括：一第二溝槽填充層；以及一第四襯墊，將該第二溝槽填充層與該墊氧化物層、該墊氮化物層以及該半導體基底分隔開。
  5. 如請求項4所述之半導體元件結構，其中該第二淺溝隔離結構設置在一周圍電路區中。
  6. 一種半導體元件結構的製備方法，包括：形成一墊氧化物層在一絕緣體上覆矽區上，該絕緣體上覆矽區 包括一半導體基底、一埋入氧化物層以及一矽層，該埋入氧化物層形成在該半導體基底上，該矽層在該埋入氧化物層上；形成一墊氮化物層在該墊氧化物層上；形成一淺溝槽以穿經該墊氮化物層、該墊氧化物層、該矽層以及該埋入氧化物層，並延伸進入該半導體基底中；形成一第一襯墊在該矽層的各側壁上以及在該半導體基底在該淺溝槽中之一下表面上；形成一第二襯墊在該第一襯墊上，其中該第二襯墊直接接觸該墊氧化物層的各側壁以及該墊氮化物層的各側壁；形成一第三襯墊在該第二襯墊上；在該第三襯墊上之一溝槽填充層填滿該淺溝槽一餘留部；以及平坦化該第二襯墊、該第三襯墊以及該溝槽填充層以暴露該墊氮化物層，其中該第一襯墊與該第二襯墊的該等餘留部、該第三襯墊以及該溝槽填充層共同形成一淺溝隔離結構在一記憶體元件之一陣列區中，其中該第一襯墊包含氧化矽，該第二襯墊包含氮化物，而該第三襯墊包含氮氧化矽，以及其中該第二襯墊與該溝槽填充層之間存在一第一蝕刻選擇性，該第三襯墊與該溝槽填充層之間存在一第二蝕刻選擇性。
  7. 如請求項6所述之半導體元件結構的製備方法，其中形成該墊氧化物層之前，還包括：形成一埋入氧化物層在該半導體基底上；以及 形成一矽層在該埋入氧化物層上，其中該淺溝槽穿經該埋入氧化物層以及該矽層，其中該第一襯墊的製作技術包含在該矽層與該半導體基底上執行一氧化製程。
  8. 如請求項7所述之半導體元件結構的製備方法，其中該第二襯墊的製作技術包含一快速熱氮化(rapid thermal nitridation，RTN)製程，而該第三襯墊的製作技術包含一原位蒸汽產生(in-situ steam generation，ISSG)製程。
  9. 如請求項6所述之半導體元件結構的製備方法，其中在形成該墊氧化物層之前，還包括形成一井區在該半導體基底中，其中該井區為p型，且該半導體基底在該井區下方的一區為n型，其中在形成該淺溝槽之後，該淺溝槽的一下表面高於該井區的一下表面。
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