KR20240066572A - 반도체 장치 - Google Patents

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KR20240066572A
KR20240066572A KR1020220147521A KR20220147521A KR20240066572A KR 20240066572 A KR20240066572 A KR 20240066572A KR 1020220147521 A KR1020220147521 A KR 1020220147521A KR 20220147521 A KR20220147521 A KR 20220147521A KR 20240066572 A KR20240066572 A KR 20240066572A
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mats
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blsa
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cell array
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임주원
서영훈
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삼성전자주식회사
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Abstract

반도체 장치는 기판 상에 형성된 비트 라인 감지 증폭기(BLSA) 회로 패턴; 상기 기판 상에 상기 BLSA 회로 패턴에 인접하여 형성된 칼럼 회로 패턴; 및 셀 어레이를 포함할 수 있으며, 상기 셀 어레이는 상기 BLSA 회로 패턴 및 상기 칼럼 회로 패턴 상에 형성되며, 상기 기판의 상면에 평행한 제1 방향으로 각각 연장되고, 상기 기판 상면에 평행하고 상기 제1 방향과 교차하는 제2 방향으로 서로 이격된 비트 라인들; 상기 비트 라인들 상에서 상기 제2 방향으로 각각 연장되며, 상기 제1 방향을 따라 서로 이격된 게이트 전극들; 상기 각 게이트 전극들의 상기 제1 방향으로의 측벽에 형성된 게이트 절연 패턴; 상기 게이트 절연 패턴의 상기 제1 방향으로의 측벽에 형성되어 상기 비트 라인들에 접촉하는 채널; 상기 채널 상에 형성된 랜딩 패드; 및 상기 랜딩 패드 상에 형성된 커패시터를 포함할 수 있다. 상기 BLSA 회로 패턴 및 상기 칼럼 회로 패턴은 상기 기판 상면에 수직한 제3 방향을 따라 상기 셀 어레이와 오버랩될 수 있다.

Description

반도체 장치{SEMICONDUCTOR DEVICES}
본 발명은 반도체 장치에 관한 것이다. 보다 상세하게 본 발명은 수직 채널을 포함하는 메모리 장치에 관한 것이다.
최근 수직 채널 트랜지스터를 포함하는 메모리 장치가 개발되고 있다. 상기 메모리 장치는 메모리 셀들 및 이에 전기적 신호를 인가하기 위한 주변 회로 패턴들을 포함하며, 고집적화를 위해서 상기 메모리 셀들과 상기 주변 회로 패턴들을 효과적을 배치하기 위한 방법의 모색이 필요하다.
본 발명의 과제는 개선된 특성을 갖는 반도체 장치를 제공하는 데 있다.
상기 본 발명의 과제를 달성하기 위한 예시적인 실시예들에 따른 반도체 장치는 기판 상에 형성된 비트 라인 감지 증폭기(BLSA) 회로 패턴; 상기 기판 상에 상기 BLSA 회로 패턴에 인접하여 형성된 칼럼 회로 패턴; 및 셀 어레이를 포함할 수 있으며, 상기 셀 어레이는 상기 BLSA 회로 패턴 및 상기 칼럼 회로 패턴 상에 형성되며, 상기 기판의 상면에 평행한 제1 방향으로 각각 연장되고, 상기 기판 상면에 평행하고 상기 제1 방향과 교차하는 제2 방향으로 서로 이격된 비트 라인들; 상기 비트 라인들 상에서 상기 제2 방향으로 각각 연장되며, 상기 제1 방향을 따라 서로 이격된 게이트 전극들; 상기 각 게이트 전극들의 상기 제1 방향으로의 측벽에 형성된 게이트 절연 패턴; 상기 게이트 절연 패턴의 상기 제1 방향으로의 측벽에 형성되어 상기 비트 라인들에 접촉하는 채널; 상기 채널 상에 형성된 랜딩 패드; 및 상기 랜딩 패드 상에 형성된 커패시터를 포함할 수 있다. 상기 BLSA 회로 패턴 및 상기 칼럼 회로 패턴은 상기 기판 상면에 수직한 제3 방향을 따라 상기 셀 어레이와 오버랩될 수 있다.
상기 본 발명의 과제를 달성하기 위한 다른 예시적인 실시예들에 따른 반도체 장치는 기판 상에 형성되며, 상기 기판의 상면에 평행한 제1 방향을 따라 배치된 매트들; 상기 각 매트들 내에 형성된 비트 라인 감지 증폭기(BLSA) 회로 패턴; 및 상기 각 매트들 내에서 상기 BLSA 회로 패턴 상에 형성된 셀 어레이를 포함할 수 있다. 상기 셀 어레이는 상기 제1 방향으로 각각 연장되고, 상기 기판 상면에 평행하고 상기 제1 방향과 교차하는 제2 방향으로 서로 이격된 비트 라인들; 상기 비트 라인들 상에서 상기 제2 방향으로 각각 연장되며, 상기 제1 방향을 따라 서로 이격된 게이트 전극들; 상기 각 게이트 전극들의 상기 제1 방향으로의 측벽에 형성된 게이트 절연 패턴; 상기 게이트 절연 패턴의 상기 제1 방향으로의 측벽에 형성되어 상기 비트 라인들에 접촉하는 채널; 상기 채널 상에 형성된 랜딩 패드; 및 상기 랜딩 패드 상에 형성된 커패시터를 포함할 수 있다. 상기 매트들은 상기 제1 방향으로의 각 양단들에 형성된 제2 매트, 및 상기 매트들 중에서 상기 제2 매트들을 제외한 제1 매트들을 포함할 수 있고, 상기 각 제2 매트들 내에는 상기 셀 어레이 아래에 형성되어 상기 기판 상면에 수직한 제3 방향을 따라 상기 셀 어레이와 오버랩되는 칼럼 회로 패턴이 형성될 수 있다.
상기 본 발명의 과제를 달성하기 위한 또 다른 예시적인 실시예들에 따른 반도체 장치는 뱅크 영역 및 이를 둘러싸는 주변 회로 영역을 포함하는 기판의 상기 뱅크 영역 상에 형성되며, 상기 기판의 상면에 평행하고 서로 교차하는 제1 및 제2 방향들을 따라 배치된 제1 및 제2 매트들; 상기 각 제1 매트들 내에서 상기 제1 방향으로의 양 측들에 각각 형성된 제1 비트 라인 감지 증폭기(BLSA) 회로 패턴들; 상기 각 제1 매트들 내에서 상기 제1 BLSA 회로 패턴들 상에 형성된 제1 셀 어레이; 상기 각 제2 매트들 내에서 상기 제1 방향으로의 양 측들에 각각 형성된 제2 BLSA 회로 패턴 및 칼럼 회로 패턴; 및 상기 각 제2 매트들 내에서 상기 제2 BLSA 회로 패턴 및 상기 칼럼 회로 패턴 상에 형성된 제2 셀 어레이를 포함할 수 있으며, 상기 칼럼 회로 패턴은 상기 기판 상면에 수직한 제3 방향을 따라 상기 제2 셀 어레이와 오버랩될 수 있다.
예시적인 실시예들에 따른 반도체 장치에서, 주변 회로 영역에 인접한 각 매트들의 일 측의 공간에 상기 주변 회로의 일부를 형성함으로써, 상기 반도체 장치의 집적도가 향상될 수 있다.
다만, 본 발명의 효과는 상기 언급한 효과에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1 내지 도 7은 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 평면도 및 단면도들이다.
도 8 내지 도 29는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 평면도들 및 단면도들이다.
도 30 내지 도 32는 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 평면도 및 단면도들이다.
도 33 및 도 34는 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 평면도 및 단면도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예들을 보다 상세하게 설명하고자 한다. 이하 발명의 상세한 설명에서는(청구항은 제외), 기판의 상면에 평행한 수평 방향들 중에서 서로 교차하는 두 방향들을 각각 제1 및 제2 방향들(D1, D2)로 정의하고, 상기 기판 상면에 수직한 수직 방향을 제3 방향(D3)으로 정의한다. 예시적인 실시예들에 있어서, 제1 및 제2 방향들(D1, D2)은 서로 직교할 수 있다.
[실시예]
도 1 내지 도 7은 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 평면도 및 단면도들이다. 구체적으로, 도 1 내지 도 3은 평면도들이고, 도 4는 도 3의 A-A'선을 따라 절단한 단면도이며, 도 5는 도 3의 B-B'선을 따라 절단한 단면도이고, 도 6은 도 3의 C-C'선 및 E-E'선을 따라 각각 절단한 단면도들을 포함하며, 도 7은 도 3의 F-F'선을 따라 절단한 단면도이다.
한편, 도 2는 도 1의 X 영역에 대한 확대 평면도이고, 도 3은 도 2의 Y 영역에 대한 확대 평면도이며, 도 4 내지 도 7은 도 2의 Y 영역에 대한 단면도들이다.
도 1을 참조하면, 반도체 장치(10)는 제1 및 제2 영역들(I, II)을 포함할 수 있다.
예시적인 실시예들에 있어서, 제1 영역(I)은 메모리 셀들이 형성되는 뱅크(bank) 영역일 수 있으며, 제2 영역(II)은 상기 메모리 셀들에 신호를 인가하는 주변 회로 패턴들이 형성되는 주변 회로 영역일 수 있다.
예시적인 실시예들에 있어서, 제1 영역(I)은 제1 및 제2 방향들(D1, D2)을 따라 서로 이격되도록 복수 개로 형성될 수 있으며, 제2 영역(II)은 각 제1 영역들(I)을 둘러쌀 수 있다. 도면 상에서는 예시적으로, 반도체 장치(10)가 4개의 제1 영역들(I)을 포함하는 것이 도시되어 있으나, 본 발명의 개념은 이에 한정되지는 않으며, 이보다 더 많거나 더 적은 개수의 제1 영역들(I)을 포함할 수도 있다.
도 2를 참조하면, 각 제1 영역들(I) 내에는 셀 어레이가 형성되는 매트(mat)가 제1 및 제2 방향들(D1, D2)을 따라 서로 이격되도록 복수 개로 배치될 수 있다.
예시적인 실시예들에 있어서, 상기 매트는 제1 방향(D1)으로 제2 영역(II)에 인접한 에지 매트들인 제2 매트들(22), 및 그 이외의 매트들인 제1 매트들(21)을 포함할 수 있다.
예시적인 실시예들에 있어서, 각 제1 및 제2 매트들(21, 22)의 제2 방향(D2)으로의 일 측에는 상기 셀 어레이에 포함된 워드 라인들에 신호를 인가하는 서브 워드라인 드라이버(Sub-Word line Driver: SWD)가 형성되는 SWD 영역(50)이 배치될 수 있다.
반도체 장치(10)는 하부 회로 패턴 상에 상기 셀 어레이가 형성되는 씨오피(Cell Over Periphery: COP) 구조를 가질 수 있다.
이에 따라, 예시적인 실시예들에 있어서, 각 제1 매트들(21)의 제1 방향(D1)으로의 각 양 측들에는 비트 라인 감지 증폭기(Bit Line Sense Amplifier: BLSA) 회로 패턴이 형성되는 BLSA 영역(30)이 배치될 수 있다. 또한 예시적인 실시예들에 있어서, 각 제2 매트들(22)의 제1 방향(D1)으로 제2 영역(II)에 인접한 일 측에는 상기 주변 회로 패턴의 일부, 예를 들어, 칼럼 회로 패턴이 형성되는 칼럼 회로 영역(40)이 배치될 수 있으며, 각 제2 매트들(22)의 제1 방향(D1)으로 나머지 일 측에는 상기 BLSA 회로 패턴이 형성되는 BLSA 영역(30)이 배치될 수 있다.
예시적인 실시예들에 있어서, 칼럼 회로 영역(40)에는 칼럼 디코더(column decoder), 칼럼 선택 라인(Common Select Line: CSL) 드라이버, 입출력 감지 증폭기(I/O SA), 쓰기 드라이버 등과 같은 칼럼 회로 패턴이 형성될 수 있다.
도 3 내지 도 7을 참조하면, 상기 반도체 장치는 기판(100) 상에 형성된 하부 회로 패턴, 상기 하부 회로 패턴 상에 형성된 셀 어레이, 제1 상부 배선 구조물(296), 제2 랜딩 패드(405), 제1 내지 제3 상부 콘택 플러그들(315, 485, 525), 제1 상부 비아(525), 및 제2 및 제3 상부 배선들(505, 545)을 포함할 수 있다.
이때, 상기 셀 어레이는 제1 내지 제3 비트 라인 구조물들(291, 293, 295), 상부 게이트 전극(355), 상부 게이트 절연 패턴(345), 채널(335), 제1 랜딩 패드(400) 및 커패시터(450)를 포함할 수 있다.
또한, 상기 반도체 장치는 제1 내지 제5 하부 층간 절연막들(140, 160, 180, 200, 220), 제1 내지 제5 상부 층간 절연 패턴들(240, 310, 370, 410, 460), 제6 내지 제9 상부 층간 절연막들(470, 490, 510, 530), 및 제1 내지 제7 절연 패턴들(281, 283, 285, 286, 360, 380)을 더 포함할 수 있다.
기판(100)은 반도체 물질, 절연 물질, 도전 물질 등을 포함할 수 있다.
상기 하부 회로 패턴은 예를 들어, 트랜지스터, 하부 콘택 플러그, 하부 비아, 하부 배선 등을 포함할 수 있다. 도면 상에서는 예시적으로, 제1 내지 제3 트랜지스터들, 제1 내지 제3 하부 콘택 플러그들(152, 154, 156), 제5 및 제6 하부 콘택 플러그들(155, 157), 제1 내지 제5 하부 비아들(191, 196, 231, 233, 236), 및 제1 내지 제8 하부 배선들(172, 174, 176, 175, 177, 211, 213, 216)이 도시되어 있으나, 본 발명의 개념은 이에 한정되지는 않는다.
예시적인 실시예들에 있어서, 상기 제1 트랜지스터는 BLSA 영역(30) 내에 형성될 수 있으며, BLSA 회로 패턴의 일부일 수 있다. 또한, 상기 제2 트랜지스터는 칼럼 회로 영역(40) 내에 형성될 수 있으며, 예를 들어, CSL 드라이버 회로 패턴의 일부일 수 있다.
한편, 상기 제3 트랜지스터는 칼럼 회로 영역(40) 및 제2 영역(II) 내에 형성될 수 있으며, 예를 들어, I/O SA 회로 패턴 혹은 쓰기 드라이버 회로 패턴의 일부일 수 있다. 이때, 상기 제3 트랜지스터의 적어도 일부는 칼럼 회로 영역(40) 내에 형성될 수 있고, 나머지 일부는 제2 영역(II) 내에 형성될 수 있다.
도시하지는 않았으나, 칼럼 회로 영역(40)에는 예를 들어, 칼럼 디코더(column decoder) 회로 패턴의 일부인 트랜지스터가 더 형성될 수 있다. 이때, 상기 칼럼 디코더 회로는 리페어(repair) 정보를 저장하는 에스램(SRAM) 장치 및 비교기(comparator) 회로를 포함할 수 있으며, 이에 따라 리페어된 칼럼 어드레스가 입력된 경우, 리던던시(redundancy) 자원을 사용할 수 있다.
상기 제1 트랜지스터는 제1 하부 게이트 구조물(132) 및 이의 제2 방향(D2)으로의 양 측들의 기판(100)의 상부에 각각 형성된 제1 불순물 영역들(102)을 포함할 수 있고, 상기 제2 트랜지스터는 제2 하부 게이트 구조물(134) 및 이의 제2 방향(D2)으로의 양 측들의 기판(100)의 상부에 각각 형성된 제2 불순물 영역들(104)을 포함할 수 있으며, 상기 제3 트랜지스터는 제3 하부 게이트 구조물(136) 및 이의 제2 방향(D2)으로의 양 측들의 기판(100) 상부에 각각 형성된 제3 불순물 영역(106)을 포함할 수 있다.
이때, 제1 하부 게이트 구조물(132)은 제3 방향(D3)으로 적층된 제1 하부 게이트 절연 패턴(112) 및 제1 하부 게이트 전극(122)을 포함할 수 있고, 제2 하부 게이트 구조물(134)은 제3 방향(D3)으로 적층된 제2 하부 게이트 절연 패턴(114) 및 제2 하부 게이트 전극(124)을 포함할 수 있으며, 제3 하부 게이트 구조물(136)은 제3 방향(D3)으로 적층된 제3 하부 게이트 절연 패턴(116) 및 제3 하부 게이트 전극(126)을 포함할 수 있다.
각 제1 내지 제3 불순물 영역들(102, 104, 106)은 예를 들어, n형 불순물이 도핑된 실리콘을 포함할 수 있다. 각 제1 내지 제3 하부 게이트 절연 패턴들(112, 114, 116)은 예를 들어, 실리콘 산화물 및/또는 금속 산화물과 같은 산화물을 포함할 수 있다. 제1 내지 제3 하부 게이트 전극들(122, 124, 126)은 예를 들어, 금속, 금속 질화물, 금속 실리사이드 등을 포함할 수 있다.
일 실시예에 있어서, 제1 하부 게이트 구조물(132)은 BLSA 영역(30) 내에서 제1 방향(D1)으로 연장될 수 있다. 다른 실시예에 있어서, 제1 하부 게이트 구조물(132)은 BLSA 영역(30) 내에서 제1 방향(D1)을 따라 서로 이격되도록 복수 개로 형성될 수도 있다.
예시적인 실시예들에 있어서, 제1 하부 게이트 구조물(132)은 BLSA 영역(30) 내에서 제2 방향(D1)을 따라 서로 이격되도록 복수 개로 형성될 수 있으며, 이에 따라 상기 제1 트랜지스터는 BLSA 영역(30) 내에서 제2 방향(D1)을 따라 서로 이격되도록 복수 개로 형성될 수 있다.
또한, 도시하지는 않았으나, 상기 제2 트랜지스터는 칼럼 회로 영역(40) 내에서 제1 방향(D1) 혹은 제2 방향(D2)을 따라 서로 이격되도록 복수 개로 형성될 수 있으며, 상기 제3 트랜지스터는 칼럼 회로 영역(40) 및 제2 영역(II) 내에서 제1 방향(D1) 혹은 제2 방향(D2)을 따라 서로 이격되도록 복수 개로 형성될 수 있다.
제1 하부 층간 절연막(140)은 기판(100) 상에 형성되어 상기 제1 내지 제3 트랜지스터들을 커버할 수 있으며, 제1 내지 제3 하부 콘택 플러그들(152, 154, 156)은 제1 하부 층간 절연막(140)을 관통하여 제1 내지 제3 불순물 영역들(102, 104, 106) 상면에 각각 접촉할 수 있고, 제5 및 제6 하부 콘택 플러그들(155, 157)은 제1 하부 층간 절연막(140)을 관통하여 제2 및 제3 하부 게이트 구조물들(134, 136)의 상면에 각각 접촉할 수 있다. 다만 도시하지는 않았으나, 제1 하부 층간 절연막(140)을 관통하여 제1 하부 게이트 구조물(132)의 상면에 접촉하는 제4 하부 콘택 플러그가 더 형성될 수도 있다.
제2 하부 층간 절연막(160)은 제1 하부 층간 절연막(140), 제1 내지 제3 하부 콘택 플러그들(152, 154, 156), 및 제5 및 제6 하부 콘택 플러그들(155, 157) 상에 형성될 수 있으며, 제1 내지 제5 하부 배선들(172, 174, 176, 175, 177)은 제2 하부 층간 절연막(160)을 관통하여 제1 내지 제3 하부 콘택 플러그들(152, 154, 156), 및 제5 및 제6 하부 콘택 플러그들(155, 157)의 상면에 각각 접촉할 수 있다.
예시적인 실시예들에 있어서, 각 제1 하부 배선들(172)은 BLSA 영역(30) 내에서 제1 방향(D1)으로 연장될 수 있다.
예시적인 실시예들에 있어서, 제2 하부 콘택 플러그들(154) 상에 각각 형성되어 상기 제2 트랜지스터에 전기적으로 연결되는 제2 하부 배선들(174) 중에서 적어도 하나는 CSL 역할을 수행할 수 있으며, 칼럼 회로 영역(40) 및 BLSA 영역(30) 내에서 제1 방향(D1)으로 연장될 수 있다. 나아가, 일 실시예에 있어서, CSL 역할을 수행하는 상기 적어도 하나의 제2 하부 배선(174)은 제1 방향(D1)으로 배치된 복수의 제1 및 제2 매트들(21, 22)을 관통하여 제1 방향(D1)을 따라 연속적으로 연장될 수 있다.
상기 제2 트랜지스터가 복수 개로 형성됨에 따라서, 이에 전기적으로 연결되며 CSL 역할을 수행하는 제2 하부 배선들(174)은 제2 방향(D2)을 따라 서로 이격되도록 복수 개로 형성될 수 있다.
예시적인 실시예들에 있어서, 제3 하부 콘택 플러그들(156) 상에 각각 형성된 제3 하부 배선들(176) 중에서 적어도 하나는 칼럼 회로 영역(40)으로부터 제2 영역(II)까지 제1 방향(D1)을 따라 연장될 수 있다.
제3 하부 층간 절연막(180)은 제2 하부 층간 절연막(160) 및 제1 내지 제5 하부 배선들(172, 174, 176, 175, 177) 상에 형성될 수 있으며, 제1 및 제2 하부 비아들(191, 196)은 제3 하부 층간 절연막(180)을 관통하여 제1 및 제3 하부 배선들(172, 176)의 상면에 각각 접촉할 수 있다.
예시적인 실시예들에 있어서, 제1 하부 비아(191)는 제2 방향(D2)으로 배치된 복수의 제1 하부 배선들(172) 중에서 일부 상에 형성될 수 있다. 또한, 제2 하부 비아(196)는 제2 영역(II) 내에 형성될 수 있다.
제4 하부 층간 절연막(200)은 제3 하부 층간 절연막(180) 및 제1 및 제2 하부 비아들(191, 196) 상에 형성될 수 있으며, 제6 및 제8 하부 배선들(211, 216)은 제4 하부 층간 절연막(200)을 관통하여 제1 및 제2 하부 비아들(191, 196)의 상면에 각각 접촉할 수 있고, 제7 하부 배선(213)은 제4 하부 층간 절연막(200)을 관통하여 제1 하부 배선들(172) 중에서 일부와 제3 방향(D3)으로 오버랩될 수 있다.
예시적인 실시예들에 있어서, 각 제6 및 제7 하부 배선들(211, 213)은 제2 매트(22)에 포함된 BLSA 영역(30)뿐만 아니라, 이에 제1 방향(D1)으로 인접한 제1 매트(21)에 포함된 BLSA 영역(30) 및 이들 사이의 제1 영역(I) 내에서 제1 방향(D1)으로 연장될 수 있다. 이때, 제7 하부 배선(213)은 제1 방향(D1)으로 인접한 상기 제1 매트(21)에 포함된 BLSA 영역(30) 내에 형성된 제1 하부 비아의 상면에 접촉할 수 있다.
한편, 제8 하부 배선(216)은 제2 영역(II) 내에 형성될 수 있다.
제5 하부 층간 절연막(220)은 제4 하부 층간 절연막(200) 및 제6 내지 제8 하부 배선들(211, 213, 216) 상에 형성될 수 있으며, 제3 내지 제5 하부 비아들(231, 233, 236)은 제5 하부 층간 절연막(220)을 관통하여 제6 내지 제8 하부 배선들(211, 213, 216)의 상면에 각각 접촉할 수 있다.
예시적인 실시예들에 있어서, 제6 하부 배선(211)은 제1 방향(D1)으로 인접한 상기 제1 매트(21)에 포함된 BLSA 영역(30) 내에 형성된 제3 하부 비아의 하면에 접촉할 수 있다.
예시적인 실시예들에 있어서, 제5 하부 비아(236)는 제2 영역(II) 내에 형성될 수 있다.
제1 내지 제3 하부 콘택 플러그들(152, 154, 156), 제5 및 제6 하부 콘택 플러그들(155, 157), 제1 내지 제5 하부 비아들(191, 196, 231, 233, 236), 및 제1 내지 제8 하부 배선들(172, 174, 176, 175, 177, 211, 213, 216)은 예를 들어, 금속, 금속 질화물, 금속 실리사이드 등과 같은 도전 물질을 포함할 수 있으며, 제1 내지 제5 하부 층간 절연막들(140, 160, 180, 200, 220)은 예를 들어, 실리콘 산화물, 실리콘 질화물 등과 같은 절연 물질을 포함할 수 있다.
제1 상부 층간 절연 패턴(240)은 제5 하부 층간 절연막(220) 및 제3 내지 제5 하부 비아들(231, 233, 236) 상에 형성될 수 있으며, 제1 내지 제3 비트 라인 구조물들(291, 293, 295) 및 제1 상부 배선 구조물(296)은 이를 관통할 수 있다.
제1 비트 라인 구조물(291)은 제3 방향(D3)으로 적층된 제1 비트 라인(271) 및 제1 절연 패턴(281)을 포함할 수 있고, 제2 비트 라인 구조물(293)은 제3 방향(D3)으로 적층된 제2 비트 라인(273) 및 제2 절연 패턴(283)을 포함할 수 있으며, 제3 비트 라인 구조물(295)은 제3 방향(D3)으로 적층된 제3 비트 라인(275) 및 제3 절연 패턴(285)을 포함할 수 있다. 또한, 제1 상부 배선 구조물(296)은 제3 방향(D3)으로 적층된 제1 상부 배선(276) 및 제4 절연 패턴(286)을 포함할 수 있다.
예시적인 실시예들에 있어서, 각 제1 내지 제3 비트 라인 구조물들(291, 293, 295)은 BLSA 영역(30) 및 칼럼 회로 영역(40) 내에서 제1 방향(D1)으로 연장될 수 있다. 이때, 제1 비트 라인 구조물(291)은 제3 하부 비아(231)의 상면에 접촉할 수 있으며, 제2 비트 라인 구조물(293)은 제4 하부 비아(233)의 상면에 접촉할 수 있다. 한편, 제3 비트 라인 구조물(295)은 제1 하부 배선들(172) 중에서 제3 하부 비아(231) 혹은 제4 하부 비아(233)와 제3 방향(D3)으로 오버랩되지 않는 제1 하부 배선(172)과 제3 방향(D3)으로 오버랩될 수 있다.
제1 비트 라인 구조물(291)에 포함된 제1 비트 라인(271)은 제3 하부 비아(231), 제6 하부 배선(211), 제1 하부 비아(191) 및 제1 하부 배선(172)을 통해 BLSA 회로를 구성하는 상기 제1 트랜지스터에 전기적으로 연결될 수 있다.
제2 비트 라인 구조물(293)에 포함된 제2 비트 라인(273)은 제4 하부 비아(233) 및 제7 하부 배선(213)에 전기적으로 연결될 수 있다. 이때, 제7 하부 배선(213)은 제1 방향(D1)으로 인접한 제1 매트(21)에 포함된 BLSA 영역(30) 내에 형성된 제1 하부 비아의 상면에 접촉할 수 있으며, 이를 통해 BLSA 회로를 구성하는 제1 트랜지스터에 전기적으로 연결될 수 있다.
즉, 제1 비트 라인(271)은 제2 매트(22)에 포함된 BLSA 영역(30) 내에 형성된 BLSA 회로에 전기적으로 연결될 수 있으며, 제2 비트 라인(273)은 제2 매트(22)에 제1 방향(D1)으로 인접한 이웃하는 제1 매트(21)에 포함된 BLSA 영역(30) 내에 형성된 BLSA 회로에 전기적으로 연결될 수 있다.
한편, 제3 비트 라인 구조물(295)에 포함된 제3 비트 라인(275)은 상기 BLSA 회로에 전기적으로 연결되지 않는 더미 비트 라인일 수 있다.
예시적인 실시예들에 있어서, 제1 내지 제3 비트 라인 구조물들(291, 293, 295)은 BLSA 영역(30) 내에서 제2 방향(D2)을 따라 교대로 반복적으로 배치될 수 있으며, 다만 이들의 배치 순서는 다양할 수 있다.
한편, 제1 상부 배선 구조물(296)은 제2 영역(II) 내에 형성되어 제5 하부 비아(236)의 상면에 접촉할 수 있다.
제1 내지 제3 비트 라인들(271, 273, 275) 및 제1 상부 배선(276)은 예를 들어, 금속, 금속 질화물, 금속 실리사이드 등과 같은 도전 물질을 포함할 수 있으며, 제1 내지 제4 절연 패턴들(281, 283, 285, 286)은 예를 들어, 실리콘 질화물과 같은 절연성 질화물을 포함할 수 있다.
제2 상부 층간 절연 패턴(310)은 제1 내지 제4 절연 패턴들(281, 283, 285, 286) 및 제1 상부 층간 절연 패턴(240) 상에서 제2 방향(D2)으로 연장될 수 있다. 제2 상부 층간 절연 패턴(310)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
이하에서는, 제2 상부 층간 절연 패턴(310), 그 아래에 형성된 제1 내지 제3 절연 패턴들(281, 283, 285), 및 이들과 동일한 층에 형성된 제1 상부 층간 절연 패턴(240)의 상부를 함께 바(bar) 구조물로 지칭하기로 한다. 상기 바 구조물은 제2 방향(D2)으로 연장될 수 있으며, 제1 방향(D1)을 따라 서로 이격되도록 복수 개로 형성될 수 있다. 상기 바 구조물들 사이에는 제2 방향(D2)으로 연장되어 제1 내지 제3 비트 라인들(271, 273, 275) 및 제1 상부 층간 절연 패턴(240)의 상면을 노출시키는 제2 개구(320, 도 17 참조)가 형성될 수 있다.
채널(335)은 상기 바 구조물들 사이에 형성될 수 있으며, 제1 내지 제3 비트 라인들(271, 273, 275) 및 제1 상부 층간 절연 패턴(240) 상에서 제2 방향(D2)을 따라 서로 이격되도록 복수 개로 형성될 수 있다. 이때, 제2 방향(D2)으로 서로 이웃하는 채널들(335) 사이에는 제7 절연 패턴(500)이 형성될 수 있다. 제7 절연 패턴(500)은 예를 들어, 실리콘 산화물과 같은 산화물, 혹은 예를 들어 실리콘 질화물과 같은 절연성 질화물을 포함할 수 있다.
또한, 채널(335)은 제1 방향(D1)으로 연장되는 각 제1 내지 제3 비트 라인들(271, 273, 275) 상에서 제1 방향(D1)을 따라 서로 이격되도록 복수 개로 형성될 수 있다.
예시적인 실시예들에 있어서, 채널(335)은 제1 내지 제3 비트 라인들(271, 273, 275)의 상면 및 상기 바 구조물의 측벽에 형성되어 일정한 두께를 가질 수 있다. 이에 따라, 예시적인 실시예들에 있어서, 채널(335)은 제1 방향(D1)으로의 단면이 컵 형상을 가질 수 있다. 다른 실시예들에 있어서, 채널(335)은 제1 방향(D1)으로의 단면이 L자 형상을 가질 수도 있다.
예시적인 실시예들에 있어서, 채널(335)은 산화물 반도체 물질을 포함할 수 있다. 상기 산화물 반도체 물질은 예를 들어, ZTO(zinc tin oxide), IZO(indium zinc oxide), ZnOx(zinc oxide), IGZO(indium gallium zinc oxide), IGSO(indium gallium silicon oxide), 인듐 산화물(InOx, In2O3), SnO2(tin oxide), TiOx(titanium oxide), ZnxOyNz(zinc oxide nitride), MgxZnyOz(magnesium zincoxide), InxZnyOa(indium zinc oxide), InxGayZnzOa(indium gallium zinc oxide), ZrxInyZnzOa(zirconium indium zinc oxide), HfxInyZnzOa(hafnium indium zinc oxide), SnxInyZnzOa(tin indium zinc oxide), AlxSnyInzZnaOd (aluminum tin indium zinc oxide), SixInyZnzOa (silicon indiumzinc oxide), ZnxSnyOz (zinc tin oxide), AlxZnySnzOa (aluminum zinc tin oxide), GaxZnySnzOa (gallium zinc tin oxide), ZrxZnySnzOa (zirconium zinc tin oxide), 및 InGaSiO (indium gallium silicon oxide) 중 적어도 하나를 포함할 수 있다.
예시적인 실시예들에 있어서, 채널(335)은 비정질 상태의 산화물 반도체 물질을 포함할 수 있다. 예시적인 실시예들에 있어서, 채널(335)의 상면은 상기 바 구조물의 상면보다 낮을 수 있다. 다른 실시예들에 있어서, 채널(335)의 상면은 상기 바 구조물의 상면과 실질적으로 동일한 높이에 형성될 수도 있다.
제3 상부 층간 절연 패턴(370)은 상기 바 구조물들 사이에서 제1 내지 제3 비트 라인들(271, 273, 275) 및 제1 상부 층간 절연 패턴(240) 상에 형성된 채널(335) 부분 상에 형성되어 제2 방향(D2)으로 연장될 수 있으며, 그 저면 및 측벽이 제5 절연 패턴(360)에 의해 커버될 수 있다. 제5 절연 패턴(360)은 제1 방향(D1)으로의 측벽이 컵 형상을 가질 수 있으며, 제1 내지 제3 비트 라인들(271, 273, 275) 및 제1 상부 층간 절연 패턴(240) 상에 형성된 채널(335) 부분의 상면 및/또는 측벽에 접촉할 수 있다.
제3 상부 층간 절연 패턴(370)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있으며, 제5 절연 패턴(360)은 예를 들어, 실리콘 질화물과 같은 절연성 질화물을 포함할 수 있다.
상기 바 구조물의 일 측에 형성된 채널(335) 부분과 제5 절연 패턴(360) 사이에는 상부 게이트 절연 패턴(345) 및 상부 게이트 전극(355)이 형성될 수 있다.
상부 게이트 전극(355)은 제5 절연 패턴(360)의 외측벽에 접촉하면서 제2 방향(D2)으로 연장될 수 있으며, 그 상면이 제3 상부 층간 절연 패턴(370) 및 제5 절연 패턴(360)의 상면과 실질적으로 동일한 높이에 형성될 수 있다. 상부 게이트 전극(355)은 예를 들어, 금속, 금속 질화물, 금속 실리사이드 등과 같은 도전 물질을 포함할 수 있다. 일 실시예에 있어서, 상부 게이트 전극(355)의 단면은 I자 형상일 수 있다.
상부 게이트 절연 패턴(345)은 상부 게이트 전극(355)의 저면 및 외측벽을 커버하면서 제2 방향(D2)으로 연장될 수 있다. 또한, 상부 게이트 절연 패턴(345)은 상기 바 구조물의 일 측벽에 형성된 채널(335)의 내측벽 부분 및 상부 콘택 플러그(400) 하부의 측벽, 및 제1 내지 제3 비트 라인들(271, 273, 275) 및 제1 상부 층간 절연 패턴(240)의 상면에 형성된 채널(335) 부분의 내측 바닥면에 접촉할 수 있다. 이에 따라, 상부 게이트 절연 패턴(345)은 제1 방향(D1)으로의 단면이 컵 형상을 가질 수 있다.
예시적인 실시예들에 있어서, 상부 게이트 절연 패턴(345)의 상면은 상기 바 구조물에 포함된 제2 상부 층간 절연 패턴(310)의 상면과 실질적으로 동일한 높이에 형성될 수 있다. 상부 게이트 절연 패턴(345)은 예를 들어, 알루미늄 산화물, 하프늄 산화물, 지르코늄 산화물 등과 같은 금속 산화물, 혹은 실리콘 산화물을 포함할 수 있다.
제3 상부 층간 절연 패턴(370), 제5 절연 패턴(360) 및 상부 게이트 전극(355)의 상에는 제6 절연 패턴(380)이 형성되어 제2 방향(D2)으로 연장될 수 있다. 이때, 제6 절연 패턴(380)은 제3 상부 층간 절연 패턴(370), 제5 절연 패턴(360) 및 상부 게이트 전극(355)의 상면, 및 상부 게이트 절연 패턴(345)의 상부 내측벽에 접촉할 수 있다.
예시적인 실시예들에 있어서, 제6 절연 패턴(380)의 상면은 상부 게이트 절연 패턴(345)의 상면 혹은 제2 상부 층간 절연 패턴(310)과 실질적으로 동일한 높이에 형성될 수 있다. 제6 절연 패턴(380)은 예를 들어, 실리콘 질화물과 같은 절연성 질화물을 포함할 수 있다.
제1 상부 콘택 플러그(315)는 제2 영역(II) 내에서 제2 상부 층간 절연 패턴(310) 및 제4 절연 패턴(286)을 관통하여 제1 상부 배선(276)의 상면에 접촉할 수 있다.
제1 랜딩 패드(400)는 제3 방향(D3)을 따라 제1 내지 제3 비트 라인들(271, 273, 275)과 상부 게이트 전극들(355)이 교차하는 각 영역들에서 채널(335)의 상면에 접촉할 수 있다. 이때, 제1 랜딩 패드(400)는 채널(335)에 인접한 상부 게이트 절연 패턴(345), 제2 상부 층간 절연 패턴(310) 및 제6 절연 패턴(380)의 상면에도 접촉할 수 있으며, 상부 게이트 전극(355)의 상면과는 접촉하지 않고 제6 절연 패턴(380) 및 게이트 절연 패턴(345)에 의해 이격될 수 있다.
예시적인 실시예들에 있어서, 제1 랜딩 패드(400)는 상기 바 구조물에 포함된 제2 상부 층간 절연 패턴(310)과 상부 게이트 절연 패턴(345) 사이에 형성된 제2 리세스 내에 형성되어 상대적으로 작은 면적을 갖는 하부, 및 상기 하부 상에 형성되어 상대적으로 큰 면적을 갖는 상부를 포함할 수 있다.
예시적인 실시예들에 있어서, 제1 랜딩 패드(400)는 BLSA 영역(30) 및 칼럼 회로 영역(40) 내에서 제1 및 제2 방향들(D1, D2)을 따라 서로 이격되도록 복수 개로 형성될 수 있으며, 상부에서 보았을 때, 격자 형상 혹은 벌집 형상으로 배치될 수 있다.
제2 랜딩 패드(405)는 제2 영역(II) 내에 형성되어 제1 상부 콘택 플러그(315)의 상면에 접촉할 수 있다.
제1 및 제2 랜딩 패드들(400, 405)은 예를 들어, 금속, 금속 질화물, 금속 실리사이드 등과 같은 도전 물질을 포함할 수 있다.
제4 상부 층간 절연 패턴(410)은 제2 상부 층간 절연 패턴(310), 채널(335), 상부 게이트 절연 패턴(345) 및 제6 절연 패턴(380) 상에 형성되어 제1 및 제2 랜딩 패드들(400, 405)의 측벽을 커버할 수 있다. 제4 상부 층간 절연 패턴(410)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
커패시터(450)는 제1 및 제2 커패시터 전극들(420, 440) 및 이들 사이에 형성된 유전막(430)을 포함할 수 있다. 제1 커패시터 전극(420)은 제1 랜딩 패드(400) 상에 형성될 수 있고, 유전막(430)은 제1 커패시터 전극(420)의 상면 및 측벽, 및 제4 상부 층간 절연 패턴(410)의 상면에 형성될 수 있으며, 제2 커패시터 전극(440)은 유전막(430) 상에 형성될 수 있다.
제1 랜딩 패드(400)가 BLSA 영역(30) 및 칼럼 회로 영역(40) 내에서 제1 및 제2 방향들(D1, D2)을 따라 서로 이격되도록 복수 개로 형성됨에 따라서, 제1 커패시터 전극(420) 역시 이에 대응하여 제1 및 제2 방향들(D1, D2)을 따라 서로 이격되도록 복수 개로 형성될 수 있다.
예시적인 실시예들에 있어서, 제1 커패시터 전극(420)은 상부에서 보았을 때, 원형, 타원형, 다각형, 모서리가 라운드진 다각형 등의 형상을 가질 수 있다. 제1 커패시터 전극(420)은 상부에서 보았을 때, 격자 형상으로 배치되거나 혹은 벌집 형상으로 배치될 수 있다.
커패시터(450)는 각 제1 및 제2 매트들(21, 22) 내에 형성될 수 있으며, 그 이외의 영역들, 즉 제2 영역(II), 및 제1 영역(I) 내에서 제1 및 제2 매트들(21, 22) 사이의 영역들에는 제4 상부 층간 절연 패턴(410) 상에 제5 상부 층간 절연 패턴(460)이 형성되어 커패시터(450)를 둘러쌀 수 있다.
제6 상부 층간 절연막(470)은 커패시터(450) 및 제5 상부 층간 절연 패턴(460) 상에 형성될 수 있으며, 제2 상부 콘택 플러그(485)는 제2 영역(II) 내에서 제6 상부 층간 절연막(470) 및 제5 상부 층간 절연 패턴(460)을 관통하여 제2 랜딩 패드(405)의 상면에 접촉할 수 있다.
제7 상부 층간 절연막(490)은 제6 상부 층간 절연막(470) 및 제2 상부 콘택 플러그(485) 상에 형성될 수 있으며, 제2 상부 배선(505)은 제2 영역(II) 내에서 제7 상부 층간 절연막(490)을 관통하여 제2 상부 콘택 플러그(485)의 상면에 접촉할 수 있다.
제8 상부 층간 절연막(510)은 제7 상부 층간 절연막(490) 및 제2 상부 배선(505) 상에 형성될 수 있으며, 제1 상부 비아(525)는 제2 영역(II) 내에서 제8 상부 층간 절연막(510)을 관통하여 제2 상부 배선(505)의 상면에 접촉할 수 있다.
제9 상부 층간 절연막(530)은 제8 상부 층간 절연막(510) 및 제1 상부 비아(525) 상에 형성될 수 있으며, 제3 상부 배선(545)은 제9 상부 층간 절연막(530)을 관통하여 제3 상부 콘택 플러그(525)의 상면에 접촉할 수 있다.
예시적인 실시예들에 있어서, 제3 상부 배선(545)은 글로벌 입출력 라인 역할을 수행할 수 있으며, 제2 영역(II), 칼럼 회로 영역(40) 및 BLSA 영역(30) 내에서 제1 방향(D1)으로 연장될 수 있다. 나아가, 제3 상부 배선(545)은 제1 방향(D1)으로 배치된 복수의 제1 및 제2 매트들(21, 22)을 관통하여 제1 방향(D1)을 따라 연속적으로 연장될 수 있다.
I/O SA 회로 패턴 혹은 쓰기 드라이버 회로 패턴의 일부인 상기 제3 트랜지스터는 제3 콘택 플러그(156), 제3 하부 배선(176), 제2 하부 비아(196), 제8 하부 배선(216), 제5 하부 비아(236), 제1 상부 배선(276), 제1 상부 콘택 플러그(315), 제2 랜딩 패드(405), 제2 상부 콘택 플러그(485), 제2 상부 배선(505) 및 제3 상부 콘택 플러그(525)를 통해서 글로벌 입출력 라인 역할을 수행하는 제3 상부 배선(545)에 전기적으로 연결될 수 있다.
상기 제3 트랜지스터가 복수 개로 형성됨에 따라서, 이에 전기적으로 연결되며 글로벌 입출력 라인 역할을 수행하는 제3 상부 배선(545)은 제2 방향(D2)으로 서로 이격되도록 복수 개로 형성될 수 있다.
한편, 도면 상에서는 제3 상부 배선(545)이 하부의 제2 하부 배선(174)과 제3 방향(D3)으로 오버랩되는 것으로 도시되어 있으나, 이는 예시적인 것으로서 본 발명의 개념은 이에 한정되지 않는다.
제6 내지 제9 층간 절연막들(470, 490, 510, 530)은 예를 들어, 실리콘 산화물, 실리콘 질화물 등과 같은 절연 물질을 포함할 수 있다. 제1 내지 제3 상부 콘택 플러그들(315, 485, 525), 제1 상부 비아(525), 및 제2 및 제3 상부 배선들(505, 545)은 예를 들어, 금속, 금속 질화물, 금속 실리사이드 등과 같은 도전 물질을 포함할 수 있다.
상기 반도체 장치에서, 제1 내지 제3 비트 라인들(271, 273, 275)과 제1 랜딩 패드(400) 사이에 형성된 채널(335) 내에서 제3 방향(D3) 즉, 수직 방향으로 전류가 흐를 수 있으며, 이에 따라 상기 반도체 장치는 수직 채널을 갖는 수직 채널 트랜지스터(Vertical Channel Transistor: VCT)를 포함하는 VCT 디램(DRAM) 장치일 수 있다.
COP 구조를 갖는 VCT DRAM 장치에서, BLSA 회로 패턴은 셀 어레이의 하부에 형성될 수 있으며, 제1 방향(D1)으로 각각 연장되며 제1 방향(D1)으로의 양 측들에 각각 배치된 한 쌍의 비트 라인들, 즉 비트 라인(bit line) 및 비트 라인 바(bit line bar)에 공통적으로 연결될 수 있다. 이에 따라, 제1 방향(D1)으로의 각 양 측들에 BLSA 회로 패턴이 형성되는 제1 매트들(21)과는 달리, 제1 방향(D1)으로의 에지에 배치된 각 제2 매트들(22)의 경우, 주변 회로 영역 즉, 제2 영역(II)에 인접한 일 측에는 상기 BLSA 회로 패턴이 형성되지 않아서 빈 공간으로 존재하게 된다.
하지만 예시적인 실시예들에 따른 반도체 장치에서, 제1 매트들(21) 내에는 제1 방향(D1)으로의 각 양 측들에 BLSA 영역(30)이 형성되지만, 각 제2 매트들(22) 내에는 제1 방향(D1)으로 제1 매트(21)에 인접한 제1 측에는 BLSA 영역(30)이 형성되는 반면, 제1 방향(D1)으로 제2 영역(II)에 인접한 제2 측에는 칼럼 회로 영역(40)이 형성될 수 있다. 칼럼 회로 영역(40)는 제2 영역(II)에 형성될 수 있는 각종 주변 회로 패턴들, 예를 들어, 칼럼 디코더, CSL 드라이버, I/O SA, 쓰기 드라이버 등의 적어도 일부가 형성될 수 있으며, 이에 따라 종래 사용하지 않은 공간을 적절히 잘 활용하여 상기 반도체 장치의 집적도를 증가시킬 수 있다.
도 8 내지 도 29는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 평면도들 및 단면도들이다. 구체적으로, 도 8, 13, 17, 20, 22, 24 및 28은 평면도들이고, 도 9, 14 및 25는 대응하는 평면도들의 A-A'선을 따라 각각 절단한 단면도들이며, 도 10, 15, 18-19, 21, 23, 26 및 29는 대응하는 평면도들의 B-B'선을 따라 각각 절단한 단면도들이고, 도 11은 대응하는 평면도의 C-C'선 및 E-E'선을 따라 각각 절단한 단면도들을 포함하며, 도 12, 16 및 27은 대응하는 평면도들의 F-F'선을 따라 각각 절단한 단면도들이다.
도 8 내지 도 12를 참조하면, 기판(100) 상에 제1 내지 제3 트랜지스터들을 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 트랜지스터는 BLSA 영역(30) 내에 형성될 수 있고, 상기 제2 트랜지스터는 칼럼 회로 영역(40) 내에 형성될 수 있다. 또한, 상기 제3 트랜지스터는 칼럼 회로 영역(40) 및 제2 영역(II) 내에 형성될 수 있다. 즉, 상기 제3 트랜지스터의 적어도 일부는 칼럼 회로 영역(40) 내에 형성될 수 있고, 나머지 일부는 제2 영역(II) 내에 형성될 수 있다.
이때, 상기 제1 트랜지스터는 제1 하부 게이트 구조물(132) 및 이의 제2 방향(D2)으로의 양 측들에 각각 형성된 제1 불순물 영역들(102)을 포함할 수 있고, 상기 제2 트랜지스터는 제2 하부 게이트 구조물(134) 및 이의 제2 방향(D2)으로의 양 측들에 각각 형성된 제2 불순물 영역들(104)을 포함할 수 있으며, 상기 제3 트랜지스터는 제3 하부 게이트 구조물(136) 및 이의 제2 방향(D2)으로의 양 측들에 각각 형성된 제3 불순물 영역(106)을 포함할 수 있다.
일 실시예에 있어서, 제1 하부 게이트 구조물(132)은 BLSA 영역(30) 내에서 제1 방향(D1)으로 연장될 수 있다. 다른 실시예에 있어서, 제1 하부 게이트 구조물(132)은 BLSA 영역(30) 내에서 제1 방향(D1)을 따라 서로 이격되도록 복수 개로 형성될 수도 있다.
예시적인 실시예들에 있어서, 제1 하부 게이트 구조물(132)은 BLSA 영역(30) 내에서 제2 방향(D1)을 따라 서로 이격되도록 복수 개로 형성될 수 있으며, 이에 따라 상기 제1 트랜지스터는 BLSA 영역(30) 내에서 제2 방향(D1)을 따라 서로 이격되도록 복수 개로 형성될 수 있다.
또한, 도시하지는 않았으나, 상기 제2 트랜지스터는 칼럼 회로 영역(40) 내에서 제1 방향(D1) 혹은 제2 방향(D2)을 따라 서로 이격되도록 복수 개로 형성될 수도 있으며, 상기 제3 트랜지스터는 칼럼 회로 영역(40) 및 제2 영역(II) 내에서 제1 방향(D1) 혹은 제2 방향(D2)을 따라 서로 이격되도록 복수 개로 형성될 수도 있다.
상기 제1 내지 제3 트랜지스터들을 커버하는 제1 하부 층간 절연막(140)을 기판(100) 상에 형성한 후, 이를 관통하여 제1 내지 제3 불순물 영역들(102, 104, 106) 상면에 각각 접촉하는 제1 내지 제3 하부 콘택 플러그들(152, 154, 156), 및 제2 및 제3 하부 게이트 구조물들(134, 136)의 상면에 각각 접촉하는 제5 및 제6 하부 콘택 플러그들(155, 157)을 형성할 수 있다. 다만 도시하지는 않았으나, 제1 하부 층간 절연막(140)을 관통하여 제1 하부 게이트 구조물(132)의 상면에 접촉하는 제4 하부 콘택 플러그를 더 형성할 수도 있다.
제1 하부 층간 절연막(140), 제1 내지 제3 하부 콘택 플러그들(152, 154, 156), 및 제5 및 제6 하부 콘택 플러그들(155, 157) 상에 제2 하부 층간 절연막(160)을 형성한 후, 이를 관통하여 제1 내지 제3 하부 콘택 플러그들(152, 154, 156), 및 제5 및 제6 하부 콘택 플러그들(155, 157)의 상면에 각각 접촉하는 제1 내지 제5 하부 배선들(172, 174, 176, 175, 177)을 형성할 수 있다.
예시적인 실시예들에 있어서, 각 제1 하부 배선들(172)은 BLSA 영역(30) 내에서 제1 방향(D1)으로 연장될 수 있다.
예시적인 실시예들에 있어서, 제2 하부 콘택 플러그들(154) 상에 각각 형성된 제2 하부 배선들(174) 중에서 적어도 하나는 칼럼 회로 영역(40) 및 BLSA 영역(30) 내에서 제1 방향(D1)으로 연장될 수 있다. 나아가, 일 실시예에 있어서, 상기 적어도 하나의 제2 하부 배선(174)은 제1 방향(D1)으로 배치된 복수의 제1 및 제2 매트들(21, 22)을 관통하여 제1 방향(D1)을 따라 연속적으로 연장될 수 있다.
예시적인 실시예들에 있어서, 제3 하부 콘택 플러그들(156) 상에 각각 형성된 제3 하부 배선들(176) 중에서 적어도 하나는 칼럼 회로 영역(40)으로부터 제2 영역(II)까지 제1 방향(D1)을 따라 연장될 수 있다.
도 13 내지 도 16을 참조하면, 제2 하부 층간 절연막(160) 및 제1 내지 제5 하부 배선들(172, 174, 176, 175, 177) 상에 제3 하부 층간 절연막(180)을 형성하고, 이를 관통하여 제1 및 제3 하부 배선들(172, 176)의 상면에 각각 접촉하는 제1 및 제2 하부 비아들(191, 196)을 형성할 수 있다.
예시적인 실시예들에 있어서, 제1 하부 비아(191)는 제2 방향(D2)으로 배치된 복수의 제1 하부 배선들(172) 중에서 일부 상에 형성될 수 있다. 또한, 제2 하부 비아(196)는 제2 영역(II) 내에 형성될 수 있다.
이후, 제3 하부 층간 절연막(180) 및 제1 및 제2 하부 비아들(191, 196) 상에 제4 하부 층간 절연막(200)을 형성하고, 이를 관통하여 제1 및 제2 하부 비아들(191, 196)의 상면에 각각 접촉하는 제6 및 제8 하부 배선들(211, 216), 및 제1 하부 배선들(172) 중에서 일부와 제3 방향(D3)으로 오버랩되는 제7 하부 배선(213)을 형성할 수 있다.
예시적인 실시예들에 있어서, 각 제6 및 제7 하부 배선들(211, 213)은 제2 매트(22)에 포함된 BLSA 영역(30)뿐만 아니라, 이에 제1 방향(D1)으로 인접한 제1 매트(21)에 포함된 BLSA 영역(30) 및 이들 사이의 제1 영역(I) 내에서 제1 방향(D1)으로 연장될 수 있다. 이때, 제7 하부 배선(213)은 제1 방향(D1)으로 인접한 상기 제1 매트(21)에 포함된 BLSA 영역(30) 내에 형성된 제1 하부 비아의 상면에 접촉할 수 있다.
또한, 제8 하부 배선(216)은 제2 영역(II) 내에 형성될 수 있다.
이후, 제4 하부 층간 절연막(200) 및 제6 내지 제8 하부 배선들(211, 213, 216) 상에 제5 하부 층간 절연막(220)을 형성하고, 이를 관통하여 제6 내지 제8 하부 배선들(211, 213, 216)의 상면에 각각 접촉하는 제3 내지 제5 하부 비아들(231, 233, 236)을 형성할 수 있다.
예시적인 실시예들에 있어서, 제5 하부 비아(236)는 제2 영역(II) 내에 형성될 수 있다.
이후, 제5 하부 층간 절연막(220) 및 제3 내지 제5 하부 비아들(231, 233, 236) 상에 제1 내지 제3 비트 라인 구조물들(291, 293, 295) 및 제1 상부 배선 구조물(296)을 형성할 수 있으며, 제1 내지 제3 비트 라인 구조물들(291, 293, 295) 및 제1 상부 배선 구조물(296) 사이에는 제5 하부 층간 절연막(220)의 상면을 노출시키는 제1 개구가 형성될 수 있다.
제1 비트 라인 구조물(291)은 제3 방향(D3)으로 적층된 제1 비트 라인(271) 및 제1 절연 패턴(281)을 포함할 수 있고, 제2 비트 라인 구조물(293)은 제3 방향(D3)으로 적층된 제2 비트 라인(273) 및 제2 절연 패턴(283)을 포함할 수 있으며, 제3 비트 라인 구조물(295)은 제3 방향(D3)으로 적층된 제3 비트 라인(275) 및 제3 절연 패턴(285)을 포함할 수 있다. 또한, 제1 상부 배선 구조물(296)은 제3 방향(D3)으로 적층된 제1 상부 배선(276) 및 제4 절연 패턴(286)을 포함할 수 있다.
예시적인 실시예들에 있어서, 각 제1 내지 제3 비트 라인 구조물들(291, 293, 295)은 BLSA 영역(30) 및 칼럼 회로 영역(40) 내에서 제1 방향(D1)으로 연장될 수 있다. 이때, 제1 비트 라인 구조물(291)은 제3 하부 비아(231)의 상면에 접촉할 수 있으며, 제2 비트 라인 구조물(293)은 제4 하부 비아(233)의 상면에 접촉할 수 있다. 한편, 제3 비트 라인 구조물(295)은 제1 하부 배선들(172) 중에서 제3 하부 비아(231) 혹은 제4 하부 비아(233)와 제3 방향(D3)으로 오버랩되지 않는 제1 하부 배선(172)과 제3 방향(D3)으로 오버랩될 수 있다.
한편, 제1 상부 배선 구조물(296)은 제2 영역(II) 내에 형성되어 제5 하부 비아(236)의 상면에 접촉할 수 있다.
이후, 상기 제1 개구를 채우는 제1 상부 층간 절연막을 제1 내지 제3 비트 라인 구조물들(291, 293, 295), 제1 상부 배선 구조물(296) 및 제5 하부 층간 절연막(220) 상에 형성하고, 제1 내지 제3 비트 라인 구조물들(291, 293, 295) 및 제1 상부 배선 구조물(296)의 상면이 노출될 때까지 상기 제1 상부 층간 절연막의 상부를 평탄화할 수 있으며, 이에 따라 제1 내지 제3 비트 라인 구조물들(291, 293, 295) 및 제1 상부 배선 구조물(296)의 측벽을 커버하는 제1 상부 층간 절연 패턴(240)이 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 평탄화 공정은 예를 들어, 화학 기계적 연마(CMP) 공정 및/또는 에치 백 공정을 포함할 수 있다.
도 17 및 18을 참조하면, 제1 내지 제3 비트 라인 구조물들(291, 293, 295), 제1 상부 배선 구조물(296) 및 제1 상부 층간 절연 패턴(240) 상에 제2 상부 층간 절연막을 형성하고, 예를 들어, 건식 식각 공정을 통해 상기 제2 상부 층간 절연막 및 제1 내지 제3 절연 패턴들(281, 283, 285)을 부분적으로 제거하여, 제1 내지 제3 비트 라인들(271, 273, 275) 및 제1 상부 층간 절연 패턴(240)의 상면을 노출시키며 제2 방향(D2)으로 연장되는 제2 개구(320)를 BLSA 영역(30) 및 칼럼 회로 영역(40) 내에 형성할 수 있다.
이에 따라, 상기 제2 상부 층간 절연막은 제1 방향(D1)으로 서로 이격된 복수의 제2 상부 층간 절연 패턴들(310)로 분리될 수 있으며, 각 제2 상부 층간 절연 패턴들(310)은 제2 방향 (D2)으로 연장될 수 있다.
도 19를 참조하면, 제2 개구(320)에 의해 노출된 제1 내지 제3 비트 라인들(271, 273, 275) 및 제1 상부 층간 절연 패턴(240)의 상면, 및 제2 상부 층간 절연 패턴(310)의 측벽 및 상면에 채널막(330), 상부 게이트 절연막(340) 및 상부 게이트 전극막(350)을 순차적으로 적층할 수 있다.
예시적인 실시예들에 있어서, 채널막(330), 상부 게이트 절연막(340) 및 상부 게이트 전극막(350)은 예를 들어, 원자층 증착(ALD) 공정, 화학 기상 증착(CVD) 공정 등과 같은 증착 공정을 통해 형성될 수 있다.
예시적인 실시예들에 있어서, 채널막(330)은 예를 들어, 이그조(IGZO)와 같은 비정질 산화물 반도체 물질을 포함하도록 형성될 수 있으며, 상대적으로 저온에서 형성될 수 있다. 반면, 상부 게이트 절연막(340) 및 상부 게이트 전극막(350)은 상대적으로 고온에서 형성될 수 있다.
도 20 및 21을 참조하면, 상부 게이트 전극막(350) 및 상부 게이트 절연막(340)에 대해 이방성 식각 공정을 수행할 수 있으며, 이에 따라 이들은 각각 상부 게이트 전극(355) 및 상부 게이트 절연 패턴(345)으로 변환되어 제2 개구(320) 내에 형성된 채널막(330) 부분의 측벽에 형성될 수 있다.
이때, 상부 게이트 절연 패턴(345)의 외측벽 및 저면은 제2 개구(320) 내에 형성된 채널막(330) 부분의 내측벽과 내측 바닥면에 각각 접촉할 수 있다. 예시적인 실시예들에 있어서, 상부 게이트 절연 패턴(345)은 제1 방향(D1)으로의 단면이 컵 형상을 가질 수 있다. 다른 실시예들에 있어서, 상부 게이트 절연 패턴(345)은 제1 방향(D1)으로의 단면이 L자형일 수도 있다.
상부 게이트 전극(355)은 상부 게이트 절연 패턴(345)의 내측벽에 접촉할 수 있으며, 제2 개구(320) 내에 형성된 상부 게이트 절연 패턴(345)의 내측 바닥면에 접촉할 수 있다.
이후, 예를 들어, 에치 백 공정을 수행하여, 상부 게이트 전극(355)의 상부를 제거할 수 있다. 이에 따라, 상부 게이트 전극(355)의 상면은 게이트 절연 패턴(345)의 상면보다 낮아질 수 있으며, 상부 게이트 절연 패턴(345)의 상부 내측벽이 노출될 수 있다. 예시적인 실시예들에 있어서, 상부 게이트 전극(355)의 상면은 제2 상부 층간 절연 패턴(310)의 상면보다 낮을 수 있다.
도 22 및 23을 참조하면, 상부 게이트 전극(355)의 측벽 및 상면, 상부 게이트 절연 패턴(345)의 상부 내측벽 및 상면, 및 채널막(330)의 상면에 제5 절연막을 형성하고, 상기 제5 절연막 상에 제2 개구(320)의 나머지 부분을 채우는 제3 상부 층간 절연막을 형성한 후, 제2 상부 층간 절연 패턴(310)의 상면이 노출될 때까지 상기 제3 상부 층간 절연막의 상부, 상기 제5 절연막의 상부, 상부 게이트 절연 패턴(345)의 상부 및 채널막(330)의 상부에 대해 평탄화 공정을 수행할 수 있다.
상기 평탄화 공정은 예를 들어, 화학 기계적 연마(CMP) 공정 및/또는 에치 백 공정을 포함할 수 있다.
상기 평탄화 공정을 수행함에 따라서, 제2 개구(320) 내에는 제3 상부 층간 절연 패턴(370) 및 이의 저면 및 측벽을 커버하는 제5 절연 패턴(360)이 형성될 수 있으며, 채널막(330)은 제1 방향(D1)을 따라 서로 이격된 복수의 채널들(335)로 분리될 수 있다. 예시적인 실시예들에 있어서, 각 채널들(335)은 제2 방향(D2)으로 연장될 수 있으며, 제1 방향(D1)으로의 단면이 컵 형상을 가질 수 있다.
이후, 제3 상부 층간 절연 패턴(370)의 상부 및 제5 절연 패턴(360)의 상부를 제거하여 상부 게이트 전극(355)의 상면을 노출시키는 제1 리세스를 형성한 후, 상기 제1 리세스 내에 제6 절연 패턴(380)을 형성할 수 있다.
제6 절연 패턴(380)은 상부 게이트 전극(355), 제3 상부 층간 절연 패턴(370), 제5 절연 패턴(360), 상부 게이트 절연 패턴(345), 채널(335) 및 제2 상부 층간 절연 패턴(310) 상에 상기 제1 리세스를 채우는 제6 절연막을 형성한 후, 제2 상부 층간 절연 패턴(310)의 상면이 노출될 때까지 상기 제6 절연막을 평탄화함으로써 형성될 수 있다.
이후, 제2 영역(II) 내에서 제2 상부 층간 절연 패턴(310) 및 제4 절연 패턴(286)을 관통하여 제1 상부 배선(276)의 상면에 접촉하는 제1 상부 콘택 플러그(315, 도 25 참조)를 형성할 수 있다.
도 24 내지 도 27을 참조하면, 각 채널들(335)을 부분적으로 제거하여 제1 내지 제3 비트 라인들(271, 273, 275) 및 제1 상부 층간 절연 패턴(240)의 상면을 노출시키는 제3 개구를 형성한 후, 상기 제3 개구 내에 제7 절연 패턴(500)을 형성할 수 있다. 이에 따라, 제2 방향(D2)으로 연장되는 채널(335)은 제2 방향(D2)을 따라 서로 이격되도록 복수 개로 분리될 수 있다. 결국 채널들(335)은 제1 및 제2 방향들(D1, D2)을 따라 서로 이격되도록 복수 개로 형성될 수 있다.
이후, 채널(335)의 상부를 제거하여 제2 리세스를 형성한 후, 상기 제2 리세스(390)를 채우는 제1 랜딩 패드(400)를 채널(335), 상부 게이트 절연 패턴(345), 제6 절연 패턴(380) 및 제2 상부 층간 절연 패턴(310) 상에 형성할 수 있다.
예시적인 실시예들에 있어서, 제1 랜딩 패드(400)는 BLSA 영역(30) 및 칼럼 회로 영역(40) 내에서 제1 및 제2 방향들(D1, D2)을 따라 서로 이격되도록 복수 개로 형성될 수 있다.
일 실시예에 있어서, 제1 랜딩 패드들(400)은 평면에서 보았을 때, 격자 형상으로 배치될 수 있다. 다른 실시예에 있어서, 제1 랜딩 패드들(400)은 평면에서 보았을 때, 벌집 형상으로 배치될 수 있다.
한편, 제2 영역(II) 내에는 제1 상부 콘택 플러그(315)의 상면에 접촉하는 제2 랜딩 패드(405)가 형성될 수 있다.
도 28 및 29를 참조하면, 제2 상부 층간 절연 패턴(310), 채널(335), 상부 게이트 절연 패턴(345), 및 제6 및 제7 절연 패턴들(380, 500) 상에 제1 및 제2 랜딩 패드들(400, 405)을 커버하는 제4 층간 절연막을 형성하고, 제1 및 제2 랜딩 패드들(400, 405)의 상면이 노출될 때까지 상기 제4 층간 절연막 상부를 평탄화할 수 있으며, 이에 따라 제1 및 제2 랜딩 패드들(400, 405)의 측벽을 커버하는 제4 상부 층간 절연 패턴(410)이 형성될 수 있다.
이후, 제1 랜딩 패드(400)의 상면에 접촉하는 제1 커패시터 전극(420)을 형성하고, 제1 커패시터 전극(420)의 상면 및 측벽, 및 제4 상부 층간 절연 패턴(410)의 상면에 유전막(430)을 형성한 후, 유전막(430)의 상면에 제2 커패시터 전극(440)을 형성함으로써 커패시터(450)를 형성할 수 있다.
이후, 각 제1 및 제2 매트들(21, 22) 이외의 영역들, 즉 제2 영역(II), 및 제1 영역(I) 내에서 제1 및 제2 매트들(21, 22) 사이의 영역들에 형성된 제2 커패시터 전극(440) 및 유전막(430) 부분을 제거하여 제4 상부 층간 절연 패턴(410)의 상면을 노출시키는 제4 개구를 형성한 후, 상기 제4 개구를 채우는 제5 상부 층간 절연 패턴(460)을 형성할 수 있다.
다시 도 3 내지 도 7을 참조하면, 커패시터(450) 및 제5 상부 층간 절연 패턴(460) 상에 제6 상부 층간 절연막(470)을 형성한 후, 제2 영역(II) 내에서 제6 상부 층간 절연막(470) 및 제5 상부 층간 절연 패턴(460)을 관통하여 제2 랜딩 패드(405)의 상면에 접촉하는 제2 상부 콘택 플러그(485)를 형성할 수 있다.
이후, 제6 상부 층간 절연막(470) 및 제2 상부 콘택 플러그(485) 상에 제7 상부 층간 절연막(490)을 형성한 후, 제2 영역(II) 내에서 이를 관통하여 제2 상부 콘택 플러그(485)의 상면에 접촉하는 제2 상부 배선(505)을 형성할 수 있다.
이후, 제7 상부 층간 절연막(490) 및 제2 상부 배선(505) 상에 제8 상부 층간 절연막(510)을 형성한 후, 제2 영역(II) 내에서 이를 관통하여 제2 상부 배선(505)의 상면에 접촉하는 제1 상부 비아(525)를 형성할 수 있다.
이후, 제8 상부 층간 절연막(510) 및 제1 상부 비아(525) 상에 제9 상부 층간 절연막(530)을 형성한 후, 이를 관통하여 제3 상부 콘택 플러그(525)의 상면에 접촉하는 제3 상부 배선(545)를 형성할 수 있다.
예시적인 실시예들에 있어서, 제3 상부 배선(545)은 제2 영역(II), 칼럼 회로 영역(40) 및 BLSA 영역(30) 내에서 제1 방향(D1)으로 연장될 수 있으며, 나아가 제1 방향(D1)으로 배치된 복수의 제1 및 제2 매트들(21, 22)을 관통하여 제1 방향(D1)을 따라 연속적으로 연장될 수 있다.
전술한 공정들을 수행함으로써, 상기 반도체 장치의 제조가 완성될 수 있다.
도 30 내지 도 32는 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 평면도 및 단면도들이다.
즉, 도 30은 상기 평면도이고, 도 31은 도 30의 A-A'선을 따라 절단한 단면도이며, 도 32는 도 30의 C-C'선 및 E-E'선을 따라 절단한 단면도들을 포함한다.
상기 반도체 장치는 일부 구성 요소들을 더 포함하는 것을 제외하고는, 도 1 내지 도 7을 참조로 설명한 반도체 장치와 실질적으로 동일하거나 유사하므로, 중복적인 설명은 생략한다.
도 30 내지 도 32를 참조하면, 상기 반도체 장치는 제9 상부 층간 절연막(530)을 관통하여 제1 및 제2 매트들(21, 22) 내에서 제1 방향(D1)으로 연속적으로 연장되는 제4 상부 배선(547)을 더 포함할 수 있다.
제4 상부 배선(547)은 제1 방향(D1)으로 서로 인접하는 매트들(21, 22) 사이의 제1 영역(I) 내에 형성된 제2 상부 비아(527), 제6 상부 배선(507), 제5 상부 콘택 플러그(487), 제3 랜딩 패드(407), 제4 상부 콘택 플러그(317), 제5 상부 배선(274), 제7 하부 비아(234), 제9 하부 배선(214) 및 제6 하부 비아(194)를 통해서, 각 매트들(21, 22) 내에서 CSL 역할을 수행하는 제2 하부 배선(174)에 전기적으로 연결될 수 있다.
즉, 제4 상부 배선(547)은 매트들(21, 22) 내에서 각각 제1 방향(D1)으로 연장되며 CSL 역할을 수행하는 제2 하부 배선들(174)에 공통적으로 전기적으로 연결되어, 이들에 전기적 신호를 인가하는 글로벌(global) CSL 역할을 수행할 수 있다.
도 33 및 도 34는 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 평면도 및 단면도이다.
즉, 도 33은 상기 평면도이고, 도 34는 도 33의 F-F'선을 따라 절단한 단면도이다.
상기 반도체 장치는 일부 구성 요소들을 더 포함하는 것을 제외하고는, 도 1 내지 도 7을 참조로 설명한 반도체 장치와 실질적으로 동일하거나 유사하므로, 중복적인 설명은 생략한다.
도 33 및 34를 참조하면, CSL 드라이버 회로를 구성하는 상기 제2 트랜지스터 및 CSL 역할을 수행하는 제2 하부 배선(174)과 상에도 비트 라인들이 더 형성되어, 예를 들어, 제2 하부 배선(174)과 제3 방향(D3)으로 오버랩될 수 있다.
이에 도면 상에서는 예시적으로, 도 1 내지 도 7에 도시된 제1 내지 제3 비트 라인들(271, 273, 275)에 더하여, 제2 및 제3 비트 라인들(273, 275)이 더 형성된 것이 도시되어 있다.
이상에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
10: 반도체 장치 21, 22: 제1, 제2 매트
30: BLSA 영역 40: 칼럼 회로 영역
50: SWD 영역 100: 기판
102, 104, 106: 제1 내지 제3 불순물 영역
112, 114, 116: 제1 내지 제3 하부 게이트 절연 패턴
122, 124, 126: 제1 내지 제6 하부 게이트 전극
132, 134, 136: 제1 내지 제3 하부 게이트 구조물
152, 154, 156: 제1 내지 제3 하부 콘택 플러그
155, 157: 제5, 제6 하부 콘택 플러그
172, 174, 176, 175, 177, 211, 213, 216, 214: 제1 내지 제9 하부 배선
140, 160, 180, 200, 220: 제1 내지 제5 하부 층간 절연막
271, 273, 275: 제1 내지 제3 비트 라인
276, 505, 545, 547, 274, 507: 제1 내지 제6 상부 비아
281, 283, 285, 286, 360, 380, 500: 제1 내지 제7 절연 패턴
291, 293, 295: 제1 내지 제3 비트 라인 구조물
296: 제1 상부 배선 구조물
240, 310, 370, 410, 460: 제1 내지 제5 상부 층간 절연 패턴
315, 485, 525, 317, 487: 제1 내지 제5 상부 콘택 플러그
330: 채널막 335: 채널
340: 상부 게이트 절연막 345: 상부 게이트 절연 패턴
350: 상부 게이트 전극막 355: 상부 게이트 전극
420, 440; 제1, 제2 커패시터 전극 430: 유전막
450: 커패시터
470, 490, 510, 530: 제6 내지 제9 상부 층간 절연막
525, 527: 제1, 제2 상부 비아

Claims (10)

  1. 기판 상에 형성된 비트 라인 감지 증폭기(BLSA) 회로 패턴;
    상기 기판 상에 상기 BLSA 회로 패턴에 인접하여 형성된 칼럼 회로 패턴; 및
    상기 BLSA 회로 패턴 및 상기 칼럼 회로 패턴 상에 형성되며, 상기 기판의 상면에 평행한 제1 방향으로 각각 연장되고, 상기 기판 상면에 평행하고 상기 제1 방향과 교차하는 제2 방향으로 서로 이격된 비트 라인들;
    상기 비트 라인들 상에서 상기 제2 방향으로 각각 연장되며, 상기 제1 방향을 따라 서로 이격된 게이트 전극들;
    상기 각 게이트 전극들의 상기 제1 방향으로의 측벽에 형성된 게이트 절연 패턴;
    상기 게이트 절연 패턴의 상기 제1 방향으로의 측벽에 형성되어 상기 비트 라인들에 접촉하는 채널;
    상기 채널 상에 형성된 랜딩 패드; 및
    상기 랜딩 패드 상에 형성된 커패시터를 포함하는 셀 어레이를 구비하며,
    상기 BLSA 회로 패턴 및 상기 칼럼 회로 패턴은 상기 기판 상면에 수직한 제3 방향을 따라 상기 셀 어레이와 오버랩되는 반도체 장치.
  2. 제 1 항에 있어서, 상기 칼럼 회로 패턴은 칼럼 디코더(column decoder), 칼럼 선택 라인(Common Select Line: CSL) 드라이버, 입출력 감지 증폭기(I/O SA) 및 쓰기 드라이버 중 적어도 하나를 포함하는 반도체 장치.
  3. 제 2 항에 있어서, 상기 칼럼 회로 패턴은 상기 CSL 드라이버를 포함하며,
    상기 CSL 드라이버에 전기적으로 연결되며, 상기 셀 어레이 아래에 형성되어 상기 제1 방향으로 연장되는 CSL을 더 포함하는 반도체 장치.
  4. 제 2 항에 있어서, 상기 칼럼 회로 패턴은 입출력 감지 증폭기(I/O SA)를 포함하며,
    상기 입출력 감지 증폭기(I/O SA)에 전기적으로 연결되며, 상기 셀 어레이 위에 형성되어 상기 제1 방향으로 연장되는 글로벌 입출력 라인을 더 포함하는 반도체 장치.
  5. 제 1 항에 있어서, 상기 기판 상에는 상기 셀 어레이가 각각 형성된 매트들이 상기 제1 방향을 따라 배치되고,
    상기 매트들은 상기 제1 방향으로의 각 양단들에 형성된 제2 매트, 및 상기 매트들 중에서 상기 제2 매트들을 제외한 제1 매트들을 포함하며,
    상기 칼럼 회로 패턴은 상기 제2 매트 내에 형성된 반도체 장치.
  6. 제 5 항에 있어서, 상기 각 제1 매트들 내에는 상기 제1 방향으로의 양 측들에 각각 상기 BLSA 회로 패턴들이 형성되며,
    상기 각 제2 매트들 내에는 상기 제1 방향으로의 양 측들에 각각 상기 BLSA 회로 패턴 및 상기 칼럼 회로 패턴이 형성된 반도체 장치.
  7. 제 5 항에 있어서, 상기 칼럼 회로 패턴은 CSL 드라이버를 포함하며,
    상기 CSL 드라이버에 전기적으로 연결되며, 상기 셀 어레이 아래에서 상기 제1 및 제2 매트들을 통과하여 상기 제1 방향을 따라 연속적으로 연장되는 CSL을 더 포함하는 반도체 장치.
  8. 제 5 항에 있어서, 상기 칼럼 회로 패턴은 입출력 감지 증폭기(I/O SA)를 포함하며,
    상기 입출력 감지 증폭기(I/O SA)에 전기적으로 연결되며, 상기 셀 어레이 위에서 상기 제1 및 제2 매트들을 통과하여 상기 제1 방향을 따라 연속적으로 연장되는 글로벌 입출력 라인을 더 포함하는 반도체 장치.
  9. 기판 상에 형성되며, 상기 기판의 상면에 평행한 제1 방향을 따라 배치된 매트들;
    상기 각 매트들 내에 형성된 비트 라인 감지 증폭기(BLSA) 회로 패턴; 및
    상기 각 매트들 내에서 상기 BLSA 회로 패턴 상에 형성되며,
    상기 제1 방향으로 각각 연장되고, 상기 기판 상면에 평행하고 상기 제1 방향과 교차하는 제2 방향으로 서로 이격된 비트 라인들;
    상기 비트 라인들 상에서 상기 제2 방향으로 각각 연장되며, 상기 제1 방향을 따라 서로 이격된 게이트 전극들;
    상기 각 게이트 전극들의 상기 제1 방향으로의 측벽에 형성된 게이트 절연 패턴;
    상기 게이트 절연 패턴의 상기 제1 방향으로의 측벽에 형성되어 상기 비트 라인들에 접촉하는 채널;
    상기 채널 상에 형성된 랜딩 패드; 및
    상기 랜딩 패드 상에 형성된 커패시터를 포함하는 셀 어레이를 구비하며,
    상기 매트들은 상기 제1 방향으로의 각 양단들에 형성된 제2 매트, 및 상기 매트들 중에서 상기 제2 매트들을 제외한 제1 매트들을 포함하고,
    상기 각 제2 매트들 내에는 상기 셀 어레이 아래에 형성되어 상기 기판 상면에 수직한 제3 방향을 따라 상기 셀 어레이와 오버랩되는 칼럼 회로 패턴이 형성된 반도체 장치.
  10. 뱅크 영역 및 이를 둘러싸는 주변 회로 영역을 포함하는 기판의 상기 뱅크 영역 상에 형성되며, 상기 기판의 상면에 평행하고 서로 교차하는 제1 및 제2 방향들을 따라 배치된 제1 및 제2 매트들;
    상기 각 제1 매트들 내에서 상기 제1 방향으로의 양 측들에 각각 형성된 제1 비트 라인 감지 증폭기(BLSA) 회로 패턴들;
    상기 각 제1 매트들 내에서 상기 제1 BLSA 회로 패턴들 상에 형성된 제1 셀 어레이;
    상기 각 제2 매트들 내에서 상기 제1 방향으로의 양 측들에 각각 형성된 제2 BLSA 회로 패턴 및 칼럼 회로 패턴; 및
    상기 각 제2 매트들 내에서 상기 제2 BLSA 회로 패턴 및 상기 칼럼 회로 패턴 상에 형성된 제2 셀 어레이를 포함하며,
    상기 칼럼 회로 패턴은 상기 기판 상면에 수직한 제3 방향을 따라 상기 제2 셀 어레이와 오버랩되는 반도체 장치.
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