TWI549228B - 動態隨機存取記憶體單元及其製作方法 - Google Patents

動態隨機存取記憶體單元及其製作方法 Download PDF

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Description

動態隨機存取記憶體單元及其製作方法
本發明是有關於一種態隨機存取記憶體，且特別是關於一種具有垂直式通道之動態隨機存取記憶體單元及其製作方法。
在半導體電子元件裝置中，動態隨機存取記憶體(Dynamic Random Access Memory，DRAM)元件是常見的產品之一。動態隨機存取記憶體元件是由許多記憶單元所構成，記憶體單元包括一電晶體與一記憶貯存裝置。此記憶貯存裝置通常是一個電容器結構。電容器是用來儲存代表資料的電荷，電晶體則是用來控制電容器內部電荷的存取機制。
然而，隨著動態隨機存取記憶體元件不斷地朝小型化發展，習知具有平面電晶體的動態隨機存取記憶體元件已無法滿足高密度記憶單元之需求。此外，減小個別單元的尺寸及增加記憶體單元密度，可容許更多記憶體單元擠到單一的記憶體晶片上。當各單元的尺寸減小時，記憶體上各單元的隔離因此變得更重要。因此，仍需提供一種新穎的動態隨機存取記憶體結構及製作方法。
本發明在於提供一種動態隨機存取記憶體單元，其具有自對準溝槽隔離結構，可提升記憶體陣列之密度。此外，本發明還提供一種動態隨機存取記憶體單元的製造方法。
本發明實施例提供一種動態隨機存取記憶體單元，包括一基底、一自對準溝槽隔離結構以及一第一溝槽式閘極。基底具有至 少一柱狀主體並形成有一溝槽，所述柱狀主體包括一汲極區、一位於汲極區上的本體區以及一位於本體區上的源極區。汲極區具有第一導電型，本體區具有第二導電型，源極區也具有第一導電型，其中第二導電型與第一導電型相反。自對準溝槽隔離結構是位於溝槽的一下部分內，第一溝槽式閘極也是位於溝槽的所述下部分內且位於自對準溝槽隔離結構上方。第一溝槽式閘極包括一第一間隔層結構，第一間隔層結構環繞部分汲極區的周圍而位於溝槽的內側壁，以定義自對準溝槽隔離結構的寬度。
本發明實施例另提供一種動態隨機存取記憶體單元，包括一柱狀主體、一第一溝槽式閘極、一第二溝槽式閘極以及一閘極介電層。所述柱狀主體包括一汲極區、一位於汲極區上的本體區以及一位於本體區上的源極區。汲極區具有第一導電型，本體區具有第二導電型，源極區也具有第一導電型，其中第二導電型與第一導電型相反。第一溝槽式閘極包括一第一間隔層結構，第一間隔層結構環繞部分汲極區的周圍。第二溝槽式閘極包括一第二間隔層結構，第二間隔層結構至少環繞本體區的周圍，且第二間隔層結構的底部至少環繞部分汲極區的周圍，而第二間隔層結構的頂部至少環繞部分源極區的周圍。閘極介電層位於第二間隔層結構與柱狀主體之間。
本發明實施例另提供一種動態隨機存取記憶體單元的製造方法，包括下列步驟。首先，提供一基底，所述基底具有至少一柱狀主體，柱狀主體包括一汲極區、一位於汲極區上的本體區以及一位於本體區上的源極區，汲極區具有第一導電型，本體區具有第二導電型，源極區也具有第一導電型，其中第二導電型與第一導電型相反。再者，形成一溝槽於基底內。然後，沿著溝槽的內側壁形成一第一間隔層結構於溝槽的一下部分內。接著，透過第一間隔層結構蝕刻基底，以加深溝槽的深度。最後，填入一自對準溝槽隔離結構於溝槽的下部分內，其中第一間隔層結構位於 自對準溝槽隔離結構上方。
為能更進步瞭解本發明之特徵及技術內容，請參閱以下有關本發明之詳細說明與附圖，但是此等說明與所附圖式僅係用來說明本發明，而非對本發明的權利範圍作任何的限制。
1‧‧‧動態隨機存取記憶體陣列
10‧‧‧動態隨機存取記憶體單元
100‧‧‧基底
110‧‧‧柱狀主體
110a‧‧‧汲極區
110b‧‧‧本體區
110c‧‧‧源極區
120、120’‧‧‧溝槽
121‧‧‧第一溝渠
122‧‧‧第二溝渠
130‧‧‧自對準溝槽隔離結構
140‧‧‧第一溝槽式閘極
141‧‧‧第一間隔層結構
142‧‧‧第一導電層
142’‧‧‧第一導電初始層
150‧‧‧第一覆蓋層
160‧‧‧閘極介電層
170‧‧‧第二溝槽式閘極
171‧‧‧第二間隔層結構
172‧‧‧第二導電層
172’‧‧‧第二導電初始層
180‧‧‧第二覆蓋層
190‧‧‧導電接墊
210‧‧‧堆疊型電容結構
211‧‧‧下電極
211a‧‧‧柱狀底部
211b‧‧‧冠狀頂部
212‧‧‧電容介電層
213‧‧‧上電極
220‧‧‧多晶矽層
230‧‧‧氮化矽墊層
D1‧‧‧第一軸向
D2‧‧‧第二軸向
Z‧‧‧軸
AA‧‧‧剖線
圖1至圖5為依據本發明一實施例所繪示之動態隨機存取記憶體陣列於製造過程中的剖面示意圖。
圖6至圖10為依據本發明一實施例所繪示之動態隨機存取記憶體陣列於製造過程中的俯視示意圖。
圖11至圖13依據本發明一實施例所繪示之動態隨機存取記憶體陣列於製造過程中的立體示意圖。
圖14為依據本發明一實施例所繪示之動態隨機存取記憶體單元的立體示意圖。
請參閱圖5，圖5為根據本發明一實施例所繪示之動態隨機存取記憶體陣列的剖面示意圖，其中圖5所示之動態隨機存取記憶體陣列包括多個動態隨機存取記憶體單元。圖5中所示之動態隨機存取記憶體單元包括基底100、自對準溝槽隔離結構130、第一溝槽式閘極140、第一覆蓋層150、閘極介電層160以及第二溝槽式閘極170。其中，基底100具有至少一個柱狀主體110並形成有一個溝槽120，自對準溝槽隔離結構130以及第一溝槽式閘極140皆位於溝槽120的一下部分內，且第一溝槽式閘極140是位於自對準溝槽隔離結構130上方。第一覆蓋層150是位於溝槽120內並且覆蓋第一溝槽式閘極140，而閘極介電層160覆蓋溝槽120的一上部分的內側表面。第二溝槽式閘極170是位於溝槽120的上部分內，因此，第一覆蓋層150是位於第一溝槽式閘極140與第二溝槽式閘極170之間。
柱狀主體110包括汲極區110a、位於汲極區110a上之本體 區110b以及位於本體區110b上之源極區110c。汲極區110a以及源極區110c皆具有第一導電型，而本體區110b具有第二導電型，其中第二導電型是與第一導電型相反。
形成於基底100內的溝槽120可往下延伸至穿過汲極區110a的底部，因此，位於溝槽120之下部分內的自對準溝槽隔離結構130可往下延伸至汲極區110a的底部，以隔離相鄰的柱狀主體110。自對準溝槽隔離結構130可包括氧化層襯墊、氮化矽襯墊、介電材料層以及高密度電漿層。其中氧化層襯墊設置於溝槽120的內壁上，氮化矽襯墊設置於氧化層襯墊上，介電材料層設置於氮化矽襯墊上，而高密度電漿層設置於介電材料層上。
第一溝槽式閘極140包括第一間隔層結構141以及第一導電層142。第一間隔層結構141環繞部分汲極區110a的周圍而位於溝槽120的內側壁，以定義自對準溝槽隔離結構130的寬度，其中，第一間隔層結構141是電連接且直接接觸柱狀主體110的部分汲極區110a。於圖所示的實施例中，自對準溝槽隔離結構130的側表面與第一間隔層結構141的側表面是相互平齊。此外，第一導電層142至少覆蓋部分第一間隔層結構141的表面，且第一導電層142是沿著第一軸向D1(例如X軸)延伸。
第二溝槽式閘極170包括第二間隔層結構171以及第二導電層172。第二間隔層結構171至少環繞本體區110b的周圍而位於溝槽120的內側壁，且第二間隔層結構171的底部至少環繞部分汲極區110a的周圍，而第二間隔層結構171的頂部至少環繞部分源極區110c的周圍。此外，第二導電層172至少覆蓋部分第二間隔層結構171的表面，且第二導電層172是沿著第二軸向D2(例如Y軸)延伸。
於本實施例中，動態隨機存取記憶體單元還包括第二覆蓋層180、導電接墊190以及堆疊型電容結構210。第二覆蓋層180覆蓋第二溝槽式閘極170，導電接墊190是位於柱狀主體110上，而 堆疊型電容結構210是位於導電接墊190上。其中，導電接墊190是電連接且直接接觸柱狀主體110的源極區110c，而堆疊型電容結構210是經由導電接墊190而電連接柱狀主體110的源極區110c。堆疊型電容結構210包括下電極211、上電極213以及電容介電層212。其中下電極211包括形成於導電接墊190上的柱狀底部211a以及形成於柱狀底部211a上的冠狀頂部211b。電容介電層212是共形地覆蓋下電極211，而上電極213和下電極211之間是以電容介電層212相隔離。
另，第一間隔層結構141、第一導電層142、第二間隔層結構171以及第二導電層172皆為導電材料所形成，所述導電材料例如為鎢或多晶矽。第一覆蓋層150以及第二覆蓋層180皆為電性絕緣材料所形成，所述絕緣材料例如為氧化矽。
需要說明的是，如圖所示的動態隨機存取記憶體陣列1中，基底100具有多個柱狀主體110，這些柱狀主體110呈一陣列1佈局，而形成於基底100的溝槽120呈大致網狀。
位於同一列之各個柱狀主體110的第一導電層142會與相互電連接，以作為動態隨機存取記憶體陣列1的埋入式位元線。而位於相鄰柱狀主體110列之間的第一導電層142會電性絕緣，使各列位元線僅控制相對應的各列柱狀主體110。環繞柱狀主體110之汲極區110a的第一間隔層結構141可作為各個柱狀主體110與位元線的接觸層。
此外，位於同一行之各個柱狀主體110的第二導電層172會相互電連接，以作為動態隨機存取記憶體陣列1的字元線。而位於相鄰柱狀主體110行之間的第二導電層172會電性絕緣，使各行位元線僅控制相對應的各行柱狀主體110。藉由環繞本體區110b之第二間隔層結構171的控制，從位元線進入柱狀主體110的電流可通過本體區110b上方的源極區110c，最終儲存於柱狀主體110上方的堆疊型電容結構210。
本實施例之動態隨機存取記憶體單元具有環繞式第一間隔層結構141以及垂直電晶體，且位於第一溝槽式閘極140下方的自對準溝槽隔離結構130的寬度是透過此環繞式第一間隔層結構141所定義出來。藉由上述之佈局，自對準溝槽隔離結構130的深度可任意加深，而不受限於自對準溝槽隔離結構130的寬度、溝槽120的寬度或者對準控制的容許誤差(tolerance)範圍，進而有效隔離相鄰的垂直電晶體。本實施例所提供之動態隨機存取記憶體單元具有埋入式位元線、埋入式字元線、垂直式電晶體以及自對準溝槽隔離結構130，因此可在不影響動態隨機存取記憶體單元尺寸以及動態隨機存取記憶體陣列密度的同時，獲得具有足夠深度之隔離結構的動態隨機存取記憶體陣列。
以下配合圖式詳細說明本發明實施例之動態隨機存取記憶體陣列之製作方法。雖然本發明以實施例揭露如下，然其並非用以限定本發明，任何熟習此技藝者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準，且為了不致使本發明晦澀難懂，部分習知製程的細節將不在此揭露。此外，於通篇說明書及後續的請求項當中所稱術語「水平」，乃定義為平行於半導體基材原始表面(primary surface)、基底100表面或主要平面之一平面，且不論該平面之擺向；「垂直」一詞乃定義為一垂直於上述「水平」之方向。而其餘之術語，例如「於...上」、「於...下」、「上」、「下」、「上端」、「下端」、「底部」、「頂端」、「側面」、「高」、以及「低」，皆以水平面作為基準而加以定義。
圖1至圖5為依據本發明一實施例所繪示之動態隨機存取記憶體陣列於製造過程中的剖面示意圖。圖6至圖10為依據本發明一實施例所繪示之動態隨機存取記憶體陣列於製造過程中的俯視示意圖。圖11至圖13依據本發明一實施例所繪示之動態隨機存 取記憶體陣列於製造過程中的立體示意圖。
請一併參照圖1以及圖11，其中圖11為對應圖1的立體示意圖。如圖所示，首先，提供一基底100，基底100具有至少一柱狀主體110。其中柱狀主體110包括第一導電型之汲極區110a、第二導電型之本體區110b以及第一導電型之源極區110c。本體區110b位於汲極區110a上，源極區110c位於本體區110b上，而第二導電型是與第一導電型相反。
具體而言，此提供基底100的步驟可包括：提供一第一導電型之基板，並形成一第一導電型之磊晶層於其上，以構成汲極區110a。然後，形成一第二導電型之本體區110b於汲極區110a上。接著，形成一第一導電型之源極區110c於本體區110b上。
接下來，以微影製程及蝕刻製程定義出柱狀主體110，並形成一溝槽120’於本體內，此溝槽120’可暴露出柱狀主體110之側表面。此時，本體區110b的深度是小於溝槽120’的深度，而溝槽120’之底部是位於本體區110b下方之汲極區110a內。於本實施例中，柱狀主體110的上方還可覆蓋有多晶矽層220以及氮化矽墊層230。
需要說明的是，如圖所示的動態隨機存取記憶體陣列1中，基底100具有多個柱狀主體110，這些柱狀主體110呈一陣列1佈局，而形成於基底100的溝槽120’呈大致網狀。溝槽120’可包括一沿著第一軸向D1延伸之第一溝渠121以及一沿著第二軸向D2延伸之第二溝渠122。
接著，沿著溝槽120’的內側壁形成一第一間隔層結構141於溝槽120’的一下部分內。第一間隔層結構141為導電材料所形成，所述導電材料例如為鎢或多晶矽。此形成第一間隔層結構141的步驟可包括：首先，進行一導電材料沉積，以於溝槽120’的下部分內填入導電材料層並使導電材料層共形地覆蓋溝槽120’的下部分；然後，再以蝕刻去除位於溝槽120’底部之導電材料層， 以形成第一間隔層結構141。此時，第一間隔層結構141是環繞柱狀主體110之部分汲極區110a的周圍而位於溝槽120’的內側壁，且第一間隔層結構141是電性連接且直接接觸汲極區110a的表面。
接著，如圖2以及圖12所示，利用第一間隔層結構141為屏蔽，以選擇性蝕刻的方式，去除溝槽120’下方裸露的基底100至一預定深度，以增加溝槽120’的深度，使蝕刻後之溝槽120可往下延伸至汲極區110a的底部。蝕刻後之溝槽120具有階梯形狀的內側壁，其中第一間隔層結構141下方之部分溝槽120的寬度是小於第一間隔層結構141上方之部分溝槽120寬度。此外，第一間隔層結構141下方之部分溝槽120的內側壁與第一間隔層結構141的側表面平齊。
接著，請一併參照圖2、圖6以及圖13，其中圖6為對應圖2的俯視示意圖，圖13為對應圖2的立體示意圖。填入一自對準溝槽隔離結構130於溝槽120的下部分內，因此，自對準溝槽隔離結構130可往下延伸至汲極區110a的底部。並且，自對準溝槽隔離結構130的寬度是直接由第一間隔層結構141所定義出來，於本實施例中，自對準溝槽隔離結構130的側表面與第一間隔層結構141的側表面平齊。此外，第一間隔層結構141是位於自對準溝槽隔離結構130上方，也就是說，至少第一間隔層結構141的上表面會暴露出來而沒有被自對準溝槽隔離結構130所覆蓋。填入自對準溝槽隔離結構130於溝槽120內的步驟可包括：於溝槽120的下部分內依序沉積一氧化層襯墊、一氮化矽襯墊，一介電材料層以及一高密度電漿層。
值得說明的是，在本發明實施例是透過第一間隔層結構141蝕刻，以增加溝槽120的深度，進而定義出自對準溝槽隔離結構130的寬度及深度，藉此透過自對準的方式形成溝槽120隔離結構，而不需要利用微影步驟來定義溝槽120隔離結構的位置。因 此，可避免以光阻圖案對準時所產生之誤差的不利影響，且可有效縮減溝槽120間之寬度，進而提高動態隨機存取記憶體陣列的密度。
請一併參照圖3、圖7以及圖8，其中圖8為對應圖3的俯視示意圖。接著，如圖7所示，進行一導電材料沈積，繼以平坦化以及回蝕刻製程，以於溝槽120的下部分內填入一第一導電初始層142’，第一導電初始層142’是覆蓋第一間隔層結構141，因此第一導電初始層142’是電性連接且直接接觸第一間隔層結構141的暴露表面。
請參閱圖7至圖8，為了使各列之位元線僅控制相對應之各列柱狀主體110，於下列之製程步驟將會沿著第一軸向D1圖案化第一導電初始層142’，以電性絕緣位於相鄰柱狀主體110列之間的位元線。首先，於溝槽120內填入一絕緣層(圖未繪示)，並進行平坦化製程，使絕緣層覆蓋住第一導電初始層142’。繼以進行一微影製程，而定義出一沿著第一軸向D1延伸的開口(圖未繪示)，接著經由此開口蝕刻第一導電初始層142’，以暴露出第一溝渠121內之部分自對準溝槽隔離結構130。此時，第一溝渠121內之第一導電初始層142’便會被從中斷開，以形成沿著第一軸向D1延伸的第一導電層142，其中第一導電層142是位於溝槽120的下部分內且至少覆蓋部分第一間隔層結構141的表面。至此，便完成本發明之動態隨機存取記憶體單元的第一溝槽式閘極140，其中第一溝槽式閘極140包括第一間隔層結構141以及電性連接至第一間隔層結構141的第一導電層142。
如圖4所示，在完成上述位元線後，接著於基底100上全面沈積一絕緣層(圖未繪示)，例如矽氧層，且同時填入於溝槽120內。繼以進行一平坦化製程以及一回蝕刻製程，蝕刻絕緣層至一預定深度，以形成一第一覆蓋層150於溝槽120內，第一覆蓋層150是覆蓋第一溝槽式閘極140。需注意的是，此時，柱狀主體110 之部分極汲區會被暴露出來。
接著，如圖4所示，進行一氧化製程，例如熱氧化製程，以形成一柵極介電層覆蓋溝槽120的一上部分的內側表面。接著，沿著溝槽120的內側壁形成一第二間隔層結構171於溝槽120的上部分內。第二間隔層結構171為導電材料所形成，所述導電材料例如為鎢或多晶矽。此形成第二間隔層結構171的步驟可包括：首先，進行一導電材料沉積，以於溝槽120的上部分內填入導電材料層並使導電材料層共形地覆蓋溝槽120的上部分；然後，再以蝕刻去除位於第一覆蓋層150之上表面的導電材料層，以形成第二間隔層結構171。此時，第二間隔層結構171是環繞柱狀主體110之本體區110b的周圍而位於溝槽120的內側壁，且第二間隔層結構171的底部是環繞部分汲極區110a的周圍，而第二間隔層結構171的頂部是環繞部分源極區110c的周圍。另外，根據本發明一實施例，在第二間隔層結構171與溝槽120的內側壁之間可選擇性地形成黏著層(glue layer)及/或阻障層(barrier layer)，例如氮化鈦。
請一併參照如圖4、圖9以及圖10，其中圖10為對應圖4的俯視示意圖。接著，如圖9所示，進行一導電材料沈積，繼以平坦化以及回蝕刻製程，以於溝槽120內的上部分內填入一第二導電初始層172’，第二導電初始層172’是覆蓋第二間隔層結構171，因此第二導電初始層172’是電性連接且直接接觸第二間隔層結構171的暴露表面。
請參閱圖9至圖10，為了使各行之字元線僅控制相對應之各行柱狀主體110，於下列之製程步驟將會沿著第二軸向D2圖案化第二導電初始層172’，以電性絕緣位於相鄰柱狀主體110行之間的字元線。首先，於溝槽120內填入一絕緣層(圖未繪示)，並進行平坦化製程，使絕緣層覆蓋住第二導電初始層172’。繼以進行一微影製程，而定義出一沿著第二軸向D2延伸的開口(圖未繪示)， 接著經由此開口蝕刻第二導電初始層172’，以暴露出第二溝渠122內之部分第一覆蓋層150。此時，第二溝渠122內之第二導電初始層172’便會被從中斷開，以形成沿著第二軸向D2延伸的第二導電層172，其中第二導電層172是位於溝槽120的上部分內且至少覆蓋部分第二間隔層結構171的表面。至此，便完成本發明之動態隨機存取記憶體單元的第二溝槽式閘極170，其中第二溝槽式閘極170包括第二間隔層結構171以及電性連接至第二間隔層結構171的第二導電層172。
最後，如第5圖所示，以第二覆蓋層180填滿溝槽120以覆蓋第二溝槽式閘極170，並去除氮化矽墊層230。接著，於柱狀主體110上形成一導電接墊190，然後，於導電接墊190上形成至少一堆疊型電容結構210，以電連接至柱狀主體110之源極區110c。堆疊型電容結構210包括下電極211、上電極213以及電容介電層212。其中下電極211包括形成於導電接墊190上的柱狀底部211a以及形成於柱狀底部211a上的冠狀頂部211b。電容介電層212是共形地覆蓋下電極211，而上電極213和下電極211之間是以電容介電層212相隔離。至此，便完成本發明一實施例之動態隨機存取記憶體陣列1。
值得一提的是，本實施例所提供之動態隨機存取記憶體陣列結構，具有埋入式位元線、埋入式字元線、垂直式電晶體以及自對準溝槽隔離結構130。因此，藉由此佈局，動態隨機存取記憶體陣列1可具有平坦的形貌，有利於堆疊型電容結構210形成於陣列1的柱狀主體110上。另外，在上述形成堆疊型電容結構210的步驟中，下電極211的柱狀底部211a與晶圓製程中的區域間連接層(local interconnection)可以同時完成。
於本發明一實施例中，基底100的源極層可在形成第二覆蓋層180的步驟完成並去除多晶矽層220以及氮化矽墊層230之後，透過一摻雜製程，俾使柱狀主體110之主體區上形成源極區110c。
請參照圖14，圖14為依據本發明一實施例所繪示之動態隨機存取記憶體單元10的立體示意圖。本發明更提出一種動態隨機存取記憶體單元10，包括一柱狀主體110、一第一溝槽式閘極140、一第二溝槽式閘極170以及一閘極介電層160。柱狀主體110包括一汲極區110a、一位於汲極區110a上的本體區110b以及一位於本體區110b上的源極區110c。其中汲極區110a具有第一導電型，本體區110b具有第二導電型，源極區110c也具有第一導電型，而第二導電型是與第一導電型相反。第一溝槽式閘極140包括一第一間隔層結構141，第一間隔層結構141環繞部分汲極區110a的周圍。第二溝槽式閘極170包括一第二間隔層結構171，第二間隔層結構171至少環繞本體區110b的周圍，且第二間隔層結構171的底部至少環繞部分汲極區110a的周圍，而第二間隔層結構171的頂部至少環繞部分源極區110c的周圍。閘極介電層160是位於第二溝槽式閘極170與柱狀主體110之間。
綜上所述，本發明實施例之動態隨機存取記憶體單元，具有環繞式的第一間隔層結構141作為垂直電晶體與位元線的接觸層，並具有環繞式的第二間隔層以實現字元線對垂直電晶體的控制，更透過第一間隔層結構141來定義自對準溝槽隔離結構130的寬度。因此，可獲得小尺寸的動態隨機存取記憶體單元，進而提升記憶胞陣列1之密度。在本發明一實施例中，動態隨機存取記憶體單元可僅具有4F2(2F×2F，F為特徵尺寸)的尺寸。
以上所述僅為本發明的實施例，其並非用以限定本發明的專利保護範圍。任何熟習相像技藝者，在不脫離本發明的精神與範圍內，所作的更動及潤飾的等效替換，仍為本發明的專利保護範圍內。
1‧‧‧動態隨機存取記憶體陣列
100‧‧‧基底
110‧‧‧柱狀主體
110a‧‧‧汲極區
110b‧‧‧本體區
110c‧‧‧源極區
120‧‧‧溝槽
130‧‧‧自對準溝槽隔離結構
141‧‧‧第一間隔層結構
220‧‧‧多晶矽層
230‧‧‧氮化矽墊層
D1‧‧‧第一軸向
D2‧‧‧第二軸向
Z‧‧‧軸

Claims (9)

  1. 一種動態隨機存取記憶體單元，包括：一基底，具有至少一柱狀主體並形成有一溝槽，該柱狀主體包括：一具有一第一導電型之汲極區；一具有一第二導電型之本體區，位於該汲極區上，該第二導電型與該第一導電型相反；以及一具有該第一導電型之源極區，位於該本體區上；一自對準溝槽隔離結構，位於該溝槽的一下部分內；以及一第一溝槽式閘極，位於該溝槽的一下部分內且位於該自對準溝槽隔離結構上方，該第一溝槽式閘極包括一第一間隔層結構，該第一間隔層結構環繞部分該汲極區的周圍而位於該溝槽的內側壁，以定義該自對準溝槽隔離結構的寬度；其中，該自對準溝槽隔離結構的側表面與該第一間隔層結構的側表面平齊。
  2. 如請求項1所述之動態隨機存取記憶體單元，其中該自對準溝槽隔離結構包括一氧化層襯墊、一氮化矽襯墊、一介電材料層以及一高密度電漿層。
  3. 如請求項1所述之動態隨機存取記憶體單元，其中該第一溝槽式閘極更包括一第一導電層，該第一導電層至少覆蓋部分該第一間隔層結構的表面；且該動態隨機存取記憶體單元更包括：一閘極介電層，覆蓋該溝槽的一上部分的內側表面；以及一第二溝槽式閘極，位於該溝槽的一上部分內，該第二溝槽式閘極包括一第二間隔層結構，該第二間隔層結構至少環繞該本體區的周圍而位於該溝槽的內側壁，且該第二間隔層結構的底部至少環繞部分該汲極區的周圍，而該第二間隔層結構的頂部至少環繞部分該源極區的周圍。
  4. 如請求項3所述之動態隨機存取記憶體單元，其中該第二溝槽 式閘極更包括一第二導電層，至少覆蓋部分該第二間隔層結構的表面，其中該第一導電層沿著一第一軸向延伸，而該第二導電層沿著一第二軸向延伸。
  5. 如請求項4所述之動態隨機存取記憶體單元，更包括一第一覆蓋層，位於該溝槽內並且覆蓋該第一溝槽式閘極，其中該第一覆蓋層係位於該第一溝槽式閘極與該第二溝槽式閘極之間。
  6. 如請求項5所述之動態隨機存取記憶體單元，更包括：一第二覆蓋層，覆蓋該第二溝槽式閘極；一導電接墊，位於該柱狀主體上；以及一堆疊型電容結構，位於該導電接墊上。
  7. 一種動態隨機存取記憶體單元，包括：一柱狀主體，包括：一具有一第一導電型之汲極區；一具有一第二導電型之本體區，位於該汲極區上，該第二導電型與該第一導電型相反；以及一具有該第一導電型之源極區，位於該本體區上；一第一溝槽式閘極，該第一溝槽式閘極包括一第一間隔層結構，該第一間隔層結構環繞部分該汲極區的周圍；一第二溝槽式閘極，該第二溝槽式閘極包括一第二間隔層結構，該第二間隔層結構至少環繞該本體區的周圍，且該第二間隔層結構的底部至少環繞部分該汲極區的周圍，而該第二間隔層結構的頂部至少環繞部分該源極區的周圍；以及一閘極介電層，位於該第二間隔層結構與該柱狀主體之間。
  8. 如請求項7所述之動態隨機存取記憶體單元，其中該第一溝槽式閘極更包括一第一導電層，該第一導電層至少覆蓋部分該第一間隔層結構的表面；且該第二溝槽式閘極更包括一第二導電層，至少覆蓋部分該第二間隔層結構的表面，其中該第一導電層沿著一第一軸向延伸，而該第二導電層沿著一第二軸向延伸。
  9. 一種動態隨機存取記憶體單元的製造方法，包括：提供一基底，該基底具有至少一柱狀主體，該柱狀主體包括一具有一第一導電型之汲極區、一具有一第二導電型之本體區以及一具有該第一導電型之源極區，其中該本體區位於該汲極區上，該源極區位於該本體區上，且該第二導電型與該第一導電型相反；形成一溝槽於該基底內；沿著該溝槽的內側壁形成一第一間隔層結構於該溝槽的一下部分內；透過該第一間隔層結構蝕刻該基底，以加深該溝槽的深度；以及填入一自對準溝槽隔離結構於該溝槽的該下部分內，其中該第一間隔層結構位於該自對準溝槽隔離結構上方，且該自對準溝槽隔離結構的側表面與該第一間隔層結構的側表面平齊。
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