CN106783855B - 半导体存储器件及其制作方法 - Google Patents

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Abstract

本发明提供一种半导体存储器件及其制作方法，于半导体衬底上形成有源区、垂直交错的字线以及鳍状的位线、第一绝缘层及第二绝缘层，位线间填充有隔离材料；定义多个沿字线方向且经过有源区的条形区域并刻蚀形成接触窗；于第一绝缘层及第二绝缘层形成缺口，且相邻的两个条形区域内的位线上的缺口方向为沿字线方向互为相反朝向；于接触窗及缺口内填充导电材料并平坦化；沉积绝缘材料，并于对应于缺口及与部分接触窗区域打开电容器的接触垫窗口。本发明通过光刻与等离子蚀刻工艺制作自对准三维接触垫结构，使字线位线数组与电容器数组接合，可在不增加重新布线层的情况之下实现六方最密堆积电容器数组与四方字线位线数组的连接接触。

Description

半导体存储器件及其制作方法
技术领域
本发明属于集成电路制造技术领域，特别是涉及一种可以不增加重新布线层而实现四方数组与六方数组接触的半导体存储器件及其制作方法。
背景技术
动态随机存储器(Dynamic Random Access Memory，简称：DRAM)是计算机中常用的半导体存储器件，由许多重复的存储单元组成。每个存储单元通常包括电容器10和晶体管11；晶体管11的栅极与字线13相连、漏极与位线12相连、源极与电容器10相连；字线13上的电压信号能够控制晶体管11的打开或关闭，进而通过位线12读取存储在电容器10中的数据信息，或者通过位线12将数据信息写入到电容器10中进行存储，如图1所示。
现有的一种存储器数组的布局如图2所示，其字线及位线呈四方形交错排布，具体包括：半导体衬底，所述半导体衬底上具有：呈带状形成于所述半导体衬底中的多个有源区101，间隔排列与所述有源区101交错的多条沟槽状的晶体管字线102，且每个有源区101对应设置两条晶体管字线102；呈直线与所述多条晶体管字线102垂直交错的多条鳍状的位线103，且每条位线103经过所述两条晶体管字线102之间的有源区101，以及隔离各有源区的浅沟槽隔离结构104。所述位线103与有源区的交错区域为位线接触点105。
集成电路制造工艺领域中，随着电子器件尺寸缩小，最小线宽特征已缩小至20纳米以下。然而，20纳米以下电容数组设计以六方最密堆积为最佳几何选择，与现有的字线位线交错数组的四方形数组不同，现有的四方字线位线数组上制作六方堆积电容数组的有效方法为先在四方字线位线数组上制作适用于六方堆积电容的重新布线层(Re-Distribution Layer,RDL)，然后于该重新布线层上制作出六方堆积的电容数组。这种制作方法会大大增加存储器的工艺复杂性及成本。
基于以上原因，提供一种可以不增加重新布线层而实现四方数组与六方数组接触的半导体存储器件及其制作方法实属必要。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种半导体存储器件及其制作方法，用于解决现有技术中四方字线位线数组与六方堆积电容数组的对接困难问题。
为实现上述目的及其他相关目的，本发明提供一种半导体存储器件的制作方法，包括步骤：步骤1)，提供一半导体衬底，所述半导体衬底上形成有有源区、字线以及鳍状的位线，相邻的至少两个所述字线及其中至少一所述位线交错排列，所述位线上具有第一绝缘层以及包覆所述位线及所述第一绝缘层的第二绝缘层，所述位线之间填充有隔离材料；步骤2)，定义相邻的至少两个沿所述字线方向且经过所述有源区的条形区域，去除所述条形区域内的所述隔离材料形成接触窗；步骤3)，于所述条形区域内去除所述位线上部分的所述第一绝缘层及所述第二绝缘层形成第一缺口与第二缺口，且所述第一缺口与所述第二缺口反向偏移地配置在所述位线上且分别邻近两个相邻的所述接触窗，且所述第一缺口与所述第二缺口的缺口方向为沿对应所述字线方向互为相反朝向；步骤4)，于所述接触窗、所述第一缺口及所述第二缺口内填充导电材料并平坦化；以及步骤5)，沉积绝缘材料，并于对应于所述第一缺口及与其相连的所述接触窗内的导电材料与所述第二缺口及与其相连的所述接触窗內的导电材料打开电容器接触垫窗口，所述接触垫窗口呈六方阵列排布。
优选地，步骤2)包括：步骤2-1)，于所述半导体衬底上形成硬掩膜及对准所述字线的图形掩膜，在相邻的所述图形掩膜之间具有相邻的至少两个沿所述字线方向且经过所述有源区的条形窗口；以及步骤2-2)，基于所述图形掩膜刻蚀所述硬掩膜及在所述条形窗口内所述隔离材料至所述半导体衬底表面，同时刻蚀去除于所述条形区域内所述位线顶部的第二绝缘层以及部分的所述第一绝缘层，其中，所述刻蚀中对所述隔离材料的第一刻蚀速率大于对所述第一绝缘层及所述第二绝缘层的第二刻蚀速率。
优选地，步骤3)包括：步骤3-1)，于所述半导体衬底上涂布聚合物层，所述聚合物层高于所述位线；步骤3-2)，于所述聚合物层制作图形掩膜，所述图形掩膜于所述条形区域内的所述位线上部分的所述第一绝缘层及第二绝缘层区域具有尺寸相同的窗口，且相邻的两个条形区域内的所述窗口具有沿对应所述字线方向相反方向的偏移；步骤3-3)，基于所述图形掩膜刻蚀所述聚合物层、所述第一绝缘层及所述第二绝缘层形成所述第一缺口与所述第二缺口；以及步骤3-4)，采用等离子体剥除工艺去除所述图形掩膜及所述聚合物层。
优选地，步骤4)包括：步骤4-1)，采用原子层沉积工艺或等离子蒸发沉积工艺于所述第一缺口及与其相连的所述接触窗内与所述第二缺口及与其相连的所述接触窗内填充导电材料，所述导电材料高于所述第一绝缘层的顶部；以及步骤4-2)，采用化学机械研磨工艺或离子蚀刻工艺对所述导电材料进行平坦化处理，平坦化后所述导电材料的上表面与所述第一绝缘层的顶面及所述第二绝缘层的顶缘处于同一平面。
优选地，任一所述第一缺口与所述第二缺口的宽度占所述第一绝缘层及所述第二绝缘层的总宽度比为0.2:1～0.8:1。
优选地，所述制作方法进一步包括：于所述接触垫窗口上制作电容器，所述电容器呈六方阵列排布。
本发明还提供一种半导体存储器件，包括：半导体衬底，所述半导体衬底上形成有有源区、字线以及鳍状的位线，相邻的至少两个所述字线及其中至少一所述位线交错排列，所述位线上具有第一绝缘层以及位于所述位线及所述第一绝缘层侧壁的第二绝缘层，所述位线之间在对应于所述字线的区域填充有隔离材料；多个条形区域，沿所述字线方向且经过所述有源区排布，所述条形区域内的隔离材料被去除形成接触窗，所述条形区域内所述位线上的部分所述第一绝缘层及所述第二绝缘层被去除形成第一缺口与第二缺口，所述第一缺口与所述第二缺口反向偏移地配置在所述位线上且分别邻近两个相邻的所述接触窗，且所述第一缺口与所述第二缺口的缺口方向为沿对应所述字线方向互为相反朝向；导电材料，填充于所述第一缺口及与其相连的所述接触窗内与所述第二缺口及与其相连的所述接触窗内；以及绝缘材料，覆盖于所述导电材料、第一绝缘层及第二绝缘层，所述绝缘材料对应于所述导电材料打开有电容器的接触垫窗口，所述接触垫窗口呈六方阵列排布。
优选地，任一所述第一缺口与所述第二缺口的宽度占所述第一绝缘层及第二绝缘层的总宽度比为0.2:1～0.8:1。
优选地，所述条形区域内的所述第一缺口与所述第二缺口为相同尺寸。
优选地，所述导电材料包括由钨、钛、镍、铝、铂、氮化钛、N型多晶硅及P型多晶硅所构成群组中的其中一种或两种以上组成的复合层，其电阻率为2×10-8Ωm～1×102Ωm。
优选地，所述接触垫窗口上制作有电容器，所述电容器呈六方阵列排布。
如上所述，本发明的半导体存储器件及其制作方法，具有以下有益效果：
本发明通过光刻与等离子蚀刻工艺制作自对准三维接触垫结构，使字线位线数组与电容器数组接合，可在不增加重新布线层的情况之下实现六方最密堆积电容器数组与四方字线位线数组的连接接触。本发明工艺及结构简单，有利于降低存储器的制造成本，在集成电路设计制造领域具有广泛的应用前景。
附图说明
图1显示为动态随机存储器的单元结构示意图。
图2显示为传统的存储器数组的布局示意图。
图3a～图10c显示为本发明的半导体存储器件的制作方法各步骤所呈现的结构示意图。
元件标号说明
201 有源区
202 字线
2021 介质材料层
2022 电极材料层
203 位线
204 浅沟槽隔离结构
205 电容器
206 图形掩膜
207 条形区域
208 半导体衬底
209 第一绝缘层
210 第二绝缘层
211 隔离材料
212 硬掩膜
213 接触窗
214 第一聚合物层
215 第二聚合物层
216 图形掩膜
217 第一缺口
317 第二缺口
218 导电材料
219 绝缘材料
220 接触垫窗口
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
请参阅图3a～图10c。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
如图3a～图10c所示，本实施例提供一种半导体存储器件的制作方法，包括步骤：
如图3a～图3c所示，其中，图3b为图3a中的A-A’的截面结构示意图，图3c为图3a中的B-B’截面结构示意图，下述所有图示的截面位置均为相同的位置，首先进行步骤1)，提供一半导体衬底208，所述半导体衬底208上形成有有源区201、沟槽状的晶体管字线202以及鳍状的位线203，相邻的至少两个晶体管字线202及其中至少一所述位线203垂直交错，所述位线203上具有第一绝缘层209以及包覆所述位线203及第一绝缘层209的第二绝缘层210，各位线203之间在对应于所述字线202的区域填充有隔离材料211，其中，所述第一绝缘层209的作用为隔离所述位线203及后续接触窗213(如图4a所示)的导电材料218(如图8a所示)。
所述晶体管位线203及字线202垂直交错，呈四方数组形式排布。
所述半导体衬底208为单晶硅材料，所述有源区201为具有元素掺杂的单晶硅材料，如图3b所示，其电阻率为5×10Ωm～5×103Ωm，其中，所述的Ωm代表欧姆·米。
所述有源区201之间的半导体衬底208中还具有浅沟槽隔离结构204，如图3b所示，其通常包括浅沟槽以及填充于所述浅沟槽内的介电材料，该介电材料的K值通常为小于3，其作用为隔离浅沟槽漏电以及减轻电耦合(coupling)，所述介电材料可以为氧化硅材料等，所述浅沟槽深度为800～1600纳米之间以控制晶体管隔离程度。
如图3c所示，所述沟槽状的晶体管字线202包括介质材料层2021及电极材料层2022，所述介质材料层的介电常数为1～8，包括氧化硅及氮化硅中的一种，厚度为1～10纳米；所述电极材料包括钨、钛、镍、铝、铂、氮化钛、N型多晶硅及P型多晶硅中的一种，其电阻率为2×10-8Ωm～1×102Ωm，需要说明的是，图3a中的晶体管字线202被图形掩膜206覆盖而未予显示。
所述隔离材料211包括氧化硅(Silicon Oxide)，氧化氮(Silicon Nitride)等绝缘材料，其电阻率为2×1011Ωm～1×1025Ωm，可由原子层沉积工艺(Atomic LayerDeposition)或等离子蒸发沉积工艺(Chemical Vapor Deposition)而成，厚度约为3纳米到50纳米之间。
如图3a～图4b所示，然后进行步骤2)，定义多个沿字线202方向且经过有源区201的条形区域207，去除各条形区域207内的隔离材料211形成接触窗213，同时去除字线202顶部的第二绝缘层210，如图4a所示。
具体地，步骤2)包括：
再如图3a～图3c所示，进行步骤2-1)，于所述半导体衬底208上形成硬掩膜212及对准所述晶体管字线202的图形掩膜206，在相邻的所述图形掩膜212之间具有相邻的至少两个沿所述字线202方向且经过所述有源区201的条形窗口。
如图4a～图4b所示，其中，图4a、图5a、图6a、图7a、图8a、图9a、图10a为后续制程中对应图3b在图3a中的A-A’的截面结构示意图，图4b、图5b、图6b、图7b、图8b、图9b、图10b为后续制程中对应图3c在图3a中的B-B’截面结构示意图，进行步骤2-2)，基于所述图形掩膜206刻蚀所述硬掩膜212及在所述条形窗口内所述隔离材料211至所述半导体衬底208表面，同时会刻蚀去除于所述条形区域内所述位线203顶部的第二绝缘层210以及部分的所述第一绝缘层209，其中，所述刻蚀中对所述隔离材料211的第一刻蚀速率大于对所述第一绝缘层209及所述第二绝缘层210的第二刻蚀速率，使得当条形区域207内的所述隔离材料211被全部除去时，仅位线203上第二绝缘层210不重叠于字线202的部位被去除。
如图4b所示，该处为被图形掩膜206遮盖的部分，因此不会发生刻蚀现象，刻蚀完成后，对应字线202上方处的隔离材料211、第一绝缘层209及第二绝缘层210均被保留。
如图5a～图6b所示，接着进行步骤3)，于各条形区域207内去除所述位线203上的部分所述第一绝缘层209及所述第二绝缘层210形成第一缺口217及第二缺口317，且所述第一缺口217与所述第二缺口317反向偏移地配置在所述位线203上且分别邻近两个相邻的所述接触窗213，且所述第一缺口217与所述第二缺口317的缺口方向为沿对应所述字线202方向互为相反朝向，其俯视结构图如图6c所示。
具体地，步骤3)包括：
如图5a～图5b所示，进行步骤3-1)，于所述半导体衬底208上涂布聚合物层，所述聚合物层高于所述位线203，在本实施例中，所述聚合物层包括第一聚合物层214及第二聚合物层215。
如图5a～图5b所示，进行步骤3-2)，于所述聚合物层制作图形掩膜216，所述图形掩膜216于各条形区域207内的位线203上的部分第一绝缘层209及第二绝缘层210区域具有尺寸相同的窗口，且相邻的两个条形区域207内的所述窗口具有沿对应字线202方向相反方向的偏移，所述窗口以外的所有区域均被图形掩膜216遮盖。
如图6a～图6c所示，接着进行步骤3-3)，基于所述图形掩膜216刻蚀所述聚合物层、第一绝缘层209及第二绝缘层210形成第一缺口217及第二缺口317，其截面图如图6a所示，俯视结构图如图6c所示。
在本实施例中，各条形区域207内的所述第一缺口217及第二缺口317的尺寸相同。任一所述第一缺口217与所述第二缺口317的宽度占所述第一绝缘层209及第二绝缘层210的宽度比为0.2:1～0.8:1，具体可以为如0.5:1～0.8:1等，以使后续的电容接触垫可以获得更大的位移，能够进一步扩展电容接触垫阵列排布的可调范围。
如图6a～图6b所示，最后进行步骤3-4)，采用等离子体剥除工艺去除所述图形掩膜216及聚合物层。
具体地，所述等离子剥除工艺选用的反应气体包括氨气、一氧化氮、氧气及臭氧中的一种或两种以上的混合气体。
同样地，图6b处为被图形掩膜216遮盖的部分，因此不会发生刻蚀现象。
如图7a～图8b所示，接着进行步骤4)，于所述接触窗213、所述第一缺口217及第二缺口317内填充导电材料218并平坦化。
具体地，步骤4)包括：
如图7a～图7b所示，进行步骤4-1)，采用原子层沉积工艺或等离子蒸发沉积工艺于所述第一缺口217及与其相连的所述接触窗213内与所述第二缺口317及与其相连的所述接触窗213内填充导电材料218，所述导电材料218高于所述第一绝缘层209的顶部。
所述导电材料218包括钨、钛、镍、铝、铂、氮化钛、N型多晶硅及P型多晶硅中的一种或两种以上组成的复合层，其电阻率为2×10-8Ωm～1×102Ωm。
如图8a～图8b所示，进行步骤4-2)，采用化学机械研磨工艺或离子蚀刻工艺对所述导电材料218进行平坦化处理，平坦化后所述导电材料218的上表面与所述第一绝缘层209的顶面及第二绝缘层210的顶缘处于同一平面。
如图9a～图10c所示，最后进行步骤5)，沉积绝缘材料219，并于对应于所述第一缺口217及与其相连的所述接触窗213内的导电材料与所述第二缺口317及与其相连的所述接触窗213內的导电材料218打开电容器205的接触垫窗口220，所述接触垫窗口220呈六方阵列排布，最后于各接触垫窗口220上制作电容器205，所述电容器205呈六方阵列排布。
具体地，步骤5)包括：
如图9a～图9b所示，进行步骤5-1)，于所述导电材料218、第一绝缘层209及第二绝缘层210顶面沉积绝缘材料219，所述绝缘材料219包括氧化硅(Silicon Oxide)，氧化氮(Silicon Nitride)等绝缘材料，其电阻率为2×1011Ωm～1×1025Ωm，可由原子层沉积工艺(Atomic Layer Deposition)或等离子蒸发沉积工艺(Chemical Vapor Deposition)而成。然后定义出电容器205的接触垫窗口220位置，其宽度为D，如图9a所示，该接触垫窗口220包括所述缺口217及与缺口217靠近的部分接触窗213区域。
如图10a～图10c所示，进行步骤5-2)，采用光刻-刻蚀工艺于对应于所述第一缺口217及与其相连的所述接触窗213内的导电材料与所述第二缺口317及与其相连的所述接触窗213內的导电材料218打开电容器205的接触垫窗口220，所述接触垫窗口220呈六方阵列排布，最后于各接触垫窗口220上制作电容器205，所述电容器205呈六方阵列排布，其电容器205制作包含离子刻蚀步骤，此步骤为打开并定义绝缘材料219开口区域。例如，所述接触垫窗口220可以实现电容器205的六方最密堆积排布，最后形成的俯视结构图如图10c所示。
如图10a～图10c所示，本实施例还提供一种半导体存储器件，包括：半导体衬底208，所述半导体衬底208上形成有有源区201、沟槽状的晶体管字线202以及鳍状的位线203，相邻的至少两个所述晶体管字线202及其中至少一所述位线203垂直交错，所述位线203上具有第一绝缘层209以及位于所述位线203及第一绝缘层209侧壁的第二绝缘层210，各位线203之间在对应于所述晶体管字线202的区域填充有隔离材料211；多个条形区域207，沿所述字线202方向且经过所述有源区201排布，所述条形区域207内的隔离材料211被去除形成接触窗213，所述条形区域207内所述位线203上的部分所述第一绝缘层209及所述第二绝缘层210被去除形成第一缺口217及第二缺口317，且所述第一缺口217与所述第二缺口317反向偏移地配置在所述位线203上且分别邻近两个相邻的所述接触窗213，且所述第一缺口217与所述第二缺口317的缺口方向为沿对应所述字线202方向互为相反朝向；导电材料218，填充于所述第一缺口217及与其相连的所述接触窗213内与所述第二缺口317及与其相连的所述接触窗213内；绝缘材料219，覆盖于所述导电材料218、第一绝缘层209及第二绝缘层210，所述绝缘材料219对应于所述第一缺口217及与第一缺口217靠近的部分接触窗213区域打开有电容器205的接触垫窗口220，且对应于所述第二缺口317及与第二缺口317靠近的部分接触窗213区域打开有电容器205的接触垫窗口220，所述接触垫窗口220呈六方阵列排布，其中，所述第一缺口217及第二缺口317的位置关系可以参考俯视结构图6c。
作为示例，任一所述第一缺口217与所述第二缺口317的宽度占所述第一绝缘层209及第二绝缘层210的总宽度比为0.2:1～0.8:1。
作为示例，所述条形区域207内的所述第一缺口217及第二缺口为相同尺寸。
作为示例，所述导电材料218包括钨、钛、镍、铝、铂、氮化钛、N型多晶硅及P型多晶硅所构成群组中的一种或两种以上组成的复合层，其电阻率为2×10-8Ωm～1×102Ωm。
作为示例，所述接触垫窗口220上制作有电容器205，所述电容器205呈六方阵列排布。
如上所述，本发明的半导体存储器件及其制作方法，具有以下有益效果：
本发明通过光刻与等离子蚀刻工艺制作自对准三维接触垫结构，使字线位线数组与电容器数组接合，可在不增加重新布线层的情况之下实现六方最密堆积电容器数组与四方字线位线数组的连接接触。本发明工艺及结构简单，有利于降低存储器的制造成本，在集成电路设计制造领域具有广泛的应用前景。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (11)

1.一种半导体存储器件的制作方法，其特征在于，包括步骤：
步骤1)，提供一半导体衬底，所述半导体衬底上形成有有源区、字线以及鳍状的位线，相邻的至少两个所述字线及其中至少一所述位线交错排列，所述位线上具有第一绝缘层以及包覆所述位线及所述第一绝缘层的第二绝缘层，所述位线之间填充有隔离材料；
步骤2)，定义相邻的至少两个沿所述字线方向且经过所述有源区的条形区域，去除所述条形区域内的所述隔离材料形成接触窗；
步骤3)，于所述条形区域内去除所述位线上部分的所述第一绝缘层及所述第二绝缘层形成第一缺口与第二缺口，且所述第一缺口与所述第二缺口反向偏移地配置在所述位线上且分别邻近两个相邻的所述接触窗，且所述第一缺口与所述第二缺口的缺口方向为沿对应所述字线方向互为相反朝向；
步骤4)，于所述接触窗、所述第一缺口及所述第二缺口内填充导电材料并平坦化；以及
步骤5)，沉积绝缘材料，并于对应于所述第一缺口及与其相连的所述接触窗内的导电材料与所述第二缺口及与其相连的所述接触窗内 的导电材料打开电容器接触垫窗口，所述接触垫窗口呈六方阵列排布。
2.根据权利要求1所述的半导体存储器件的制作方法，其特征在于：步骤2)包括：
步骤2-1)，于所述半导体衬底上形成硬掩膜及对准所述字线的图形掩膜，在相邻的所述图形掩膜之间具有至少一沿所述字线方向且经过所述有源区的条形窗口，基于所述条形窗口定义所述条形区域；以及
步骤2-2)，基于所述图形掩膜刻蚀所述硬掩膜及在所述条形窗口内所述隔离材料至所述半导体衬底表面，同时刻蚀去除于所述条形窗口内所述位线顶部的第二绝缘层以及部分的所述第一绝缘层，其中，所述刻蚀中对所述隔离材料的第一刻蚀速率大于对所述第一绝缘层及所述第二绝缘层的第二刻蚀速率。
3.根据权利要求1所述的半导体存储器件的制作方法，其特征在于：步骤3)包括：
步骤3-1)，于所述半导体衬底上涂布聚合物层，所述聚合物层高于所述位线；
步骤3-2)，于所述聚合物层制作图形掩膜，所述图形掩膜于所述条形区域内的所述位线上部分的所述第一绝缘层及第二绝缘层区域具有尺寸相同的窗口，且相邻的两个条形区域内的所述窗口具有沿对应所述字线方向相反方向的偏移；
步骤3-3)，基于所述图形掩膜刻蚀所述聚合物层、所述第一绝缘层及所述第二绝缘层形成所述第一缺口与所述第二缺口；以及
步骤3-4)，采用等离子体剥除工艺去除所述图形掩膜及所述聚合物层。
4.根据权利要求1所述的半导体存储器件的制作方法，其特征在于：步骤4)包括：
步骤4-1)，采用原子层沉积工艺或等离子蒸发沉积工艺于所述第一缺口及与其相连的所述接触窗内与所述第二缺口及与其相连的所述接触窗内填充导电材料，所述导电材料高于所述第一绝缘层的顶部；以及
步骤4-2)，采用化学机械研磨工艺或离子蚀刻工艺对所述导电材料进行平坦化处理，平坦化后所述导电材料的上表面与所述第一绝缘层的顶面及所述第二绝缘层的顶缘处于同一平面。
5.根据权利要求1所述的半导体存储器件的制作方法，其特征在于：所述第一缺口与所述第二缺口的任一宽度占所述第一绝缘层及所述第二绝缘层的总宽度比为0.2:1～0.8:1。
6.根据权利要求1所述的半导体存储器件的制作方法，其特征在于，进一步包括：
于所述接触垫窗口上制作电容器，所述电容器呈六方阵列排布。
7.一种半导体存储器件，其特征在于，包括：
半导体衬底，所述半导体衬底上形成有有源区、字线以及鳍状的位线，相邻的至少两个所述字线及其中至少一所述位线交错排列，所述位线上具有第一绝缘层以及位于所述位线及所述第一绝缘层侧壁的第二绝缘层，所述位线之间在对应于所述字线的区域填充有隔离材料；
多个条形区域，沿所述字线方向且经过所述有源区排布，所述条形区域内的隔离材料被去除形成接触窗，所述条形区域内所述位线上的部分所述第一绝缘层及所述第二绝缘层被去除形成第一缺口与第二缺口，所述第一缺口与所述第二缺口反向偏移地配置在所述位线上且分别邻近两个相邻的所述接触窗，且所述第一缺口与所述第二缺口的缺口方向为沿对应所述字线方向互为相反朝向；
导电材料，填充于所述第一缺口及与其相连的所述接触窗内与所述第二缺口及与其相连的所述接触窗内；以及
绝缘材料，覆盖于所述导电材料、第一绝缘层及第二绝缘层，所述绝缘材料对应于所述导电材料打开有电容器的接触垫窗口，所述接触垫窗口呈六方阵列排布。
8.根据权利要求7所述的半导体存储器件，其特征在于：所述第一缺口与所述第二缺口的任一宽度占所述第一绝缘层及所述第二绝缘层的总宽度比为0.2:1～0.8:1。
9.根据权利要求7所述的半导体存储器件，其特征在于：所述条形区域内的所述第一缺口与所述第二缺口为相同尺寸。
10.根据权利要求7所述的半导体存储器件，其特征在于：所述导电材料包括由钨、钛、镍、铝、铂、氮化钛、N型多晶硅及P型多晶硅所构成群组中的其中一种或两种以上组成的复合层，其电阻率为2×10-8Ωm～1×102Ωm。
11.根据权利要求7所述的半导体存储器件，其特征在于：所述接触垫窗口上制作有电容器，所述电容器呈六方阵列排布。
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