CN209216973U - 半导体器件 - Google Patents

Abstract

本实用新型提供一种半导体器件，包括：半导体衬底，半导体衬底上形成有源区、隔离结构及埋入式字线，隔离结构包括第一隔离结构及第二隔离结构；形成于埋入式字线上的第一绝缘层；形成于第二隔离结构上的第二绝缘层；位线；形成于埋入式字线上的第一绝缘层上的第一隔离介质层；形成于第一隔离介质层上的第二隔离介质层；形成于字线另一侧的有源区上的电容接触窗。本实用新型通过沉积工艺结合刻蚀工艺可实现电容接触孔及位线尺寸的大小可控，且可有效减少形成电容接触孔及位线的光刻曝光次数，降低制造成本，最后，形成的电容接触窗及位线导电性能也更优。

Description

半导体器件

技术领域

本实用新型涉及半导体集成电路制造领域，特别是涉及一种半导体器件。

背景技术

动态随机存储器(Dynamic Random Access Memory，简称：DRAM)是计算机中常用的半导体存储器件，由许多重复的存储单元组成。每一个存储单元通常包括电容器和晶体管；晶体管的栅极与字线相连、漏极与位线相连、源极与电容器相连；字线上的电压信号能够控制晶体管的打开或关闭，进而通过位线读取存储在电容器中的数据信息，或者通过位线将数据信息写入到电容器中进行存储。

目前电子产品日益朝向轻、薄、短、小发展，所以动态随机存储器组件的设计也必须符合高集成度、高密度的要求朝小型化发展的趋势发展，为提高动态随机存储器的集成度以加快组件的操作速度，以及符合消费者对于小型化、低价格的电子装置的需求，需要不断减小半导体存储器件工艺节点同时也需要降低制造成本和保证产品质量。

然而，在现有的存储单元制备过程中，位线填充沟槽及电容接触孔是通过光刻曝光工艺形成的，工艺相对复杂，需要经过多次光刻曝光，大大增加了制备成本，另外，现有的光刻工艺精度的进步速度无法满足半导体器件持续减小特征尺寸(Critical Dimension，简称CD) 的需求，由于受限于光刻工艺的对准精度，使位线填充沟槽及电容接触孔的尺寸无法进一步减小，或使形成的位线及电容接触窗导电性能较差，影响器件的性能，遏制了半导体技术的发展。

基于以上所述，提供一种工艺制程较为简单、且可精确控制位线及电容接触孔的特征尺寸以提高器件导电性能的半导体器件及其制备方法实属必要。

实用新型内容

鉴于以上所述现有技术的缺点，本实用新型的目的在于提供一种半导体器件，用于解决现有技术中存储单元的位线填充沟槽及电容接触孔制备工艺复杂，形成的位线及电容接触窗导电性能较差等的问题。

为实现上述目的及其他相关目的，本实用新型还提供一种半导体器件，该半导体器件包括：半导体衬底，所述半导体衬底上形成至少一个有源区、隔离各有源区的隔离结构及埋入式字线，其中，所述有源区呈条形结构并沿第一方向延伸，多个所述有源区沿第二方向在所述半导体衬底上顺序排布，所述隔离结构包括沿第一方向延伸的第一隔离结构及沿第二方向延伸的第二隔离结构；

第一绝缘层，形成于所述埋入式字线上；

第二绝缘层，形成于所述第二隔离结构上；

位线，形成于所述埋入式字线一侧的所述有源区上，并在所述半导体衬底上延伸且与所述埋入式字线交叉。

第一隔离介质层，形成于所述埋入式字线上的所述第一绝缘层上；

第二隔离介质层，形成于所述第一隔离介质层上；

电容接触窗，形成于所述埋入式字线另一侧的所述有源区上。

可选地，所述埋入式字线间隔排列与所述有源区交叉，每个所述有源区对应设置两条所述埋入式字线，每条所述位线与多条所述字线交叉，且每条所述位线经过两条所述埋入式字线之间的所述有源区。

可选地，所述半导体存储器还包括第四隔离介质层，形成于所述第二隔离介质层上。

进一步地，所述第四隔离介质层包括由有机抗反射材料层、氮氧化硅层、氮化硅层及氧化硅层构成群组中的一种。

可选地，位于所述有源区上的所述位线的下部还包括位线连接结构。

进一步地，所述位线连接结构从下至上依次包括位线连接层及位线金属粘附层。

进一步地，所述位线连接层包括多晶硅层，所述位线金属粘附层包括由氮化钛层、钛层及硅化钨层组成的叠层。

可选地，所述电容接触窗从下至上依次包括电容接触连接结构及电容接触金属层。

进一步地，所述电容接触连接结构从下至上依次包括电容接触连接层及电容接触金属粘附层。

进一步地，所述电容接触金属层包括钨层，所述电容接触连接层包括多晶硅层，所述电容接触金属粘附层包括由氮化钛层、钛层及硅化钨层组成的叠层。

可选地，所述第一绝缘层的材料包括氮化硅，所述第二绝缘层的材料包括氮化硅，所述位线包括钨金属位线，所述第一隔离介质层及所述第二隔离介质层包括由有机抗反射材料层、氮氧化硅层、氮化硅层及氧化硅层构成群组中的一种。

如上所述，本实用新型的半导体器件，通过沉积工艺结合刻蚀工艺在凹槽上形成第一隔离介质层、第二隔离介质层及所述第三隔离介质层，通过沉积的第一隔离介质层的厚度用来定义电容接触孔的尺寸，第二隔离介质层实现电容接触孔与位线之间的电隔离，并且第二隔离介质层的厚度还用来定义位线的尺寸，由此以通过调整第一隔离介质层及第二隔离介质层的厚度实现电容接触孔及位线尺寸的大小可控；另外，通过沉积工艺结合刻蚀工艺形成的电容接触孔及位线填充沟槽形貌更好，因此形成的电容接触窗及位线导电性能更优，有效降低阻值，减少RC延迟，提高器件性能且通过沉积工艺结合刻蚀工艺形成电容接触孔及位线，可有效减少光刻曝光的次数，从而降低制造成本；最后，提早形成第二绝缘层，可有效隔离电容接触窗，防止电容之间的短路。

附图说明

图1显示为本实用新型的半导体器件制备方法的流程图。

图2显示为本实用新型的半导体器件制备方法中执行步骤S1时的半导体衬底的俯视图。

图3a～3b显示为本实用新型的半导体器件制备方法中执行步骤S2时沿图2中AA方向的剖面示意图。

图4a～4c显示为本实用新型的半导体器件制备方法中执行步骤S3时沿图2中AA方向的剖面示意图。

图4d显示为本实用新型的半导体器件制备方法中形成第二绝缘层后的俯视图。

图5a～5b显示为本实用新型的半导体器件制备方法中执行步骤S4时沿图2中AA方向的剖面示意图。

图6显示为本实用新型的半导体器件制备方法中执行步骤S5时沿图2中AA方向的剖面图。

图7a～7d显示为本实用新型的半导体器件制备方法中形成位线金属层时沿图2中AA方向的剖面示意图。

图7e显示为本实用新型的半导体器件制备方法中光刻胶定义位线形状的俯视图。

图7f显示为本实用新型的半导体器件制备方法中形成位线后沿图2中AA方向的剖面示意图。

图7g显示为本实用新型的半导体器件制备方法中形成位线后的俯视图。

图8a～8b显示为本实用新型的半导体器件制备方法中形成第四隔离介质层时沿图2中AA 方向的剖面示意图。

图9显示为本实用新型的半导体器件制备方法中执行步骤S7时沿图2中AA方向的剖面示意图。

图10a～10f显示为本实用新型的半导体器件制备方法中形成电容接触窗时沿图2中AA 方向的剖面示意图。

图11显示为本实用新型的半导体器件制备方法中形成的半导体器件的俯视图。

图12显示为本实用新型的半导体器件制备方法中形成第三绝缘层后沿图2中AA方向的剖面示意图。

元件标号说明

10 半导体衬底

11 有源区

12 隔离结构

121 第一隔离结构

122 第二隔离结构

13 埋入式字线

131 栅介质层

132 栅导电层

14 第一绝缘层

15 第二绝缘层

150 凹槽

151 光刻胶

161 第一隔离介质层

162 第二隔离介质层

163 第三隔离介质层

164 第四隔离介质层

17 位线

170 位线填充沟槽

171 位线金属层

172 位线连接层

173 位线金属粘附层

174 位线形状

18 电容接触窗

180 电容接触孔

181 电容接触金属层

182 电容接触连接层

183 电容接触金属粘附层

19 第三绝缘层

X方向 第一方向

Y方向 第二方向

S1～S7 步骤

具体实施方式

以下通过特定的具体实例说明本实用新型的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本实用新型的其他优点与功效。本实用新型还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本实用新型的精神下进行各种修饰或改变。

请参阅图1～图11。需要说明的是，本实施例中所提供的图示仅以示意方式说明本实用新型的基本构想，遂图示中仅显示与本实用新型中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。

实施例1

如图1为本实用新型实施例1中的半导体器件制备方法的流程示意图。以下结合图1和各个步骤中的结构示意图对本实施例中的存储器的形成方法进行详细说明。

如图1及图2所示，首先进行步骤S1，提供半导体衬底10，所述半导体衬底10上形成至少一个有源区11、隔离各有源区11的隔离结构12以及埋入式字线13，所述埋入式字线 13形成于所述半导体衬底10中沿第二方向(Y方向)延伸并穿过所述有源区11，其中，所述有源区11呈条形结构并沿第一方向(X方向)延伸，多个所述有源区11沿第二方向(Y 方向)在所述半导体衬底10上顺序排布，所述隔离结构12包括沿第一方向(X方向)延伸的第一隔离结构121及沿第二方向(Y方向)延伸的第二隔离结构122。

本实施例中定义所述有源区11的延伸方向为第一方向，多个所述有源区11顺序排布的方向为第二方向。

所述半导体衬底10可以是任何适于形成半导体器件的材料，例如，所述半导体衬底10 的材料可以为硅、锗或绝缘体上硅等，可根据实际情况选择所述半导体衬底10的材料。

所述有源区11通过所述隔离结构12形成于所述半导体衬底10中，本实施例中，所述隔离结构12包括浅沟槽以及填充于所述浅沟槽内的介电材料，该介电材料的K值通常为小于3，其作用为隔离浅沟槽漏电以及减轻电耦合(coupling)，所述介电材料可以为氧化硅材料等，所述浅沟槽深度为800～1600纳米之间以控制晶体管隔离程度。

如图2所示，所述隔离结构12包括第一隔离结构121和第二隔离结构122，所述第一隔离结构121与所述第二隔离结构122相交并相互连通，从而有效隔离出所述有源区11。

如图3a所示，所述埋入式字线13与半导体器件共栅极，包括栅介质层131及栅导电层 132，所述栅介质层131的介电常数为1～8，包括氧化硅及氮化硅中的一种；所述栅导电层132 包括钨、钛、镍、铝、铂、氮化钛、N型多晶硅及P型多晶硅中的一种。这里需要说明的是，所述埋入式字线13是埋入在所述半导体衬底10内部的，俯视图中应该看不到，图2中为了便于理解所述埋入式字线13在所述半导体衬底10中的形状位置，所以标注出了所述埋入式字线13。

如图1及图3a～3b所示，然后进行步骤S2，于所述埋入式字线13上形成第一绝缘层14。

所述第一绝缘层14的主要作用是为了隔离所述埋入式字线13，所以所述第一绝缘层14 只要满足覆盖住所述埋入式字线13上即可满足隔离的效果，另外考虑工艺的方便性，如图 3a所示，所述第一绝缘层14可形成于所述有源区11上及沿第一方向相邻的所述有源区11 之间的所述第二隔离结构122上；如图3b所示，所述第一绝缘层14也可形成于所述有源区 11上。接下来的步骤，按照所述第一绝缘层14形成于所述有源区11上及沿第一方向相邻的所述有源区11之间的所述第二隔离结构122上(如图3a)进行展开阐述，本领域的技术人员可以理解，接下来的步骤也可以适用于图3b的情况以及所述第一绝缘层14仅形成于所述埋入式字线13上的情况。

作为示例，所述第一绝缘层14的材料包括氮化硅。

如图1及图4a～4c所示，然后进行步骤S3，于所述第二隔离结构122上形成第二绝缘层 15，相邻所述第二绝缘层15与所述半导体衬底10表面形成凹槽150。

作为示例，形成所述第二绝缘层15的步骤包括：

如图4a所示，于所述半导体衬底10上涂覆光刻胶151，图形化所述光刻胶151以显影出所述第二隔离结构122；

如图4b所示，于所述第二隔离结构122上形成所述第二绝缘层15；

如图4c所示，去除所述光刻胶151。

作为示例，所述第二绝缘层15的材料包括氮化硅。

如图4d所示，经过步骤S3后，于所述半导体衬底10上形成了与所述埋入式字线13平行的所述第二绝缘层15。所述第二绝缘层15的主要作用是有效隔离相邻所述有源区11之间的电容接触窗，本实施例中在形成位线及电容接触窗之前形成所述第二绝缘层15，可有效隔离电容接触窗，防止电容之间的短路，另外，提前形成所述第二绝缘层15，以形成所述凹槽 150，为后续形成位线填充沟槽及电容接触孔做基础，具体地，将在后续的步骤中阐述。

如图1及图5a～5b所示，然后进行步骤S4，于所述凹槽150的侧壁及底部上依次形成第一隔离介质层161及第二隔离介质层162，于剩余所述凹槽150内形成第三隔离介质层163。

作为示例，于所述凹槽150内形成所述第一隔离介质层161、所述第二隔离介质层162 及所述第三隔离介质层163的步骤包括：

如图5a所示，于所述凹槽150中及所述第二绝缘层15上依次沉积所述第一隔离介质层 161、所述第二隔离介质层162及所述第三隔离介质层163；

如图5b所示，平坦化所述第一隔离介质层161、所述第二隔离介质层162及所述第三隔离介质层163。

较佳地，可采用台阶覆盖能力高的工艺形成所述第一隔离介质层161及所述第二隔离介质层162，例如采用原子层沉积工艺或化学气相沉积工艺形成所述第一隔离介质层161及所述第二隔离介质层162，更优地，可采用高密度等离子体化学气相沉积工艺形成所述第一隔离介质层161及所述第二隔离介质层162。可采用填孔能力较强的工艺形成所述第三隔离介质层163，例如采用高密度等离子体化学气相沉积工艺形成所述第三隔离介质层163。

较佳地，可采用干法刻蚀或者化学机械研磨(CMP)平坦化所述第一隔离介质层161、所述第二隔离介质层162及所述第三隔离介质层163。

较佳地，所述第一隔离介质层161的材料、所述第二隔离介质层162的材料及所述第三隔离介质层163的材料包括由有机抗反射材料、氮氧化硅、氮化硅及氧化硅构成群组中的一种或多种的化合物。

作为示例，所述第一隔离介质层161的厚度不大于所述埋入式字线13一侧的源极的宽度，所述第三隔离介质层163的厚度不大于所述埋入式字线13另一侧的漏极的宽度，所述第二隔离介质层162的厚度不小于所述埋入式字线13的宽度。

如图5b所示，通过在所述凹槽150上形成所述第一隔离介质层161、所述第二隔离介质层162及所述第三隔离介质层163，所述第一隔离介质层161的厚度用来定义后续需要形成的电容接触孔的尺寸，所述第二隔离介质层162实现电容接触孔与位线之间的电隔离，并且所述第二隔离介质层162的厚度可用来定义后续需要形成的位线的尺寸，所以可以通过调整所述第一隔离介质层161及所述第二隔离介质层162的厚度实现电容接触孔及位线尺寸的大小可控；另外，通过沉积工艺结合刻蚀工艺形成的电容接触孔及位线填充沟槽形貌更好，因此形成的电容接触窗及位线导电性能更优，有效降低阻值，减少RC延迟，提高器件性能；最后通过沉积工艺结合刻蚀工艺形成电容接触孔及位线，可有效减少光刻曝光的次数，从而降低制造成本。

如图1及图6所示，然后进行步骤S5，依次去除所述第三隔离介质层163及所述第三隔离介质层163下方的所述第二隔离介质层162、所述第一隔离介质层161及所述第一绝缘层 14，形成位线填充沟槽170。

作为示例，采用干法刻蚀工艺形成所述位线填充沟槽170。

如图1及图7a～7g所示，然后进行步骤S6，于所述位线填充沟槽170中及所述半导体衬底10上沉积位线金属层171，并图形化所述位线金属层171，形成的位线17。

作为示例，所述位线金属层171的材料包括钨。

如图7e所示，于所述半导体衬底10表面形成图形化的位线形状174，并按照所述位线形状174刻蚀所述半导体衬底10上的所述位线金属层171，形成如图7g所示的位线17。

如图7a～7c所示，作为示例，在于所述位线填充沟槽170中及所述半导体衬底10上沉积所述位线金属层171之前，还包括于所述位线填充沟槽170中形成位线连接结构。较佳地，所述位线连接结构从下至上依次包括位线连接层172及位线金属粘附层173。

作为示例，形成所述位线连接结构的步骤包括：

如图7a所示，于所述位线填充沟槽170中及所述半导体衬底10上沉积所述位线连接层 172；

如图7b所示，回刻所述位线连接层172，至所述位线填充沟槽170中一定高度；

如图7c所示，于所述位线填充沟槽170中及所述半导体衬底10上沉积所述位线金属粘附层173，并回刻所述位线粘附层173，至所述位线填充沟槽170中一定高度，形成所述位线金属粘附层173。

作为示例，所述位线连接层172包括多晶硅层，所述位线金属粘附层173包括由氮化钛层、钛层及硅化钨层组成的叠层。

较佳地，由于形成的位线17凸出于所述半导体衬底的表面，所以在形成所述位线17之后，以及形成电容接触孔之前，还包括于所述位线17的侧壁(凸出于所述半导体衬底10表面的部分)形成第四隔离介质层164，以保护所述位线17。作为示例，形成所述第四隔离介质层164的步骤包括：

如图8a所示，于所述位线17上及所述半导体衬底10上沉积所述第四隔离介质层164；

如图8b所示，回刻所述第四隔离介质层164至露出所述位线17的表面并使所述第四隔离介质层164仅位于所述位线17的两侧。

作为示例，所述第四隔离介质层164的材料包括由有机抗反射材料、氮氧化硅、氮化硅及氧化硅构成群组中的一种或多种的化合物。

如图1及图9所示，最后进行步骤S7，去除所述第二隔离介质层162与所述第二绝缘层 15之间的所述第一隔离介质层161，并向下延伸至所述半导体衬底10中，形成电容接触孔 180。

作为示例，采用干法刻蚀工艺形成所述电容接触孔180。

如图10a～10f所示，在形成所述电容接触孔180之后还包括，于所述电容接触孔中形成电容接触金属层181，以形成电容接触窗18。

如图10f所示，作为示例，在于所述电容接触孔180中形成所述电容接触金属层181之前，还包括于所述电容接触孔180中形成电容接触连接结构。较佳地，所述电容接触连接结构从下至上依次包括电容接触连接层182及电容接触金属粘附层183。

作为示例，形成所述电容接触18的步骤包括，其中所述电容接触窗18包括所述电容接触金属层181、所述电容接触连接层182及所述电容接触金属粘附层183：

如图10a所示，于所述电容接触孔180中及所述半导体衬底10上沉积所述电容接触连接层182；

如图10b所示，回刻所述电容接触连接层182，至所述电容接触孔180中的一定高度；

如图10c所示，于所述电容接触孔180中及所述半导体衬底10上沉积所述电容接触金属粘附层183，并回刻所述电容接触金属粘附层183，至所述电容接触孔180中一定高度；

如图10d所示，于所述电容接触孔18中及所述半导体衬底10上沉积所述电容接触金属层181，并回刻所述电容接触金属层181，至露出所述第四隔离介质层164；

如图10e所示，于所述半导体衬底10上涂覆光刻胶151，并图形化所述光刻胶151以显影出所述隔离结构12上方的区域；

如图10f所示，刻蚀所述隔离结构12正上方区域的所述电容接触金属层181。通过去除所述隔离结构12正上方区域的所述电容接触金属层181，可以切断相邻所述电容接触窗18 之间的连接。

优选地，所述电容接触连接层182包括多晶硅层，所述电容接触金属粘附层183包括由氮化钛层、钛层及硅化钨层组成的叠层。

作为示例，如图12所示，在形成所述电容接触窗18之后还包括，于所述半导体衬底10 上形成第三绝缘层19。优选地，采用化学气相沉积工艺形成所述第三绝缘层19，所述第三绝缘层19的材料包括氮化硅。

实施例2

如图11～图12所示，本实施例还提供一种半导体器件，且所述半导体器件可使用实施例 1中的制备方法制得，包括：

半导体衬底10，所述半导体衬底10上形成至少一个有源区11、隔离各有源区11的隔离结构12及埋入式字线13，其中，所述有源区11呈条形结构并沿第一方向(X方向)延伸，多个所述有源区11沿第二方向(Y方向)在所述半导体衬底10上顺序排布，所述隔离结构 12包括沿第一方向延伸的第一隔离结构121及沿第二方向延伸的第二隔离结构122；

第一绝缘层14，形成于所述埋入式字线13上；

第二绝缘层15，形成于所述第二隔离结构122上；

位线17，形成于所述埋入式字线13一侧的所述有源区11上，并在所述半导体衬底10 上延伸且与所述埋入式字线13交叉。

第一隔离介质层161，形成于所述埋入式字线13上的所述第一绝缘层14上；

第二隔离介质层162，形成于所述第一隔离介质层161上；

电容接触窗18，形成于所述埋入式字线13另一侧的所述有源区11上。

作为示例，所述第一绝缘层14，形成于所述埋入式字线13上及沿第一方向(X方向)相邻的所述有源区11之间的所述第二隔离结构122上。

作为示例，所述埋入式字线13间隔排列与所述有源区11交叉，每个所述有源区11对应设置两条所述埋入式字线13，每条所述位线17与多条所述字线13交叉，且每条所述位线17 经过两条所述埋入式字线13之间的所述有源区11。

作为示例，所述半导体器件还包括第四隔离介质层164，形成于所述第二隔离介质层上 162。

作为示例，所述第四隔离介质层164包括由有机抗反射材料层、氮氧化硅层、氮化硅层及氧化硅层构成群组中的一种。

作为示例，位于所述有源区11上的所述位线17的下部还包括位线连接结构。较佳地，所述位线连接结构从下至上依次包括位线连接层172及位线金属粘附层173。更优地，所述位线连接层172包括多晶硅层，所述位线金属粘附层173包括由氮化钛层、钛层及硅化钨层组成的叠层。

作为示例，所述电容接触窗18从下至上依次包括电容接触连接结构及电容接触金属层 181。较佳地，所述电容接触连接结构从下至上依次包括电容接触连接层182及电容接触金属粘附层183。更优地，所述电容接触金属层181包括钨层，所述电容接触连接层182包括多晶硅层，所述电容接触金属粘附层183包括由氮化钛层、钛层及硅化钨层组成的叠层。

作为示例，所述第一绝缘层14的材料包括氮化硅，所述第二绝缘层15的材料包括氮化硅，所述位线17包括钨金属位线，所述第一隔离介质层161及所述第二隔离介质层162包括由有机抗反射材料层、氮氧化硅层、氮化硅层及氧化硅层构成群组中的一种。

作为示例，所述半导体器件还包括形成在所述半导体衬底10的最上方的第三绝缘层19。后续将在本实施例的结构上形成电容。优选地，所述第三绝缘层19的材料包括氮化硅。

综上所述，本实用新型提供一种半导体器件及其制备方法，通过沉积工艺结合刻蚀工艺在凹槽上形成第一隔离介质层、第二隔离介质层及所述第三隔离介质层，通过沉积的第一隔离介质层的厚度用来定义电容接触孔的尺寸，第二隔离介质层实现电容接触孔与位线之间的电隔离，并且第二隔离介质层的厚度还用来定义位线的尺寸，由此以通过调整第一隔离介质层及第二隔离介质层的厚度实现电容接触孔及位线尺寸的大小可控；另外，通过沉积工艺结合刻蚀工艺形成的电容接触孔及位线填充沟槽形貌更好，因此形成的电容接触窗及位线导电性能更优，有效降低阻值，减少RC延迟，提高器件性能且通过沉积工艺结合刻蚀工艺形成电容接触孔及位线，可有效减少光刻曝光的次数，从而降低制造成本；最后，提早形成第二绝缘层，可有效隔离电容接触窗，防止电容之间的短路。所以，本实用新型有效克服了现有技术中的种种缺点而具高度产业利用价值。

上述实施例仅例示性说明本实用新型的原理及其功效，而非用于限制本实用新型。任何熟悉此技术的人士皆可在不违背本实用新型的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本实用新型所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本实用新型的权利要求所涵盖。

Claims (11)

1.一种半导体器件，其特征在于，包括：

半导体衬底，所述半导体衬底上形成至少一个有源区、隔离各有源区的隔离结构及埋入式字线，其中，所述有源区呈条形结构并沿第一方向延伸，多个所述有源区沿第二方向在所述半导体衬底上顺序排布，所述隔离结构包括沿第一方向延伸的第一隔离结构及沿第二方向延伸的第二隔离结构；

第一绝缘层，形成于所述埋入式字线上；

第二绝缘层，形成于所述第二隔离结构上；

位线，形成于所述埋入式字线一侧的所述有源区上，并在所述半导体衬底上延伸且与所述埋入式字线交叉；

第一隔离介质层，形成于所述埋入式字线上的所述第一绝缘层上；

第二隔离介质层，形成于所述第一隔离介质层上；

电容接触窗，形成于所述埋入式字线另一侧的所述有源区上。

2.根据权利要求1所述的半导体器件，其特征在于：所述埋入式字线间隔排列与所述有源区交叉，每个所述有源区对应设置两条所述埋入式字线，每条所述位线与多条所述字线交叉，且每条所述位线经过两条所述埋入式字线之间的所述有源区。

3.根据权利要求1所述的半导体器件，其特征在于：所述半导体器件还包括第四隔离介质层，形成于所述第二隔离介质层上。

4.根据权利要求3所述的半导体器件，其特征在于：所述第四隔离介质层包括由有机抗反射材料层、氮氧化硅层、氮化硅层及氧化硅层构成群组中的一种。

5.根据权利要求1所述的半导体器件，其特征在于：位于所述有源区上的所述位线的下部还包括位线连接结构。

6.根据权利要求5所述的半导体器件，其特征在于：所述位线连接结构从下至上依次包括位线连接层及位线金属粘附层。

7.根据权利要求6所述的半导体器件，其特征在于：所述位线连接层包括多晶硅层，所述位线金属粘附层包括由氮化钛层、钛层及硅化钨层组成的叠层。

8.根据权利要求1所述的半导体器件，其特征在于：所述电容接触窗从下至上依次包括电容接触连接结构及电容接触金属层。

9.根据权利要求8所述的半导体器件，其特征在于：所述电容接触连接结构从下至上依次包括电容接触连接层及电容接触金属粘附层。

10.根据权利要求9所述的半导体器件，其特征在于：所述电容接触金属层包括钨层，所述电容接触连接层包括多晶硅层，所述电容接触金属粘附层包括由氮化钛层、钛层及硅化钨层组成的叠层。

11.根据权利要求1所述的半导体器件，其特征在于：所述第一绝缘层的材料包括氮化硅，所述第二绝缘层的材料包括氮化硅，所述位线包括钨金属位线，所述第一隔离介质层及所述第二隔离介质层包括由有机抗反射材料层、氮氧化硅层、氮化硅层及氧化硅层构成群组中的一种。