TW202114168A - 半導體記憶裝置 - Google Patents

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Abstract

實施形態提供一種可抑制製造成本增加之半導體記憶裝置。  實施形態之半導體記憶裝置具備第1配線層、第2配線層、複數個第3配線層、第1絕緣層、及第1記憶體柱。第2配線層與第1配線層電性連接。複數個第3配線層於第1方向上之第1配線層與第2配線層之間相互在第1方向上隔開積層，且於與第1方向交叉之第2方向上延伸。第1絕緣層貫通複數個第3配線層，第1配線層側之端部與第1配線層之第1面相接，且於第2方向上延伸。第1記憶體柱貫通複數個第3配線層，側面與於第2方向上延伸且朝向與第1及第2方向交叉之第3方向的第1絕緣層之第2面相接，第1配線層側之端部與第1配線層之第1面相接，且包含：於第1方向上延伸之第1半導體層、及設於複數個第3配線層與第1半導體層之間且可記憶資料之電荷蓄積層。第1配線層之作為第1面的相反面之第3面與第2配線層於第1方向上之距離於與第1絕緣層對應之位置及與第3配線層對應之位置不同。

Description

半導體記憶裝置
本發明之實施形態係關於一種半導體記憶裝置。
作為半導體記憶裝置，已知有NAND(Not And，反及)型快閃記憶體。
實施形態提供一種可抑制製造成本之增加之半導體記憶裝置。
實施形態之半導體記憶裝置具備第1配線層、第2配線層、複數個第3配線層、第1絕緣層、及第1記憶體柱。第2配線層與第1配線層電性連接。複數個第3配線層於第1方向上之第1配線層與第2配線層之間相互在第1方向上隔開積層，且於與第1方向交叉之第2方向上延伸。第1絕緣層貫通複數個第3配線層，第1配線層側之端部與第1配線層之第1面相接，且於第2方向上延伸。第1記憶體柱貫通複數個第3配線層，側面與於第2方向上延伸且朝向與第1及第2方向交叉之第3方向的第1絕緣層之第2面相接，第1配線層側之端部與第1配線層之第1面相接，且包含：於第1方向上延伸之第1半導體層、設於複數個第3配線層與第1半導體層之間且可記憶資料之電荷蓄積層。第1配線層之作為第1面之相反面之第3面與第2配線層於第1方向上之距離於與第1絕緣層對應之位置及與第3配線層對應之位置不同。
以下，參照圖式對實施形態進行說明。再者，於以下之說明中，對具有大致相同之功能及構成之構成要素標註相同之符號，僅於必要之情形時進行重複說明。又，以下所示之各實施形態係例示用以將該實施形態之技術思想具體化之裝置或方法者，實施形態之技術思想並非將構成零件之材質、形狀、構造、配置等特定為下述內容。實施形態之技術思想可於申請專利範圍內添加各種變更。
1.第1實施形態  對第1實施形態之半導體記憶裝置進行說明。以下，作為半導體記憶裝置，列舉記憶胞電晶體於半導體基板上三維積層而成之三維積層型NAND型快閃記憶體為例進行說明。
1.1構成  1.1.1半導體記憶裝置之整體構成  首先，使用圖1對半導體記憶裝置之整體構成進行說明。圖1係表示半導體記憶裝置之基本之整體構成之方塊圖之一例。再者，圖1中，利用箭頭線表示各區塊之連接之一部分，但區塊間之連接並不限定於此。
如圖1所示，半導體記憶裝置1包含陣列晶片100及電路晶片200。
陣列晶片100包含記憶胞陣列11。
記憶胞陣列11具備複數個區塊BLK(BLK0、BLK1、BLK2、…)。區塊BLK之各者具備複數個(本實施形態中為4個)串單元SU(SU0～SU3)。串單元SU係記憶胞電晶體串聯連接而成之NAND串NS之集合。再者，記憶胞陣列11內之區塊BLK之個數及區塊BLK內之串單元SU之個數為任意。
電路晶片200包含定序器21、電壓產生電路22、列驅動器23、列解碼器24及感測放大器25。
列驅動器23例如基於自未圖示之外部控制器接收之位址信號(頁位址信號等)，將自電壓產生電路22施加之電壓供給至列解碼器24。
列解碼器24例如基於自外部控制器接收之位址信號(區塊位址信號等)對列位址進行解碼。列解碼器24基於解碼結果選擇區塊BLK之任一者，並將所選擇之區塊BLK與列驅動器23連接。
感測放大器25於資料讀出時，感測自任一區塊BLK之任一串單元SU讀出之資料。又，感測放大器25於資料寫入時，將與寫入資料對應之電壓供給至記憶胞陣列11。
定序器21控制半導體記憶裝置1整體之動作。更具體而言，定序器21於寫入動作、讀出動作及刪除動作時控制電壓產生電路22、列驅動器23、列解碼器24及感測放大器25等。
電壓產生電路22產生用於寫入動作、讀出動作及刪除動作之電壓，並將其供給至列驅動器23及感測放大器25等。
1.1.2記憶胞陣列之電路構成  其次，使用圖2對記憶胞陣列11之電路構成進行說明。圖2之例中示出了區塊BLK0，但其他區塊BLK之構成亦相同。
如圖2所示，區塊BLK0例如包含4個串單元SU0～SU3。並且，各串單元SU包含複數個NAND串NS。NAND串NS之各者例如包含8個記憶胞電晶體MC(MC0～MC7)、以及選擇電晶體ST1及ST2。記憶胞電晶體MC具備控制閘極及電荷蓄積層，將資料非揮發地保存。以下，於不限定記憶胞電晶體MC0～MC7之任一者之情形時，記為記憶胞電晶體MC。
再者，記憶胞電晶體MC可為電荷蓄積層使用絕緣膜之MONOS(Metal-Oxide-Nitride-Oxide-Semiconductor，金屬氧化物-氮化物-氧化物-半導體)型，亦可為電荷蓄積層使用導電層之FG(floating gate，浮閘)型。以下，於本實施形態中，以FG型為例進行說明。又，NAND串NS內之記憶胞電晶體MC之個數並不限定於8個，亦可為16個或32個、64個、96個、128個等，其個數不受限定。又，NAND串NS內之選擇電晶體ST1及ST2之個數只要分別為1個以上即可。
於NAND串NS內，按照選擇電晶體ST2、記憶胞電晶體MC0～MC7及選擇電晶體ST1之順序將各自之電流路徑串聯連接。並且，選擇電晶體ST1之汲極連接於對應之位元線BL。又，選擇電晶體ST2之源極連接於源極線SL。
位於區塊BLK內之各NAND串NS之記憶胞電晶體MC0～MC7之控制閘極分別連接於不同之字元線WL0～WL7。更具體而言，例如，區塊BLK0內之複數個記憶胞電晶體MC0之控制閘極共通地連接於字元線WL0。
位於串單元SU內之各NAND串NS之選擇電晶體ST1之閘極連接於選擇閘極線SGD。更具體而言，位於串單元SU0內之複數個選擇電晶體ST1之閘極共通地連接於選擇閘極線SGD0。位於串單元SU1內之複數個選擇電晶體ST1(未圖示)之閘極共通地連接於選擇閘極線SGD1。串單元SU2及SU3亦相同。以下，於不限定選擇閘極線SGD0～SGD3之任一者之情形時，記為選擇閘極線SGD。
位於區塊BLK內之複數個選擇電晶體ST2之閘極共通地連接於選擇閘極線SGS。再者，選擇電晶體ST2之閘極亦可針對各串單元SU而連接於不同之選擇閘極線SGS。
位於串單元SU內之複數個選擇電晶體ST1之汲極分別連接於不同之位元線BL(BL0～BL(N－1)，其中，N為2以上之整數)。即，位於串單元SU內之複數個NAND串NS分別連接於不同之位元線BL。又，位元線BL於各區塊BLK中將串單元SU0內之1個NAND串NS、串單元SU1內之1個NAND串NS、串單元SU2內之1個NAND串NS及串單元SU3內之1個NAND串NS共通地連接。
位於複數個區塊BLK之複數個選擇電晶體ST2之源極共通地連接於源極線SL。
亦即，串單元SU係分別連接於不同之位元線BL且連接於相同之選擇閘極線SGD之NAND串NS之集合體。又，區塊BLK係使字元線WL共通之複數個串單元SU之集合體。並且，記憶胞陣列11係使位元線BL共通之複數個區塊BLK之集合體。
1.1.3半導體記憶裝置之平面構成  其次，使用圖3對半導體記憶裝置1之平面構成之一例進行說明。
如圖3所示，半導體記憶裝置1包含陣列區域、周邊區域及外周區域。陣列區域係包含記憶胞陣列11之區域。再者，陣列區域亦可包含列驅動器23、列解碼器24或感測放大器25等。
周邊區域係不包含記憶胞陣列11之區域，且係設置有記憶胞陣列11以外之電路之任一者及用於半導體記憶裝置1與外部設備之連接之電極墊等之區域。
外周區域係包含晶片端部之附近區域。外周區域例如係設置有劃線、或半導體記憶裝置1之製造步驟中所使用之微影術用之校準圖案、或特性檢查圖案等之區域。
1.1.4半導體記憶裝置之剖面構成  其次，使用圖4對半導體記憶裝置1之剖面構成之一例進行說明。圖4表示沿著圖3之X方向之剖面。再者，於以下之說明中，X方向與半導體基板201(例如半導體基板)大致平行，例如對應於字元線WL之延伸方向。Y方向與半導體基板201大致平行且與X方向交叉，例如對應於位元線BL之延伸方向。Z1方向與半導體基板201大致垂直，對應於自陣列晶片100朝向電路晶片200之方向。Z2方向與半導體基板201大致垂直，對應於自電路晶片200朝向陣列晶片100之方向。於不限定Z1方向及Z2方向之任一者之情形時，記為Z方向。
如圖4所示，半導體記憶裝置1具有陣列晶片100與電路晶片200貼合而成之構成。
陣列晶片100包含記憶胞陣列11及用以將記憶胞陣列11與電路晶片200連接之各種配線。
更具體而言，陣列晶片100包含陣列區域內交替積層之複數個配線層101及絕緣層121、外周區域內交替積層之複數個配線層101及犧牲層131、配線層102、104、108、111、113、115及116、複數個接觸插塞CP、107、109、110、112、114及117、複數個電極墊PD及119、絕緣層103、105、106及118、以及記憶體柱MP。
圖4之例中，於陣列區域內，11層絕緣層121與10層配線層101交替地積層。即，複數個配線層101於Z方向上隔開積層，作為字元線WL以及選擇閘極線SGD及SGS發揮功能。複數個記憶體柱MP貫通複數個絕緣層121及複數個配線層101並於Z方向上延伸。記憶體柱MP具有於Z2方向上自絕緣層121之上表面突出之形狀。1個記憶體柱MP對應於1個NAND串NS。記憶體柱MP之詳情將於下文進行敍述。
配線層102設置於Z2方向上最上層之絕緣層121上(配線層101之上方)，作為源極線SL發揮功能。記憶體柱MP之一端連接於配線層102。配線層102以共形地被覆複數個記憶體柱MP之方式形成。因此，Z2方向上之配線層102之上表面具有起因於記憶體柱MP之突出部。記憶體柱MP之另一端經由接觸插塞109及110連接於作為位元線BL發揮功能之配線層111。進而，配線層111例如經由配線層116及接觸插塞117電性連接於任一電極墊119。電極墊119用於與電路晶片200之連接。
於X方向上延伸之複數個配線層101之端部呈階梯狀被引出。並且，各配線層101經由接觸插塞CP電性連接於配線層108之任一者。配線層108例如經由接觸插塞114、配線層115及116、以及接觸插塞117電性連接於任一電極墊119。接觸插塞CP之詳情將於下文進行敍述。於接觸插塞CP之上設置有絕緣層103，以使接觸插塞CP與配線層104不電性連接。
於Z2方向上，在配線層102及絕緣層103之上設置有將配線層102與接觸插塞107電性連接之配線層104。配線層104經由接觸插塞107電性連接於配線層108之任一者。進而，配線層108例如經由接觸插塞114、配線層115及116、以及接觸插塞117電性連接於任一電極墊119。
於陣列晶片100之Z2方向上之上表面設置有複數個電極墊PD。電極墊PD用於半導體記憶裝置1與外部設備之連接。電極墊PD經由接觸插塞112、配線層113、接觸插塞114、配線層115及116、以及接觸插塞117電性連接於任一電極墊119。
於陣列晶片100之Z2方向上之上表面，以覆蓋電極墊PD之一部分、配線層104及絕緣層106之方式形成有作為鈍化膜發揮功能之絕緣層105。於絕緣層105設置有與電極墊PD對應之開口部。
於Z1方向上，在絕緣層106上設置有絕緣層118。絕緣層118內設置有複數個電極墊119，且與電路晶片200連接。
於外周區域及未圖示之周邊區域之至少一部分，11層犧牲層131與10層配線層101交替地積層。11層犧牲層131設置於與絕緣層121相同之層。於本實施形態中，在半導體記憶裝置1之製造步驟中使用將犧牲層131置換成絕緣層121之方法(以下稱為「替換(replace)」)。因此，於外周區域及周邊區域之至少一部分，殘存有未被替換而積層有犧牲層131及配線層101之區域。藉由在外周區域殘存包含犧牲層131及配線層101之積層體，而期待緩和對晶片施加之應力。關於替換之詳情將於下文進行敍述。
配線層101、102、104、108、111、113、115及116由導電材料構成，例如可為金屬材料、p型半導體或n型半導體。以下，對配線層101使用被添加有雜質(磷(P)或硼(B)等)之多晶矽之情形進行說明。接觸插塞107、109、110、112、114及117由導電材料構成，例如可為金屬材料、p型半導體或n型半導體。電極墊PD及119由導電材料構成，例如可為金屬材料。以下，對電極墊119包含銅(Cu)之情形進行說明。絕緣層103、105、106及118例如可為氧化矽(SiO2 )。
電路晶片200包含定序器21、電壓產生電路22、列驅動器23、列解碼器24、感測放大器25及用以將該等電路連接之各種配線。
更具體而言，電路晶片200包含半導體基板201、複數個電晶體TR、複數個配線層204及205、複數個接觸插塞203及206、複數個電極墊209、以及絕緣層207及208。
複數個電晶體TR用於定序器21、電壓產生電路22、列驅動器23、列解碼器24及感測放大器25等。電晶體TR包含設置於半導體基板201上之未圖示之閘極絕緣膜、設置於閘極絕緣膜上之閘極電極202、形成於半導體基板201之未圖示之源極及汲極。源極及汲極經由接觸插塞203分別電性連接於配線層204。配線層204電性連接於配線層205。配線層205經由接觸插塞206電性連接於電極墊209。
於半導體基板201上設置有絕緣層207。於絕緣層207上設置有絕緣層208。絕緣層208內設置有複數個電極墊209，且與陣列晶片100之複數個電極墊119分別電性連接。配線層204及205、接觸插塞203及206、以及閘極電極202由導電材料構成，例如可為金屬材料、p型半導體或n型半導體。電極墊209由導電材料構成，例如可為金屬材料。以下，對電極墊209包含銅(Cu)之情形進行說明。絕緣層207及208例如可為SiO2 。
1.1.5記憶胞陣列之平面構成  其次，使用圖5對記憶胞陣列11之平面構成之一例進行說明。圖5表示任一區塊BLK之一部分，為簡化說明而省略了絕緣層之一部分。
如圖5所示，於本實施形態中，在與半導體基板垂直之Z1方向上，自下層起，作為選擇閘極線SGS、字元線WL0～WL7、及選擇閘極線SGD發揮功能之配線層101於Z1方向上隔開積層。
以將複數個配線層101、即字元線WL以及選擇閘極線SGS及SGD針對每個區塊BLK分離之方式設置有於X方向上延伸之區域AR1。區域AR1由絕緣層121嵌埋。絕緣層121例如使用SiO2 。
於配線層101與區域AR1(絕緣層121)之間設置有於X方向上延伸之配線層124。配線層124作為用以降低字元線WL以及選擇閘極線SGS及SGD之配線電阻之低電阻層發揮功能。配線層124由導電材料構成。配線層124使用電阻較用於配線層101之導電材料低之材料。以下，對配線層124使用氮化鈦(TiN)與鎢(W)之積層構造之情形進行說明。TiN例如具有於藉由CVD(chemical vapor deposition，化學氣相沈積)使W成膜時，作為用以防止W與半導體層之反應之障壁層及用以提高W之密接性之密接層的功能。
記憶胞陣列11包含胞元部及階梯連接部。
於胞元部，對應於NAND串NS之複數個記憶體柱MP例如呈錯位配置排列。記憶體柱MP貫通(通過)複數個配線層101，且於Z1方向上延伸。記憶體柱MP之上端例如與於Y方向上延伸之未圖示之位元線BL電性連接。
於胞元部設置有貫通複數個配線層101且於X方向上延伸之複數個(圖5之例中為4個)區域AR2。區域AR2由絕緣層121嵌埋。對於1個區域AR2，複數個記憶體柱MP以與於X方向上延伸且朝向Y方向之區域AR2之2個側面交替相接之方式排列。再者，記憶體柱MP之排列可任意設定，記憶體柱MP只要與區域AR2相接即可。
更具體而言，例如，以與區域AR2(絕緣層121)之於X方向上延伸且朝向Y方向之一側面S1相接之方式，將複數個記憶體柱MP於X方向上並排設置。同樣地，以與區域AR2之於X方向上延伸且與側面S1對向之另一側面S2相接之方式，將複數個記憶體柱MP於X方向上並排配置。並且，與側面S1相接之記憶體柱MP和與側面S2相接之記憶體柱MP於X方向上交替配置。
進而，於相鄰之2個區域AR2之間，與各自之對向之側面(例如，側面S1及側面S3)相接之複數個記憶體柱MP於X方向上交替配置。因此，設置於相鄰之2個區域AR2之間之配線層101具有複數個於Y方向上延伸之部分P1之端部與複數個於X方向上延伸之部分P2之端部交替連接成之鋸齒形狀。換言之，配線層101於側面S1與側面S3之間具有如於X方向上延伸之矩形波般之形狀。
於階梯連接部，複數個配線層101朝向X方向呈階梯狀被引出。並且，於各配線層101之端部設置有與接觸插塞CP之連接部。以下，將連接部記為「階台」。
於階梯連接部設置有與複數個配線層101(階台)中之任一者電性連接之複數個接觸插塞CP。接觸插塞CP之上端連接於配線層108。於接觸插塞CP之側面形成絕緣層122，內部由導電體123嵌埋。絕緣層122例如使用SiO2 。導電體123由導電材料構成。以下，對導電體123使用TiN與W之積層構造之情形進行說明。
於階梯連接部，與胞元部同樣地設置有貫通複數個配線層101且於X方向上延伸之複數個(圖5之例中為2個)區域AR2b。區域AR2b由絕緣層121嵌埋。設置於胞元部之區域AR2與設置於階梯連接部之區域AR2b不相接。又，設置於胞元部之區域AR2與設置於階梯連接部之區域AR2b之個數可相同亦可不同。
又，於階梯連接部，設置有貫通複數個配線層101且於X方向上延伸之區域AR3。區域AR3由絕緣層122嵌埋。以與於X方向上延伸且朝向Y方向之區域AR3(絕緣層122)之1個側面相接之方式，將複數個接觸插塞CP沿著X方向排列。即，區域AR3之絕緣層122與接觸插塞CP之絕緣層122相接。例如，接觸插塞CP因與區域AR3相接而具有大致圓柱之形狀。再者，接觸插塞CP之排列可任意設定，接觸插塞CP只要與區域AR3相接即可。
以與區域AR3之於X方向上延伸之側面相接之方式，將複數個接觸插塞CP於X方向上並排配置。再者，接觸插塞CP之排列可任意設定，接觸插塞CP只要與區域AR3相接即可。進而，區域AR3亦可設置複數個。
1.1.6胞元部之構成  其次，使用圖6及圖7對記憶胞陣列11之胞元部之構成之一例進行說明。圖6係沿著圖5之A1-A2線之胞元部之剖視圖。圖7係沿著圖6之C1-C2線及D1-D2之俯視圖。以下，將沿著C1-C2線之平面記為C1-C2平面，將沿著D1-D2線之平面記為D1-D2平面。
如圖6所示，於Z1方向上，在配線層104上形成有於X方向及Y方向上延伸之配線層102。配線層102作為源極線SL發揮功能。於Z1方向上，配線層102之底面S5具有突出部TS。即，配線層102之面S5具有於XY平面上凹凸之形狀，並非平坦。更具體而言，配線層102於Z1方向上具有面S4及面S5，該面S4與設置於下述最下層之配線層101(選擇閘極線SGS)之下之絕緣層121、設置於區域AR1及AR2之絕緣層121、以及記憶體柱MP之柱部分MP1(區域AR4)之各底面相接，該面S5與面S4對向且與配線層104相接。例如，配線層102以相對於設置於最下層之配線層101之下之絕緣層121、設置於區域AR1及AR2之絕緣層121、以及記憶體柱MP之柱部分MP1(區域AR4)之各底面，Z1方向上之膜厚大致一致之方式形成。設置於Z1方向上最下層之配線層101之下之絕緣層121、區域AR1及AR2、以及柱部分MP1(區域AR4)之底面之高度位置分別不同。因此，配線層102具有與區域AR1及AR2、以及柱部分MP1(區域AR4)對應地朝面S5側突出之突出部TS。
於Z1方向上，在配線層102之上方，例如10層配線層101隔開積層。10層配線層101自下層起作為選擇閘極線SGS、字元線WL0～WL7及選擇閘極線SGD發揮功能。
設置有於X方向上延伸，貫通(通過)複數個配線層101且底面到達至配線層102之區域AR1及AR2。區域AR1及AR2、複數個配線層101之間、配線層102與配線層101之間、以及最上層之配線層101與絕緣層106之間由絕緣層121嵌埋。
設置有與區域AR2之側面相接且於Z1方向上延伸之記憶體柱MP。本實施形態之記憶體柱MP包含柱部分MP1及複數個分支部分MP2。1個分支部分MP2對應於1個記憶胞電晶體MC。柱部分MP1之一個側面與區域AR2之絕緣層121相接。將相當於柱部分MP1之區域記為AR4。柱部分MP1貫通(通過)複數個配線層101且於Z1方向上延伸。例如，Z1方向上之柱部分MP1之上表面及底面之高度位置與區域AR2之高度位置大致相等。柱部分MP1包含有於Z1方向上延伸之隧道絕緣膜127、半導體層128及核心層129。半導體層128係供記憶胞電晶體MC以及選擇電晶體ST1及ST2之通道形成之區域。
分支部分MP2設置於與配線層101同層。分支部分MP2包含阻擋絕緣膜125及電荷蓄積層126。以包圍不與隧道絕緣膜127相接之電荷蓄積層126之側面以及電荷蓄積層之上表面及底面之方式設置有阻擋絕緣膜125。即，於配線層101與電荷蓄積層126之間、及電荷蓄積層126與設置於配線層101之層間之絕緣層121之間設置有阻擋絕緣膜125。
阻擋絕緣膜125、隧道絕緣膜127及核心層129例如使用SiO2 。電荷蓄積層126由導電材料構成，例如使用多晶矽。半導體層128例如使用多晶矽。
於絕緣層121上形成有絕緣層106。於半導體層128上積層設置有接觸插塞109及110。並且，接觸插塞110例如與於Y方向上延伸且作為位元線BL發揮功能之配線層111電性連接。
於Y方向上，在區域AR1之絕緣層121與配線層101之間設置有於X方向上延伸之配線層124。
藉由記憶體柱MP及分別作為字元線WL0～WL7發揮功能之8層配線層101而分別構成記憶胞電晶體MC0～MC7。因此，於字元線WL～WL7之各者與半導體層128之間，分別保存與記憶胞電晶體MC0～MC7對應之資料。同樣地，藉由記憶體柱MP及分別作為選擇閘極線SGD及SGS發揮功能之配線層101而分別構成選擇電晶體ST1及ST2。
其次，對記憶體柱MP之平面構成進行說明。
如圖7所示，C1-C2平面表示不包含配線層101之區域(Z1方向上之2個配線層101之間之區域)之平面。即，C1-C2平面表示柱部分MP1之平面。D1-D2平面表示包含配線層101之區域之平面。即，D1-D2平面表示柱部分MP1及分支部分MP2之平面。
柱部分MP1例如具有上表面呈大致四邊形之四角柱之形狀。再者，柱部分MP1之上表面之形狀並不限定於四邊形。例如，柱部分MP1之上表面之形狀係只要一邊與區域AR2相接，則亦可為多邊形或半圓形。又，例如，柱部分MP1及分支部分MP2較佳為與區域AR2對向(與區域AR2分離)之角帶弧度。藉此，可抑制電場集中於記憶胞電晶體MC之特定區域(角部)。於不與區域AR2之絕緣層121相接之柱部分MP1之3個側面設置有隧道絕緣膜127。於柱部分MP1之內部，以側面與隧道絕緣膜127之3個側面相接且底面與配線層102相接之方式設置有半導體層128。
更具體而言，例如，半導體層128包含有於Y方向上延伸之第1部分128a及第2部分128b、以及於X方向上延伸之第3部分128c。第1部分128a及第2部分128b之Y方向上之一端分別與區域AR2(絕緣層121)相接。第3部分128c之兩端分別與第1部分128a之另一端及第2部分128b之另一端相接。
於柱部分MP1之內部，以嵌埋側面由半導體層128及區域AR2之絕緣層121包圍之空間之方式設置有核心層129。
於分支部分MP2，在各配線層101之同層，以包圍隧道絕緣膜127之3個面之方式設置有電荷蓄積層126。即，於配線層101與隧道絕緣膜127之間設置有電荷蓄積層126。進而，於配線層101與電荷蓄積層126之間設置有阻擋絕緣膜125。
即，阻擋絕緣膜125、電荷蓄積層126及隧道絕緣膜127具有與半導體層128相同之形狀。核心層129例如具有1個側面與區域AR2(絕緣層121)相接之四角柱之形狀。
於本實施形態中，若將柱部分MP1之X方向上之寬度(長度)設為L1，將區域AR2之Y方向上之寬度(長度)設為L2，則存在L1＜L2之關係。該關係起因於記憶胞陣列11之製造方法。關於記憶胞陣列11之製造方法將於下文進行敍述。
再者，記憶體柱MP之朝向X方向之側面與區域AR2之朝向Y方向之側面之交叉角度θ較佳為大致90°。例如，若於自區域AR2側加工半導體層128等時蝕刻量不均，則有記憶體柱MP之側面自區域AR2與區域AR4相接之面朝區域AR4之內側縮退之情形。此時，若角度θ大於90°，則長度L1因縮退而變小，記憶胞電晶體MC之尺寸變小。又，於角度θ小於90°之情形時，於記憶體柱產生如下之形狀不良，即，內部由核心層129嵌埋時形成有於Z方向上延伸之狹縫。
1.1.7階梯連接部之構成  其次，使用圖8對階梯連接部之構成進行說明。圖8係沿著圖5之B1-B2線之階梯連接部之剖視圖。
如圖8所示，於階梯連接部，在X方向上之各配線層101之端部，設置有用以與接觸插塞CP電性連接之階台。
接觸插塞CP包含第1部分CP1及第2部分CP2。
第1部分CP1設置於階台上且於Z1方向上延伸。第1部分CP1將階台(配線層101)與設置於階台之上方之未圖示之配線層108電性連接。第1部分CP1例如具有設置於階台上之大致圓柱之形狀。於第1部分CP1之側面形成絕緣層122。第1部分CP1之內部由側面與絕緣層122相接且底面與配線層101相接之導電體123嵌埋。
第2部分CP2於Z1方向上延伸，且貫通階台及設置於階台之下方之配線層101及絕緣層121。第2部分CP2之上表面與第1部分CP1相接，底面到達至絕緣層103。第2部分CP2例如具有內徑較第1部分CP1小之大致圓柱之形狀。於第2部分CP2之側面形成絕緣層122。第2部分CP2之內部與第1部分CP1同樣地由導電體123嵌埋。再者，第2部分CP2內亦可由絕緣層122嵌埋。
1.2半導體記憶裝置之製造方法  1.2.1記憶體柱之製造方法  其次，使用圖9～圖20對記憶體柱MP之製造方法之一例進行說明。圖9～圖20分別表示記憶胞陣列11之胞元部之平面及沿著A1-A2線之剖面(記為A1-A2剖面)。
以下，對記憶體柱MP、以及區域AR1、AR2及AR4之加工使用利用有金屬觸媒之濕式蝕刻(MaCE：metal-assisted chemical etching)之情形進行說明。例如，於MaCE中，若於在半導體上形成有成為觸媒之金屬之狀態下進行半導體之濕式蝕刻，則於半導體與金屬觸媒層之界面，半導體優先被蝕刻。藉由觸媒層於已被蝕刻之半導體之中不斷沈澱，而能夠實現各向異性蝕刻。
作為觸媒層，例如使用金(Au)、鉑(Pt)、銀(Ag)、鈀(Pd)等氧化還原電位相對較高之材料。觸媒金屬例如可使用濺鍍、CVD(Chemical Vapor Deposition，化學氣相沈積)、鍍覆等形成。觸媒金屬並不限定於單一組成或單層，亦可為含有複數個元素之組成或複數層。作為觸媒層，可使用石墨烯等碳材料，或亦可使用包含石墨烯等之金屬。以下，對觸媒層使用Au之情形進行說明。
於本實施形態中，作為Si或Ge等IV族半導體之MaCE之濕式蝕刻溶液，使用氫氟酸(HF)與過氧化氫水(H2 O2 )之混合液。因此，使用如下方法：於由犧牲層形成相當於用於配線層101(多晶矽)之層間之絕緣層121之構造之後，將犧牲層置換成絕緣層121。
犧牲層及配線層使用能夠進行MaCE之2種半導體材料層。半導體材料例如可自IV族元素之Si、Ge或C等選擇。又，半導體材料亦可為藉由包含B或Al等III族元素、或者P或As等V族元素作為雜質而使例如雜質種類或雜質濃度不同之2種Si。又，該等2種材料亦可為GaAs、AlAs、AlGaAs、InP、InAs、InGaAs、InGaAs、InN、InGaN、GaAlN、AlN、BN、或AlBN等III-V族半導體材料、或者ZnO或ZnS等II-VI族半導體、或作為其等之混合物之InGaZnO。以下，對配線層使用Si，犧牲層使用SiGe之情形進行說明。若SiGe中Ge之濃度變低，則於替換中去除犧牲層(SiGe)時，無法獲得與使用多晶矽之配線層101之蝕刻選擇比。又，若SiGe中Ge濃度變高，則於MaCE時易產生SiGe層之側蝕(朝XY平面之擴展)。因此，SiGe之Ge濃度較佳為10～20%。
如圖9所示，於半導體基板130，例如將11層犧牲層131與10層配線層101交替積層。犧牲層131例如使用SiGe。
其次，於最上層之犧牲層131上，形成與區域AR1對應之觸媒層132a、及與區域AR2及記憶體柱MP之柱部分MP1(下述之區域AR4)對應之觸媒層132b。即，觸媒層132b具有與區域AR2對應且於X方向上延伸之線部、及與柱部分MP1對應且於Y方向上突出之突出部。觸媒層132a及132b使用MaCE時作為觸媒發揮作用之材料，例如使用Au。
再者，於階梯連接部，形成與區域AR2b對應之觸媒層(未圖示)。
如圖10所示，藉由MaCE對配線層101及犧牲層131進行加工，形成與觸媒層132a對應之狹縫SLT1、及與觸媒層132b對應之狹縫SLT2。狹縫SLT1及狹縫SLT2之底部到達至半導體基板130。於狹縫SLT1及SLT2之底面殘存有觸媒層132a及132b。狹縫SLT1與區域AR1對應。狹縫SLT2包含區域AR2及與柱部分MP1對應之區域AR4。再者，狹縫SLT1及SLT2之底部之高度位置只要處於半導體基板130內，則亦可不均。
更具體而言，於MaCE步驟中，使形成有上述半導體材料(配線層101及犧牲層131)之積層體與觸媒層(132a及132b)之晶圓浸漬於第1藥液(蝕刻液)。作為第1藥液，例如可使用氫氟酸及過氧化氫水之混合液。若使晶圓浸漬於第1藥液，則於半導體層表面、觸媒層及第1藥液之界面，半導體層表面(例如矽)溶解於蝕刻液中。藉由於積層體之表面反覆進行該反應而複數個積層之半導體層被垂直蝕刻。藉此，可形成區域AR1、AR2及AR4。區域AR1、AR2及AR4之形狀(例如溝槽之深度)係藉由調整觸媒層132a及132b之尺寸或蝕刻時間等而控制。
如圖11所示，於觸媒層去除步驟中，藉由使上述晶圓含浸於第2藥液中而得以去除。更具體而言，例如，藉由使用包含王水、碘系溶液、或氰系溶液等之第2藥液之濕式蝕刻，去除觸媒層132a及132b。
如圖12所示，形成未嵌埋狹縫SLT1及狹縫SLT2之區域AR2且嵌埋區域AR4之膜厚之絕緣層133。由於嵌埋區域AR4(柱部分MP1)且未嵌埋區域AR2，故區域AR4(柱部分MP1)與區域AR2成為圖7中所說明之L1＜L2之關係。即，絕緣層133之膜厚成為較長度(L1)/2厚且較長度(L2)/2薄之膜厚。絕緣層133例如使用氮化矽(SiN)。
如圖13所示，例如，藉由基於濕式蝕刻之各向同性蝕刻而去除區域AR1及區域AR2之絕緣層133。此時，區域AR4由絕緣層133嵌埋。
如圖14所示，由絕緣層134嵌埋區域AR1及區域AR2之後，例如藉由CMP(chemical mechanical polishing，化學機械拋光)去除最上層之犧牲層131上之絕緣層134。絕緣層134例如使用SiO2 。
如圖15所示，例如藉由濕式蝕刻去除區域AR4之絕緣層133，形成孔HL1。
如圖16所示，例如藉由濕式蝕刻自孔HL1之側面對配線層101進行加工，形成區域AR5。區域AR5與記憶體柱MP之分支部分MP2對應。
如圖17所示，例如藉由濕式蝕刻去除區域AR1及AR2之絕緣層134。
如圖18所示，於區域AR5形成阻擋絕緣膜125及電荷蓄積層126。更具體而言，首先，形成未嵌埋區域AR5之膜厚之阻擋絕緣膜125。繼而，形成嵌埋區域AR5之膜厚之電荷蓄積層126。繼而，藉由濕式蝕刻或CDE(chemical dry etching，化學乾式蝕刻)等，去除形成於區域AR5以外之阻擋絕緣膜125及電荷蓄積層126。藉此，於區域AR5殘存阻擋絕緣膜125及電荷蓄積層126。
如圖19所示，於區域AR4形成隧道絕緣膜127、半導體層128及核心層129。更具體而言，首先，將未嵌埋區域AR4之膜厚之隧道絕緣膜127及半導體層128積層。繼而，形成嵌埋區域AR4之膜厚之核心層129。繼而，藉由濕式蝕刻或CDE等去除形成於最上層之犧牲層131之上、以及區域AR1及AR2之隧道絕緣膜127、半導體層128及核心層129。藉此，於區域AR4殘存隧道絕緣膜127、半導體層128及核心層129。藉此，形成記憶體柱MP。
如圖20所示，以嵌埋區域AR1及AR2之方式形成絕緣層135。絕緣層135例如使用SiN。再者，亦可於區域AR1及AR2內形成空隙。又，於階梯連接部，區域AR2b由絕緣層135嵌埋。
1.2.2接觸插塞CP之製造方法  其次，使用圖21～圖30對接觸插塞CP之製造方法之一例進行說明。圖21～圖30分別表示記憶胞陣列11之階梯連接部之平面及沿著B1-B2線之剖面(記為B1-B2剖面)。
以下，對接觸插塞CP及區域AR3之加工使用MaCE之情形進行說明。再者，接觸插塞CP之形成方法並不限定於此。例如，亦可藉由乾式蝕刻形成接觸插塞CP。於此情形時，接觸插塞CP之第2部分CP2及區域AR3被廢棄。
如圖21所示，記憶體柱MP形成之後，形成與各配線層101對應之階台。更具體而言，例如，去除與各配線層101之階台對應之區域之絕緣層135及最上層之犧牲層131，使最上層之配線層101露出。此時，設置於胞元部、以及區域AR1及AR2b之上之絕緣層135未去除。繼而，形成與最下層之配線層101(選擇閘極線SGS)之階台對應之區域露出之遮罩。再者，遮罩可使用抗蝕劑，只要為與配線層101、犧牲層131及絕緣層135可獲得蝕刻選擇比之材料即可。繼而，逐層去除配線層101及犧牲層131。繼而，以與自下方起第2層之配線層101(字元線WL0)之階台對應之區域露出之方式對遮罩進行加工。藉此，與最下層及自下方起第2層之配線層101之階台對應之區域露出。繼而，逐層去除配線層101及犧牲層131。藉此，於最下層之配線層101之階台之上方，以每次2層之方式去除配線層101及犧牲層131。藉由反覆進行上述處理，形成呈階梯狀配置之階台。
如圖22所示，藉由半導體層136嵌埋形成有階台之區域。繼而，例如藉由CMP使表面平坦化。半導體層136例如使用Ge濃度較犧牲層131(SiGe)高之SiGe。半導體層136(SiGe)之Ge濃度較佳為20%以上。若使用Ge濃度較高之SiGe，則於藉由MaCE對半導體層136進行加工之情形時，以相對於觸媒金屬之面積於橫向(XY平面)上稍微擴展之方式，對半導體層136進行加工。
如圖23所示，於半導體層136上形成與區域AR3及接觸插塞CP對應之觸媒層137。觸媒層137包含與區域AR3對應之線形狀之部分137a、及與接觸插塞CP對應之圓形之部分137b。觸媒層137使用作為MaCE之觸媒發揮作用之金屬，例如使用Au。
如圖24所示，藉由MaCE對半導體層136、配線層101及犧牲層131進行加工。藉此，形成與區域AR3對應之狹縫SLT3、及與接觸插塞CP對應之孔HL2。與區域AR3對應之狹縫SLT3及孔HL2之底部到達至半導體基板130。並且，於與區域AR3對應之狹縫SLT3及孔HL2之底面殘存有觸媒層137。半導體層136以相對於觸媒層137於橫向(XY平面)上擴展之方式被蝕刻。因此，半導體層136內(即階台上)之狹縫SLT3與孔HL2可為一部分重疊之形狀。又，半導體層136內(階台上)之孔HL2之內徑較階台之下方之配線層101及犧牲層131內之孔HL2之內徑大。同樣地，半導體層136內(階台上)之X方向及Y方向上之狹縫SLT3之寬度較階台之下方之配線層101及犧牲層131內之狹縫SLT3之寬度大。
如圖25所示，例如藉由使用王水、碘系溶液、或氰系溶液等之濕式蝕刻去除觸媒層137。
如圖26所示，形成與接觸插塞CP之第1部分CP1對應之半導體層136內(階台上)之孔HL2未被嵌埋而嵌埋與狹縫SLT3之區域AR3、接觸插塞CP之第2部分CP2對應之配線層101及犧牲層131內之孔HL2之膜厚之絕緣層122。由於未嵌埋半導體層136內(階台上)之孔HL2，故孔HL2(即接觸插塞CP)之內徑較狹縫SLT3(即區域AR3)之Y方向之寬度大。
如圖27所示，例如，藉由RIE(reactive ion etching)去除半導體層136及階台上之絕緣層122，於階台上之孔HL2之側面，以殘存絕緣層122之方式對絕緣層122進行蝕刻。
如圖28所示，形成導電體123，嵌埋接觸插塞CP之第1部分CP1。更具體而言，例如，首先藉由CVD形成TiN。繼而，藉由CVD形成W，嵌埋第1部分CP1。繼而，藉由CMP去除半導體層136上之TiN及W。
如圖29所示，例如，藉由使用HF及硝酸(HNO3 )之濕式蝕刻、或使用鹽酸(HCl)之高溫氣體之乾式蝕刻去除半導體層136。繼而，形成絕緣層106，嵌埋去除了半導體層136之區域。繼而，藉由CMP，以絕緣層135露出之方式使表面平坦化。
如圖30所示，例如藉由濕式蝕刻去除絕緣層135。
1.2.3配線層124之製造方法及替換方法  其次，使用圖31～圖36對配線層124之製造方法及替換方法之一例進行說明。圖31～圖36分別表示記憶胞陣列11之胞元部之平面及A1-A2剖面。
如圖31所示，形成接觸插塞CP之後，形成絕緣層138。絕緣層138例如使用SiN。繼而，去除絕緣層138，使區域AR1露出。藉此，於區域AR1露出之狀態下，由絕緣層138嵌埋區域AR2(及AR2b)。再者，亦可於區域AR2(及AR2b)內形成空隙。
如圖32所示，例如藉由濕式蝕刻，自區域AR1之側面對配線層101進行加工，形成區域AR6。區域AR6與配線層124對應。
如圖33所示，於區域AR6形成配線層124。更具體而言，首先，藉由CVD形成TiN。繼而，藉由CVD形成W，嵌埋區域AR6。繼而，藉由濕式蝕刻或CDE(chemical dry etching)等，去除形成於區域AR6以外之TiN及W。藉此，於區域AR6形成配線層124。
如圖34所示，例如藉由濕式蝕刻去除絕緣層138。
如圖35所示，藉由濕式蝕刻去除犧牲層131。藉此，於配線層101之層間形成空隙AG。
如圖36所示，例如藉由CVD形成絕緣層121，嵌埋空隙AG、區域AR1、AR2、AR2b(階梯連接部)。繼而，藉由CMP使表面平坦化。再者，空隙AG可不完全被嵌埋，亦可於配線層101之間殘存有空隙。
1.2.4陣列晶片100與電路晶片200之貼合  其次，使用圖37～圖41對陣列晶片100與電路晶片200之貼合之一例進行說明。
如圖37所示，藉由機械壓力將搭載有陣列晶片100之晶圓與搭載有電路晶片200之晶圓貼合。藉此，絕緣層118與絕緣層208被接著。再者，亦可藉由電漿處理使絕緣層118及絕緣層208之表面活化(以OH基終止)，藉由OH基彼此之氫鍵使其等接著。繼而，例如以400℃將所黏貼之陣列晶片100與電路晶片200退火。藉此，將電極墊119(例如Cu)與電極墊209(例如Cu)接合。
如圖38所示，於將陣列晶片100與電路晶片200貼合之後，藉由例如濕式蝕刻去除陣列晶片100側之半導體基板130。此時，不使半導體層128露出。繼而，於未圖示之階梯連接部，以被覆接觸插塞CP之方式於絕緣層121之上形成絕緣層103。
如圖39所示，於Z2方向上，以半導體層128之表面露出之方式對絕緣層121及隧道絕緣膜127之表面進行加工。
如圖40所示，於Z2方向上，在胞元部之絕緣層121及半導體層128之上，藉由例如CVD形成配線層102。此時，區域AR1、AR2及AR4(記憶體柱MP之柱部分MP1)較Z2方向上之最上層之配線層101(選擇閘極線SGS)朝Z2方向突出。因此，Z2方向上之配線層102之上表面(Z1方向上之配線層102之底面)於XY平面具有凹凸之形狀。
如圖41所示，於Z2方向上，在胞元部之配線層102及階梯連接部之絕緣層103之上形成配線層104。於周邊區域形成電極墊PD等之後，形成絕緣層105。
1.3關於觸媒金屬之殘留之一例  其次，使用圖42及圖43對觸媒金屬之殘留之一例進行說明。圖42示出了圖6中所說明之胞元部之剖面中易殘留觸媒金屬之區域。圖43表示於圖11中所說明之MaCE後殘留有觸媒金屬之一例。
如圖42所示，於使用MaCE形成有記憶胞陣列11之情形時，例如於胞元部，有在與區域AR2相接之配線層101之端部附近之區域300、以及區域AR1、AR2及AR4之底部附近之區域301殘留觸媒金屬之情形。同樣地，於階梯連接部，有在與區域AR2b及AR3以及接觸插塞CP之側面相接之配線層101之端部附近之區域、以及區域AR2b及AR3以及接觸插塞CP之底部附近之區域殘留觸媒金屬之情形。再者，殘留觸媒金屬之區域並不限定於上述區域。
如圖43所示，更具體而言，於藉由圖11中所說明之MaCE之第2藥液進行之濕式蝕刻步驟中，例如藉由使晶圓含浸於第2藥液，使觸媒金屬(本例中為Au)溶解於第2藥液中。其後，藉由利用水等之沖洗處理及乾燥處理將第2藥液排出。此時，有溶解於第2藥液中之金屬310再次附著於晶圓表面、例如最上層之犧牲層131之表面、以及露出之犧牲層131及配線層101之側面之情形。
又，於利用第2藥液進行之濕式蝕刻步驟之前，有觸媒層132a或132b變質產生之金屬311未溶解於第2藥液而殘留於例如區域AR1、AR2或AR4之底部之情形。
進而，於MaCE中，有因所積層之半導體層(配線層101及犧牲層131)內之雜質而產生在露出之半導體層之表面附近具有孔隙之多孔質區域之情形。殘留之金屬312易殘留於露出之表面，尤其易殘留於蝕刻底面(例如區域AR1、AR2及AR4之底部)及多孔質層。
殘留之金屬310、311及312非常微量，故對半導體元件之影響度較小，即便利用電子顯微鏡觀察亦難以發現。但是，藉由使半導體記憶裝置1溶解於第3藥液，利用ICP-MS(inductively coupled plasma mass spectrometry，電感耦合電漿質譜法)等高感度微量金屬分析法測定使第3藥液蒸發而殘留之非揮發成分而可確認其存在。
第3藥液處理係使作為分析對象之金屬溶解者，可為複數組成，亦可為複數個藥液處理。較佳為包含HNO3 、HCl或HF者。
1.4本實施形態之效果  只要為本實施形態之構成，則提供一種可抑制製造成本之增加之半導體記憶裝置。關於本效果進行詳細敍述。
三維積層型NAND型快閃記憶體存在伴隨高積體化而字元線WL之多層化進展之傾向。例如，於藉由乾式蝕刻對與記憶體柱MP對應之記憶體孔進行加工之情形時，伴隨著字元線WL之多層化，用以加工記憶體孔之蝕刻時間變長，裝置之產能降低。因此，存在因1次蝕刻之蝕刻氣體之使用量之增加、及記憶體孔之加工所需之裝置台數之增加等而記憶體孔加工之步驟單價增加之傾向。
相對於此，只要為本實施形態之構成，則可藉由使用觸媒金屬之濕式蝕刻(MaCE)對記憶體孔進行加工。由此，可使用較乾式蝕刻般高價之真空裝置更廉價之濕式蝕刻裝置。藉此，可降低記憶體孔加工之步驟單價。由此，可抑制半導體記憶裝置之製造成本之增加。
進而，只要為本實施形態之構成，則可同時加工孔形狀(區域AR4)及線形狀(區域AR1及AR2)。於乾式蝕刻之情形時，因蝕刻特性之差異，孔形狀與線形狀係分開加工，但於本實施形態中，可同時加工孔形狀及線形狀，故可降低蝕刻步驟之製造成本。
進而，只要為本實施形態之構成，則於藉由MaCE對孔進行開口時，可使用具有與孔對應之形狀及與線對應之形狀之觸媒金屬。藉此，可抑制對孔進行開口時，孔於Z方向上彎曲。
進而，只要為本實施形態之構成，則可藉由MaCE統一加工孔(區域AR4)及線(區域AR2)。因此，可使孔與線之接觸部分之角度為大致90°。
進而，只要為本實施形態之構成，則可藉由使用MaCE而抑制加工形狀之開口部附近及底部附近之孔及線之形狀不均。使用圖44對本效果進行說明。圖44係將使用抗蝕劑之遮罩圖案及RIE加工孔(區域AR4)及線(區域AR2)之情形與使用MaCE加工孔(區域AR4)及線(區域AR2)之情形進行比較之例圖。再者，圖44之例中分別示出了遮罩表面、加工形狀之開口部附近之平面、及加工形狀之底部附近之平面。
如圖44所示，例如，於抗蝕劑遮罩之情形時，於未加工之區域形成由抗蝕劑160形成之遮罩圖案，加工區域之積層體(配線層101及犧牲層131)露出。抗蝕劑160之角部因蝕刻而後退。又，於RIE之情形時，加工形狀通常成為錐形形狀(底部之形狀變小)。因此，自開口部朝向底部，孔角部之角度θ擴大至90°以上，孔及線之Y方向之寬度變小。因此，於記憶體柱MP之上部及下部，記憶胞電晶體MC之形狀不同。相對於此，於使用MaCE之情形時，觸媒層132b之形狀於底部附近亦被轉印，故可抑制深度方向(Z方向)上之孔及線之加工形狀之不均。即，可抑制記憶胞電晶體MC之形狀及特性之不均。
進而，只要為本實施形態之構成，則可於將陣列晶片100與電路晶片200黏貼之後，削除半導體基板130而形成配線層102(源極線SL)。藉此，可依照區域AR1及AR2、以及記憶體柱MP所形成之突出之基底之形狀，以被覆其等之方式形成配線層102。因此，能以膜厚大致一致之方式形成配線層102，故可抑制因局部膜厚變薄引起之配線電阻之增加。
2.第2實施形態  其次，對第2實施形態進行說明。於第2實施形態中，對與第1實施形態不同之記憶體柱MP之佈局進行說明。以下，以與第1實施形態之不同點為中心進行說明。
2.1記憶胞陣列之平面構成  使用圖45對本實施形態之記憶胞陣列11之平面構成之一例進行說明。圖45示出了任一區塊BLK之一部分，為簡化說明而省略了絕緣層之一部分。
如圖45所示，於胞元部，若著眼於1個區域AR2，則例如以與區域AR2(絕緣層121)之於X方向上延伸且朝向Y方向之一個側面S1相接之方式，將複數個記憶體柱MP於X方向上並排設置。同樣地，以與區域AR2之於X方向上延伸且與側面S1對向之另一側面S2相接之方式，將複數個記憶體柱MP於X方向上並排配置。並且，與側面S1相接之記憶體柱MP和與側面S2相接之記憶體柱MP於X方向上配置於相同之位置。
進而，於相鄰之2個區域AR2之間，與各自之對向之側面(例如，側面S1及側面S3)相接之複數個記憶體柱MP於X方向上交替地配置。因此，與第1實施形態同樣地，設置於相鄰之2個區域AR2之間之配線層101具有複數個於Y方向上延伸之部分P1之端部與複數個於X方向上延伸之部分P2之端部交替連接而成之鋸齒形狀。
2.2本實施形態之效果  只要為本實施形態之構成，則可獲得與第1實施形態相同之效果。
3.第3實施形態  其次，對第3實施形態進行說明。於第3實施形態中，對記憶體柱MP(柱部分MP1)內之隧道絕緣膜127、半導體層128及核心層129之形狀與第1實施形態不同之情形進行說明。以下，以與第1及第2實施形態之不同點為中心進行說明。
3.1胞元部之構成  使用圖46及圖47對記憶胞陣列11之胞元部之構成之一例進行說明。圖46係胞元部之剖視圖。圖47係沿著圖46之C1-C2線及D1-D2線之俯視圖。
如圖46所示，記憶體柱MP之柱部分MP1包含有於Z1方向上延伸之隧道絕緣膜127、半導體層128及核心層129。隧道絕緣膜127具有側面(外周面)與區域AR4之側面相接之筒形形狀。半導體層128之側面(外周面)與隧道絕緣膜127相接，底面與配線層102相接。半導體層128之內部由核心層129嵌埋。
其次，對記憶體柱MP之平面構成進行說明。
如圖47所示，柱部分MP1與第1實施形態之圖7同樣地具有例如上表面呈大致四邊形之四角柱之形狀。再者，柱部分MP1之上表面之形狀並不限定於四邊形。例如，柱部分MP1之上表面之形狀係只要一邊與區域AR2相接，則亦可為多邊形或半圓形。隧道絕緣膜127之側面與柱部分MP1(區域AR4)之4個側面相接。半導體層128之側面(外周面)與隧道絕緣膜127相接。並且，於半導體層128之內部設置有核心層129。
分支部分MP2之構成與第1實施形態之圖7相同。
3.2記憶體柱之製造方法  其次，關於記憶體柱MP之製造方法，簡略說明與第1實施形態之不同點。於第1實施形態中，在圖17中，去除區域AR2之絕緣層134之後，形成記憶體柱MP。相對於此，於本實施形態中，不去除絕緣層134而形成有記憶體柱MP。
3.3本實施形態之效果  只要為本實施形態之構成，則可獲得與第1實施形態相同之效果。
再者，亦可將第2實施形態與第3實施形態組合。即，胞元部中之記憶體柱MP之排列亦可與第2實施形態相同。
4.第4實施形態  其次，對第4實施形態進行說明。於第4實施形態中，對應用電荷蓄積層126使用絕緣層之MONOS型記憶體柱MP之情形進行說明。以下，以與第1及第2實施形態之不同點為中心進行說明。
4.1記憶胞陣列之平面構成  使用圖48對本實施形態之記憶胞陣列11之平面構成之一例進行說明。圖48示出了任一區塊BLK之一部分，為簡化說明而省略了絕緣層之一部分。
如圖48所示，記憶體柱MP之配置與第1實施形態相同，但記憶體柱MP之構造與第1實施形態不同。再者，階梯連接部之構成與第1實施形態相同。
4.2胞元部之構成  其次，使用圖49及圖50對記憶胞陣列11之胞元部之構成之一例進行說明。圖49係沿著圖48之A1-A2線之胞元部之剖視圖。圖50係沿著圖49之C1-C2線及D1-D2線之俯視圖。
如圖49所示，本實施形態之記憶體柱MP之一面與區域AR2之絕緣層121相接。記憶體柱MP貫通(通過)複數個配線層101且於Z1方向上延伸。例如，Z1方向上之記憶體柱MP之上表面及底面之高度位置與區域AR1之高度位置大致相等。記憶體柱MP包含阻擋絕緣膜125、電荷蓄積層140、隧道絕緣膜127、半導體層128及核心層129。電荷蓄積層140例如使用SiN。
其次，對記憶體柱MP之平面構成進行說明。
如圖50所示，本實施形態之記憶體柱MP具有上表面呈大致四邊形之四角柱形狀。再者，記憶體柱MP之上表面之形狀並不限定於四邊形。例如，記憶體柱MP之上表面之形狀係只要一邊與區域AR2相接，則亦可為多邊形或半圓形。本實施形態之記憶體柱MP之形狀於C1-C2平面及D1-D2平面相同。
更具體而言，於不與區域AR2之絕緣層121相接之記憶體柱MP之3個側面，積層有阻擋絕緣膜125、電荷蓄積層140及隧道絕緣膜127。於記憶體柱MP之內部，以側面與隧道絕緣膜127之3個側面相接且底面與配線層102相接之方式設置有半導體層128。並且，於記憶體柱MP之內部，以嵌埋側面由半導體層128及區域AR2之絕緣層121包圍之空間之方式設置有核心層129。
於本實施形態中，若將記憶體柱MP之X方向上之寬度(長度)設為L1，將區域AR2之Y方向上之寬度(長度)設為L2，則存在L1＜L2之關係。
4.3記憶體柱之製造方法  其次，關於記憶體柱MP之製造方法，簡略說明與第1實施形態之不同點。於第1實施形態中，在圖16中，形成有相當於分支部分MP2之區域AR5。相對於此，於本實施形態中，未形成區域AR5而形成阻擋絕緣膜125、電荷蓄積層140、隧道絕緣膜127、半導體層128及核心層129。並且，去除形成於最上層之犧牲層131之上、以及區域AR1及AR2之阻擋絕緣膜125、電荷蓄積層140、隧道絕緣膜127、半導體層128及核心層129。藉此，於區域AR4殘存阻擋絕緣膜125、電荷蓄積層140、隧道絕緣膜127、半導體層128及核心層129，形成記憶體柱MP。
4.4本實施形態之效果  只要為本實施形態之構成，則可獲得與第1實施形態相同之效果。
再者，亦可將第2實施形態與第4實施形態組合。即，胞元部中之記憶體柱MP之排列亦可與第2實施形態相同。
5.第5實施形態  其次，對第5實施形態進行說明。於第5實施形態中，對MONOS型記憶體柱MP中，記憶體柱MP之形狀與第4實施形態不同之情形進行說明。以下，以與第1至第4實施形態之不同點為中心進行說明。
5.1胞元部之構成  使用圖51及圖52對記憶胞陣列11之胞元部之構成之一例進行說明。圖51係胞元部之剖視圖。圖52係沿著圖51之C1-C2線及D1-D2線之俯視圖。
如圖51所示，本實施形態之記憶體柱MP包含設置於區域AR2內且於Z1方向上延伸之絕緣層150。其他構成與第4實施形態之圖49相同。
其次，對記憶體柱MP之平面構成進行說明。
如圖52所示，本實施形態之記憶體柱MP具有上表面呈大致四邊形之四角柱形狀。再者，記憶體柱MP之上表面之形狀並不限定於四邊形。例如，記憶體柱MP之上表面之形狀係只要一邊與區域AR2相接，則亦可為多邊形或半圓形。本實施形態之記憶體柱MP之C1-C2平面及D1-D2平面中之形狀相同。
阻擋絕緣膜125、電荷蓄積層140、隧道絕緣膜127、半導體層128及核心層129之構造與第4實施形態之圖50相同。絕緣層150以於X方向上延伸，且在區域AR2內，側面與阻擋絕緣膜125、電荷蓄積層140、隧道絕緣膜127、半導體層128及核心層129相接之方式設置。
5.2記憶體柱之製造方法  其次，關於記憶體柱MP之製造方法，簡略說明與第4實施形態之不同點。於本實施形態中，於區域AR2未被嵌埋，區域AR4之阻擋絕緣膜125、電荷蓄積層140、隧道絕緣膜127、半導體層128及核心層129之側面露出於區域AR2之狀態下，藉由選擇CVD形成絕緣層150。例如，於電荷蓄積層140為SiN之情形時，藉由選擇ALD(atomic layer deposition，原子層沈積)形成SiN。於是，以露出於區域AR2之SiN(電荷蓄積層140)為起點，於記憶體柱MP之露出於區域AR2之側面形成SiN(絕緣層150)。形成SiN(絕緣層150)直至將露出於區域AR2之阻擋絕緣膜125、電荷蓄積層140、隧道絕緣膜127、半導體層128及核心層129之表面被覆為止。
5.3本實施形態之效果  只要為本實施形態之構成，則可獲得與第1實施形態相同之效果。
再者，亦可將第2實施形態與第5實施形態組合。即，胞元部中之記憶體柱MP之排列亦可與第2實施形態相同。
6.第6實施形態  其次，對第6實施形態進行說明。於第6實施形態中，對MONOS型記憶體柱MP中，阻擋絕緣膜125、電荷蓄積層140、隧道絕緣膜127、半導體層128及核心層129之形狀與第4實施形態不同之情形進行說明。以下，以與第1至第5實施形態之不同點為中心進行說明。
6.1胞元部之構成  使用圖53及圖54對記憶胞陣列11之胞元部之構成之一例進行說明。圖53係胞元部之剖視圖。圖54係沿著圖53之C1-C2線及D1-D2線之俯視圖。
如圖53所示，記憶體柱MP包含有於Z1方向上延伸之阻擋絕緣膜125、電荷蓄積層140、隧道絕緣膜127、半導體層128及核心層129。阻擋絕緣膜125、電荷蓄積層140及隧道絕緣膜自區域AR4之側面起依序積層，且分別具有筒形形狀。半導體層128之側面(外周面)與隧道絕緣膜127相接，底面與配線層102相接。半導體層128之內部由核心層129嵌埋。
其次，對記憶體柱MP之平面構成進行說明。
如圖54所示，記憶體柱MP具有例如上表面呈大致四邊形之四角柱之形狀。再者，柱部分MP1之上表面之形狀並不限定於四邊形。例如，柱部分MP1之上表面之形狀係只要一邊與區域AR2相接，則亦可為多邊形或半圓形。阻擋絕緣膜125之側面與柱部分MP1(區域AR4)之4個側面相接。電荷蓄積層140之側面(外周面)與阻擋絕緣膜125相接。隧道絕緣膜127之側面(外周面)與電荷蓄積層140相接。半導體層128之側面(外周面)與隧道絕緣膜127相接。並且，於半導體層128之內部設置有核心層129。
6.2記憶體柱之製造方法  其次，關於記憶體柱MP之製造方法，簡略說明與第4實施形態之不同點。於第4實施形態中，在去除區域AR2之絕緣層134之後，形成有記憶體柱MP。相對於此，於本實施形態中，未去除絕緣層134而形成有記憶體柱MP。
6.3本實施形態之效果  只要為本實施形態之構成，則可獲得與第1實施形態相同之效果。
再者，亦可將第2實施形態與第6實施形態組合。即，胞元部中之記憶體柱MP之排列亦可與第2實施形態相同。
7.第7實施形態  其次，對第7實施形態進行說明。於第7實施形態中，對與第1至第6實施形態不同之記憶體柱MP之形狀進行說明。以下，以與第1至第6實施形態之不同點為中心進行說明。
7.1記憶體柱MP之平面構成  使用圖55對記憶體柱MP之平面構成進行說明。圖55係表示C1-C2平面及D1-D2平面之俯視圖。
如圖55所示，記憶體柱MP之與區域AR2對向之面具有圓弧形狀。換言之，記憶體柱MP具有U字型形狀。
7.2本實施形態之效果  只要為本實施形態之構成，則可獲得與第1至第6實施形態相同之效果。
進而，只要為本實施形態之構成，則記憶體柱MP具有U字型形狀，與配線層101之接觸部不具有角部，故可抑制來自字元線WL之電場集中於記憶胞電晶體MC之特定區域。
8.變化例等  上述實施形態之半導體記憶裝置包含：第1配線層(102)；複數個第2配線層(101)，其等在第1配線層之上方，相互於第1方向(Z方向)上隔開積層，且於與第1方向交叉之第2方向(X方向)上延伸；第1絕緣層(區域AR2之121)，其貫通複數個第2配線層，底面與第1配線層之第1面(S4)相接，且於第2方向上延伸；第1記憶體柱(MP)，其貫通複數個第2配線層，側面與於第2方向上延伸且朝向與第1及第2方向交叉之第3方向(Y方向)的第1絕緣層之第2面(S1)相接，底面與第1配線層之第1面相接，且包含有於第1方向上延伸之第1半導體層(128)；及複數個記憶胞(MC)，其等能夠於複數個第2配線層與第1半導體層之間分別記憶資料。第1配線層於與第1面對向之第3面(S5)，具有與第1記憶體柱及第1絕緣層對應之突出部(TS)。
藉由應用上述實施形態，提供一種可抑制製造成本之增加之半導體記憶裝置。
再者，實施形態並不限定於上述說明之形態，而能夠進行各種變化。
又，上述實施形態中所謂之「連接」亦包含其間介存有例如電晶體或電阻等其他任一者而間接連接之狀態。
已對本發明之若干實施形態進行了說明，但該等實施形態係作為示例提出，並不意圖限定發明之範圍。該等新穎之實施形態能以其他各種形態加以實施，可於不脫離發明之主旨之範圍內進行各種省略、置換、變更。該等實施形態或其變化包含於發明之範圍或主旨中，並且包含於申請專利範圍所記載之發明及其均等之範圍內。
[相關申請]  本申請享有以日本專利申請2019-168684號(申請日：2019年9月17日)為基礎申請之優先權。本申請藉由參照該基礎申請而包含基礎申請之全部內容。
1:半導體記憶裝置 11:記憶胞陣列 21:定序器 22:電壓產生電路 23:列驅動器 24:列解碼器 25:感測放大器 100:陣列晶片 101:配線層 102:配線層 103:絕緣層 104:配線層 105:絕緣層 105:絕緣層 107:接觸插塞 108:配線層 109:接觸插塞 110:接觸插塞 111:配線層 112:接觸插塞 113:配線層 114:接觸插塞 115:配線層 116:配線層 117:接觸插塞 118:絕緣層 119:電極墊 121:絕緣層 122:絕緣層 123:導電體 124:配線層 125:阻擋絕緣膜 126:電荷蓄積層 127:隧道絕緣膜 128:半導體層 128a:第1部分 128b:第2部分 128c:第3部分 129:核心層 130:半導體基板 131:犧牲層 132a:觸媒層 132b:觸媒層 133:絕緣層 134:絕緣層 135:絕緣層 136:半導體層 137:觸媒層 137a:觸媒層 137b:觸媒層 138:絕緣層 140:電荷蓄積層 150:絕緣層 160:抗蝕劑 200:電路晶片 201:半導體基板 202:閘極電極 203:接觸插塞 204:配線層 205:配線層 206:接觸插塞 207:絕緣層 208:絕緣層 209:電極墊 300:區域 301:區域 310:金屬 311:金屬 312:金屬 AG:空隙 AR1:區域 AR2:區域 AR2b:區域 AR3:區域 AR4:區域 AR5:區域 BL(BL0～BL(N－1)):位元線 BLK(BLK0、BLK1、BLK2、…):區塊 CP:接觸插塞 HL1:孔 HL2:孔 MC(MC0～MC7):記憶胞電晶體 MP:記憶體柱 MP1:柱部分 MP2:分支部分 NS:NAND串 P1:部分 P2:部分 PD:電極墊 S1:側面 S2:側面 S3:側面 S4:面 S5:面 SGD(SGD0～SGD3):選擇閘極線 SGS:選擇閘極線 SL:源極線 SLT1:狹縫 SLT2:狹縫 SLT3:狹縫 ST1:選擇電晶體 ST2:選擇電晶體 SU0:串單元 SU1:串單元 SU2:串單元 SU3:串單元 TR:電晶體 WL0～WL7:字元線
圖1係第1實施形態之半導體記憶裝置之方塊圖。  圖2係第1實施形態之半導體記憶裝置所具備之記憶胞陣列之電路圖。  圖3係第1實施形態之半導體記憶裝置之俯視圖。  圖4係第1實施形態之半導體記憶裝置之剖視圖。  圖5係第1實施形態之半導體記憶裝置所具備之記憶胞陣列之俯視圖。  圖6係第1實施形態之半導體記憶裝置所具備之記憶胞陣列中之胞元部之剖視圖。  圖7係第1實施形態之半導體記憶裝置所具備之記憶胞陣列中之胞元部之俯視圖。  圖8係第1實施形態之半導體記憶裝置所具備之記憶胞陣列中之階梯連接部之剖視圖。  圖9～圖20、圖31～圖36及圖38～圖41係表示第1實施形態之半導體記憶裝置之製造步驟之記憶胞陣列之胞元部之剖視圖。  圖21～圖30係表示第1實施形態之半導體記憶裝置之製造步驟之記憶胞陣列之階梯連接部之剖視圖。  圖37係表示第1實施形態之半導體記憶裝置之製造步驟之半導體記憶裝置之剖視圖。  圖42係表示第1實施形態之半導體記憶裝置中易殘留觸媒金屬之部位之一例之記憶胞陣列中之胞元部之剖視圖。  圖43係表示第1實施形態之半導體記憶裝置中殘留有觸媒金屬之一例之記憶胞陣列中之胞元部之剖視圖。  圖44係將使用RIE(Reactive-Ion Etching，反應性離子蝕刻)加工成之孔及線之加工形狀與使用MaCE(metal-assisted chemical etching，金屬輔助化學蝕刻)加工成之孔及線之加工形狀進行比較之例圖。  圖45係第2實施形態之半導體記憶裝置所具備之記憶胞陣列之俯視圖。  圖46係第3實施形態之半導體記憶裝置所具備之記憶胞陣列中之胞元部之剖面。  圖47係第3實施形態之半導體記憶裝置所具備之記憶胞陣列中之胞元部之俯視圖。  圖48係第4實施形態之半導體記憶裝置所具備之記憶胞陣列之俯視圖。  圖49係第4實施形態之半導體記憶裝置所具備之記憶胞陣列中之胞元部之剖面。  圖50係第4實施形態之半導體記憶裝置所具備之記憶胞陣列中之胞元部之俯視圖。  圖51係第5實施形態之半導體記憶裝置所具備之記憶胞陣列中之胞元部之剖面。  圖52係第5實施形態之半導體記憶裝置所具備之記憶胞陣列中之胞元部之俯視圖。  圖53係第6實施形態之半導體記憶裝置所具備之記憶胞陣列中之胞元部之剖面。  圖54係第6實施形態之半導體記憶裝置所具備之記憶胞陣列中之胞元部之俯視圖。  圖55係第7實施形態之半導體記憶裝置所具備之記憶胞陣列中之胞元部之俯視圖。
11:記憶胞陣列
101:配線層
121:絕緣層
122:絕緣層
123:導電體
124:配線層
AR1:區域
AR2:區域
AR2b:區域
AR3:區域
CP:接觸插塞
MP:記憶體柱
P1:部分
P2:部分
S1:側面
S2:側面
S3:側面
SGD:選擇閘極線
SGS:選擇閘極線
WL0:字元線
WL7:字元線

Claims (11)

  1. 一種半導體記憶裝置，其包含：  第1配線層；  第2配線層，其與上述第1配線層電性連接；  複數個第3配線層，其等係於第1方向上之上述第1配線層與上述第2配線層之間而相互於上述第1方向上隔開積層，且於與上述第1方向交叉之第2方向上延伸；  第1絕緣層，其貫通上述複數個第3配線層，上述第1配線層側之端部與上述第1配線層之第1面相接，且於上述第2方向上延伸；及  第1記憶體柱，其貫通上述複數個第3配線層，側面與於上述第2方向上延伸且朝向與上述第1及第2方向交叉之第3方向的上述第1絕緣層之第2面相接，上述第1配線層側之端部與上述第1配線層之上述第1面相接，且包含：於上述第1方向上延伸之第1半導體層、及設於上述複數個第3配線層與上述第1半導體層之間且可記憶資料之電荷蓄積層；且  上述第1配線層之上述第1面之相反面即第3面與上述第2配線層之上述第1方向上之距離係：於與上述第1絕緣層對應之位置和於與上述第3配線層對應之位置為不同。
  2. 如請求項1之半導體記憶裝置，其中  上述第1記憶體柱包含第1部分及複數個第2部分，該第1部分包含上述第1半導體層，該複數個第2部分設置於上述複數個第2配線層之各者與上述第1部分之間，且包含上述電荷蓄積層。
  3. 如請求項2之半導體記憶裝置，其中  上述第1部分之上述第2方向上之長度較上述第1絕緣層之上述第3方向上之長度短。
  4. 如請求項1至3中任一項之半導體記憶裝置，其進而包含：  第2絕緣層，其與上述第1絕緣層於上述第3方向上相鄰配置，貫通上述複數個第2配線層，且於上述第2方向上延伸；及  第2記憶體柱，其貫通上述複數個第2配線層，側面與於上述第2方向上延伸且和上述第1面相對之上述第2絕緣層之第4面相接，底面與上述第1配線層之上述第2面相接，且包含有於上述第1方向上延伸之第2半導體層；  上述複數個第2配線層之各者於上述第1絕緣層與上述第2絕緣層之間具有鋸齒形狀。
  5. 如請求項1之半導體記憶裝置，其中  上述第1半導體層包含：一端與上述第1絕緣層相接之第1及第2部分、以及兩端分別連接於上述第1及第2部分之另一端之第3部分。
  6. 如請求項4之半導體記憶裝置，其中  上述第2方向上，上述第1記憶體柱之位置與上述第2記憶體柱之位置不同。
  7. 如請求項1之半導體記憶裝置，其中  上述電荷蓄積層係於上述第1方向上延伸且貫通上述複數個第2配線層，  上述第1記憶體柱之上述第2方向上之長度較上述第1絕緣層之上述第3方向上之長度短。
  8. 一種半導體記憶裝置，其具有陣列區域及包圍上述陣列區域之外周區域，  上述陣列區域包含：  第1配線層；  第2配線層，其與上述第1配線層電性連接；  複數個第3配線層，其等係於第1方向上的上述第1配線層與上述第2配線層之間而相互於上述第1方向上隔開積層，且於與上述第1方向交叉之第2方向上延伸；  第1絕緣層，其貫通上述複數個第3配線層，上述第1配線層側之端部與上述第1配線層之第1面相接，且於上述第2方向上延伸；及  第1記憶體柱，其貫通上述複數個第3配線層，側面與於上述第2方向上延伸且朝向與上述第1及第2方向交叉之第3方向的上述第1絕緣層之第2面相接，上述第1配線層側之端部與上述第1配線層之上述第1面相接，且包含：於上述第1方向上延伸之第1半導體層、及設於上述複數個第3配線層與上述第1半導體層之間且可記憶資料之電荷蓄積層；且  上述外周區域包含與複數個第3半導體層交替積層之複數個第4半導體層。
  9. 如請求項8之半導體記憶裝置，其中  上述第3半導體層包含與上述第3配線層相同之材料。
  10. 一種半導體記憶裝置，其包含：  第1配線層；  第2配線層，其與上述第1配線層電性連接；  複數個第3配線層，其等係於第1方向上於上述第1配線層與上述第2配線層之間積層，且於與上述第1方向交叉之第2方向上延伸；  複數個第1絕緣層，其等在上述第1方向上與上述第3配線層交替地積層，且於上述第2方向上延伸；  第2絕緣層，其貫通上述複數個第3配線層，上述第1配線層側之端部與上述第1配線層之第1面相接，且於上述第2方向上延伸；  第1記憶體柱，其貫通上述複數個第3配線層，側面與於上述第2方向上延伸且朝向與上述第1及第2方向交叉之第3方向的上述第2絕緣層之第2面相接，上述第1配線層側之端部與上述第1配線層之上述第1面相接，且包含：於上述第1方向上延伸之第1半導體層、及設於上述複數個第3配線層與上述第1半導體層之間且可記憶資料之電荷蓄積層；且  於上述第1方向上，上述第2絕緣層之上述第1配線層側之端部與上述第2配線層之距離較上述複數個第1絕緣層中位於最靠上述第2配線層側之第1絕緣層與上述第2配線層之距離大。
  11. 8或10之半導體記憶裝置，其包含複數個上述電荷蓄積膜。
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