CN107580728A - 3d双密度nand快闪存储器 - Google Patents
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Abstract
本申请公开了一种3D双密度NAND快闪存储器装置。一方面，这种装置包括有被绝缘层分离且具有3D堆叠结构的字线层。所述堆叠结构包括有已选定数目的字线层。所述装置还包括有一个沉积于所述堆叠结构的NAND串阵列，且该阵列垂直于所述堆叠结构的顶面。每个NAND串包括有电荷捕获层，所述电荷捕获层延伸穿过所述已选定数目的字线层。所述装置还包括有一个或多个贯穿所述堆叠结构的沟道，所述沟道将每个字线层划分为多个字线区域。所述每个NAND串中的所述电荷捕获层被耦合到每个字线层中的两个字线区域以形成两个电荷捕获区，所述电荷捕获区用于存储每个字线层中的两个数据位。
Description
技术领域
本发明的示例性实施例总体涉及半导体和集成电路领域，更具体地涉及存储器及存储设备。
背景技术
非易失性存储器，例如基于NAND的快闪存储器，已经成为一种被广泛用于各种设备与系统的存储器。该快闪存储器独有的单元与阵列结构具有单元尺寸小、密度高、写入电流低以及吞吐量高的特点。快闪存储器的一些示例性应用包括个人计算机、个人数字助手、数字音频播放器、数码相机、移动手机、合成器、视频游戏、科学仪器、工业机器人以及医疗电子设备。
半导体处理技术的最新发展，使得从二维(“2D”)NAND快闪存储器转变到三维(“3D”)NAND快闪存储器成为可能。以一个3D的NAND快闪存储器为例，其存储容量可达到128至256千兆(“Gb”)。与2D的NAND快闪存储器的受限不同的是，由于3D的NAND快闪存储器具有堆叠结构，它可以提高存储密度并克服收缩限度而达到10nm。因此，与2D的NAND快闪存储器相比，3D的NAND快闪存储器已经变得非常具有吸引力。
但是，传统的3D的NAND结构在每个单元只能存储一个数据位，这使得它的存储容量难以超过256Gb。因此，需要发明一种存储容量得到提升的3D的NAND快闪存储器设备。
发明内容
在各种示例性实施例中，本发明公开了3D双密度(DD)NAND快闪存储器。为了提高存储密度，本发明采用新型单元及阵列结构，使得一个NAND单元中存储两个数据位而不增加现有的阵列尺寸。因此，在相同的尺寸下，存储器密度可以实现翻倍。本发明还公开了制造新型单元及阵列结构的基本工艺步骤。
一方面，这种装置包括有被绝缘层分离且具有3D堆叠结构的字线层。所述堆叠结构包括有已选定数目的字线层。所述装置还包括有一个沉积于所述堆叠结构的NAND串阵列，且该阵列垂直于所述堆叠结构的顶面。每个NAND串包括有电荷捕获层，所述电荷捕获层延伸穿过所述已选定数目的字线层。所述装置还包括有一个或多个贯穿所述堆叠结构的沟道，所述沟道将每个字线层划分为多个字线区域。由于沟道的位置设置方式，所述每个NAND串中的所述电荷捕获层被耦合到每个字线层中的两个字线区域以形成两个电荷捕获区，所述电荷捕获区用于存储每个字线层中的两个数据位。
从本发明下文的具体实施例、附图以及权利要求书中来看，本发明的附加特征及益处将会是显而易见的。
附图说明
下文给出的详细说明以及与本发明的各种实施例相对应的附图，可用于更加充分地理解本发明的示例性实施例，然而，不应当被用来将本发明限制到特定的实施例，而是仅用作解释及理解。
图1示出了一种传统3D的NAND快闪存储器的堆叠单元结构；
图2A-Z示出了一种新型3D的双密度NAND快闪存储器的示例性实施例；
图3示出了一种单元通道以及与用于存储两个数据位的多个字线相连通的接口的示例性实施例；
图4A-4F示出了用于生成图2A中所述的3D双密度NAND阵列结构的工艺步骤的示例性实施例；
图5A-F示出了生成图2A中所述的3D双密度NAND阵列结构的工艺步骤的示例性实施例；
图6A-6D示出了与3D双密度NAND阵列的实施例配合使用的字线“沟道”图案的示例性实施例；
图7示出了一种传统3D的NAND快闪存储器阵列结构；
图8A-B示出了3D双密度NAND快闪存储器阵列结构的示例性实施例；
图9A-B示出了一种传统3D的NAND单元串的结构及电路示意图；以及，
图10A-C示出了一种3D双密度NAND单元串的结构及电路示意图。
具体实施方式
在对工艺、设备、方法以及运用于半导体存储设备的装置的上下文描述中，均有本发明的示例性实施例。
本领域的普通技术人员将认识到以下的详细描述仅仅是说明性的，而非旨在以任何方式对本发明进行限制。对本领域的普通技术人员来说，显而易见地可以得到受益于本发明的其他实施例。现在将详细参考如附图所示的本发明示例性实施例的具体实施方式。相同的附图标记(或号码)将在全部附图和以下详细描述中指代相同或相似的部分。
本领域的普通技术人员将认识到这里描述的设备可以形成于传统的半导体基底上，或者它们容易在基底上方形成为薄膜晶体管(TFT)，或者形成于绝缘体上的硅(SOI)(如玻璃上的硅(SOG)、蓝宝石上的硅(SOS))内，或其它本领域的普通技术人员已知的基底。本领域的普通技术人员还将认识到，以上所述周边的掺杂浓度范围亦将适用。基本上，任何可以形成PFET和NFET的工艺均可进行实现。掺杂区域可以是扩散区或者可以被移植。
图1示出了一种传统3D的NAND快闪存储器的堆叠单元结构。所述传统3D的NAND包括多个多晶硅或金属层(ML)，它们可以起到与字线(WL)相同的功能，例如字线100与字线101。如氧化物之类的绝缘层(例如102)位于所述字线之间以形成堆叠结构。例如，字线层与绝缘层在Z方向上进行堆叠以达到特定数目的层数或高度。开口108的阵列从所述堆叠结构109的顶面进行蚀刻且所述开口延伸直至与所述堆叠高度相同。NAND串沉积于所述开口内。硅区域103(或多晶硅)垂直延伸且用作所述NAND串的单元通道。电荷捕获层104，例如ONO(氧化物-氮化物-氧化物)层，围绕于所述单元通道103，用于捕获电子或空穴以进行数据存储。如氧化物之类的绝缘层107，可以位于单元通道的中央，而这取决于所使用的技术。每个存储单元形成于WL与每个NAND串单元的电荷捕获层的相交处。如图105所示的SLC(单层单元)结构，由于每个WL层完全被电荷捕获层104所包围，每个存储单元所存储的电荷表示一位数据。应当指出的是，NAND快闪存储器还可能具有MLC(多层单元)或TLC(三层单元)的结构，可分别在每个单元内存储2或3位数据。
图2A示出了一种新型3D双密度(DD)NAND快闪存储器的示例性实施例。所述3D双密度NAND包括用作字线(WL的)多个多晶硅或金属层(ML)，例如WL200以及WL201。如氧化物之类的绝缘层(例如202)位于金属层(字线)之间，以形成一种堆叠结构。硅区域203(或多晶硅)在蚀刻的开口(例如250)内垂直延伸，并起到所述NAND串的单元通道的作用。例如ONO(氧化物-氮化物-氧化物)层等的电荷捕获层204，被用于捕获电子或空穴以进行数据存储。每个存储单元形成于NAND串的WL层与电荷捕获层的交界处。所述串单元通道可能包括或者不包括绝缘层208，例如位于所述串单元通道中央的氧化物，这视采用的技术而定。这类变化都在所述实施例的范围之内。
在各种示例性实施例中，所述3D双密度NAND包括“沟道”(205所示)，所述沟道被蚀刻贯穿整个字线层。所述沟道可能被如氧化物之类的绝缘体所填充。在另一个实施例中，所述沟道205可能保持空缺而不填充任何材料。这些沟道分离(或划分)在每一层中围绕于所述单元通道的所述字线。因此，每个单元通道的所述电荷捕获层204在每个WL层中被耦合为(连结为)两个字线区域。所述两个字线区域使得所述单元通道在所述电荷捕获层中可以存储两位数据，如图206以及207所示。例如，每个字线区域与电荷捕获层的相交处形成一个单元存储区域。由于每个电荷捕获层与两个字线区域相交(由所述沟道位置而定)，分别形成两个可存储两位数据的存储单元区域。因此，在SLC结构中，所述3D双密度NAND单元中每个单元可以存储两个数据位，以及在MLC或TLC结构中，所述3D双密度NAND单元中每个单元可以分别存储4或6个数据位。因此，于传统NAND快闪存储器相比，所述字线沟道可以使所述单元通道存储两倍的数据位而不增加所述阵列的尺寸。
根据示例性实施例，所述新型3D双密度(DD)NAND快闪存储器包括至少包括以下特征：
1、所述字线层以及绝缘层具有一种3D堆叠结构。所述层在Z方向上堆叠直至特定层数或者高度。
2、所述堆叠结构中的蚀刻(钻孔或其它形成方式)开口阵列从顶面开始垂直延伸，直至与所述堆叠的完整长度相一致。
3、NAND串沉积于所述蚀刻开口内。
4、所述NAND串包括：
中央多晶硅管道延伸直至与所述堆叠的长度相一致；
电荷捕获层沉积于所述多晶硅管道四周，且延伸直至与所述堆叠的长度相一致；以及，
所述多晶硅管道内部填充有氧化物绝缘体。
5、NAND存储单元形成于所述字线层以及所述电荷捕获层相交处，使得所述字线层上的信号控制所述电荷捕获层的电荷。每个单元存储的电荷代表了一位数据。
6、对每个NAND串的每一层而言，一个或多个沟道分离了所述字线以形成两个电荷捕获区域，因此形成了两个存储单元且翻倍了数据存储空间。
图2B示出了一种示例性实施例，说明了如何利用所述3D双密度单元的沟道去进行配置，使得所述单元通道与所述字线相连接。例如，每层中的所述字线可能通过如图2B所示的沟道样式220与所述单元通道相连接。采用图2B所示连接样式的结果是，每个金属层(或者级)包含两个字线(例如字线区域)。例如，在第一级中，金属层部分211形成了一个左字线(WLL0)，金属层部分215形成了一个右字线(WLR0)。类似的是，金属层部分212、213以及214分别形成第二级、第三级以及第四级的左字线WLR-3。另外，金属层部分216、217以及218分别形成第二级、第三级以及第四级的右字线WLR1-3。因此，在所述3D双密度NAND的每一级中，每个单元通道被耦合为一个左字线以及一个右字线，因此形成了两个存储单元区域，这使得所述每个单元通道周围的所述电荷捕获层可以存储两个数据位(例如每个字线区域存储一位)。
图2C示出了另一种3D双密度NAND阵列结构的示例性实施例。图2C所示的阵列类似于图2B中所示的阵列，但是采用不同的工艺步骤以产生连接至所述单元通道的不同字线样式。在本实施例中，所述NAND串单元通道以及所述字线沟道采用相同的工艺步骤进行蚀刻，而不是采用两步来生成图2B所示结构的方法。在本实施例中，所述沟道(209所示)被如ONO之类的所述电荷捕获材料所填充，而不是图2A中的氧化物。
图2D示出了另一种3D双密度NAND阵列结构的示例性实施例。在本实施例中，所述NAND串单元通道以及字线沟道采用同样的工艺步骤进行蚀刻。然而，所述沟道(210所示)在蚀刻后保持空缺，同时所述单元通道被所述电荷捕获层204所填充。仍然在另一个实施例中，所述沟道210可以被如氧化物之类的绝缘材料所填充。填充之后，所述阵列看上去将会像图2A所示的那样。与图2A相似的是，每个字线层中的每个单元通道被耦合为两侧的两个字线区域，因此该结构可以存储206以及207所示的两位数据。参考图4A-5J，关于制造图2D中阵列的工艺步骤的附加细节在下文中提供。还应当指出的是，在各种实施例中，所述NAND串单元通道以及所述字线沟道可以通过许多不同的方式进行排布，典型的有如图2E-2H示出的实施例。
图2E示出了一种单元通道排布的示例性实施例，其中，所述单元通道(例如211所示)被排布在矩形样式中且所述沟道(例如209所示)被排布为与所述单元通道相交的直线区域。在本结构中，单元211的所述电荷捕获层204被耦合为两侧的两个字线区域(例如212以及213)，因此该结构可以存储所示的两位数据(206以及207)。
图2F示出了另一种单元通道排布的实施例，其中，所述单元通道(例如于211中所示)被排布为相对错开。这种排布可以减小大约13-14％的单元通道行之间的垂直间距。在本实施例中，所述沟道(于209中所示)被排布为与图2E所示类似的直线区域。
图2G以及图2H示出了单元通道排布的其他实施例，其中，所述沟道可能形成为锯齿状(或者对角线状)的样式。例如，在图2G和图2H中，所述沟道(例如于209中所示)，在不同行穿过单元通道以形成所述字线区域212以及213。应当指出的是，本文所述的多种串单元通道以及字线沟道样式仅仅是示例性的，事实上对所述样式的类型并不作限制，所述样式均包含在本实施例的范围之内。还应当指出的是，所述多个示例性实施例的沟道，可能被如氧化物之类的绝缘体所填充，可能保持空缺，或者可能被如ONO层之类的电荷捕获层所填充。可能采用相同的工艺步骤以形成所述串单元通道内的电荷捕获层，从而降低制造成本。
图2I-2L示出了在沟道填充操作完成后，多种示例性单元通道结构。图2I示出了第一种单元通道结构，其中，所述电荷捕获层被完全填充且被注入单元通道之间的沟道。因此，所述沟道包括如氧化物220之类的第一电介质层，如氮化物之类的电荷捕获层221，以及如隧道氧化物222之类的第二电介质层。也示出了单元通道中的多晶硅单元通道223和绝缘层224。绝缘层224可能是一种氧化物。在另一个实施例中，所述绝缘层224可能被移除或者保持空缺。
图2J示出了另一个示例性单元通道结构，其中，所述单元通道之间的沟道仅通过所述第一电介质层225进行填充，所述第一电介质层可能是一种隧道氧化层。图2K示出了另一个示例性单元通道结构，其中，在所述第一电介质层226被填充后，该沟道中会形成一个“空隙”227。
图2L示出了另一个示例性单元通道结构，其中，所述整个沟道228可能保持空缺。应当指出的是，对于上述所有结构，所述NAND串单元通道仍然可以成功地提供双倍数据存储。因此，所述沟道填充工艺步骤将不会造成制造产量的损失。
图2M-2U示出了单元通道结构的示例性实施例，其中，所述分离的左字线以及右字线样式通过所述位线单元通道的平版印刷技术而形成。参见图2M中的结构，所述位线层230可能是多晶硅或者金属，且包括两个相邻的位线单元通道231以及232。所述两个位线单元通道231以及232靠近放置且具有一个重叠区域233。
图2N示出了在所述位线单元通道231以及232被蚀刻之后，包括所述字线层230的图2M的所述单元通道结构。所述两个位线单元开口234以及235被连接在一起，且将所述字线层230分隔以形成两个字线236以及237。
图2O示出了图2N的单元通道结构，该图指出了在所述第一电介质层238之后，所述位线单元开口沉积于所述内表面。
图2P示出了另一种图2O中已完成的位线单元通道样式的示例性实施例，所述是实施例的完成需要先在所述单元通道内表面形成所述如氮化物之类的电荷捕获层239，所述如通道氧化物之类的第二电介质层240，所述多晶硅通道241以及所述如氧化物之类的绝缘体核心242。应当指出的是，所述位线单元通道的样式可能决定于距离、形状、重叠面积以及形成所述位线单元通道信息的工艺。
图2Q示出了另一种图2O中已完成的位线单元通道样式的示例性实施例，其中在两个相邻的位线单元通道之间，所述第一电介质层238与所述电荷捕获层239相连接。
图2R示出了另一种图2O中已完成的位线单元通道样式的示例性实施例，其中在两个相邻的位线单元通道之间，所述第一电介质层238，所述电荷捕获层239以及所述通道氧化层240相连接。
图2S、图2T以及图2U分别与图2P、图2Q以及图2R相类似，除了在图2S、图2T以及图2U中存在形成于位线单元通道之间的空隙243。
还应当指出的是，在各种示例性实施例中所述位线单元通道不只限于圆形形状。事实上，所述位线单元通道可以形成任意形状，只要该形状可以适于形成所述分离的字线样式。例如，在图2V中，所述位线单元通道通过椭圆形状来形成。图2W、图2X、图2Y以及图2Z示出了所述位线单元通道可能形状的附加例子(例如椭圆形，三角形，圆形)。
图3示出了一种3D双密度单元通道的示例性实施例，所述实施例阐明了与每个NAND串单元通道相连的电荷存储区域是如何存储多个位的。如图3所示，字线区域302以及303是由于沟道304而形成的。在一示例性实施例中，所述字线302以及303是从金属层形成的，且所述沟道304分离了金属层以形成两个分开的字线区域。所述单元通道301包括存储区域305，所述存储区域包含有第一电介质材料308、电荷捕获材料307以及第二电介质材料306。因此，在一示例性实施例中，所述存储区域305包含ONO材料。所述字线302通过第一接口区域309与所述存储区域305相连接，且所述字线303通过第二接口区域310与所述存储区域305相连接。所述沟道304允许电荷被存储于每个接口区域，这造成了所述的分离字线。例如，在区域309中，通过操作311所示的字线302，电荷被存储于所述电荷捕获材料307中，且在区域310中，通过操作312所示的字线303，电荷被存储于所述电荷捕获材料307中。所述被存储的电荷代表了数据位，因此每个单元可以存储两个数据位，这使得传统3D的NAND单元密度得以翻倍。
图4A-F示出了生成图2A中所述的3D双密度NAND阵列结构的工艺步骤的示例性实施例。
在图4A所示的第一步操作中，沉积多个如多晶硅或金属之类的导体层401以及如氧化物之类的绝缘层402，以形成有绝缘层间隔其中的3D堆叠字线。
在图4B所示的第二步操作中，NAND串形成多层单元通道开口“空穴”403的样式，且所述多层单元通道开口被蚀刻贯穿所述整个字线401以及绝缘体402层。
在图4C所示的第三步操作中，如ONO层之类的电荷捕获层404，形成于所述单元通道403的侧壁上。
在图4D所示的第四步操作中，沉积硅或者多晶硅405以填充所属单元通道。所述硅或者多晶硅405可以或者不可以掺杂，这根据所采用的技术而定。
在图4E所示的第五步操作中，形成沟道406的样式且所述沟道被蚀刻贯穿整个所属字线401以及绝缘体402层，以生成一种结构，该结构中每个金属层中每个单元连通两个字线区域。所述化学蚀刻溶液可能是具有材料选择性的，因此它不会蚀刻所述单元通道侧壁上的电荷捕获层。
在图4F所示的第六步操作中，沉积如氧化物之类的绝缘材料407以填充所述沟道406。应当指出的是，在本发明的其他实施例中，所述沟道406可能未填充材料而保持空缺。还应指出的是，根据一些技术，每个NAND串的单元通道中央可能存在如氧化物之类的电介质层。在这些技术中，所述电介质层可能在图4F所示的步骤之后被进行填充。
图5A-F示出了一种生成图2A中所述的3D双密度NAND阵列结构的工艺步骤的示例性实施例。
在图5A所示的第一步操作中，沉积多个如多晶硅或金属之类的导体层501以及如氧化物之类的绝缘体层502，以形成有绝缘层间隔其中的3D堆叠字线。
在图5B所示的第二步操作中，形成多个沟道503的样式且所述沟道被蚀刻贯穿整个所述字线以及绝缘层。
在图5C所示的第三步操作中，所述沟道被如氧化物之类的绝缘材料所填充。请注意，本发明的另一个实施例中，所述沟道503可能未填充材料而保持空缺。
在图5D所示的第四步操作中，NAND串形成多层单元通道开口“空穴”505的样式，且所述多层单元通道开口被蚀刻贯穿所述整个字线501以及绝缘体502层。
在图5E所示的第五步操作中，如ONO层之类的电荷捕获层506，形成于所述单元通道开口505的侧壁上。
在图5F所示的第六步操作中，沉积硅或者多晶硅507以填充所述单元通道。所述硅或者多晶硅507可以或者不可以掺杂，这根据所采用的技术而定。
图5G-J示出了一种生成图2A中所述的3D双密度NAND阵列结构的工艺步骤的示例性实施例。
在图5G所示的第一步操作中，沉积多个如多晶硅或金属之类的导体层511以及如氧化物之类的绝缘层512，以形成有绝缘层间隔其中的3D堆叠字线。
在图5H所示的第二步操作中，NAND串形成多个沟道518以及多层单元通道开口“空穴”513的样式，且所述多个沟道以及所述多层单元通道开口被蚀刻贯穿整个字线以及绝缘层。
在图5I所示的第三步操作中，所述沟道518以及所述单元通道开口513被如ONO层之类的电荷捕获材料514所填充。
在图5J所示的第四步操作中，沉积硅或者多晶硅515以填充所述单元通道。所述硅或者多晶硅515可以或者不可以掺杂，这根据所采用的技术而定。
图5K-O示出了一种生成图2A中所述的3D双密度NAND阵列结构的工艺步骤的示例性实施例。
在图5K所示的第一步操作中，沉积多个如多晶硅或金属之类的导体层521以及如氧化物之类的绝缘层522，以形成有绝缘层间隔其中的3D堆叠字线。
在图5L所示的第二步操作中，NAND串形成多个沟道528以及多层单元通道开口“空穴”523的样式，且所述多个沟道以及多层单元通道开口被蚀刻贯穿整个字线以及绝缘层。
在图5M所示的第三步操作中，所述单元通道开口523被如ONO层之类的电荷捕获材料524所填充。所述沟道528未被如525所示的材料所填充。
在图5N所示的第四步操作中，沉积硅或多晶硅526以填充单元通道。硅或多晶硅526可以或者不可以掺杂，而这根据所采用的技术而定。
在图5O所示的第五步操作中，所述沟道528被如氧化物之类的绝缘材料所填充。
图6A-6D示出了与所述3D双密度NAND阵列的实施例配合使用的字线“沟道”样式的示例性实施例。虚线圈601表示所述NAND串单元通道。应当指出的是，所述单元通道的形状并不仅限于圆形，还可以包括其它如椭圆形、正方形、矩形或三角形之类的任意形状。
图6A示出了一种所述沟道的示例性实施例，所述沟道包括在每行中存在横穿整个单元通道的直线区域(例如602)。图6B示出了一种所述沟道的示例性实施例，所述沟道包括在一行中的串单元通道间存在短段区域(例如603)。图6C示出了一种示例性实施例，其中，所述沟道包括在一行中的串单元通道间存在椭圆形区域604。图6D示出了一种示例性实施例，其中，所述沟道包括锯齿段区域605，所述穿过所述串单元的锯齿段区域横穿不同行。应当指出的是，图6A-6D示出的所述沟道样式是示例性的，且其它样式可以包含在本实施例范围内。
图7示出了一种传统3D的NAND快闪存储器阵列结构。所述阵列结构包括多个垂直的NAND串(例如701)，字线702、703、704以及705，多个漏极选择门(例如706)，源极选择门707，多个位线(例如708)源线709。所述NAND串(701-704)由所述漏极选择门(DSG0-3)进行选择，并与所述位线(BL0-3)进行连接用以进行读写操作。应当指出的是，所述漏极选择门(DSG0-3)以及所述源极选择门707可能具有比所述单元更长的通道长度以维持高编程电压。
图8A-B示出了3D双密度NAND快闪存储器阵列结构的示例性实施例。
图8A示出了一种3D双密度NAND快闪存储器阵列结构的分离字线的示例性实施例。在图8A中示出的所述阵列结构包括多个垂直的NAND串(例如801)，分离字线层802、803、804以及805，漏极选择门(DSG0-3)(例如806)，源极选择门807，位线(BL0-3)(例如808)以及源线809。所述NAND串801由所述漏极选择门806进行选择，并与所述位线808进行连接用以进行读写操作。如图8A所示，所述字线层802-805形成与上述示例性实施例相一致的分离层。例如，每个字线层利用上述“沟道”将自身分为多个字线区域，使得在每层中，所述NAND串单元通道的电荷捕获区域将两个字线区域连接起来，从而在所述串的电荷捕获材料中可以存储两个数据位。例如，810所示的区域可以按照图2D中所示方式进行实现，所述区域中位于所述单元两边的两个字线区域被耦合。如206以及207所示，这使得每个单元可以存储两倍的数据。类似的是，由于采用了分离字线，图8A中所示NAND串801的所述“单元”也可以提供两位的存储。应当指出的是，所述漏极选择门(DSG0-3)806以及所述源极选择门807可能具有比所述单元更长的通道长度以维持高编程电压。
图8B示出了一种在3D双密度NAND快闪存储器阵列结构中连接的字线区域的示例性实施例。图8B所示的阵列结构包括奇数和偶数字线区域之间的连接处。例如，字线连接处用于形成左字线WLL0-3以及右字线WLR0-3。因此在每一层中，可以选择左字线或者右字线来单独读取每个单元中的两位数据。例如，如811所示的区域可以按照图2B中所示方式进行实现，所述区域将连接的字线区域进行分离以形成左字线(WLL)以及右字线(WLR)，从而允许对每个单元中的两个数据位进行存储以及回收。
图9A-B示出了传统3D的NAND单元串的结构及电路示意图。
图9A示出了一种传统NAND单元串结构的横截面视图。如图9A所示，所述传统的串结构包括扩散区域901以及902，视所采用的技术而定，所述扩散区域可能会有P型或N型掺杂。图9A还示出了如ONO之类的电荷捕获层903，用作单元通道的硅或者多晶硅904，栅极氧化层905或者漏极与源极选择门的高K电介质以及基底906。由于每个字线围绕于整个单元串，在电荷捕获层903中每个单元只能存储一个数据位，例如，在所述电荷捕获层903中WL2能用于存储一个数据位907。
图9B示出了如图9A所示的传统NAND串结构的等效电路。如图所示，每个字线只提供一个数据位的存储。
图10A-C示出了3D的双密度NAND单元串的结构及电路示意图。
图10A示出了一种3D双密度NAND单元串结构的横截面视图。如图10A所示，所述3D双密度NAND串结构包括扩散区域1001以及1002，视所采用的技术而定，所述扩散区域可能会有P型或N型掺杂。图10A还示出了如ONO之类的电荷捕获层1003，用作单元通道的硅或者多晶硅1004，栅极氧化层1005或者漏极与源极选择门的高K电介质以及基底1006。根据各个实施例，每个单元被耦合成一个左字线WLL以及一个右字线WLR。如图10A所示，分离所述字线以形成奇数与偶数的连接处，使得在电荷捕获层中每个单元可以存储两个数据位。例如在电荷捕获层903中WLL2可以被用于存储第一个数据位1007，以及在电荷捕获层903中WLR2可以被用于存储第二个数据位1008。这在不增加阵列尺寸的情况下有效地翻倍了所述单元的存储容量。
图10B示出了一种图10A所示出的3D双密度NAND单元串结构的等效电路的示例性电路示意图。应当指出的是，尽管图10A中的物理结构只示出了一个单元串，但由于采用左字线与右字线相分离的结构，每个单元串可以用两个电路来表示。例如，第一个电路与所述左字线(WLL)相耦合，以及第二个电路与所述右字线(WLR)相耦合。所述两个串可由同一个源极选择门SSG以及漏极选择门DSG进行选择。
用于更大规模的设备时，所述两个串的通道区域可能在它们的控制栅极未接触的情况下形成，因此如图10B所示，所述两个串是分离的。然而，当设备尺寸按比例缩小时，所述两个串形成的通道可能会相互接触，因此等效电路变成如图10C所示。如1010所示，对于每个单元来说，它们的源极和漏极节点相连接就会短路。这将不会影响NAND串的操作，然而，在进行读操作期间，当一个单元的左或右字线被选择时，应当将电压施加到其未选的字线以断开未选位，否则，如果该位的电压为负，它可能会引起电流泄漏。对于未选的字线，施加的电压需要高于单元关闭电压以传递已选单元的单元电流。
尽管本发明示出并描述了的具体实施例，但对于本领域的普通技术人员来说基于本文所述，可以在不脱离本示例性实施例及其扩展的情况下做出改变或修改。因此，所附权利要求书旨在包含所有此类本发明示例性实施例真实精神和范围之内的变化以及修饰。
Claims (18)
1.一种装置，包括：
一种被绝缘层分离且具有3D堆叠结构的字线层中，所述堆叠结构包括已选定数目的字线层；
堆叠结构中的蚀刻开口阵列从顶面垂直延伸且贯穿所述已选定数目的字线层；
所述蚀刻开口内沉积有一个NAND串阵列中，每个NAND串包括一个电荷捕获层，所述电荷捕获层延伸穿过所述已选定数目的字线层；以及，
一个或多个贯穿所述堆叠结构的沟道，所述沟道将每个字线层划分为多个字线区域，并且其中，每个电荷捕获层被耦合到每个字线层中的两个字线区域以形成两个电荷捕获区，所述电荷捕获区用于存储每个字线层中的两个数据位。
2.权利要求1所述的装置中，所述字线层包括金属层。
3.权利要求1所述的装置中，所述绝缘层包括氧化层。
4.权利要求1所述的装置中，所述每个NAND串中的电荷捕获层包括一种氧化物-氮化物-氧化物(ONO)的材料。
5.权利要求1所述的装置中，每个NAND串包括一个中心填充有氧化物材料的单元通道。
6.权利要求1所述的装置中，所述装置形成一种双密度的3D快闪存储器。
7.权利要求1所述的装置中，所述一个或多个沟道由一种绝缘材料填充。
8.权利要求1所述的装置中，所述一个或多个沟道由一种电荷捕获材料填充。
9.权利要求1所述的装置中，所述每个字线层的多个字线区域连接形成一个左字线以及一个右字线。
10.权利要求1所述的装置中，所述NAND串阵列包括布置为矩形结构的NAND串。
11.权利要求1所述的装置中，所述NAND串阵列包括布置为交错结构的NAND串。
12.权利要求1所述的装置中，所述贯穿所述堆叠结构的一个或多个沟道沿NAND之间的一个共用行移除字线材料。
13.权利要求1所述的装置中，所述贯穿所述堆叠结构的一个或多个沟道移除不同行的NAND串之间的字线材料。
14.一种用于制造3D存储设备的方法，包括：
沉积多个字线层以及绝缘层以形成一种被绝缘层分离且具有3D堆叠结构的字线层中，所述堆叠结构包括已选定数目的字线层；
蚀刻所述堆叠结构形成开口，所述开口从顶面垂直延伸且贯穿所述已选定数目的字线层；
在所述蚀刻开口内置有单元通道中，所述单元通道包括电荷捕获层；以及，
蚀刻沟道贯穿所述堆叠结构，以使每个字线层划分为多个字线区域，并且每个电荷捕获层被耦合到每个字线层中的两个字线区域以形成两个电荷捕获区，所述电荷捕获区用于存储每个字线层中的两个数据位。
15.权利要求14所述的方法，进一步包括单元通道中央的多晶硅。
16.权利要求14所述的方法，进一步包括沟道中的氧化物。
17.权利要求14所述的方法中，所述蚀刻操作包括蚀刻所述沟道，移除一个共用行的开口之间的字线层材料。
18.权利要求14所述的方法中，所述蚀刻操作包括蚀刻所述沟道，移除不同行的开口之间的字线层材料。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| WD01 | Invention patent application deemed withdrawn after publication | ||
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Application publication date: 20180112 |