CN109952643A - 3d半导体器件及结构 - Google Patents

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兹维·奥巴赤
金武韩
布瑞恩·克朗奎斯特
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Abstract

一种3D器件，所述器件包括：包括第一位单元阵列的第一层，所述第一位单元阵列包括三个独立的第一行；包括第二位单元阵列的第二层，所述第二位单元阵列包括三个独立的第二行，其中所述第二层覆盖所述第一层；以及至少三个垂直位线，所述至少三个垂直位线中的每个连接至相应的三个水平第一位线和三个水平第二位线，其中所述三个水平第一位线包括所述第一位单元阵列的控件，其中所述三个水平第二位线包括所述第二位单元阵列的控件，并且所述三个垂直位线中的每个可用于控制所述三个独立的第一行中的不同一行，或控制所述三个独立的第二行中的不同一行。

Description

3D半导体器件及结构
技术领域
本申请涉及集成电路(IC)器件和制造方法的一般领域，更具体来说，涉及多层或三维集成 存储器电路(3D存储器)和三维集成逻辑电路(3D逻辑)器件及其制造方法。
背景技术
在过去的40年中，集成电路(IC)的功能和性能大幅提升。这主要是由于“缩放”现象；即， IC中的元件尺寸(如横向和垂直尺寸等)随着每一代技术的发展而减少(“缩放”)。互补金属氧化物 半导体(CMOS)IC中有两类主要元件，即晶体管和电线。通过“缩放”，晶体管性能和密度通常得到 改善，这有助于前面提到的IC性能和功能的增加。然而，连接在一起的晶体管的导线(互连)在性 能上使“缩放”得到的性能劣化。如今的情况是导线主导了IC的性能、功能和功耗。
半导体器件或芯片的3D堆叠是解决导线问题的一种途径。通过将晶体管布置在3维而不是2 维(如20世纪90年代的情况)的情况下，IC中的晶体管可彼此靠近放置。这样可减少导线长度并降 低接线延迟。
有许多技术可用于构建3D堆叠的集成电路或芯片，这包括：
·硅通孔(TSV)技术：分别构造多层裸片。在此之后，这些裸片可彼此粘合并通过过硅通孔 (TSV)彼此连接。
·单片3D技术：利用这种方法，可进行单片构造多层晶体管和导线。在以下美国专利中描述 了一些单片3D和3D IC方法：8,273,610、8,557,632、8,298,875、8,642,416、8,362,482、8,378,715、 8,379,458、8,450,804、8,574,929、8,581,349、8,642,416、8,687,399、8,742,476、8,674,470、 8,803,206、8,902,663、8,994,404、9,021,414、9,023,688、9,030,858、9,117,749、9,219,005； 美国专利公开2011/0092030；以及未决的美国专利申请62/077,280、62/042,229、13/803,437、 61/932,617、14/607,077、14/642,724、62/139,636、62/149,651、62/198,126、62/239,931、62/246,054、 62/307,568、62/297,857、15/095,187、15/150,395、15/173,686、62/383,463、15/243,941、 PCT/US2016/052726、052726,15/494,525(WO2017053329)、62/406,376、62/432,575、62/440,720、 62/457,838、62/460,989、62/471,962、62/480,529、62/484,398、62/488,821、62/501,136、62/517,152、 62/523,760、62/530,173、62/535,265、62/539,054、62/549,952、15/333,138和15/344,562。上述专利、公开和申请的全部内容在此引入作为参考。
·光电技术：用于包括不同晶体层的集成单片3D在如下文献有记载，比如，美国专利8,283,215、 US 8,163,581、8,753,913、8,823,122、9,197,804；和美国专利公开14/461,539。上述专利、公 开和申请的全部内容在此引入作为参考。
另外，根据本发明的一些实施例的3D技术可使一些非常具有创新的IC器件替代品，其具有 降低的开发成本、新颖和更简单的工艺流程、增加的产量和其他所示益处。
发明内容
本发明涉及多层或三维集成电路(3D IC)器件及其制造方法。3D IC的重要方面是实现了层 转移的技术。这些技术包括支持供体晶片重复使用的技术，以及支持在转移层上制造有源器件的技术。
附图说明
从以下结合附图的详细描述中将更全面地理解和理解本发明的各种实施例，其中：
图1A是Applied Material蚀刻机的选择性蚀刻的示例性图示；
图1B是交替的Si和SiGe层的示例性图示；
图2A-2I是一种替代系统工艺流程的示例性图示；
图3A-3D是一种替代系统工艺流程的结构转移的示例性图示；
图4A-4H是一种替代供体晶片工艺流程的示例性图示；
图5A-5D是一种其他替代供体晶片工艺流程的示例性图示；
图6A-6D是用于热隔离3D IC中的层的结构和方法的示例性图示；
图7是一种逻辑单元冗余方案的示例图示；
图8是一种替代逻辑冗余方案的示例性图示；
图9A-9B是一种阶梯状接触方案的示例性图示；
图10A-10J是阶梯状连接方案的形成和结构的示例性图示；
图10K-10N是阶梯状连接方案的形成和结构的工艺模拟的示例性图示；
图11A-11D是具有3DNOR的“乐高”方案的示例性图示；
图11E是用于保持逻辑热远离存储器阵列的隔离结构的示例性图示；
图11F-11K是对准技术和结构的示例性图示；
图12A-12J是阵列接入和阶梯状方案的示例性图示；
图13A-13D是用于3D NOR阵列的写入和擦除方案的示例性图示；
图14A是用微波退火技术形成的硅化纳米线的I(V)曲线的示例性图示；
图14B是I(V)曲线的图示，其示出了自参考差分读出放大器在应用于编程和擦除存储器单 元时的性能；
图15A-15E是“DS-SB”3D NOR结构和单元形成的示例性图示；
图15F是用于具有阶梯状结构的3D NOR的编程方案的示例性图示；
图15G是一种阶梯状结构的替代方案的示例性图示；
图16A-16D是写入铁电存储器单元的示例性图示；
图17A-17D是存储在存储器单元的一个面中的两个位的示例性图示；
图18A-18D是在3D-NOR结构脊部的一小部分中写入位的示例性图示；
图18E-18F是在3S-NOR结构的单元中编程多个位的示例性图示；
图19A是一种3D系统的示例性图示；
图19B是自定义一种3D系统的示例性图示；
图20A-20F是通过3D集成以最小的每层处理来形成集成到3D系统中的多个层的示例性图 示；
图20G是适用于裸片级操作的连接技术的示例性图示；
图20H是一种过层通孔结构的示例性图示；
图21A-21H是用于图19和图20的3D系统的存储器集成的控制线布置的示例性图示；
图22A-22B是一种层选择连接方案的示例性图示；
图22C-22E是字线和位线选择方案的示例性图示；
图22F是存储器单元阵列的隔板的截面图；
图23A-23B是两层选择和选择方案的示例性图示；
图24A是一种替代3D计算机系统的示例性图示；
图24B是一种通用3D存储器结构“G3DM”的示例性图示；
图24C是具有主动热冷却的3D结构的示例性图示；
图25A-25D是一种用于3D堆叠的替代流程和结构的示例性图示，其中无需变更存储器/逻辑 的主要处理；
图25E是形成图25A-25D的方法和结构的对准标记的示例性图示；
图25F和图25G是使用光刻定义的掺杂工艺来简化3D堆叠的示例性图示；
图25H-25J是阵列连接结构上方的示例性图示；
图26A-26D是使用穿孔和插塞工艺方案的示例性图示；
图26E是构建3D NOR结构可能需要的元件的单孔穿孔工艺的示例性图示；
图26F是蚀刻或穿孔在一起/同时蚀刻或穿孔的孔/通孔的示例性图示；
图26G是在两个或更多个独立蚀刻步骤中蚀刻或穿孔的孔/通孔的示例性图示；
图26H是用于堆叠3D存储器结构的全局层选择的示例性图示；
图27是存储器单元刷新操作流程的示例性图示；
图28是通过一次性可编程反熔丝进行的侧壁建阱来进行替代性每层接入的示例性图示；及
图29A和29B是穿通路径附加结构和一种替代结构的示例性图示。
具体实施方式
现在参考附图描述本发明的实施例。本领域普通技术人员将理解，说明书和附图说明而不是 限制本发明，并且一般而言，为了清楚地呈现，附图未按比例绘制。这些技术人员还将认识到，通过 应用本文包含的发明原理，更多实施例是可能的，且这些实施例落入本发明的范围内，本发明的范围 不受任何所附权利要求的限制。
一些绘图可以描述用于构建设备的工艺流程。工艺流程可以是用于构建器件的一系列步骤、 可具有许多结构、数字和标签，这些结构、数字和标签可在两个或更多个相邻步骤之间是共用的。在 这种情况下，用于特定步骤图的一些标签、数字和结构可能已在先前步骤的图中描述。
在构建基于3D IC的系统中使用层转移可实现异构集成，其中每个层可包括MEMS传感器、 图像传感器、CMOS SoC、DRAM和SRAM等易失性存储器、持久存储器和诸如闪存和OTP的非易 失性存储器中的一个或多个。这可包括在存储器阵列的顶部或下方添加存储器控制电路，也称为外设 电路。存储器层可仅包含存储器单元但不包含控制逻辑，因此控制逻辑可包括在单独的层上。替代地， 存储器层可包含存储器单元和简单控制逻辑，其中该层上的控制逻辑可包括解码器、缓冲存储器、读 出放大器中的至少一个。电路可包括电荷泵和高压晶体管，这些可使用硅晶体管或其他晶体管类型(比 如SiGe、Ge、CNT等)并使用与低压控制电路制造工艺流水线不同的制造工艺流水线在层上来进行 制造。诸如用于读出放大器和其他敏感线性电路的模拟电路也可进行独立处理并转移到3D结构上。 这种3D结构可包括本发明中提出的“智能对准”技术，或利用存储器阵列的重复性质来减少晶片粘合物错位对集成有效性的影响。
在专利中，例如美国专利申请No.15/173,395，提出了称为ELTRAN(外延层转移)的层转移 技术，该技术可以是3DIC形成工艺的一部分。ELTRAN技术利用多孔层上方的外延工艺。替代地， 通过利用这些外延层的蚀刻选择性(比如，SiGe与硅之间的非常高的蚀刻选择性)及其变例(比如， 硅(单晶或多晶或非晶)、SiGe(硅和锗的混合物)、P掺杂硅、N掺杂硅等)，可形成其他基于外延的 结构以支持层转移技术。替代地，这些层可与脱离工艺的类型相结合以提供薄层转移工艺，比如，“冷 切”，例如Siltectra应力聚合物和低温冲击处理。
最近，这成为处理水平晶体管周围栅极的非常有吸引力的概念，并已成为下一代器件(比如，5nm技术节点)的目标流程。关于选择性蚀刻SiGe与硅的一些工作已在Jang-GnYun等人的论文中提 出，标题为：“Single-Crystalline Si Stacked Array(STAR)NANDFlash Memory"published in IEEE TRANSACTIONS ON ELECTRON DEVICES,VOL.58,NO.,APRIL 2011，更新的工作来自K.Wostyn 等人的论文，题为”Selective Etch of Si andSiGe for Gate All-Around Device Architecture”，公开在ECS Transactions,69(8)147-152(2015)中，以及V.Destefanis等人，题为：“HC1Selective Etching of Si 1-xGexversus Si for Silicon On Nothing and Multi Gate Devices”，公开在ECSTransactions,16(10)427-438(2008) 中，这些论文内容均并入本文作为参考。由于Si衬底上的SiGe工艺变得成熟，这有利于使用SiGe 层作为牺牲层用于生产有价值的3D层转移。图1A示出了SiGe与硅的高蚀刻选择性，在该示例中， 这可通过使用例如Applied MaterialSelectra蚀刻系统来形成。替代地，可使用湿法化学蚀刻来进行选 择性蚀刻。图1B示出了具有叠层厚度的推定的逆行Ge组合物，如后面详细解释的。
一种示例性层转移工艺可包括步骤A-K，参考图2A-2I和图3A-3D中的图示。
A.如图2A和图2B所示，epi(术语“epi”在本文中表示外延，如本领域中经常使用的)层204 (比如SiGe)可在供体晶片或可重复使用的供体晶片-基础衬底202上形成，例如，通过外延工艺。 在基础衬底202上，供体晶片可在牺牲层上方包含层，在本文中也称为“切割层”，其中该层随后被转 移到受体晶片。外延工艺可利用但不限于气相外延(VPE)、化学气相沉积的改进、分子束和液相外 延(MBE和LPE)。如果需要以便至少提高蚀刻选择性，可在外延生长过程中通过向源气体和/或反应 室添加杂质来掺入掺杂剂。外延的类型可以是与在基础衬底202上生长的相同材料的同质外延。在同 质外延中，外延层204的掺杂类型和浓度可与基础衬底202和随后形成的硅层206的掺杂类型和浓度 基本上不同，从而可提供足够的蚀刻选择性。替代地，另一种类型的外延可以是异质外延，其中在衬 底上生长出不同的材料。这些示例包括Si上SiGe。外延层204可形成为具有约20nm、50nm、100nm 或约200nm、或约500nm、或约1000nm或约2000nm的厚度，这取决于工艺集成、蚀刻吞吐量、抗 粘连性以及其他工艺和器件架构工程决策和权衡而定。基础晶片202的厚度可类似于这些类型的工艺 的工业标准，比如，用于大多数当前硅晶片厂中的约775微米。基础晶片202可包括的直径为约2英 寸、约4英寸、约8英寸或约12英寸或后来为约16英寸的尺寸(这些晶片直径尺寸通常以相应的毫 米级尺寸为人所知：50mm、100mm、150mm、200mm、300mm、450mm)。异质生长的外延(epi) 层204可包括各种材料，例如SiGe，以预期在工艺流程中稍后的牺牲蚀刻。可根据所需的选择性并考 虑应力来设计SiGe中Ge的含量，例如，约20％的Ge、或约10％的Ge、或约25％的Ge等。关于 蚀刻选择性，可有利地从基础衬底202和随后形成的硅层206移除外延层204。需要控制应力水平以 不引起错置。至少可通过生长速率、温度和膜厚度来控制应力。硅层206上和在指定的切割道(或其 他非电路区域，例如投影区域之间的切割道)中的部分或完全地位于外延层204(未示出)上的预定 义沟槽可用于提供对潜在应力的一些释放。这些沟槽的宽度和深度大致对应于SiGe层的厚度。其他 技术可用于减少与硅层上或硅层下SiGe外延相关的应力，比如，在SiGe层中掺入较小的原子，如硼 或碳；这些和类似技术在本领域中是已知的，并可与本文的技术组合使用以支持本文的各种形式的层 转移或其他应用。
B.如图2C所示，作为待形成的有源器件的有源层的硅层206可外延生长在外延层204的顶 部上。硅层206也可以是单晶Ge、SiGe或Si：C，这取决于应用的不同。然而，除非另有说明，否 则我们在此将使用硅层206作为有源层。根据电子电路的需要，硅层206的厚度可包括约10nm、或 约20nm、或约50nm、或约100nm、或约200nm、或约500nm、或约1000nm或大约2000nm的厚度， 这取决于对工程、材料和科学器件上的考虑因素。在许多构造中，硅层206可被认为由单晶硅组成。
C.如图2D所示，可处理所需的电路212，其中包括n型和p型晶体管和其他器件(比如， 电感器、电容器、电阻器、光电器件、气体传感器等)，并可包括处理的触点层。例如，可处理所需 电路212以包括金属0层或金属4层。这可使用常规工艺来完成，包括适当的高温工艺(-600-900℃)， 比如，栅极氧化、掺杂剂活化、触点硅化等。例如，晶体管和电路的类型可包括DRAM、NAND或 RRAM、RCAT、连续阵列和FPGA结构、栅极阵列、存储块、逻辑块、CMOS p型和n型晶体管、 MOSFET晶体管、无结晶体管、JFET、替代栅极晶体管、薄侧向上晶体管、双栅极晶体管、水平定 向晶体管、鳍片FET晶体管、完全耗尽的薄体晶体管、JLRCAT、DSS肖特基晶体管和/或沟槽MOSFET 晶体管。
D.如图2E所示，可形成第一组孔214(通过例如传统的掩模和蚀刻处理顺序)并可使其延 伸穿过顶部硅层206。蚀刻沟槽的底部可位于SiGe外延层204内，并可不接触基础衬底202的表面， 以便回收基础衬底202。替代地，蚀刻沟槽的底部可位于SiGe外延层214的底部下方。然后可在未来 的硅和SiGe蚀刻期间用氧化物或其他材料填充这些孔，该材料将作为所需电路的支撑物而保留。填 充的第一组孔214可用作支柱，以保持指定在后面的步骤中转移的顶层。第一组孔214可位于切割道 区域或一些区域氧化物(比如，浅沟槽隔离)中，并根据设计和工艺集成工程的考虑可设计得足够薄 以便被撕开。
E.如图2F所示，可添加一个或多个互连层216。这是可选的，取决于工程和设计上的考虑。 互连层216可以包括布线、触点和通孔，并可包括材料，比如，铜、铝、钨、钛、钽、钴金属和/或金 属的硅化物。互连层216可用具有诸如SiO2、含碳氧化物等材料的隔离层222(如图2G所示)来覆 盖。隔离层222可被平坦化，例如，利用CMP或其他形式的平坦化，以预期将来的晶片到晶片的粘 合。
F.如图2H所示，可形成第二组孔224以露出牺牲SiGe外延层204的一部分，从而使牺牲 SiGe层(前一个SiGe外延层204)的基本上完全得到蚀刻。这些孔可在未使用的位置或指定用于未 来的过层通孔(TLV)的位置制造。这些孔也可在指定用于浅沟槽隔离(“STI”)的位置制造。这些孔 可通过诸如隔离层222的顶层一直打开到外延层204中。用于牺牲层蚀刻的孔的形成可包括用于保护 顶部硅层206及其孔侧壁(比如侧壁间隔物)的以下步骤：1.使用各向同性沉积技术(比如ALD)在 覆盖侧壁和孔底部的开孔中沉积诸如氧化硅的隔离材料。2.然后可使用各向异性蚀刻来仅打开孔的底 部以引导进入牺牲层同时保护侧壁。
G.如图21所示，选择性地蚀刻剩余的牺牲外延层204，在所需电路层212下方产生空隙226。 支柱的设计和牺牲蚀刻孔的分配可设计成使得在完成牺牲层蚀刻之后，浮置的电路层基本上保持平坦 以用于层转移。
H.如图3C所示，如图3A所示的结构(图21的结构)可进行翻转并粘合到图3B所示的目 标晶片302上。目标晶片302可以是包括金属化的完全处理的晶片，例如，任意设计的SoC或通用电 路。替代地，目标晶片302可以是专门制造的晶片，该晶片可以是3D结构中的下层基底。例如，参 见作为本说明书的发明背景部分列出且并入的参考文献。这产生了粘合的结构390，如图3C所示。 粘合可以是氧化物与氧化物粘合(之后可通过TLV(过层通孔)工艺进行顶部晶片互连)、或金属与 金属粘合、或混合粘合(氧化物与氧化物及金属与金属粘合)。可进行该粘合工艺使得在供体晶片和 目标晶片302的粘合表面之间产生足够强的粘合力。目标晶片302可包括一层或多层中的一种或多种 类型的晶体管、金属化层(例如一层或多层中的铜或铝)、与层上面和下面连接和位于之间的互连， 以及层内的互连。晶体管可以是各种类型，这些类型可与层与层或相同层内的类型不同。晶体管可以 是各种有组织的图案。晶体管可以是各种图案重复或带。晶体管可在转移层中包含的多层中。晶体管 可以是例如无结晶体管或凹陷沟道阵列晶体管。目标晶片302还可包括半导体器件(比如电阻器和电 容器和电感器)、一个或多个可编程互连、存储器结构和器件、传感器、射频器件或具有相关收发器 的光学互连。目标晶片302还可包括隔离层，例如硅和/或含碳氧化物和/或低k电介质和/或聚合物， 这些可促进氧化物与氧化物晶片或衬底的粘合。目标晶片302也可以是用于在其上构建3D IC狭缝的 基础衬底。
I.供体结构(基本上为供体晶片-基础衬底202)可从粘合的结构390上脱离，留下中间3D IC 结构399，如图3D所示。供体结构(基本上为供体晶片-基础衬底202)可回收用于处理以准备再利 用，可能作为后续外延生长的晶种晶片，如图2所示。中间3D IC结构399可包括目标晶片302、期 望电路212、表面213、第一组孔214和互连层216。替代地，衬底202可被研磨和回蚀刻而不可重复 使用以供将来处理。
J.中间3D IC结构399的顶表面213可被清洁并准备用于互连。可选地，使用隔离层来覆盖。
K.如果需要，可形成TLV用于从顶部层到底部层的互连，以形成3D IC层的互连。
供体晶片“撕开”脱离可通过已知技术辅助，例如水射流、楔形、激光切割、蚀刻辅助撕裂和 机械扭曲和拉动。
替代地，可在上述步骤“G”和“H”之间添加额外的互连层和其他处理操作。因此，在翻转并粘 合至目标晶片302之前，可进一步处理图21所示的结构。这种添加工艺可包括使用类似技术(例如 层转移)添加额外的金属层或包括额外晶体管层的任何其他结构。
牺牲层移除孔224工艺可包括侧壁氧化物沉积，以进一步保护侧壁免受设计用于移除牺牲层 的蚀刻工艺的影响。这些孔随后可通过例如氧化物沉积的第二步骤来密封。在适当的放大率或其他成 像技术下可看到这两个步骤的氧化物填充物。
这些层转移技术可实现与单片3D技术相关的许多益处，包括避免与形成影响另一个电路层 的一个电路层相关的热预算、能够混合技术节点、混合电路衬底类型、晶体结构、方向，该技术还包 括与本文和所结合的技术中描述的没有过程温度限制的异构集成相关的许多其他优点。
将SiGe用于外延基“切割层”而不是多孔硅或多孔SiGe“切割层”可适应许多流程，至少如美 国专利14/642,724、15/095,187和15/173,686所示，所有这些都并入本文作为参考。它确实增加了与 保持支柱形成有关的一些复杂性以及用于在执行层转移之前彻底蚀刻SiGe的孔。对于需要两层有源 硅和其间的隔离层的应用，可在转移之后移除中间的SiGe并用隔离材料代替。
使用SiGe作为用于在另一结构的顶部上转移一种晶体的单晶结构的牺牲层已在美国专利申 请2015/0137187中提出，该专利并入了本文作为参考。关于硅的SiGe蚀刻选择性的许多研究已经完 成并公开，比如：在第214届ECS会议上发表的题为“Comparisonbetween three Sil-xGex versus Si selective etching processes”的T.Salvetat等人的著作中；公开在Semicond.Sci.Technol.23(2008)085021 的题为“SiGe wet chemicaletchants with high compositional selectivity and low strain sensitivity”的M.Stoffel的著作中；Sci.Technol.公开在Semicond.Sci.Technol.23(2008)105019的题为“High pressure in situ HCl etching of Sil-xGex versus Si for advanceddevices”的V.Destefanis等人的著作中，Sci.Technol.23 (2008)105019；T.K.Cams等人题为“Chemical Etching of Si,Ge in HF:H202:CH3COOH”且公开在J. Electrochem.Soc,Vol.142,No.4,April 1995的著作中；以及Marius Orlowski等人题为“Si,SiGe,Ge,andIII-V Semiconductor Nanomembranes and Nanowires Enabled by SiGe Epitaxy”且公开在ECS Transactions, 33(6)777-789(2010)的著作中，所有前述文献均已并入本文作为参考。
另一种替代方案是跳过与图2D-2I相关的步骤并使用SiGe层204作为蚀刻停止层，并在转移 研磨并回蚀刻供体衬底202之后，使用SiGe作为蚀刻停止层。并且如果需要，通过额外的选择性蚀 刻步骤移除SiGe层204，并蚀刻SiGe以及顶部硅206的非常小或可忽略的薄背面。基础衬底202可 以是约775微米厚，而SiGe 204可以是10nm或更小，或几十nm或甚至几百nm。例如，SOI供体的 翻转粘合和回蚀的3D技术至少如美国专利6,821,826、7,723,207和7,312,487所示，这些均并入本文 作为参考。作为使用SOI晶片的替代方案，基础衬底202将不会被重复使用，而是被研磨并从其晶片 背面蚀刻掉。背面研磨和回蚀可使用湿法蚀刻，且SiGe层204可设计成对硅湿法蚀刻非常有抵抗力。 SiGe可设计成具有多层，该多层包括可能具有高Ge含量的一层，例如，超过约20％或超过约40％ 或超过约80％，之后包括其他具有低Ge含量的层，比如小于约20％或甚至小于约10％，以减小应 力，从而支撑硅层206。图1B示出了具有交替Si和SiGe层的一个示例，该两层通过SiGe中具有不 同Ge含量的多个子层来包括在内。用较少量的Ge含量将SiGe界面层沉积或外延生长到硅会降低由 于晶格失配引起的应力。然后逐渐将Ge含量增加到所需的水平，然后在逐渐增加所需的厚度之后， 将Ge含量减少到下一个硅水平，这样可用来减少来自硅-SiGe-硅结构两侧的应力。降低应力有助于 降低点缺陷的形成和错位的风险，并有助于根据应用需要设计SiGe厚度。稍后将进一步讨论使用SiGe 作为蚀刻停止层的替代方案。
替代地，“切割”工艺可与Siltectra的“冷切”技术结合，该技术详细参见美国专利8,440,129和 8,877,077、美国专利申请20160064283、20160086839，这些专利申请均并入本文作为参考。这些技术 将实现供体晶片的再利用/再循环(基础衬底202A在SiGe内部的中间位置或Si和SiGe之间的界面 可用于提供“预定断裂起始点”以作为Siltectra使用激光的替代方案或除此之外的方案)。Siltectra“冷切” 可减少对底切蚀刻和支柱形成处理的需要，同时提供基础衬底202的再利用。对于这种技术，多层 SiGe可设计成一方面支持“切割”，另一方面也可减少对器件层的损坏。这可以通过增加与基础衬底 202的界面中的Ge含量以具有高Ge含量(比如，高于约20％或高于约40％或甚至高于约80％)、然 后通过增加与形成低Ge含量的器件层206连接的一侧上的Ge含量以减小对硅电路层206的应力(比如，低于约20％或甚至低于约10％)来实现。替代地，一些原子层厚的富Ge的SiGe层或甚至纯Ge 层可用作预定义的断层。
一旦移除基础衬底202，就可使用选择性蚀刻来移除SiGe残余物。可使用诸如蚀刻和/或CMP 的额外减薄工艺来进一步减薄器件层206的背面。可使用“智能对准”和这里讨论以及参考领域结合的 类似3D集成技术来添加包括与目标晶片302对准的通孔的连接层。
与现有的离子切割方法相比，“冷切”的这种使用可用于形成SOI晶片且制造成本更低。
关于图2A-2I的流程变例是在所需电路212处理之前使第一组孔214支柱形成为衬底工艺的 一部分。因此，关于图2E的流程可对图2C中所示的供体晶片进行。
这些支柱可定位在切割道上，例如在掩模版投影区之间的那些上，因此它们不会干扰未来期 望的电路212。替代地，可以对图2B中所示的供体晶片进行后形成操作，然后可用外延工艺对其进 行处理，后者可足够厚以填充这些支柱顶部的空间，允许进行以下电路处理而不用担心支柱的位置。 每个晶片的支柱的数量可以是每个掩模版的1-2、4-10、10-50或超过100个第一组孔214支柱。这些 支柱的直径可以是指定工艺的通孔尺寸，或50-100、100-200、200-400nm或甚至更大。这些支柱中的 材料可与这些半导体工艺兼容，并可设计成对于诸如氮化硅的SiGe蚀刻具有非常高的选择性，或可 以是用于触点(如钨)或其组合的任何材料，或是例如铜、铝、钛、钽、钴金属和/或金属的硅化物。 另一种替代方案是使用类似的流程来形成供体衬底，该衬底可支持层转移，以作为基于ELTRAN的 供体晶片的替代物。该实施例在由硅末端上的支柱结构锚定的任何结构上提供硅。然后，该工艺遵循使用其中无上方有硅的晶片。示例性供体晶片构造流程可包括步骤A-F，参考图4A-4H中的图示：
A.如图4A和图4B所示，可重复使用的供体晶片-上方有作为牺牲层的基础衬底402和外延层 404，可例如通过外延工艺形成。外延层404可形成为具有约100nm，或约200nm、或约500nm、或 约1000nm或约2000nm的厚度，这取决于工艺集成和架构工程决策和权衡而定。外延(epi)层404 可包括各种材料，例如SiGe，以预期在工艺流程中稍后的牺牲蚀刻。可根据所需的选择性并考虑应力 来设计SiGe中的Ge含量。指定切割道(或其他非电路区域，例如投影区之间的切割道)中的预定义 沟槽(未示出)可用于提供对潜在应力的一些释放。这些沟槽的宽度和深度大致对应于外延层404SiGe 层的厚度。
B.如图4C所示，可在外延层404的顶部上外延生长作为有源器件层的第一外延硅层406。根据 电子电路的需要，硅层406的厚度可包括约10nm、或约20nm、或约50nm、或约100nm、或约200nm、 或约500nm、或约1000nm或大约2000nm的厚度，这取决于对工程、材料和科学器件上的考虑因素。 在许多构造中，第一外延硅层406可被认为由单晶硅组成。
C.如图4D所示，可形成第一组孔414来最终作为在任何结构上都不是硅的锚点(通过例如传统 的掩模和蚀刻工艺序列)并可延伸穿过第一外延硅层406和SiGe外延层404。然后可用氮化硅或氧化 物或其他材料填充这些孔，这些材料将留在未来的硅和SiGe选择性蚀刻中。填充的第一组孔414可 用作支柱，以保持指定在后面的步骤中转移的顶层。第一组孔414可位于切割道区域中，并且可设计 成足够弱以在“切割”步骤中通过方法撕开，这些方法如机械撕裂、边缘和扭曲撕裂、水射流，这取决 于对设计和工艺集成工程考虑因素而定。
D.如图4E所示，形成多个第二孔424以露出SiGe层404并因此实现牺牲SiGe层(前一个SiGe 外延层404)的完全蚀刻。这些孔需要通过第一外延硅层406一直打开进入SiGe外延层404中。
E.如图4F所示，选择性地蚀刻牺牲SiGe层，以在第一外延硅层406下方产生空隙426。悬浮的 第一外延硅层407可保持基本上平坦，以实现良好的粘合工艺。
F.如图4G所示，执行额外的外延处理，以添加第二外延硅432(在图中包含悬空的第一外延硅 层407)并密封第二孔424。根据应用的不同，第二外延硅432的材料和掺杂类型可与第一外延硅406 的材料和掺杂类型相同或不同。额外的外延宽度可超过第二孔424的半径，以便于孔密封。可使用诸 如化学机械抛光和H2退火的平滑技术来改善顶层表面。
然后，图4G中所示的供体晶片可以类似于图2D所示的方式用于处理电路212，并可类似于 图2F所示的方式形成一些互连216，然后以类似于图3A-3D所示的流程翻转并粘接在目标晶片的顶 部，在参考文献中引入了许多流程，例如关于ELTRAN基础供体晶片的U.S.15/173,686。
硅外延层206/406可由两层构成，比如掺杂n的第一层，接着是p掺杂层。这种双层结构可 实现在转移之后平滑转移层的表面213。选择性蚀刻可蚀刻n掺杂层，留下光滑的p掺杂层。替代地， 硅外延层206/406可用三层制成，如图4H所示。首先是p掺杂层442，接着是n掺杂层444，最后是 最上层的p掺杂层446。上层446可用于晶体管层，在其下面的层444可支持反向偏置，正如Zeno Semiconductors所建议的那样，如以下文献所公开：Jin-Woo Han等人公开在IEDM 2015的题为“A Novel Bi-stable 1-Transistor SRAM for HighDensity Embedded Applications”和公开在ESSDERC 2016 的题为“A CMOS-CompatibleBoosted Transistor Having>2x Drive Current and Low Leakage Current”的 论文，这些均并入本文作为参考。并且底层442作为牺牲层，以通过如上所述的选择性蚀刻来支持平滑、后转移。
在美国专利申请15/095,187和15/173,686(具并入本文作为参考)中，所示基层转移技术适 于支持裸片到晶片的3D IC构造。一些裸片到晶片的流程表明具有相对较大厚度的裸片的转移，比如 6微米或甚至20微米，并在粘合至目标晶片之后进一步减薄这些裸片。这种裸片减薄操作可利用多层 裸片结构。作为一个示例，可使用诸如图4H所示的多层。为此，底层442可以是SiGe层444顶部的 硅和顶部硅器件层446。因此，多层440可被“切割”并在芯片级粘合至目标晶片上，然后可使用从顶 部的选择性蚀刻来首先移除硅层442，再通过选择性地蚀刻SiGe层444将裸片一直减薄至器件层。这 些额外层442和444可具有约1微米、1-3微米、3-6微米或甚至更高的厚度。器件层446本身可具有 更多的子层，比如n+和p-层，以支持如前所述的反向偏置方案。使用多层(比如SiGe)实现了灵活 性，因此，首先设置层厚度以支持晶片或裸片级的转移，从而提供处理和转移所需的机械强度，然后， 选择性蚀刻修整器件的厚度以支持电功能并实现通孔和其他连接的形成以用于后续步骤。这些可由本 领域技术人员设计。“切割”技术可包括选择性的蚀刻或研磨和回蚀，因为可针对特定应用来进行设计。
如本领域所公知的，通过向外延生长室添加材料作为气体，可在外延生长期间形成所有这些 多层结构。
这些变例可用于如上参考图4A-4H所述的供体晶片衬底的形成，或可用于如上参考图2A-2I 所述的可转移器件层。
如上所述，掩埋的SiGe层可用作蚀刻停止层。使用掩埋的SiGe作为蚀刻停止层以在另一个 晶片结构的顶部上转移晶体层已在美国专利6,521,041、6,689,211、6,940,089和7,348,259以及美国专 利申请2014/0342523中提出，并结合了美国专利申请2007/0023066、2008/018959中的离子切割技术， 所有这些均并入本发明作为参考。
另一种替代方案是将基于ELTRAN的晶片转移的多孔形成技术与本文提出的硅-SiGe技术基 层转移的外延便利性相结合。在美国专利5,685,946和5,757,024以及Mondiali,V.等人发表在 Microelectronic Engineering 141(2015):256-260中题为“Micro and nanofabrication of SiGe/Ge bridges and membranes by wet-anisotropic etching”的论文中，(均并入本文作为参考)，其中SiGe进行了染色蚀刻， 以形成多孔层，同时相对于硅具有约100至1的选择性。使用这种选择性可实现如图2C或图4C所 示“可切割衬底”的形成，而不需要如图2E或图4D所示的支柱形成。此概念可应用于本文提出的基本 上所有的转移流程，包括裸片级和晶片级转移。掩埋的SiGe层将变成大部分多孔Ge或多孔SiGe层， 并将经历下面的工艺温度和其他相关工艺步骤。对于“切割”步骤，关于ELTRAN工艺所呈现的技术可 用于，比如机械撕裂、边缘和扭曲撕裂、水射流和极度选择性蚀刻(多孔和Ge与硅)。这将简化层转 移工艺并实现衬底的重复使用，二者都节省了成本。
当需要热隔离时，也可使用掩埋(Si或Ge或)的SiGe层的染色蚀刻来将其转换成多孔层。 多孔层作为隔热层很好地起作用，对其氧化可进一步增加机械强度并进一步降低其热迁移率。因此， 这种层工艺可用于在3D结构的层之间形成热隔离。因而，例如，在使用SiGe作为蚀刻停止之后，可 在研磨和蚀刻硅衬底之后不是蚀刻SiGe，而是染色蚀刻SiGe，将其转换成热隔离层。
如上所述通过染色蚀刻将掩埋的SiGe层转换为多孔层可利用STI蚀刻步骤将其用作掩埋的 SiGe层的通路，或者可包括专用孔224、424用于蚀刻步骤。这些通路孔可设计成提供通路，以有效 地将裸片下面的全埋入的SiGe层转换成SiGe。可基于掩埋的SiGe层的高度、Ge的百分比和其他工 程方面来设计这种全掩埋的SiGe转换。如美国专利5,685,946和5,757,024所示，染色蚀刻的侧面扩 展可从通路孔延伸到超过1微米。这种全SiGe转换的设计方面可包括电子设计自动化(“EDA”)，以 支持设计工艺来将这些孔放置在整个裸片表面上，从而为全SiGe染色蚀刻提供足够的通路。这种EDA 支持可包括调整宏单元库以包括对非常大的结构的接入、提供一个孔加法器实用工具以在“白色”空间 区域添加孔而不需要孔或用于有源电路的STI，以及将模块添加到设计规则检查器(“DRC”)实用程 序中。支持工艺模块的类似类型的EDA增强是业界常见的做法。
层转移工艺可包括两步。第一步可在工艺流水线(可选地作为STI工艺的一部分)的前端执 行，其中对SiGe层进行染色蚀刻，将其转变为基本上多孔的层。第二步可在层转移之前马上进行。 在该第二步中，选择性地蚀刻多孔SiGe层以使其易于“切割”-脱离。此时，可以极高的选择性来选择 性地蚀刻多孔SiGe。如上所述，蚀刻多孔层比以完全固体形式蚀刻相应的相同材料快约5个数量级。 另外，多孔SiGe主要是Ge，可相对于硅进行极其选择性的蚀刻。因此，与硅或有源电路的其他元件 相比，多孔SiGe可被蚀刻成具有许多数量级的选择性。在该情况下，可跳过图2H和图2I中描述的 顶部硅侧壁保护工艺。对于弱化多孔SiGe的第二步，可设计所需的深孔通路，从而具有非常低的面 积损失。这种低成本通路的一个例子可能是使用裸片沟道。深刻蚀刻裸片沟道可帮助层转移和使分离 工艺进行“分而治之”。另外，弱化多孔SiGe蚀刻的第二步可设计为仅在裸片的中心留下小的多孔区 域，以将裸片保持在适当的位置以便进行粘合，但使得易于分离晶片，从而使有源裸片粘合且衬底分 离后易于更新以便重复使用。这里的这些多孔SiGe和相关层转移技术的另一方面是改进的粘合机， 其可包括分离模块。这种脱离模块可以是简单的扭曲和拉开、撕下衬底以便重复使用。
另外，类似于图2C中所示的衬底502的衬底可用于传统的半导体制造工艺中，以处理器件 层触点和潜在的一些连接516，如图5A所示。SiGe层518可制成具有多个梯度Ge的缓冲层或者具 有15-20％或20-30％或甚至更高的Ge含量的均匀SiGe。电路层可用氧化物层517覆盖，然后进行平 坦化并易于粘合至图5B中所示的目标晶片504。还可用期望水平的金属化处理目标晶片504。如图 5C所示，氧化物与氧化物的粘合可用于将其粘合到目标晶片504。可以使用其他类型的粘合；比如， 金属与金属或混合粘合。然后可使用研磨和蚀刻从粘合结构522移除硅衬底502、利用SiGe层528 作为蚀刻停止，以产生结构524，如图5D所示。
替代地，衬底502可用类似于美国专利8,273,610中描述的穿孔制成，该专利已并入本文作 为参考，至少如图184和图185所示。可通过这些穿孔蚀刻或染色蚀刻SiGe层，从而实现载体晶片 502的分离以便重复使用。
本文描述的技术的其他优点是使转移的电路为SOI电路，其中有源硅厚度是完全耗尽的沟道。 诸如530的单晶硅层可做得足够薄，且其粘合在氧化物上并有效地用氧化物覆盖，这可提供SOI功能 性，若其做的较薄时，比如10nm，则可提供FD SOI功能性。
图6A是承载电路610的“可切割”晶片，比如，存储器控制(外围)电路。图6D示出了将图 6A的电路610转移到图6B的结构604的顶部、转移衬底601且部分地转移“切割层”(SiGe)603， 以及然后移除基础衬底601且部分地移除“切割层”603。另外的本发明的性实施例是可选地在目标晶 片604的存储矩阵的顶部上形成热隔离608，如图6B所示。在美国专利9,023,688中(已并入本文作 为参考)，在至少图1-5和相关说明书章节中，提出了各种隔热层技术，以实现上层的高温处理，同 时对下面的电路的影响最小。这些技术也可用于实现一个层与另一个层之间的热隔离。这样可帮助隔 离一个层的工作温度，这样就不会影响另一个层的运行。例如，目标晶片604可主要是存储器电路， 而传输电路610可是在操作期间消耗更高功率的逻辑电路。逻辑电路可能正在产生热量并在更高的温 度下工作，而下面存在存储器电路；例如，温差大于约20℃、大于约40℃、大于约60℃、大于约100℃。 因此，在其间形成隔热层608可有助于隔离这些层之间的温度。这种隔离层技术还可包括使层608用作牺牲层，该牺牲层可通过与参照图2D至图21关于SiGe层204所描述的方式类似的方式来在粘合 层606下方进行蚀刻。如图6C所示，蚀刻掉层608导致可通过在层之间提供气隙隔离630来进一步 增加热隔离。蚀刻技术可以是这样的：形成可被完全氧化的第一多孔层，以提供掩埋的气穴，因此几 乎是气隙水平的热隔离。使用这些技术可在两个层之间形成厚度为几十纳米或几百纳米或甚至几微米 的热隔离层630，并形成低导热率的热隔离层，比如，小于约1W/mK或小于约0.4W/mK或小于约 0.1W/mK或甚至小于约0.05W/mK。替代地，位于目标晶片604电路和转移电路610之间的隔离层(例 如，热隔离608、630)可包括美国专利9,023,688中详述的气凝胶或高孔隙率电介质，并可制造出额 外的厚度以进一步增加热隔离，比如，大于约100nm、大于约200nm、大于约400nm或大于约1微 米厚。在一些情况下，根据设计和工程权衡，可表示1-10微米的厚度。另外，粘合层606可包括散 热器结构以减少热点并进一步帮助保护下层免受上层操作热量的影响，反之亦然。图6D示出了使用 本文描述的技术的双层3D电路620。此外，用于将上层连接到下层的过层通孔(“TLV”)可利用钛来 进一步降低这些层之间的导热性。这些TLV可使用超厚隔离来降低周围区域的导热性。另外，这些TLV中的一些可以是专用热TLV，其中它们的主要功能是用作到散热器和/或器件外表面的热传递沟 道。这些对于TLV用于将热量从操作电路传导到作为器件散热结构的一部分的器件外表面更为重要。 这种额外厚的横向隔离可大于约100nm、大于约200nm、大于约300nm、大于约500nm或大于1微 米厚。
在3D系统中，比如，如参考图6D或图11D-11E所示，其包括存储器阵列和逻辑电路，为 了保持逻辑热远离存储器阵列，可将热隔离1157置于逻辑电路1156(或逻辑层)与存储器控制电路 1155(或存储器控制电路层)之间，如图11E所示。通常，诸如过层通孔(TLV)的许多通孔可连接 在存储器控制电路1155和存储器阵列1131之间。这些通孔可基本连接到每个字线、位线、源线等等。 另一方面，逻辑电路1156可使用代表少得多的连接的地址线来连接到存储器控制电路1155(例如， 10地址线可用适当的解码器电路控制1024个字线)。减少穿过热隔离层1157的TLV的数量有助于减 少通过它的热连接并极大地改善有效的热隔离。
可至少通过术语“多级器件”或“多级半导体器件”来描述在此描述的结构中形成多级晶体管阵 列或其他晶体管结构。多级器件的一些示例可包括诸如DRAM、SRAM和闪存的存储器器件以及诸 如CCD和CIS的图像传感器。
除了2D器件的冗余技术之外，3D器件还可包括用于缺陷恢复的冗余。这些3D器件可包括 一次性可编程存储器，至少用于封装级存储器的修复。这种冗余技术和结构已在美国专利8,395,191 中提出，该专利至少在图41、86、87、114-132中得到引用作为参考。
冗余和修复技术的其他变例可集成在3D SRAM中。如PCT/美国专利申请16/52726和美国申 请15/333,138中详述的3D DRAM或3D NOR结构，这些在本文中引入作为参考。在下文中，除非另 有说明，否则在本发明的任何实施例中使用的3D NOR结构可以是3D SRAM结构或3D DRAM结构。
其他本发明的方面如下所述。图7示出了一般“查找表”的逻辑功能，更具体地说，示出了在 逻辑功能LUT-B 704之上一起处理的3D架构查找表LUT-U 702，这些结构均共享相同的控制栅极， 每个控制栅极可作为另一个控制栅极的冗余，其中-U和-B分别表示3D结构的上部层和底部层，或上 部和底部。图7示出了LUT-U包括在上层中及LUT包括在底层中，其中构造了两个层，在本发明中 对该两个层进行了解释。由于工程和设计考虑，层的放置可能会有所不同。可编程互连(I/C)结构 701可包括第一I/C结构706和第二I/C结构707，该两个结构使得可将逻辑功能输出LU-Out 742或 LB-Out 744中的任一个连接到主输出724。这种可编程互连可以是SRAM或锁存器。替代地，这种可 编程互连可以是基于反熔丝的OTP或其他非易失性存储器，例如RRAM、EEPROM或闪存，这取决 于应用的不同而定。可编程互连可在上部和底部之间的结构层中实现，并可被认为是第三层或者包括 第三层的一部分。可使用自测试来选择哪个输出用于使用可编程连接结构的第一I/C结构706和第二 I/C结构707进行连接。冗余也可用于互连，例如图示的第三I/C结构714、第四I/C结构716和第五 I/C结构717，这些结构将LUT输出连接到次级输出726。另一种替代方案是在3D NOR结构的底部 也具有支撑电路712的冗余。
图8示出了一种冗余方案，其中中间LUT-M 803查找表用于修复右LUT-R 802或左LUT-L 804 中的故障。LUT-M、LUT-R和LUT-L可包括在相同的层中。替代地，LUT-M、LUT-R和LUT-L可放 置在3D芯片的不同层中。右LUT-R 802和中间LUT-M 803可共享相同的控制栅极，且中间LUT-M 803 和左LUT-L 804也可共享设置在相应脊的沟谷中的相同的栅极，如图所示。可编程互连结构806、807、 808、814、816、817、818、827、828实现了将选定的LUT连接到适当的第一主输出824或第二主输 出826，以用作两个互补的LUT功能，该功能如参考PCT/US美国申请16/52726的图23所述。
这些冗余方案的优点在于它们在本地提供修复，保持整个电路功能与激活冗余功能或不激活 冗余功能一致。这些对于逻辑电路操作尤其重要。
在这些形式的冗余中，一旦两个脊选择被启用以加速冗余操作，就可与两个相邻的脊并行地 来执行读或写操作。
图9A和图9B对应于PCT/美国专利申请16/52726的图14B和图14C中所示的3D存储器结 构。它们示出了指定的3D存储器结构，比如，用于每层阶梯状连接902和阶梯状触点孔906的3D NOR 结构。参考图10A-10K说明了用于阶梯状形成的替代技术。该技术利用形成3D多层衬底的层之间的 选择性蚀刻速率，比如，在3D NOR的情况下是可包括N+型硅的源/漏极(S/D)层，以及包括P型 SiGe层的沟道层。替代地，沟道可在Si层中实现，其中S/D基本上位于N+SiGe层/区域中。可设计 选择性蚀刻以比沟道层更快地蚀刻S/D层，例如，以两倍的速率或甚至高于2倍的速率，比如，(2-3) 倍、(3-4)倍甚至更高。
该蚀刻工艺被设计为各向同性蚀刻，可在适当考虑尺寸的情况下使用湿法或干法蚀刻。然而， 这并不排除使用其他蚀刻，例如，主要但基本上不是各向同性的蚀刻，如此等等。已经开发了多种蚀 刻工艺，其提供硅蚀刻速率和SiGe蚀刻速率之间的选择性，包括与SiGe中Ge的比例含量相关的变 化。该项成果在以下文献中公布：V.Loup等人公开在Abstract#2101,224th ECS Meeting中的题为 “Silicon and SiGe alloys wet etchingusing TMAH chemistry”；Borel,S.等人公开在Microelectronic engineering73(2004):301-305的题为“Isotropic etching of SiGe alloys with high selectivity tosimilar materials”中；以及Stephan BOREL公开在Japanese Journal of AppliedPhysics Vol.43,No.6B,2004,pp. 3964-3966中题为“Control of Selectivity betweenSiGe and Si in Isotropic Etching Processes”中，所有这些 均并入本文作为参考。
图10A示出了显示S/D层的起始结构，该S/D层将被转换成用于每层阶梯状通路区域的结构 (具有掩模的顶层1002)，以及S/D层1004的多层脊和介于S/D层间的沟道层。本文的沟道层是每 层通路区域，是由电介质代替的牺牲层。可使掩模层1002具有类似于S/D蚀刻速率的侧蚀刻。掩模 1002中的开口可类似于S/D层的深度或几倍大。其宽度可类似于脊的宽度。
图10B示出了通过掩模中的开口蚀刻到最顶部S/D层之后的结构。
图10C示出了在通过掩模中的开口并通过最顶部的S/D层蚀刻最顶部沟道层之后的结构。可 以看出，由于蚀刻是各向同性的且S/D层的蚀刻速率是沟道层的蚀刻速率的两倍，所以最顶部的S/D 层可以沟道层厚度(Z方向)的两倍进行蚀刻直到侧面(X-Y方向)。
图10D示出了在通过最顶部沟道层蚀刻第二S/D层之后的结构。注意：这些附图不精确，且 仅用于说明概念。图10K-图10N由模拟产生，类似于预期的现实。
图10E示出了在通过形成的开口蚀刻第二沟道层之后的结构。
图10F示出了在通过形成的开口蚀刻第三S/D层之后的结构。
图10G示出了在通过形成的开口蚀刻第三沟道层之后的结构。
图10H示出了在通过形成的开口蚀刻第四S/D层之后的结构。
图10I示出了在通过形成的开口蚀刻第四沟道层之后的结构。
重复第n个S/D层和第n个沟道层蚀刻，直到蚀刻过程达到所需的最底部S/D和沟道层。
图10J示出了在结构中选择性蚀刻沟道材料并用隔离材料代替沟道层之后的结构。因此，该 工艺可使用一个光刻步骤和多个蚀刻步骤形成用于每层连接的所需阶梯状结构。因此，顶层1002变 为蚀刻顶层1003，而S/D层1004的各种多层脊变为蚀刻后的版本1005。图10K-10N是说明这种阶 梯状结构形成工艺的工艺模拟图。图10K可以是具有抗蚀剂的起始点，以形成用于阶梯状结构的中心 的光刻限定孔。由于工程和设计考虑，可形成其他光刻形状。本文中，假设SiGe是沟道层，并且假 设Si是S/D层。图10L可以是使用具有SiGe的各向同性蚀刻的多层蚀刻的第一步：Si的选择性为1： 4。图10M示出了在蚀刻工艺到达穿过五对Si/SiGe层的基础硅之后的结构。现在形成了阶梯状结构。 图10N示出了在以100:1的SiGe::Si选择性来去除光致抗蚀剂和任选的清洁蚀刻之后的结构。可基于 工程和设计考虑来调整具体的蚀刻选择性。半导体工艺中的技术人员可考虑该概念的许多变例，包括改变这些层之间的蚀刻工艺或甚至更换沟道层的层替换技术。控制脊中S/D条的各向同性蚀刻使得可 形成所需的阶梯状结构。具有不同蚀刻速率的许多材料选项在本领域中是公知的。其中一个示例可在 Kirt R.Williams等人的题为“Etch Rates for MicromachiningProcessing”并公开在JOURNAL OF MICROELECTROMECHANICAL SYSTEMS,VOL.12,NO.6,DECEMBER 2003的论文中找到，该论文 已并入本文作为参考。关于图10A-10N呈现的阶梯状结构形成技术可由半导体加工技术人员适应许多 3D存储器结构，包括使用多晶硅氧化物或钨氧化物多层的结构。
图11A-图11D对应于PCT/美国专利申请16/52726的图35A-图35D。它用于说明在衬底1110 上方的“切割层”1113上方包括3D-NOR结构1130的3D系统，并从另一个衬底1150和切割层1143 外围电路1154带来，并带来其他可实现如“处理功能于存储器”或“存储器中的协处理器”或“存储器中 的功能”的处理逻辑。与用于未来机器学习、神经网络、近似计算等的传统处理器中心架构相比，这 种以存储器为中心的架构可能是有用的。如上所述，许多系统选项可利用这样的3D系统“乐高”结构。 可使用预定义的潜在裸片线或蚀刻定义的裸片线来切割通用存储器阵列以适合特定的覆盖逻辑，覆盖 逻辑本身可被分解为多个层，并可包括从另一个通用晶片切割的用于I/O的专用层。可从3D NOR结 构获得额外的“乐高”结构选项。一种这样的选项是将层数分段和分配到3D NOR结构中，并相应地分 配存储器和可编程逻辑的数量。图11D示出了一种类型的3D NOR结构1130，其中具有控制电路1154 和顶部1156上的处理逻辑。替代地，另一个3D系统可用类似的“乐高”结构部件构造，比如，具有修 改的控制电路1155的处理逻辑1156和具有更少数量的层1131的3D NOR结构。使用类似“乐高”结 构部件的另一类系统变例是在3D NOR结构内进行修改，其中穿隧氧化物的厚度针对字线组进行不同 处理，并因此在保留时间和接入时间之间使用3D系统中的存储器类型来创建变例。可应用的另一类 结构变例是存储器使用和相应的写和读技术，比如，接入时间和密度之间的多级和镜像位权衡。可在 3D系统中形成的另一类变型是将结构分配给存储器而不是分配给可编程逻辑。这些变例可形成完全 不同的最终3D系统，这对新掩模的投资较低，并对生产线中生产的通用产品的体积具有较高的平衡 作用。
用于这种3D系统的另一个发明实施例至少在图11D中示出，其中在顶部添加额外的层以提 供可实现使用光的电光学电路(比如，光纤或光子元件)，以与其他系统通信以及与其他系统通信， 从而与所示的3D系统通信。替代地，3D系统的顶层可以是图像传感器、高光谱传感器或飞行时间传 感器。这种3D系统可包括诸如3D NOR结构1130的存储器结构(可分配为子存储器部分，一些用于 高速且一些用于高密度)、控制电路1154中的计算电路(可具有许多内核和控制电路，用于通信和控 制下层存储器结构(例如3D NOR结构1130))，以及处理逻辑1156中的通信层(可使用针对这些任 务优化的材料来制作，比如针对RF优化的材料)。可使这样的3D计算机支持非常有效的编程，因为 与计算机系统集成的当前印刷电路板(PCB)技术或甚至2.5D/3D计划相比，其所有内部布线都要短 得多。
这种异构3D集成实现了对一个层使用一种类型的制造设施(例如，存储器导向的制造器件 用于产生存储器阵列1130)，和用于不同层的非常不同的设施(逻辑导向的制造器件以产生存储器控 制电路1154)，从而实现了在整个系统的设计中增加灵活性，包括对一些层使用更多的先进制造线。
使用我们称之为“智能对准”的对准技术，实现了上层和下层之间的连接具有通孔(过层通孔 TLV)，这些通孔与层的厚度一样小并实现了处理能力。这对于将一层中的存储器控制电路连接到诸 如另一层上的位线和字线的存储器控制线是有用的。
图11F示出了“智能对准”技术。目标晶片1164(比如，如图11B所示)可具有其对准标记1162 和沿方向“X”1190的连接条目标1160，该连接条目标长度大于晶片粘合过程(以及随后的释放、平坦 化和清洁过程)的“X”方向上错位的最坏情况下的长度。转移层或晶片1170(比如，图11A-11C中所 示的控制电路1154)可具有其自己的转移层对准标记1166。水平连接条目标1160与指定的上层垂直 连接条1172(可与转移层对准标记1166对准)之间的交点现在已知并可得到处理以定位TLV21 1168。 经处理的垂直连接条1172的长度应设计成比晶片粘合过程的“Y”方向上的最坏情况不对准的长度长。 因此，通孔1168可对准，以在Y方向上对准晶片对准标记1162并在X方向上对准转移层对准标记 1166。一旦形成通孔层，就可使用与上层对准标记1166对准的上层金属掩模来形成转移的上层与下 面的目标层之间的连接。图11G示出了使用“智能对准”技术单独连接到每条控制线(即使是远远超过 存储器控制线间距的粘合错位)来将上层条1178连接到目标晶片中的存储器控制线1176。
然而，在大多数情况下存储器阵列中的目标晶片1164将具有至少两组控制线，一组在X方 向上，一组在Y方向上。为了实现有效连接，可增强“智能对准”技术以具有两组TLV。一个TLV21 对准，以在Y方向上对准晶片对准标记1162并在X方向上对准转移层对准标记1166。另一个TLV12 对准，以在X方向上对准晶片对准标记1162并在Y方向上对准转移层对准标记1166。这可能需要两 步光刻。图11H示出了这两个连接组。X方向上的位线1180通过Y方向上的条带1182连接到上层， 而Y方向上的字线1184通过X方向上的条带1186连接到上层。
另外的发明实施例涉及单片3D逐层转移，从而在高温工艺可接受时，在层转移之前用高质 量氧化物代替硅可形成独特的结构。例如，可蚀刻区域1179中被指定用于TLV的硅并用高质量氧化 物(或低质量的氧化物沉积，然后进行高温退火)填充，该高质量氧化物在器件电源电压为1.5且测 量温度为25℃时，漏电流小于1微微安培/微米。因此，TLV也不需要任何绝缘衬里通过TLV过渡层， 该TLV过渡层可以是氧化物海中的硅岛/台面，反之亦然。
另外两个光刻步骤具有两个通孔掩模，可以是直接写入eBeam的智能使用，其中可管理eBeam 对准以为TLV12和TLV21提供适当的放置。
在一些应用中，可能希望转移层，包括执行所谓的并行集成而不是顺序集成的互连。在这种 情况下，粘合层或裸片可利用混合粘合形成粘合并在该工艺中直接金属与金属连接。通常，这种混合 粘合利用足够大的连接焊盘以适应粘合错位情况，即在高级粘合物中接近100nm最坏情况下的错位情 况。然而，一些存储器层可能使用控制线间距，这不能适应粘合物的不对准。这种情况的替代方案可 以是使用可通过电信号传导的粘合氧化物，使用所谓的一次性可编程-“OTP”或电阻RAM技术。在这 种情况下，一个层可使用混合粘合来连接一些控制信号和功率信号，而存储器控制线可通过编程进行 连接。
图11I示出了一个层中的存储器控制线的一部分。图11J示出了其他层上的连接段。对于存 储器层是图11J的连接结构下的存储器层的情况，该层包括Y方向1192上的连接条，该连接条形成 足够长以覆盖Y方向上的粘合错位情况并通过通孔1193连接到上层上的X方向连接线1194。图11K 示出了粘合后的这些连接结构。对于少于三个内存控制线间距的不对准情况，三个独立控制的编程信 号VP1、VP2、VP3可用于形成存储器层和逻辑层之间的连接。这些可使用适当布置和连接的二极管 来提供。可以设计和进行其他布置。
图12A-图12B对应于PCT/美国专利申请16/52726的图13E-图14D。图12A示出了在两个 脊端上以串联的S/D线形成的脊选择晶体管1202、1203的可选交替分配。脊选择晶体管1202、1203 可选择性地实现特定的S/D线。图12B示出了每S/D层阶梯状结构1204的“Y”方向。图12C示出了 这种交替的脊选择1213(RS1、RS3、RS5)、1222(RS2、RS4)的X-Y切割(俯视图)，其中在两侧 1214、1224上具“′Y”定向的公共阶梯通路。诸如1216的脊可与多个字线控件(w1、w2、...)相关联， 这些控件可被认为是来自脊的两侧、奇数侧w-1o、w-2o、甚至是w-1e、w-2e的第一栅极w-1、第二 栅极w-2和控制沟道。图12D示出了具有图12C的透视3D图示的类似结构，除了选择晶体管在脊的 左端和右端交错排列。在脊的左端和右端上的交错选择栅极的这种布置为每个脊选择栅极提供了足够 的空间(不影响相邻的脊)。图12E示出了图12C上的变例，其中没有脊选择1217的脊的一侧直接连 接到相应的“Y”方向阶梯结构1214，但是与同其相邻的脊1233的脊选择隔离。隔离层1233可以是相 对厚的氧化物，以最小化隔离层1233上栅极和脊的静电耦合。因此，选择栅极仅控制其相对较薄的 氧化物侧的脊。选择栅极的这种布置使得能够实现图12C的等效功能。图12E的变例将实现从两个脊 端接入每个单元，因为两者仍然连接到相应的阶梯通路1214、1224。
考虑到先前关于图11H所讨论的“智能对准”，可修改如图12B所示的3D NOR结构，以实现 更容易地连接到上层，以适应X和Y方向上的粘合错位。图12F示出了在修改图12E的结构时的这 种调节。为一个局部WL间距分配两个全局字线(WL)；一个用于单个脊的奇数侧，另一个则用于偶 数侧。全局字线WL1 1236和WL2 1238在Y方向上取向并对应于Y方向字线1184。替代地，不使用 全局WL，但是每个垂直局部WL可由其顶部的3D堆叠外设电路直接接入。脊选择晶体管1228可如 图12F所示进行修改，以在X方向1234上延伸，以适应X方向的错位。因此，脊选择晶体管1228 可以是长沟道晶体管，用于改善未选择的脊的泄漏行为。图12B的每层通孔1205可在Y方向1232 上延伸，以适应Y方向的错位。图12G是具有对应于1234的延长栅极长度脊选择晶体管1244的3D 透视图。图12H示出了连接通孔的添加，图12I示出了添加字线1246和每个S/D层连接的扩展连接 1242。图12J示出了每个S/D层连接的延伸的侧视图。业内可用的精密晶片粘合物已经过验证，能够 粘合小于100nm的偏差。因此，支撑这种粘合物的结构可用约100nm的连接焊盘制成，该焊盘可用 于在X方向上约为100nm的脊选择焊盘1234和在Y方向上约为100nm的每层焊盘1232。
沿Y方向将阶梯垂直地与脊方向对准放置减少了与每层接入相关联的区域的开销。当与传输 并添加在存储器矩阵的顶部和/或下方的存储器控制电路进行3D集成相结合时，这支持从许多微阵列 构建的阵列，每个微阵列都有自己的存储器控制电路。这种微阵列或单元可具有几十微米或几百微米 的X方向和/或Y方向尺寸。这种布置减小了存储器控制线的电容和电阻，从而允许存储器件的更低 功率和更高速度。
3D NOR结构的其他变例是使用其中5％Ge含量用于S/D层的SiGe和使用其中20％或更高 含量用于沟道层的SiGe，以实现多层结构的外延生长的更高生长速率，这可用于降低成本，或可选地 降低外延工艺温度，同时降低对生长速率的影响。
3D NOR结构的另一替代方案是以类似的方式来利用电荷阱作为主脑类型功能的可变存储功 能，该方式可在PCT/US2016/052726关于结构的RAM部分中找到。
PCT/美国专利申请16/52726的图18示出了用于3D NOR存储器的编程表。它利用所谓的热 电子注入技术。该相同应用的图13描述了用于闪存编程的表。它介绍了Fowler-Nordheim穿隧(“FN”) 技术，这是一种常见的闪存编程和擦除技术，可降低每位写入和擦除的能量。对NOR型闪存使用FN 编程在以下文献中出现：Masayoshi Ohkawa等人公开在IEEEJOURNAL OF SOLID-STATE CIRCUITS, VOL.题为“A 98mm2Die Size 3.3-V 64-Mb FlashMemory with FN-NOR Type Four-Level Cell”的论文中， 该论文已并入本文作为参考。与较低效的热载流子编程相比，使用FN穿隧技术作为编程机制可节省 写入能量。FN穿隧技术可针对所呈现的3D-NOR架构进行位特定地进行。在未选择的脊中，脊选择 栅极被关断，使得S/D线变为浮动，从而禁止那些脊形存储器单元的写入(编程)。在选定的脊中， 脊选择栅极被接通，从而可通过它施加用于写入或读取的S/D电压。对于所选脊中的所选单元，足够高的编程电压施加到所选字线，且一对S/D可连接到较低电压，例如接地，以便在所选择的S/D线和 所选择的字线上存在足够的电场，以实现电荷转移到电荷阱层或浮置栅极中。对于选定脊中的选定单 元，可对所有未选择的S/D线施加禁用足够高的正电压，以减小未选择的存储器单元上的电场，从而 最小化编程干扰。注意，在假设用于写入的WL电压为20V的典型FN电压下，未选择的单元S/D的 禁止电压可以是～10V。半选择的单元是共享所选择的S/D线中的一个的那些单元，因此可能遭受干 扰。S/D线可设计成能够承受这样的电压差，以避免从选定的S/D线到相邻的未选择的S/D线的源极 到漏极击穿或穿通。替代地，该方法适用于较低的PGM(编程)电压(假设～5V)，可能适用于较薄 的0/N/O。镜像位技术可能不适用于FN穿隧或直接穿隧编程，且一些其他缺点可能与这种FN或直 接穿隧编程相关。
尽管术语“FN穿隧”仅出现在这里，但应理解，它不是要将FN穿隧与直接穿隧区分开来，而 是由于直接穿隧效应和FN穿隧效应均有贡献。除非另有说明，否则本文中“FN穿隧”的唯一用途包含 直接穿隧的含义。
图13A示出了3D NOR结构的一小部分，该部分可帮助呈现3D NOR存储器内的存储器单元 的替代写入和擦除方案。示出两列，每列具有其本地字线WL1 1304、WL2 1306、具有8个S/D线 1311-1318、以及脊选择栅极1302。
整个脊可以是Fowler-Nordheim(“FN”)，通过选择脊并通过将所有S/D线和沟道接地同时用 负擦除电压-Ve为所有字线供电来进行擦除，或在将所有S/D线和WL接地的同时对沟道进行正偏置 来擦除。可选地，也可执行正偏置S/D线和WL和沟道线的接地。如上所述，可为具体结构设置具体 电压。例如，-5伏特可用于-Ve的FN擦除，以及+5伏特可用于Ve的FN擦除。为了将沟道接入用于 所解释的任何编程或擦除，需要设置主体接触结构，这将在后面解释。
替代地，通过选择脊并从S/D对接地一条S/D线并正向偏置另一条S/D线，同时用负擦除电 压为基本上所有字线供电，并可选地基本上接地所有沟道线，整条脊可被热空穴擦除。在这种情况下， 热空穴擦除有利地发生在正偏置S/D区域附近。因此，这种热空穴擦除可用于镜像位存储器系统中的 单侧脊擦除。为了使用热载流子完全擦除源侧和漏侧存储节点，擦除可以通过两个步骤完成：通过交 换接地S/D线和基于正向的S/D线进行单侧擦除，然后进行相反侧擦除。
脊中的特定列可进行FN，或可通过使所有其他字线与S/D线处于相同电压而所选列字线将 处于负差Ve来直接进行穿隧擦除。例如，将所有的S/D线(和沟道“本体”(若结构中使用))和所有 的非选定字线接地，以及在一些具体结构中，用诸如-5伏的擦除电压驱动所选择的列字线。
图13B示出了一个单元1320的FN擦除情况。该单元字线可设置为-5v，而其他列字线保持 接地。选定的单一的S/D线和沟道“本体”可接地，而所有其他的S/D线和沟道线则进行左浮置。在该 FN单个单元擦除中，具有列1322的相邻单元(半选定的单一)可能受到干扰或部分被擦除。所有其 他单元1324不应受到影响。部分擦除的单元可通过每单元写入步骤来复原至其原有状态。替代地， 使用模块可仅用于未受影响的单元，比如仅使用奇数级单元。这将减少存储器密度，同时简化每单元 擦除的FN操作。
FN擦除的反向操作可用于FN写入(编程)，因此使用诸如图13B的+5v而不是-5v的正差分 代替负差分。因此，上述讨论将应用于FN写入。
可应用已知的闪存存储器的许多变例并使其适用于3D NOR结构。这可通过在栅极和电荷阱 层之间具有穿隧氧化物来反转栅极堆叠顺序。这可用于从字线到电荷阱或浮置栅极的FN写入和擦除。 其他变例可由存储器技术人员使用闪存技术中已知的技术来设计。
通常，已知FN在功率方面比热电子技术的效率低几个数量级，因此对于许多应用是优选的。 然而，使用Schottky Barrier技术的额外好处是其高效的热电子编程，这对于许多这些应用来说可能是 足够有效的。另外，将SiGe用于具有N+硅的沟道以用于S/D，可为二次热电子注入提供额外的增强， 如Kencke,D.L.等人题为“Enhanced secondaryelectron injection in novel SiGe flash memory devices” Electron DevicesMeeting,2000.IEDM'00.Technical Digest.International.IEEE,2000的论文所述。该机制 将二次电子注入与较小的带隙结合起来以产生更高的碰撞电离速率和随后的电子注入概率。所提出的 机制可显著降低应用于WL、S/D和信道线的编程操作所需的最大电压。
图13C和13D中所示的3D存储器结构可包括浮体器件，因此主体电位可与S/D线电压强烈 地进行电容耦合。因此，假设当两个S/D线电压正向上升时，主体电位也相应地升高。结果，在P-N 结附近没有显著的能带弯曲而导致带到带的穿隧。假设跨栅极和S/D线的FN穿隧擦除的最小电压为 -5V，如图13B所示。因此，图13C和图13D所示的栅极和S/D线之间的-4V的电压差很可能不会引 起FN穿隧擦除。然而，如图13C和图13D所示的技术旨在用于由一个接地的S/D线和另一个部分正 偏置的S/D线以及部分负偏置的栅极引起的非对称电压引起的电位梯度引起的热空穴注入。
图13C示出了选定脊1332内的一个单元1330的栅极诱导漏极泄漏(“GIDL”)擦除，其中沟 道线是浮动的。选定单元1330源极线1352可接地(0伏)，其漏极线1353可用诸如2v的正电压供电， 且其字线1334连接至负擦除电压，比如-2v。正漏极线和负字线(-4v)之间的差分电压应低于引起 FN擦除的电压。如前所述，可为特定器件设置特定电压。非选定的字线1336可接地，以便禁用GIDL 电流。选定单元1351上方的S/D线可接地，且选定单元1354-1358下方的S/D线可被供电至正2v。 因此，非选定的单元1344可看到它们的源极和漏极处于相同的电位，因此没有电流被感应到沟道并 因此不产生热空穴。并且栅极和S/D线之间的电压差低于FN穿隧的阈值水平应该保持阱电荷没有变 化。在选定单元中，其源极和漏极之间的差分电压可能会在负栅极偏压下引发泄漏，这种泄漏可能形 成热空穴，字线1334的负电场将这些空穴拉入电荷阱(或浮栅)层以擦除其存储的电子电荷。
对图13C的选定字线1334使用正电压(+2v)可使得可写入选定单元1330的电荷阱(或浮 置栅极)层。具有正栅极实际上将打开选定的单元晶体管，从而强烈地增加晶体管电流，并因此形成 由正字线电压引入的热电子。使用类似于图13D的上侧翻转可改变阱电荷的位置。应注意，对于典型 的NVM器件，上述电压极小，且如果选择极薄的ONO厚度(比如1nm的底部氧化物、2nm的氮化 物厚度和2nm的顶部氧化物)，则可获得上述电压。此外，对于CHE编程，漏极到源极电压通常必须 大于～3V。诸如SB注入的其他机制可能需要较低的漏极电压(绝对值)，比如-2V。
可通过使非选定的S/D线浮动来执行替代的写入和擦除。为了使用这种方案，浮体3D结构 是优选的，因为主体区也可根据浮动的S/D而浮动。
如上所述，可针对特定器件来调整用于选定单元的写擦除且不影响非选定单元的特定电压。 这些调谐可包括所呈现的写入和擦除技术以及闪存技术中已知的那些，包括诸如FN和热电子/热空穴 的混合技术。许多变例在本领域中是已知的且可适用于3D NOR存储器。比如，如美国专利7,113,431、 7,220,634、7,590,005、8,183,616和美国专利申请2006/0125121、2009/0086548、2011/0095353和 2012/0231613中所述的那些，这些专利及申请均并入本文作为参考。并且，比如如下论文：Lei SUN 等人题为“Characteristics of Band-to-Band Tunneling Hot Hole Injection for Erasing Operation in Charge -Trapping Memory”且公开在Japanese Journal of Applied Physics Vol.45,No.4B,2006,pp.3179-3184的 论文、Alvaro Padilla等人题为“Enhanced Endurance of Dual-bit SONOS NVM Cells using the GIDL Read Method”且公开在2008Symposium on VLSITechnology的论文、Kyoung-Rok Han等人题为“5-bit/cell Characteristics usingmixed program/erase mechanism in recessed channel non-volatile memory cells”且公 开在Current Applied Physics 10(2010)e2-e4的论文、LIU LiFang等人题为“A lG-cell floating-gate NOR flash memory in 65nm technology with 100ns randomaccess time”且公开在SCIENCE CHINA, Information Sciences April 2015,Vol.58的论文、Yu Wang等人题为“A 65-nm 1-Gb NOR floating-gate flash memory with less than50-ns access time”且公开在Chin.Sci.Bull.(2014)59(29-30):3935-3942的论文、KenUchida等人题为“Enhancement of hot-electron generation rate in Schottkysource metal-oxide-semiconductor field-effect transistors”且公开在AppliedPhysics Letters 76,3992(2000)的论 文；Kyeong-Rok Kim题为“Design of NOR flashmemory cells,with high speed programming by utilizing an asymmetric Silicide(TiSi2)Drain”且公开在ICASIC07的论文、E.J.Prinz等人题为“90nm SONOS Flash EEPROMUtilizing Hot Electron Injection Programming and 2-Sided Hot Hole InjectionErase”且公 开在NVM Workshop 2003的论文、Li-Jung Liu等人题为“Performanceenhancement in p-channel charge-trapping flash memory devices with Si/Gesuper-lattice channel and band-to-band tunneling induced hot-electroninjection”且公开在Thin Solid Films 533(2013)1-4的论文、Choi,Sung-Jin等人题为“Anovel TFT with a laterally engineered bandgap for of 3D logic and flashmemory”且公开在VLSI Technology (VLSIT),2010Symposium,IEEE,2010的论文，以及Yu-HsienLin等人题为“Band-to-Band Hot Hole Erase Mechanism of p-ChannelJunctionless Silicon Nanowire Nonvolatile Memory”且公开在IEEE15,NO.1, JANUARY2016的论文中找到，这些论文已并入本文作为参考。
PCT/美国专利申请16/52726和美国申请15/333,138中提出的硅化方法可通过本领域已知技术 完成。这些可包括两个退火步骤。首先形成金属渗透到硅中，然后通过干法或湿法蚀刻除去多余的金 属，然后进行第二次退火以活化硅化物金属。这些工艺可包括微波退火，这被证明实现了温度的降低。 这种工艺已出现下列论文中：Xiangbiao Zhou等人题为“Schottky Barrier Height Tuning via Nickel Silicide as Diffusion SourceDopant Segregation Scheme with Microwave Annealing”且公开在15th InternationalWorkshop on Junction Technology(IWJT)的论文、Shih,Tzu-Lang和Wen-Hsi Lee.题为“High Dopant Activation and Diffusion Suppression of Phosphorus in Ge Crystalwith High-Temperature Implantation By Two-Step Microwave Annealing.”且公开在ECS Transactions 72.4(2016):219-225的论文、 Chun-Hsing Shih等人题为“MetallicSchottky barrier source/drain nanowire transistors using low temperaturemicrowave annealed nickel,ytterbium,and titanium silicidation”且公开在MSSP 16的论文、 Sounak K.Ray等人题为“Enhanced charge storage characteristics ofnickel nanocrystals embedded flash memory structures”且公开在Journal ofExperimental Nanoscrence,2013Vol.8,No.3,389-395的论文、 Chaochao Fu等人题为“Schottky Barrier Height Tuning via the Dopant Segregation Technique throughLow-Temperature Microwave Annealing”且公开在Materials 2016,9的论文、Jian Deng等人题为“A modified scheme to tune the Schottky Barrier Height of NiSi bymeans of dopant segregation technique”且 公开在Vacuum 99(2014)225e227的论文、Y.-J.Lee等人题为“Record-Thin 10.5nm Ni Silicide Film for 2012-2021by Two-stepLow Temperature Microwave Anneal”且公开在IEDM 11的论文；Y.-J.Lee等人题 为“FullLow Temperature Microwave Processed Ge CMOS Achieving Diffusion-Less Junctionand Ultrathin 7.5nm Ni Mono-Germanide”且公开在IEDM 12的论文；Y.-J.Lee题为“ANovel Junctionless FinFET Structure with Sub-5nm Shell Doping Profile byMolecular Monolayer Doping and Microwave Annealing” 且公开在IEDM 14的论文；Y.-J.Lee等人题为“Low-Temperature Microwave Annealing Processes for Future ICFabrication—A Review”且公开在IEEE TRANSACTIONS ON ELECTRON DEVICES, VOL.61,NO.3,MARCH 2014的论文；T.Yamaguchi等人题为“Low-Resistive and Homogenous NiPt-Silicide Formation using Ultra-Low Temperature Annealing with MicrowaveSystem for 22nm-node CMOS and beyond”且公开在IEDM 2010的论文；Ming-Kun Huang等人题为“Dopant segregated Schottky barrier nanowire transistors using low-temperature microwave annealed ytterbium silicide”且公开在 Japanese Journalof Applied Physics 53的论文；以及Ming-Kun Huang等人题为“Dopant segregatedSchottky barrier nanowire transistors using low-temperature microwaveannealed ytterbium silicide”且公开 在Japanese Journal of Applied Physics 53,116501(2014)的论文，所有前述论文均并入本文作为参考。 微波退火设备由加利福尼亚州的DSG技术公司提供。使用微波退火和ALD的另一个优点是这些工艺 与3D结构的兼容性。例如，激光退火可能沿着多个半导体叠层的深度传递不均匀的能量，这可能导 致不均匀性。可设计微波以穿透半导体内部，使得退火结果在多个半导体层叠层上可以是均匀的。另外，金属ALD可进一步增强金属硅化，因为金属ALD能够沉积精确量的金属以用于硅化。因此，不 会留下未与硅反应的残余金属，因此不需要随后的残留金属去除操作。在一些实施例中，在硅化工艺 中可完全消耗精确量的层状金属，这可节省随后的未反应金属的去除工艺。这对于诸如FinFET和纳 米线的额外应用也可以是有效的，从而提供减少SchottkyBarrier变例的额外优势。
图14A示出了Ming-Kun Huanget等人的论文的图8中的漏极电流与栅极电压(Id-Vg)曲线。 其中示出了硅化纳米线晶体管的微波退火的优点。该图表说明了在不牺牲驱动电流的情况下，Dopant Segregation对Schottky Barrier降低双极性的优势。然而，在一些替代方案中，可用具有一定水平的双 极性的晶体管制造3D NOR存储器结构。在这种情况下，可使读出放大器支持改进的存储器功能。假 设与Schottky Barrier 1402相关的图表代表这种3D NOR的存储器单元。假设“0”状态下的VT移位是 lv，而“1”状态如图14A所示。可使用读取电路的读出放大器来检测栅极电压为2v和0v时的差分漏 极电流。对于状态“1”，该差分电流可以是约10-6A，而对于状态“0”，该差分电流可以是约10-7-8*10-8～2*10-8A。因此，这种差分读出放大器可使存储晶体管的范围有效地起作用。
图14B是从图11(b)截取的Id-Vg曲线。(b)Liu,Yongxun等人题为“ComparativeStudy of Charge Trapping Type SOI-FinFET Flash Memories with DifferentBlocking Layer Materials”且公开在 Journal of Low Power Electronics andApplications 4.2(2014):153-167的论文中，该论文已并入本文作为 参考。其中示出了在一些存储器应用中，自参考差分读出放大器可以是用于感测存储器信息的有效技 术。例如，如果Id差分读取由Vg2＝4v和Vg1＝0.5v之间的两步栅极偏置确定，则然后在擦除状态下， 与编程状态相比，差分Id相对较大。因此，这种自参考差分读出放大器可以是用于本文和其他地方 的存储器结构的有用的存储器感测技术。设置这种检测技术的栅极电压可使存储器晶体管阈值电压 (Vt)在一个存储器状态的电压范围(Vg1<Vt<Vg2)中并在其其他状态下处于该范围之外(Vg1>Vt 或Vt>Vg2)。这种自参考差分感测可有效地减小与该单元字线电压的变化无关的绝对Id电流值的影 响。
其他本发明的实施例是通过在读取操作期间使用相对降低的漏源极电压(VDS)(比如0.5-1V) 来降低双极性效应(例如，与最先进的1.4-1.6V镜像位技术相比)。降低漏极电压可抑制带间穿隧泄 漏，从而导致双极性。因此，在读取选定的字线单元期间有效地减小了未选择的位线单元的双极电流。 当可实现在编程和擦除状态之间的小的Vt偏移时(比如约1伏)，由于与掺杂np连接处中的沟道热 电子注入相比，使用SB或DSSB注入获得窄电荷分布，所以减少的VDS仍然可区分每个单元的两个 物理位，比如反向和前向读取操作中的镜像位方案。此外，降低的VDS提高了对读取干扰的抵抗力， 并延长了存储器晶体管的保持时间和耐久性。
可修改PCT/美国专利申请16/52726中至少关于图8E和41E建议的DopantSegregation Schottky Barrier(“DS-SB”)形成工艺，以实现更广泛的器件控制。图15A示出了两级3D NOR存储 器的Y-Z截面图(类似于16/52726的图2)。在载体晶片1500的一部分的顶部，示出了两个脊的侧视 图，其具有两层存储器，每个存储器具有在两个S/D区域1501、1503和1506之间的沟道1502、1504。 顶部1508上的硬掩模部分可用于形成这些脊的蚀刻掩模。S/D区域1501、1503和1506可由N+掺杂 的硅制成，沟道1502、1504可用P掺杂的SiGe制成，或许多其他变例，包括用PNP SiGe替换NPN 和硅等。对于以下工艺替代方案，可相对于S/D 1501、1503、1506选择性地或非选择性地各向同性 地蚀刻沟道1502、1504的材料，以便产生选择性压痕。图15B示出了在沟道区域1505的选择性各向 同性蚀刻之后的结构。对于S/D是N+硅且沟道是P型SiGe的情况，可将选择性应用于约100：1， 如图1所示。图15C示出了使用硬掩模1511进行定向蚀刻以去除S/D侧壁上的保护性隔离，同时仅 在蚀刻掉的SiGe的区域处留下保护性隔离1510以及在保护性隔离1510(比如，硅二氧化物)的沉积之后的结构。该结构现在可用于额外的S/D扩散掺杂和S/D硅化。该保护性隔离可稍后用O/N/O(穿 隧氧化物/陷阱氮化物/隔离氧化物)代替，或已设计为用作O/N/O结构的至少一部分。在该步骤中， 可考虑到基本上不影响硅化物并避免接头尖凸来确定工艺温度。
添加用于硅化的金属材料可通过本领域已知的沉积技术进行，例如ALD。示例可在Hyungjun Kim题为“Atomic layer deposition of transition metals for silicidecontact formation:Growth characteristics and silicidation”且公开在Microelectronic Engineering 106(2013)69-75的论文中找到；可在Viljami Pore 等人题为：“Nickel Silicide for Source-Drain Contacts from ALD NiO Films”且公开在Interconnect Technology Conference and 2015 ΓΕΕΕ Materials for AdvancedMetallization Conference(IITC/MAM), 2015 IEEE International的论文中找到；和可在Jinho Kim等人题为“Characteristics of Nickel Thin Film and Formation ofNickel Silicide by Remote Plasma Atomic Layer Deposition using Ni(iPr-DAD)2”且公开 在Journal of the Korean Physical Society,March 2015,Volume 66,Issue 5,pp 821-827的论文中找到；以 及可在Kinoshita,A.等人题为“Solution for high-performance Schottky-source/drainMOSFETs:Schottky barrier height engineeringwith dopant segregation technique”且公开在VLSI Technology,2004.Digest ofTechnical Papers.2004Symposium on.IEEE,2004的论文中找到，所有这些论文均并入本文作为参考。
本发明的一个实施例是形成完整的金属化源极/漏极。这可包括在沉积金属之前通过非常薄的 隔离沉积(比如氧化硅或高k电介质)来调整Schottky Barrier高度或费米能级去钉扎。这可通过首先 完全蚀刻掉S/D区、然后使用ALD等沉积技术填充隔离、再通过金属沉积以及通过使用蚀刻(例如， 各向异性蚀刻)去除多余的金属来完成。这种技术在本领域中称为金属隔离硅(“MIS”)。这已在以下 论文中呈现：Connelly,Daniel等人题为“Anew route to zero-barrier metal source/drain MOSFETs”且公开 在IEEEtransactions on nanotechnology 3.1(2004):98-104的论文；Demaurex,Bénédicte题为“Passivating contacts for homojunction solar cells using a-Si:H/c-Si hetero-interfaces.”且公开在ECOLE POLYTECHNIQUE FEDERALE DE LAUSANNE,2014的论文；Chiu,Fu-Chien题为“A review on conduction mechanisms in dielectric films”且公开在Advances in Materials Science and Engineering 2014 (2014)的论文；以及B.E.Cossa等人题为“CMOS band-edge schottky barrier heights using dielectric -dipolemitigated(DDM)metal/Si for source/drain contact resistance reduction”且公开在VLSI Technology 2009,pp.104-105的论文；所有这些论文均并入本文作为参考。可在半导体沟道的一个或多个明确定 义的晶体取向表面上形成全金属源极/漏极到沟道接头，参考美国专利申请公开2010/0065887，该文 献已并入本文作为参考。这些方法可用于控制有效的Schottky Barrier高度。金属源/漏极可包括单一 类型的金属，比如，钨、钴、铂、镍或它们的硅化物。替代地，金属源/漏极可包括多种金属的叠层， 以便形成所需的金属功函数，从而形成特定的有效Schottky Barrier高度。替代地，可使用多个金属的 叠层，其中第一金属与半导体沟道接触很薄，但主要限定有效Schottky barrier高度，并可选择后续金 属以方便工艺。例如，如美国申请公开2011/0008953中所披露的，该文献已并入本文作为参考。对于 本文所述的存储器应用，Schottky Barrier可调整到约0.1-0.5eV。替代地，多层衬底(比如，如PCT/ 美国专利16/52726的图3A所示)可用指定成为存储器沟道的未掺杂或P掺杂的硅制成，而S/D层可 首先由牺牲SiGe制成以用金属代替并用作存储器结构的S/D，从而有效地交换硅和SiGe在结构中的 作用。这种牺牲SiGe流程的变例可包括在去除SiGe条之后掺杂最底部和最上部的硅条。如前所述， 这种掺杂可使用诸如固相或基于气体的扩散或单层掺杂(MLD)的技术。这可用于在形成硅的NPN 型垂直晶体管中形成N+区域，且通过在去除SiGe留下的沟槽中添加金属，可完成S/D线，以降低位 线电阻率，并可包括形成DSSB垂直存储器单元。
图15D示出一种替代方案，其中图15B的结构通过两步蚀刻形成；选择性SiGe蚀刻、然后 是非选择性各向同性蚀刻，以大约相等的速率蚀刻S/D和沟道，这在Si和SiGe拐角附近产生凹口。 结果应该具有圆角，与图15D的图示不同。沟道区域1516进一步变窄，但S/D区也蚀刻形成S/D颈 部1514区域，用于从先前沟道蚀刻以及更薄的S/D 1512打开的侧面进行空间蚀刻。颈部1514在Z 方向上的高度可通过该第二蚀刻步骤的蚀刻深度来控制。图15E示出了在类似地形成保护性隔离1520 之后的图15D的结构。由于保护性隔离1520在S/D 1521附近的接头处延伸，所以当硅化沿着S/D侧 进行时，可基本上避免与沟道直接短接的硅化接头。该保护性隔离可稍后用O/N/O(穿隧氧化物/陷阱 氮化物/隔离氧化物)代替，或已设计为用作O/N/O结构的至少一部分。在该步骤中，可考虑到基本 上不影响硅化物并避免接头尖凸来确定工艺温度。最顶部的S/D 1521可用作掩模，用于过度保护性 隔离定向蚀刻去除。替代地，可修整硬掩模1508以保证S/D侧壁暴露以用于随后的硅化。该第二蚀 刻步骤实现形成到S/D的颈部，从而为DS-SB形成提供更多控制。
其他本发明的实施例是3D NOR形成工艺的其他替代方案，其中其使用多层，该多层中在随 后的硅化工艺之前保持S/D层未掺杂。这种未掺杂的S/D层和S/D掺杂最后工艺可防止多层外延生长 工艺中的沟道自动掺杂问题。对于SB型，由于硅化工艺定义了S/D，因此表现可很好。对于其他类 存储器单元和DSSB，可以在S/D区域选择性地添加中等N浓度(比如，1016/cm3)或更高浓度的 N+掺杂剂(比如高于1020/cm3)，这在脊形成后可进行硅化。在这些情况下，首先可通过类似于本文 参考图15C-15E的技术来保护沟道区域。可使用固相或气体基础扩散来通过露出的S/D区域来掺杂垂 直排列的多层。这些类型的掺杂技术的一个示例如以下论文所示：Ajay Kumar Kambham等人题为 “Three dimensional doping anddiffusion in nano scaled devices as studied by atom probe tomography”且公 开在Nanotechnology 24(2013)275705(7pp)的论文；Thomas E.Seidel题为“Atomic LayerDeposition of Dopants for Recoil Implantation in finFET Sidewalls”且公开在IonImplantation Technology(IIT),2014 20th International Conference on ionImplantation的论文；以及D.Raj题为“Plasma Doping of High Aspect RatioStructures”且公开在Ion Implantation Technology(IIT),2014 20th InternationalConference on Ion Implantation的论文；所有这些文献均并入本文作为参考。类似的技术也称为单层掺杂(MLD)，如 Ye,Liang等人题为“Doping of semiconductors bymolecular monolayers:monolayer formation,dopant diffusion and applications.”且公开在Materials science in semiconductor processing 57(2017):166-172所示，该文献已并入本文作为参考。这些技术可与本文中的每个3D存储器一起使用。例如，MLD技术可用 于指定用于S/D的专用区域或指定为沟道的区域的外侧。其也可用于DSSB的形成。
形成3D NOR形成工艺的多层基础结构的外延工艺可使用一组替代技术，以降低掺杂剂从未 来S/D区域到沟道区域的转变概率。在Robert J.Mears等人题为“Punch-ThroughStop Doping Profile Control via Interstitial Trapping by Oxygen-InsertionSilicon Channel”且公开在EDTM 2017的论文中(已 并入本文作为参考)，建议在外延工艺中集成一层超薄氧化物，以防止掺杂剂因热而漂移或扩散。单 层或甚至少于单层氧化物是掺杂剂通过的有效位障。因此，对于多层外延工艺，可集成这种氧化物阻 断以支持S/D区域的原位掺杂，其中在S/D层与沟道层的界面处具有阻断氧化物。应仔细考虑这种方 法，因为如果要实施SB技术，它可能会降低SB电流性能。
如上所述，可替换S/D和沟道的作用，其中Si用作沟道，SiGe用作S/D区域。此外，根据 图15A-E，可完全选择性地蚀刻SiGe，其中硅层的顶部和底部平面可通过各种方法掺杂，比如，分子 单层掺杂，从而在硅晶体层内形成沟道和S/D区域。
存储器阵列的已知问题是各种类型的干扰。其中一些与寄生电容和类似形式的信号耦合有关， 这是由于并行存储器控制线(比如位线和字线)的相对长且紧密的靠近。这些问题是任何存储器器件 的工程挑战的一部分，并可包括在3D NOR存储器结构的设计中。下列一些该替代技术可适于这种存 储器设计。
如关于PCT/US 16/52726的图42A-42E所讨论的主体触点可在存储器单元的边缘处或多次沿 脊部进行设计。连接线(PCT/US 16/52726的4248)可称为主体线，并可接地，或连接到“主体控件”， 该控制器可连接至特定电压控件，作为存储器控制电路和逻辑的一部分。可将这种“主体控件”设置为 正电压以辅助存储器擦除步骤。在一些实施例中，利用接地电压到选定的字线可实现正主体电压擦除， 消除所有操作的负电压需求，从而可节省用于负电压发生器的外设区域(存储器控制电路)。在一些 应用中，其可与沟道中心的更高掺杂相结合(例如，如图1B所示作为Si0.8SiGe0.2)，以改进主体水 平导电性。
另一个实施例是在所选择的脊内，所有未选定的S/D线都浮置(例如图13B)，这些线可连接 在一起，例如，通过外设电路中的多路复用器。通过将所有浮置的S/D线连接在一起，它们将形成更 大的电容负载，从而显著减少与两个有源S/D线的电容耦合。
比如，在FN或直接穿隧中使用时，另一个实施例是通过首先激活所选择的源极和漏极(两 个相邻的S/D线)来对写入序列进行排序以减少串扰，然后断言所选择的字线以接通选定的位单元的 垂直晶体管。然后，在相邻S/D线的串扰波动消退后，将字线偏置移动到足够高，使得写入过程仅在 选定存储器单元中有效，从而减少干扰效应。
另一个实施例是3D NOR结构替代方案：使用阶梯状外壳以每层主体触点来替换全脊共用主 体触点，以实现对每个主体层选择性的接入控制。图15F示出了这样的结构，其中S/D1和S/D2之间 的主体可由信号B1控制，S/D2和S/D3之间的主体可由信号B2控制，等等。在这种3D NOR结构中， 可通过使用诸如WL1的一个字线和诸如B2的选定脊的一个主体层来选择特定单元1540来实现替代 写入技术。使B2和WL1之间具有电压差，通过使用FN穿隧或直接穿隧，例如，使用选定WL的正 电压和所选沟道“主体”线的零或负电压将电荷拉入相关的电荷阱区域。所有S/D线均可导致浮置。对 于使用正主体触点电压的擦除操作，所有S/D线可导致浮置，而所选定的WL接地且WL的其余部分 浮置。替代地，通过要求较小的电压范围来执行编程和擦除操作，所选定的WL和沟道线之间共享电 压的上述配置可受益。这可通过对栅极的擦除电压的负半部分和对主体的擦除电压的正半部分来实现， 以在栅极和主体上产生完全擦除电压，同时所有S/D线可保持浮置。此外，自然地获得对未选定单元 的抑制。替代地，为了避免需要负电压和相关的阵列尺寸损失，可仅使用正电压。仅使用正字线电压 的编程操作是通过将沟道线接地且所有其他未选定的通道线保持浮置来实现的。未选定的S/D线可被 编程字线电压的一半电压偏置，使得所选定的字线和未选定的单元之间的电压差足够低以避免出现任 何不期望的FN穿隧。替代地，对于使用正字线电压的编程操作，未选定的S/D线可导致浮置或替代 地被编程字线电压的一半电压偏置，使得所选定的字线和未选定的S/D线之间的电压差足够低以避免 从S/D线出现任何不期望的FN穿隧。应选择每个脊选定的所选沟道B2的主体电压，以避免写入未 选定的脊。关于这种写入形式的另一个实施例是将电荷控制为接近S/D线中的一条，使得可形成至少 两个电荷位置以增加存储密度。这可例如通过使S/D3接地而所有其他S/D线浮置(优选地短接在一 起)来完成。在编程操作期间负主体B2和接地的S/D3之间的电场(其中还在WL线上施加正电压) 可将电子拉向S/D3侧，以便在电荷阱区域的那一侧上写入，而对于另一侧则用S/D2替换其用途。因此，使用这种写入技术可使每个面的存储位置有效。其他变例可包括通过适当的S/D2和S/D3电压控 件将FN型写入与一定水平的热电子相结合的混合方法。电荷转向的另一个替代方法可包括通过小波 函数调制转向S/D线，该小波函数类似于至少在美国申请15/333,138中至少关于图27至图32所呈现 的。
图15G是关于本文图15F参考B1-B7的Y-Z截面图，其示出了用于形成每层“主体”触点的阶 梯的可选替代方案。它示出了通过可编程隔离1556(比如，一次性可编程反熔丝)每层形成可编程连 接的支柱电极1558，例如，用氧化硅或其他电阻开关材料形成，该材料可进行电编程以形成从支柱电 极1558到指定主体(例如主体1564)的导电连接。侧视图示出了可称为S Dn+2 1552、S/Dn+1 1560、 S Dn 1568和S/Dn-1 1570的S/D线。形成可编程连接的指定沟道被示为1562、1564、1566，其中1564 可被视为通道“n”的“主体”。在结构形成期间，可以与用于形成沟道保护1510的工艺类似的方式处理 SD保护性隔离1550、1554。图15G中所示的结构可设计成形成足够的垂直支柱1558，以实现每个主 体至少一个支柱。然后，每层与S/D线的触点可用于编程垂直支柱电极1558与指定主体之间的连接。 这种编程可通过将+Vpp脉冲到垂直支柱1558和-Vpp/2到S/Dn和S/Dn+1来形成，从而在垂直支柱电 极1558和沟道n主体1564之间形成可编程链路1580。相邻的S/Dn-1和S/Dn+2可上拉作为额外的保 护。图15G中所示的垂直连接也可在与S/D线的连接结构平行的Y方向上取向，如图12B所示。
当存储器结构包括主体通路时，另一个实施例是使用称为沟道启动的次级电子注入 (“CHISEL”)的编程方法，其可实现更低的写入电压。例如，源极线可以保持在Vs＝0v、漏极保持 在Vd＝2到3v，“主体”保持在Vb＝-2到-3v。这种编程技术已在以下论文中详细说明：Mahapatra,Souvik, S.Shukuri,and Jeff Bude.题为“CHISEL flashEEPROM.I.Performance and scaling”且公开在IEEE Transactions on ElectronDevices 49.7(2002):1296-1301的论文；Mahapatra,Souvik,S.Shukuri和Jeff Bude题为“CHISEL flash EEPROM.I.Performance and scaling”且公开在IEEE Transactions onElectron Devices 49.7(2002):1296-1301的论文；Driussi,Francesco,David Esseni和Luca Selmi题为“Performance, degradation monitors,and reliability of theCHISEL injection regime”且公开在IEEE Transactions on Device and MaterialsReliability 4.3(2004):327-334的论文；Nair,Deleep R.等人题为“Explanation of P/Ecycling impact on drain disturb in flash EEPROMs under CHE and CHISELprogramming operation.”且公 开在IEEE Transactions on Electron Devices 52.4(2005):534-540的论文；以及Stefanutti,Walter等人题 为“Monte Carlo simulation ofsubstrate enhanced electron injection in split-gate memory cells”且公开在IEEE Transactions on Electron Devices 53.1(2006):89-96的论文，这些论文已并入本文作为参考。
这里的存储器结构表示为电荷阱存储器。当目标应用程序可在写入速度和保留时间之间进行 权衡时，可相应地调整电荷阱层。如H.Clement Wann和Chenming Hu等人题为“High-Endurance Ultra-Thin Tunnel Oxide in MONOS Device Structure for DynamicMemory Application”且公开在IEEE ELECTRON DEVICE LETTERS,16,11,p.491,1995的文献所示，减薄底部氧化物厚度可提高编程速 度，且保留时间显著缩短。可考虑一种替代方法，其中底部氧化物可用低陷阱氮化物(比如氧氮化物) 代替，这以下文献公开：MasayukiTerai,Koji Watanabe和Shinji Fujieda题为“Effect of Nitrogen Profile andFluorine Incorporation on Negative-Bias Temperature Instability of UltrathinPlasma-Nitrided SiON MOSFETs”且公开在IEEE TRANSACTIONS ON ELECTRON DEVICES,VOL.54,NO.7,JULY 2007，或 Yee Chia Yeo,Qiang Lu,Wen Chin Lee,Tsu-Jae King,Chenming Hu,Xiewen Wang,Xin Guo和T.P.Ma题 为“Direct Tunneling Gate LeakageCurrent in Transistors with Ultrathin Silicon Nitride Gate Dielectric”且 公开在IEEE ELECTRON DEVICE LETTERS,VOL.21,NO.11,pp.540 2000的JVD氮化物。对于类似的保留时间，这样的层可提供对ONO形成的更好控制，因为所需的厚度显著更大，并与介电常数的 比率7/3.9直接相关。利用约1nm的非常薄的氮化物层可实现这样的优点，与生产环境中可能无法实 现的-0.6nm氧化硅相比，这可能是有价值的。另一个优点是更快的FN擦除速度，这是因为价带相对 于硅的偏移明显更小。因此，这种方法可实现擦除操作并将擦除电压限制为与编程电压相比更低或相 似的值。如果使用热电子注入机制，由于较小的带偏移，编程速度也可显著提高。这种方法可以是掺 杂np接头或替代地Schottky Barrier中的沟道热电子注入(CHEI)或通道热注入二次电子(CHISEL)， 或DSSSB晶体管在源极旁边产生热电子，其中也发生注入。可通过将陷阱氮化物层减薄至约2nm来 实现编程和擦除速度或电压的进一步改善，该陷阱氮化物层可通过LPCVD或ALD方法形成，具有 1-2V的潜在显著编程窗口，参考G.Van den bosch,G.S.Kar,P.Blomme,A.Arreghini,A.Cacciato,L. Breuil,A.De Keersgieter,V.Paraschiv,C.Vrancken,B.Douhard,O.Richard,S.Van Aerde,I.Debusschere, and J.Van Houdt的题为“Highly Scaled Vertical Cylindrical SONOSCell With Bilayer Polysilicon Channel for 3-D NAND Flash Memory”且公开在IEEEELECTRON DEVICE LETTERS,VOL.32,NO.11,p.1501, 2011的文献。可设计其他形式的这种多层以适应保留与写入时间的特定设计目标。
另一个选项是使用低陷阱氮化物(如上面提到的氮氧化物和喷射氮化物)作为高掺杂电荷阱 氮化物层的替代物，从而实现了在低阱氮化物的电导带中容纳注入电荷的层。这种方法将是浮置栅极 多晶硅的通用工业标准的替代方法。
这里的存储器结构表示为电荷阱存储器。最近在铁电型存储器方面取得了很好的进展，特别 是在利用氧化铪和氧化锆基材(HfO、ZrO、HfZrO、ZrSio、......)方面。与基于电荷阱的存储器相比， 这些存储器被称为FRAM并可提供更高的写入和擦除速度。目前，行业正在努力开发这种FRAM技 术，使其具有商业可行性。这种FRAM的开发技术包括先进的铁电沉积技术，如ALD。使FRAM适 应本文提出的3D-NOR结构可能是一个不错的选择。这些还可包括混合，其中一些区域用O/N/O处 理，而一些其他区域用FRAM材料处理，比如HfO2和硅掺杂的HfO 2(Si：HfO2)或Zr掺杂的HFO2 基材料。例如，用于形成O/N/O层的位置可用电介质叠层代替，以用作铁电存储晶体管。替代地，相 反，这些位置可形成有电荷阱层和铁电层的叠层。这种混合对于许多系统可能是有吸引力的，因为其 提供了多种存储器技术、具有低功率且提供了在这些存储器技术之间传输数据的时间，如本文所述。 在3D-NOR存储器内使用FRAM可包括本文关于电荷阱存储器所引用的许多变例。这些可包括多级 单元，其中通过不同的写电压或不同的写时间来对多位进行编码。这些还可包括类似于镜像比特的多 比特位置和比特位置的多栅极控制，比如关于PCT/US 16/52726的至少图10E和US 15/333138的图 15A至图23所述。与电荷阱类似，FRAM是基于电场的存储器且是隔离材料，因此可支持这些多位 编码技术以支持更高的存储密度。这样，存储的数据状态可通过铁电体的极化程度和位置中的一个或 两者来区分。在许多最近的论文中涵盖了构造FRAM存储器的用途和方法，且其中的教导可应用于 将这种铁电介质结合到3D NOR中。这些论文如：J.Muller等人题为“Ferroelectric Hafnium Oxide Based Materials and Devices:Assessment ofCurrent Status and Future Prospects”且公开在ECS Journal of Solid StateScience and Technology,4(5)N30-N35(2015)的论文；Patrick D.Lomenzo等人的题为“Annealing behavior of ferroelectric Si-doped Hf02 thin films”且公开在ThinSolid Films 615(2016)139-144的论文； Uwe Schroeder等人题为“Chapter 3,Nonvolatile Field-Effect Transistors Using Ferroelectric Doped Hf02 Films”且公开在Springer Science&Business Media Dordrecht 2016的论文；B.-E.Park等人题为(eds.), Ferroelectric-Gate Field Effect Transistor Memories,Topics in AppliedPhysics；U.Schroeder等人题为 “Impact of field cycling on Hf02 based non-volatile memory devices”且公开在ESSDERC16的论文；Shinji Migita题为“Thickness-Independent Behavior of Coercive Field in Hf02-based Ferroelectrics”且公开在EDTM 2017的论文；Cheng,Chun-Hu等人题为“Low-leakage-current DRAM-like memoryusing a one-transistor ferroelectric MOSFET with a Hf-based gate dielectric”且公开在IEEE Electron Device Letters 35.1(2014):138-140的论文；以及Zhen Fan题为“Ferroelectric HfO2-based materials for next-generation ferroelectricmemories”且公开在JOURNAL OF ADVANCED DIELECTRICS Vol.6,No. 2(2016)的论文；所有前述文献均已并入本文作为参考。
一些铁电材料也可用作电荷阱材料。这两者可能相互损害，如下文献所述：Yurchuk,Ekaterina 等人题为“Charge-Trapping Phenomena in HfO 2-Based FeFET-Type Nonvolatile Memories”且公开在 IEEE Transactions on Electron Devices 63.9(2016):3501-3507的论文，该论文已并入本文作为参考。另 一方面，可将存储器单元设计成使这两者相互增强，因此可组合铁电和电荷阱以增强存储器功能，比 如如下文献所述：Yu-Chien Chiu等人题为“Low Power IT DRAM/NVM Versatile Memory Featuring SteepSub-60-mV/decade Operation,Fast 20-ns Speed,and Robust 85oC-Extrapolated 1016Endurance”且公开在2015Symposium on VLSI Technology的论文；Chiu,Yu-Chien等人题为“On the variability of threshold voltage window in gate-injection versatilememories with Sub-60mV/dec subthreshold swing and 1012-cycling endurance”且公开在Reliability Physics Symposium(IRPS),2016 IEEE International,IEEE, 2016的论文；以及Chia-Chi Fan等人题为“Impact of Ferroelectric Domain Switching inNonvolatile Charge-Trapping Memory”且公开在EDTM 2017的论文；以及美国专利申请公开2016/0308070；这些 前述文献均已并入本文作为参考。当由电荷陷阱产生的电场和铁电体的极化定向为相互增强时，则实 现了这种增强。
提供了写入铁电存储器单元技术，例如，美国专利6,667,244，已并入本文作为参考。以下用 于3D-NOR结构的铁电写入示例也可适于通过调整电压电平来使用FN对阱编程进行充电，并适用于 上述结构，其中铁电电池被设计为通过电荷陷阱来增强。
以下写入条件的示例假设栅极和S/D上的4V差值被设计为足以极化铁电体，同时低于其一 半(2V)的电压差值则不足以干扰铁电体的状态。
图16A示出了写入“0”逻辑状态的单个单元的示意图。图16B以简化的截面图示出了这种单 个单元结构。
图16C示出了写入“1”逻辑状态的单个单元的示意图。图16D以简化的截面图示出了这种单 个单元结构。
这些结构的具体电压仅用于说明，且将特定地进行限定用于特定存储器单元，以作为这种存 储器单元设计的一部分。在所选定的字线(栅极)与阵列中的其他单元共享的情况下，未选定的单元 可在地(零伏-0V)或某些替代浮置中具有其位线(源极线和漏极线-S/D线)。同样，在所选定的位线 (源极和漏极-S/D线)与阵列中的其他单元共享的情况下，未选定的单元可使它们的字线(栅极)处 于地面或某些替代浮置中。
图17A-17D示出了一种替代方案，其中通过仅将电场引导到存储晶体管的源极侧，或可选地 (未示出)到漏极侧，以将两位存储在存储器单元的一个面中。这可能类似于电荷陷阱单元中的镜像 位概念。该写入方法可适用于3D NOR结构。在上述情况下，沟道可浮置。
图18A示出了3D-NOR结构的脊的一小部分。这些写入方案由从S/D线驱动的沟道和字线之 间的电场驱动。应注意，图中的符号“x”表示在相关的铁电区域不进行写入。对于这种写入技术，将 使用奇数级单元，而可忽略偶数级存储器单元。这是因为在该写入技术中，有源S/D的两侧在靠近有 效字线的区域中受到影响。图18A示出了将“0”写入存储器单元。图18B示出了将“1”写入存储器单元 的一半。图18C示出了将“1”写入共享相同位线(S/D线)的一组存储器单元。图18C示出了将“0”写 入共享相同字线(栅极线)的一组存储器单元。这些写入模式图示表示可用于在3D NOR结构内写入 铁电存储器选项的选项。这些可与多级编程技术相结合，以增加存储容量。该多级存储技术如下论文 所示：Mulaosmanovic,Halid等人题为“Switching kinetics in nanoscale hafnium oxide based ferroelectricfield effect transistors”且公开在ACS Applied Materials&Interfaces(2017)的论文，该文献已并入本文作 为参考。
这些还可包括类似于镜像比特的多比特位置和比特位置的多栅极控制，比如关于PCT/US 16/52726的至少图10E和US 15/333138的图15A至图23所述，以进一步增加存储器容量。多存储位 置写入类似于电荷阱：侧栅极可用于修改电场，该电场将主栅极的影响引导到相关面的选定位置。此 外，对于基于铁电的存储器单元，可使用用于将存储器从高速单元传输到高密度单元和传输到高速单 元的技术。
在热电子写入技术中，侧栅极转向是以沿着垂直于源极-漏极方向的沟道宽度方向而形成热电 子的沟道区域为目标。在FN中以及对于FN(其中栅极是电荷源)，或在铁电写入技术中，转向也可 指向在O/N/O和/或铁电区域中形成的电场。因此，如果侧栅极被定位以影响主栅极和半导体区域之 间的电场，那就足够了。
图18E和图18F是如何布置和执行该效果的示例性图示。图18E是3D NOR的小脊区域的 X-Z截面图。其中示出了两个第一栅极1821、1823和两个第二栅极1822、1824的截面。其中还示出 了两个S/D区域1801、1803和之间的沟道1802。图18F是图18E的脊“标记平面”1805的有源区域处 的X-Y截面图。其中示出了标记为沟道1832的沟道1802、相应的栅极1821、1822、1823和O/N/O 或铁电体或其组合1834的侧视图。其中还说明了可通过这些转向技术形成的两个存储器站点。通过 将主栅极的作用分配给1822并通过侧栅极1823拉动电场及通过侧栅极1821推动电场，可使写入位 置进行到1828。而且例如，通过侧栅极1821拉动电场及通过侧栅极1823推动电场，可使写入位置进 行到1826。为了避免串扰到与侧栅极有关的存储器，可将侧栅极电压设置为低于可能串扰侧存储器的 电平。可为特定存储器结构设置特定电压，这里给出的所有数字仅用于说明。
关于图15F呈现的写入技术也可用于基于铁电的存储器和本文呈现的电荷-阱/铁电结构。在 这种情况下，沟道面存储层(0/N/O)中的至少一个可包含如前所述的铁电材料，比如HfO2。可相应 地调整关于图18A-18D呈现的写入技术，以便当S/D线浮置时，写入和擦除电场形成在所选择的字 线和所选择的“主体”之间，或如本文所述用于电场控件。
本发明的一个实施例是使用该存储器结构或使用该结构用于类似Synapse功能的一部分。在 本领域中已经为RRAM和PCM横杆提出了这种存储器的使用，但是可将其应用于本文提出的电荷阱 或其他存储器类型。关于RRAM和PCM横杆，以在以下文献中公开：Chen,C-YM等人题为“A solid-state electronic linear adaptive neuron withelectrically alterable synapses”且公开在Neural Networks, 1991,1991 IEEEInternational Joint Conference on.IEEE,1991的论文；Lee,Myoung-Sun等人题为“Implementation of Short-Term Plasticity and Long-Term Potentiation in aSynapse Using Si-Based Type of Charge-Trap Memory”且公开在IEEE Transactionson Electron Devices 62.2(2015):569-573的论文；以及 Kornijcuk,Vladimir等人题为“Leaky integrate-and-fire neuron circuit based on floating-gate integrator”且公开在Frontiers in neuroscience 10(2016)的论文；这些文献均已并入本文作为参考。
在本文的许多存储器结构中，写入技术可包括降低的栅极电压以及在S/D上使用负电压以降 低器件的总功率要求。这种技术还可利用设置在存储器矩阵上的存储器控制电路层的异构集成。
另一个本发明的实施例是3D器件系统的一种替代方案，该系统如图11E所示。这是将系统 构造为存储器单元的阵列，如图12B所示，并在其顶部或下面具有相应的处理器核心。对于许多计算 任务，加载在处理器核心上的程序代码可根据在其顶部或下面的相应存储器单元中加载的内容来进行 设置。因此，数据处理可通过小于约1mm或小于约100微米或甚至小于约20微米的短距离数据传输 来完成，而不是通过基于PCB(印刷电路板)的计算机，其中来自存储器的数据通过使用PCB馈送 超过20mm的线。存储器单元和处理器核心可以是矩形形状，面积小于约4mm2或小于约1mm2。替 代地，可设置针对3D器件系统的数据传输，使得数据与指定的处理器相对应地放置以处理该数据。 另一种替代方案是使用可编程逻辑作为处理逻辑的一部分。通过使用可编程逻辑或FPGA，逻辑配置 可适应存储在相应3D存储器中的数据，以进一步提高处理效率，同时降低数据移动功率和延迟。图 19A示出了3D系统的X-Z截面图，其中第一层存储器单元1902、1904、1906、1908、覆盖该第一层 存储器单元的第二层存储器单元1912、1914、1916、1918、覆盖该第二层存储器单元的第三层存储器单元1922、1924、1926、1928，以及覆盖该第三层存储器单元的第四存储器单元1932、1934、1936、 1938。在一些实施例中，所述第一层存储器单元可以是高密度非易失性存储器，比如闪存或RRAM。 在一些实施例中，所述第二层存储器单元可以是诸如DRAM的高速存储器或诸如SRAM的静态存储 器。例如，该计算机系统可负责搜索满足特定标准的人员。因此，所述第四层核可通过并行搜索来设 置，其中核1932是使用存储器控制1922接入的，其中数据库中的那个人员被保持在存储器核1912 和1902中。在另一种情况中，一次只有一个核执行搜索，而其他核执行其他任务，而搜索由1912、 1902中的数据库中的核1932执行，然后将搜索任务分配给核1934，该核将针对1914、1904的数据 运行该任务，如此等等。
这种3D存储系统的另一个优点涉及半导体制造中的潜在缺陷。例如，图19A中所示的结构 可在整个掩模版水平处理，并期望一些核或存储器单元可能有缺陷，并不会在最终产品上被激活，该 最终产品可设计成仅在80％的单元功能中起作用。因此，第三层存储器控制电路可具有片上测试功能 (未示出)，以便评估下面的存储器层的功能并将这些存储器块分配到启用和禁用的块中，并据此更 新数据路由路径。这种3D结构的一个重要优点是能够有效地支撑非常精细的基于单元的结构。这些 单元可设计和改造成尺寸小于约1mm2或小于约0.2mm2或甚至小于约0.05mm2。而3D系统尺寸可 大于100mm2或大于600mm2、或大于2000mm2、甚至大于10000mm2。
此外，可使用混合冗余技术。因此，图19的多核多单元3D系统可具有控制整个3D系统的 系统控制功能1940，并可构造为具有两个层：一个层在逻辑锥层提供另一个层的冗余，如U.S.8,994,404 中至少关于图24A-44B所示，该专利已并入本文作为参考。
系统控制功能1940可包括到其他系统的输入输出通道，或到诸如因特网的通信信道的输入 输出通道或诸如G4、G5的无线系统的输入输出通道。这可包括诸如光纤信道、自由空间光信道、无 线信道和其他形式的通信信道。这里介绍的单片3D技术实现了异构集成，以实现这些形式的通信。
3D架构还可用于实现模块化系统的通用制造，该模块化系统可通过本文所示的技术针对特定 需求进行定制，比如，使用每个连续结构，如U.S.8,994,404中关于图11A-12E、图14-17和图22A-23D 中所示。图19B示出了这种定制化。上部1952是诸如图19A所示的结构的截面的放大图，且其覆盖 衬底1954。然后可通过将通用晶片切割成期望的最终芯片尺寸来定制通用晶片。切割1956可通过许 多已知技术完成，包括传统的切割锯，或等离子体蚀刻(也称为等离子切割或激光辅助切割)。切割 可在指定的潜在切割线1958处完成。这些潜在的切割线可能包括各种限制(例如，设计规则限制) 和对潜在的未来切割的支持，包括保护环和避开通过它们的有源区域或金属线。替代地，切割可通过 先进的切割技术完成，比如激光辅助或等离子辅助切割。并可通过其他技术来支持密封和提供侧壁保 护，以支持终端器件的良好功能和可靠性。
另一种本发明的实施例是3D计算机系统的另一个方面，比如如图19A所示，其中需要集成 多个存储器层以实现更大的存储器库。在一个替代方案中，可通过3D集成以最小的每层处理来集成 多个层，然后可添加存储器控制层来控制下面的层中的每个存储器单元。可为这种集成构建这些存储 器。这些存储器可以是易失性存储器(比如DRAM)、诸如3D NOR或3D NAND的非易失性存储器、 或甚至是这样的混合。在以下对这种集成的描述中，假设存储器构造在相同尺寸的存储器单元阵列中， 且每个这样的单元由相同间距的存储器控制线控制，从而当一个存储器晶片粘合在另一个存储器晶片 的顶部时，这些存储器单元及其控制线(字线和位线)精确地彼此重叠。这种重叠受制于晶片到晶片 或晶片到晶片的粘合物件的错位精度。集成技术利用铜到铜、混合或“熔合”粘合，其中粘合工艺还用 作这些晶片/层之间的电连接过程。该精确粘合技术如下文献所示：Kurz,Florian等人题为“HighPrecision Low Temperature Direct Wafer Bonding Technology for Wafer-Level 3DICs Manufacturing.”且公 开在ECS Transactions 75.9(2016):345-353的论文中，该论文已并入本文作为参考。利用精确的粘合物 和薄层转移来构建三维通用存储器结构，并将其与逻辑晶片集成，以形成高性能的三维计算系统，该 技术如以下文献所示：Zvi Or-Bach题为“A 1,000x Improvement in Computer Systems by Bridging the ProcessorMemory Gap”且公开在IEEE-S3S 2017的论文，该文献已并入本文作为参考。图20A-20F示出了使用晶片粘合制备用于这种连接的晶片，包括利用本文提出的3D层转移技术或其他薄层转移技 术构建TLV以实现多层分集。
图20A示出了晶片截面，即包括SiGe“切割层”2001和存储器电路2003的基础晶片2002的 Y-Z 2000截面图。
图20B示出了在基本上一直蚀刻孔区域2004以露出切割层2001之后的图20A的结构。
图20C示出了在形成顶部金属放置焊盘2006之后的图20B的结构。隔离层用于保护存储器 电路2003的硅侧壁(未示出)。该顶部放置焊盘2006可在X和Y方向上比由粘合工艺确定的TLV 的间距拉得更大，以便适应TLV的晶片粘合对准公差。顶部放置焊盘2006可与存储器电路2003的 硅层在平面内。
图20D示出了在用隔离层2008覆盖结构之后的图20C的结构。
图20E示出了在将包括至少一个通孔2014的互连层2010添加到放置焊盘2006之后的图20D 的结构。这可以是存储器控制线。互连层2010可以是存储器电路2003的字线、位线和/或源极线。
图20F示出了在添加连接到互连层2010的底部连接焊盘2012之后的结构。
这样制备的层可粘合到另一个目标晶片上，且一旦进行切割时，目标层即可准备好具有粘合 并连接到其上的附加层。
图20G示出了将这种技术适用于裸片级操作的替代方案，如本文参考图4H所示。作为一个 示例，可使用诸如图4H所示的多层。为此，底层2042可以是硅、硅层2042顶部的SiGe层2044和 顶部硅器件层2046。然后使用与参考图20A-20F的流程类似的流程，可形成底部焊盘2022和顶部焊 盘2044。因此，多层结构2040可被“切割”且被切割掉并在芯片级粘合至另一个目标晶片(未示出) 上，然后可使用从顶部的选择性蚀刻来首先移除硅层2042，再通过例如选择性地蚀刻SiGe层2044 将裸片一直减薄至器件层。这些支撑层2042和2044可具有约1微米、1-3微米、3-6微米或甚至更高 的厚度。器件层2046本身可包括子层，比如n+和p-层，以支持如上文和参考文献中所述的反向偏置 方案。通过预先建立层间连接结构2022、2024，堆叠工艺可提供机械粘合和硅连接-混合粘合，从而 简化3D系统形成，该3D系统可包括晶片级叠层和裸片级叠层，但在叠层中具有薄层。这些层的厚 度可为约10、20、40、100、200、400nm或约一或几微米。
图21A-21C示出了存储器控制线X-Y 2100俯视图的小区域。在该集成技术中，可使用所选 择的层(未示出)来实现多个层控制线并行连接，但是通过启用层选择，可仅接入所选定的层。
图21A示出了用于控制线2104(比如位线、字线或源极线)的顶部金属着陆垫2102，这些 控制器的尺寸可设计成最大粘合错位边缘2101，以保证待粘合的下一层的底部连接焊盘2108将落在 先前层的顶部放置焊盘上。在一些先进的晶片粘合物中，粘合错位小于100nm(三西格玛)。
图21B示出了具有添加的控制线2104及其到顶部放置焊盘的连接2106的结构。在多种情况 下，控制线间距比预期的最坏情况不对准更密集，因此放置焊盘如图所示放置在多行上。这些控制线 可以是位线或字线。图21A-21C的连接结构假设控制线间距约为80nm。使用先进的光刻工艺，控制 线间距可进一步推至甚至低于30nm。可相应地调整图21A-21C中所示的连接方法。
图21C示出了在添加底部连接焊盘2108之后的结构。术语“底部和顶部连接焊盘”的使用仅 仅是为了便于解释，且作为层转移工艺的一部分可翻转顶部和底部。
图21D示出了晶片处理期间顶部放置焊盘的X-Z截面图或Y-Z截面图2120。具有载体衬底 2110，可首先处理指定用于层内连接的区域以一直蚀刻硅2118以使用SiGe作为蚀刻停止的选择性蚀 刻来暴露SiGe层2111。硅2118可包括底层硅层2122(深黑色线)，该层稍后在翻转粘合之后进行“切 割”可变成顶层。蚀刻工艺可以是湿法或干法，因为被蚀刻的区域相对较大，例如，约1微米×200微 米、或约0.5微米×300微米。然后，该区域可填充有电绝缘材料，比如氧化物2113。然后可以对顶部 放置焊盘进行图案化，然后用导电材料(例如铜)填充，以形成顶部放置焊盘2112。这些焊盘2112 的尺寸可足够大，以确保在随后的晶片粘合步骤之后所需的电和物理接触。例如，约100nmx100nm 或约200nmx200nm、或约220nmx220nm、或约180nmx180nm、或约250nmx250nm、或约180nmx220nm， 这取决于生产、设计和其他设计考虑因素，尤其是晶片粘合物对准能力。然后可形成到这些放置焊盘 2112的通孔2116，且如果需要可添加额外的隔离2113。这些垂直连接元件焊盘2112和通孔2116可称为穿通层通孔(TLV)或纳米TSV。这些纳米TSV的处理可在晶片完成高温工艺之后进行，通常 称为线路的前端(“FEOL”)，其中包括在有源硅中形成所有晶体管、它们的隔离和触点2118。金属图 案可包括“粘合物对准标记”2119，以支持随后的面对面精确对准。这些“粘合物对准标记”可放置在裸 片级或甚至位于掩模版级，因为它们是整个晶片对准工艺的一部分。
图21E示出了在完成互连层之后的结构-线的后端(“BEOL”)。存储器阵列互连2130，纳米 TSV包括未来底部焊盘2138、放置焊盘2132和连接它们的通孔2136以及位线或字线2134。可添加 氧化物2131以覆盖阵列互连2130。可设计该工艺以使未来底部焊盘2138的顶表面露出来支持未来的 金属对金属或混合粘合。这种准备过程可包括稍微调整高度以确保叠层之间的连通性。
图21F示出了在具有图21E的结构之后的所得结构，即具有翻转并结合(金属对金属或混合 结合)到第二结构的第一结构2144，该第二结构即基础结构2142(可类似于第一结构2144)。例如， 如果基础结构2142应该是3D芯片的最上层，则基础结构可不需要全纳米TSV或SiGe层；然而，具 有统一的存储器晶片可能是优选的，且可能需要具有从两侧连接控制的能力。
图21G示出了在去除顶部晶片第一结构2144的基础硅2146之后的结构。这可通过常规研磨 然后蚀刻利用SiGe层2148以作为蚀刻停止来完成。
图21H示出了在去除SiGe切割层2148之后的结构，其中使用选择性蚀刻来主要蚀刻SiGe 而不是硅。露出的硅层2122可被氧化以支持其他结构的后续混合粘合，例如，诸如顶部的第一结构 2144，以形成三层叠层或根据需要尽可能多的叠层。替代地，混合粘合可由硅与氧化物和金属与金属 来完成。可使用一些工艺将现在的顶层硅2122转换成氧化物。比如使用潜在CMP步骤的简单蚀刻和 沉积以露出焊盘，或使用低温技术氧化顶部硅表面2122，该技术如下文献所示：H.Kakiuchi等人题 为“Formation of silicon dioxidelayers at low temperatures(150-400℃)by atmospheric pressure plasma oxidationof silicon”且公开在Science and Technology of Advanced Materials 8(2007)137-141的论文；以 及Masaki Hirayama等人题为“Low-Temperature Growth of High-Integrity Silicon Oxide Films by Oxygen Radical Generated in High-DensityKrypton Plasma”且公开在IEDM 99的论文。替代地，可在添加的层 的顶部硅2122和氧化物2131之间进行粘合，如下文献所示：R.Do Black等人题为“Silicon and silicon dioxidethermal bonding for silicon-on-insulator applications”且公开在J.Appl.Phys.63(81,15April 1988 的论文，该论文已并入本文作为参考。
去除基础硅2146和SiGe切割层2148的工艺可包括使用如前所述的研磨和选择性蚀刻。首 先使用SiGe层2148选择性地蚀刻硅用于蚀刻停止，然后使用硅2122和焊盘2132选择性地蚀刻SiGe 作为蚀刻停止。替代地，可预蚀刻或大部分蚀刻SiGe层2148，类似于参考图2D至图3D和图4E至 图4H的工艺。存储器控制电路与存储器阵列的位线/字线之间的3D集成可利用图21A-21C中所示的 概念，作为比如参考图11F-11H的“智能对准”技术或图11I-11K的可编程技术的替代方案。
图22A-22B是层选择连接的X-Z 2200截面图。其支持通用的层设计，可集成到3D集成的任 何叠层数量中，并实现每个层的顶部选择。
图22A示出了一个层部分，该部分被设计为支持多达四个层(例如)，其中具有顶部通路以 通过顶部通路-SL1、SL2、SL3、SL4来选择堆栈中的每个层。
图22B示出了四个层2211、2212、2213、2214的叠层，这些被堆叠使得SL1可用于选择层 2211并如此一直到SL4以选择顶层2214。
图22C示出了传统的DRAM框图。在本文所示的3D计算机系统中，存储器阵列可在一个层 中，而控制电路(比如行解码器、感测电流、列解码器和数据输入/输出缓冲器)被放置在最上层(或 最下层)层上。这种存储器多阵列层可通过诸如本文已经描述的技术组合来形成更大的存储器3D阵 列。例如，每个单元阵列的每层选择被添加用于位线(如图22D所示)，并如图22E所示用于字线。 在单元阵列的边缘处，控制线SLi可通过激活选择晶体管2222来选择每层位线-L-BLj，其输出G-BLj 是图21B所示的控制线2104之一，以连接在一起作为一般位线-j，如参考本文图21A-21C所示。本 文中符号i表示叠层中的层数，符号j表示控制线的个数。类似地，在单元阵列的另一边缘处，每层 字线-L-WLj可由控制线SLi选择，并其反转NSLi可由选择晶体管2224选择，其输出G-WLj是图21B 中所示的控制线2104之一，以连接在一起作为通用字线-j，其中附加晶体管2225用于去激活未选择 的字线(因为栅极信号优选不浮置)。
作为另一个实施例，每层选择电路可用于位线(图22D)或字线(图22E)，可使用主要为N 型晶体管来制作字线的选择，对于这些晶体管，SLi和NSLj信号都可从控制层路由。图22F示出了 这种分区到单元阵列的一部分，示出了沿X-Y方向2230的3×3单元2231-2239的截面。每个单元可 以是位单元阵列，其中具有沿X方向行进的字线2242和沿Y方向行进的位线2243。存储器单元阵列 (2231-2239)的尺寸可以是大约200微米×200微米，而单元之间的间隙可以是大约1微米，以实现 图21A-21C的垂直连接焊盘2246、图22E中用于字线的层选择2244、2268和图22D中用于位线的 层选择。在单元之间的拐角处，可放置图22A的“层选择”垂直连接结构2247。应该注意的是，图22F 与本文中的许多其他图一样不是按比例绘制的，且单元尺寸(约200微米×200微米)不是与单元之 间的间隙(约1微米)的尺寸成比例地绘制，等等。
另一个实施例是为每条控制线设置两层选择电路，如图23A所示。一个选择扇区2314控制 在连接焊盘2316之前从存储器阵列单元“n”2304输出的位线或字线2312，以及在这之后，一个选择 扇区2318控制在相邻的存储器阵列单元n+1 2306之间的位线或字线。来自存储器控制电路的选择信 号焊盘2317可包括两个信号SLn和SLn+1。按此方式，来自通过焊盘结构2316连接到水平存储控制 线(字线或位线)的存储器控制电路的垂直存储器控制线可驱动相邻的存储器阵列单元2304、2306 中的每个。这种连接结构支持许多使用选项，例如，包括用于克服缺陷的冗余，或从单个单元到多个 单元的多个存储器接入选项。3D计算机系统可利用这种灵活的连接，在多个处理器核心的高速本地 接入之间进行融合，其中每个并行操作地接入本地存储器，并结合全局存储器接入，其中多个单元作 为更大的存储器阵列。3D叠层中的层的混合粘合不仅实现了连接有源信号，而且还支持诸如接地、 电源和馈通2308之类的信号，如叠层内以及其下方和顶部上的这种层所需要的那样。存储器单元2311 之间的空间可设计成容纳放置焊盘2316和层选择晶体管2314、2318。
图23B示出了用于生成每层选择信号SLi的框图。例如，需要8层存储器阵列的情况，较低 地址位A0-A2可被解码2324至8层选择-SL’0-SL'7。在这样的3D系统中，可能希望使用一个额外的 第9层，其中一层用作冗余以替换有缺陷的层。该操作可首先包括测试周期以检查单元中的任何存储 器单元是否具有可使用冗余的缺陷。通常，大存储器可分段为许多小单元，比如数千个单元，每个单 元大约是200微米乘200微米。两个重叠单元中两个缺陷的可能性极低，因此单元级别的修复可实现 极高的系统产量。对于通过冗余单元替换的存储器单元，可根据存储器层的单元大小将冗余层分段为 多个单元。为此，可将8个信号SL’0-SL’7输入到修复控制单元2326。修复控制单元将8层通过产生 适当的第9层选择信号SL0-SL8来选择分配到潜在的第9层中的8个良好层，留下一个层总是未被选 中。图23B示出了通过向修复控制单元2326提供一些附加地址线A10-Au控制信号的可选子单元修 复控件，从而实现层选择线到存储器阵列的每个四分之一的第9个潜在层的不同分布。修复控制单元 2326可被构造成可编程的，从而在测试阵列之后，可对其进行编程以避免使用有缺陷的子阵列或阵列 区域。使用图23A的增强接入方案，如果需要，相邻单元的存储器层可用作层内缺陷单元的替换，从 而给出更大范围的恢复选项。
存储器领域的人员可在许多变例中调整这些技术以设计具有所需存储器大小的3D计算机系 统，同时考虑工艺产量。这可包括：首先具有逻辑层然后是存储器控件，然后覆盖存储器叠层，或首 先具有存储器叠层，如图11E所示。3D存储器阵列1131可以是单片存储器阵列或叠层存储器阵列， 例如关于图20A-图23所呈现的，或者在之前和之后所述的。在该3D计算机系统中，可能希望包括 热隔离层，例如图11E的层1157，以将逻辑层的相对高的操作温度与存储器结构隔离。冗余技术也可 用于存储器控制电路和处理逻辑。所使用的冗余技术可包括本文提出的技术或通过引用技术并入的技 术，即利用3D计算机系统的单元模块化方面和3D集成，其中可非常接近地提供修复以覆盖被替换 的部分并保留完整的系统功能。
在本文提供的3D存储器叠层中，单元分区可以是对称的，其中单元内的字线的长度类似于 位线的长度，或单元分区可以是非常不对称的。这些控制线长度以及相应的单元尺寸在X方向或Y 方向上的尺寸可以是约50、100、200、400微米或甚至一或几毫米。与这些控制线相关的连接数量是 大于与接入控制相关的垂直连接数量的量级，即每层选择(SLi)。在一些应用中，控件可分成几个库， 每个库都有自己的选择线，可为单元内的各个存储库提供更大的控制灵活性。这样可实现更好的粒度 用于冗余使用或对单元存储器阵列的并行接入。这些库可进行水平分配(X，Y)或垂直分配(Z)。 这也可用于从逻辑覆盖和/或阵列下面的逻辑的并行接入。这还可实现映射存储器阵列的各分区以跨多 个单元来进行全局接入。这种变例和支持它们的支持控制逻辑在本领域中是已知的，并可由计算机体系结构和存储器控制中的技术人员来设计。
图24A示出了利用本文提出的技术的替代性3D计算机系统。基底2410是载体衬底，该衬底 也为主多核计算层2424提供冷却，通过第一隔热层2426，计算机层连接到多单元存储器控制层2428， 该多单元存储器控制层控制多单元存储器阵列层2430。覆盖存储器层是第二存储器控制层2432，该 控制层提供对相同存储器层2430的第二接入。通过第二隔热层2434，第二计算层2436可连接到第二 存储器控制层2432。第二计算层2436可利用通信支柱2438与外部器件通信。通信层2438可利用有 线、无线、光学或其他通信信道与外部器件通信。上部散热装置可覆盖通信层2438。
另一个替代方案是在这种3D计算结构中集成主动冷却。最近，D ARPA支持了这种主动冷却 工作，这些技术的报告如以下文献所示：Chainer,Timothy J.等人题为“Improving Data Center Energy Efficiency With Advanced Thermal Management.”且公开在IEEE Transactions on Components,Packaging and Manufacturing Technology(2017)的论文，该文献已并入本文作为参考。这种主动冷却可作为热隔 离2426、2434的补充或替换而并入。图24C示出了具有主动热冷却的3D结构，该主动热冷却支持 电互连2472和热通孔2474的馈通。
在本文中，术语“层转移或层切割”可应用于使用SiGe作为切割层，或作为牺牲层，其中具有 与硅差别很大的蚀刻速率，比如，参考图2A-图3D所示，或作为背面研磨和硅蚀刻方案的蚀刻停止 层。这些技术中的任何一种都可用于本文所述的3D系统。
另外，SiGe的替代结构可用于形成“切割层”。在一些实施例中，“切割层”还可用作可选择性 地去除的蚀刻停止层或牺牲层。该替代方案已在如PCT/美国专利申请16/52726和美国申请15/333,138 中详述，这些在本文中引入作为参考。例如，可使用高掺杂的N+或P+层或多孔层。用作“切割层”的 掺杂层的独特优点是能够通过常规工艺(比如离子注入或原位掺杂外延生长)在加工工厂中将其作为 传统工艺流程的一部分。另一个方面是易于使用图案化选择性地制作“切割层”，这开辟了更多选择； 例如，代替整个层或实现了在晶片上的不同位置而改变层厚度。使用掺杂层作为“切割层”可与其他功 能组合，比如，用于晶体管或其他器件的反向偏置连接。在底切和剥离或研磨和回蚀之间选择“切割” 可考虑蚀刻的类型及其在“切割层”结构的选择方面的选择性。
可利用本文提出的技术或通过引用并入的方法构建3D系统的许多其他变例。在一些应用中， 外设设备电路可放置在多个层上。这可用于针对小单元的存储器分区，从而单元的面积太小而不适合 单个层上的所有需要的存储器控件。例如，最上层可以是控制逻辑以控制存储器层的上半部分，而最 下层可以是控制逻辑以控制存储器层的下半部分。
可利用这种单片3D技术的另一种方法是对存储器阵列的多端口接入。这还可包括非对称多 端口接入，比如一个接入端口可接入单个单元，而另一个接入端口则可接入多个单元。可通过控制对 字线和/或位线段的接入来实现这种多端口非对称接入。从顶部和从底部通路进行接入可以是独立的， 但是同步的。例如，在其中，可通过顶部控制层的每单元存储器控件来接入字线和位线，而底部控制 层提供对具有多个单元控件的相同字线和位线的接入，以从顶部提供每个单元的一个存储器端口的接 入，而底部控制层可提供对可包括多个单元的存储器块的接入。
本文所述的3D存储器架构与存储器单元阵列一起进行构建，该存储器单元阵列中的每个包 括存储器层，其中每层具有至少一个从覆盖和/或底层存储器控制层控制的选择，这种架构开辟的多种 选择包括产量修复、本地和全局接入，适用于许多存储器技术，包括易失性和非易失性。这些架构优 点适用于本文提出的许多3D集成技术，包括基于外延的共享光刻和具有研磨和回蚀的层堆叠。存储 器系统领域的技术人员可利用本文提出的技术来设计特定系统。
图24B示出了可根据本文给出的技术构造的通用3D存储器结构“G3DM”。这样的3D存储器 可包括用于管理存储器的控制器，其中包括自测试和高级刷新技术。3D存储器可包括至少一个或两 个存储器控制电路层，即第一存储器控制层2448和第二存储器控制层2452和3D存储器叠层2450。 可构造3D存储器叠层2450结构并可包括存储器单元阵列，每个存储器单元具有其自己的存储器控制 结构作为3D结构的拼片，其还可包括3D存储器阵列结果，比如，本文或其他地方公开的3D NOR 或3D NOR-P。其可作为准备好具有附加客户特定电路的晶片来提供，比如控制和加密，这类似于图 24A-2436、2438中所示的那些。而且其可在“切割层”的顶部构建，因此可在其他结构上进行切割。这 些额外的集成步骤可在切割之后在裸片级完成，或之后在晶片级进行切割。之后可通过以下方式进行 切割：常规锯切割、激光辅助切割或蚀刻辅助切割。该结构可用于支持多于一个器件尺寸，如先前所 示，以形成连续结构，该连续结构可在处理的最后阶段附近平铺到特定器件尺寸，从而实现通用晶片 的堆置等。诸如2454的外表面可包括用于与其连接的附加定制电路的焊盘。替代地，具有焊盘的这 种外表面可用于随后的传统芯片封装。解码电路可以是通用3D存储器结构“G3DM”的一部分，比如， 存储器控制电路2448或2452的一部分，且据此每个这样的存储器单元的线数(约200jx x 200jx)与 客户特定电路的连接可以在30-100的范围内。利用如今的面对面粘合功能，可轻松实现这种连接。 G3DM可在产品发布时以及正常操作期间结合自检来调用每个单元的冗余存储器层，从而通过自修复 功能来扩展操作。G3DM还可包括无线测试和报告功能，如在美国专利9,142,553中至少参考图24A-C 和图48-图50所讨论的。本文所述的系统级存储器结构可用于许多类型的存储器技术和产品。一种非 常常见的存储器技术是DRAM，其中可在这种高粒度存储器结构中集成额外的增强。已知DRAM需 要以大约每60ms的公共刷新周期进行刷新。已知刷新率由相对较少的具有高泄漏的存储器单元的最坏情况来驱动。最小的成果已表明自适应刷新通过将刷新调整到需要更高刷新率的那些部分，同时降 低了大多数器件单元的刷新率来降低刷新能量。比如，如下文献所示：Ahn,Jin-Hong等人题为“Adaptive self refresh scheme for battery operated high-densitymobile DRAM applications”且公开在Solid-State Circuits Conference,2006.ASSCC2006.IEEE Asian.2006的论文；Mukundan,Janani等人题为 “Understanding andmitigating refresh overheads in high-density DDR4DRAM systems”且公开在ACMSIGARCH Computer Architecture News.Vol.41.No.3.ACM,2013的论文，这些论文已并入本文作为参考。 具有相对小尺寸单元阵列的这种3D结构的高粒度可使得能够在单元级或甚至在单元层处部署这样的 技术，从而刷新率可降低到尚未写入的单位中，或表现出较低的泄漏率的单位中。另外，对于所有存 储器层都很好的单元，要保留未使用的单元的选择可基于刷新需求。对具有相关的字线和位线长度减 少的单元的分区本身可减少泄漏并因此减少所需的较低刷新率。替代地，这些技术可使某些应用的 DRAM电容器尺寸减小，这可实现显著的整体存储器单元尺寸减小。
诸如智能系统或搜索应用之类的以存储器为中心的应用可实现为利用这种3D系统的以存储 器为中心的处理系统，如图24A所示。在这样的系统中，可使用新方法，而不是传统的以处理器为中 心的方法，后一方法中数据传输到中央处理单元和从中央处理单元传输，将进程传输到数据所在的位 置。作为一个示例，图24A的虚线边界2462可表示存储在与城市A中的人相关的存储器2430中的 数据库，而虚线2464则表示存储在与城市B中的人相关的阵列2430中的数据库。如果需要对城市A 进行搜索，则执行搜索的程序可被传送到位于由2462标记的区域中的逻辑层2436中的处理单元，而 与城市B中的搜索相关的程序代码可被传送到位于由2464标记的区域中的处理核。以存储器为中心 的系统操作可利用这里示出的3D计算机系统作为新的计算范例。程序或代码本身也可存储在存储器 矩阵2430中。另一种选项是对存储在存储器矩阵2430中的存储器运行并行处理，将其从一种形式转换为另一种形式。存在许多形式的数据传输，比如，从幅度域到频域，这通常称为傅立叶变换。另一 类的变换是形成具有来自每个数据点表示的多位的一个或非常少的位的多个特征计划，这对于用于脑 启发算法的技术是有用的。
构建3D存储器叠层结构的另一种替代方案是通过向叠层工艺添加工艺步骤来减少存储器晶 片处理的变化并进行补偿。图25A示出了关于图21E的结构的替代结构2500。可形成具有切割层2502、 存储器半导体结构2504、存储器互连结构2506和氧化物层2508的晶片衬底2501。中间单元控制线 2510、直通存储器通孔2536和连接焊盘2538的形成类似于图21E的那些。区别在于，中间的硅2505 未被蚀刻掉，而是使用传统的存储器处理来添加浅沟槽隔离2512和底部虚设触点2514。底部虚设触 点2514可在与存储器位单元形成的源极和漏极区域相同的步骤中形成。底部虚设触点可以是n+扩散 区域。直通存储器通孔2536连接到相应的底部触点2514。图25B示出了在将诸如2500的结构翻转 并粘合到类似结构2508之后的关于图21H的该替代方案，其中衬底和切割层已被去除，从而示出作 为处理后的粘合层2506。然后，通过去除硅2505以露出底部触点2514的底侧可打开通孔2582，如 图25C所示。如果标准工艺的STI2512不够深，则然后通孔形成工艺可包括STI位置以进行蚀刻以确保垂直连接与衬底和彼此的完全隔离，从而形成完整的蚀刻结构2583。替代地，可首先蚀刻出区域中 的硅并用隔离材料进行代替。然后在底部触点2514的顶部添加放置焊盘2522，如图25D所示，以备 于下一层的结构。
可添加另外的步骤，以形成用于该叠层工艺的对准标记。粘合对准标记可包括在金属层中， 因为粘合物可从晶片的俯视图看到这些对准标记。图25E示出了图25A的结构，其中对准标记2532 利用STI工艺。一旦翻转晶片并已移除衬底和切割层，就可使用这些标记。其他替代方案可以是使用 离子注入工艺或利用触点工艺来获得对准标记。
可在存储器工厂中采取以帮助后续叠层工艺的附加步骤可包括使用光刻定义的掺杂工艺。图 25F示出了N+掺杂的可选用途，用于将触点2514延伸到具有导电N+硅2534的硅中，从而减少了形 成图25C-25D 2502,2522中所示的金属连接的需要。这种N+掺杂可通过在存储晶片制造厂中添加额外 的高剂量深离子注入来实现，或甚至可使用标准工艺步骤的一部分来实现。N+层的深度可基本上接近 待转移的层的主体厚度，使得N+区域充当纳米TSV。图25G示出了N型硅作为切割层2540的可选 用途，并将纳米TSV的区域2536留作P-。一旦翻转和粘合，使用N作为蚀刻停止的衬底去除工艺可 蚀刻这些P区域2536以露出触点2514。用导电金属填充然后使用诸如CMP之类的工艺去除多余的 金属将使叠层为下一层准备好。如上所述，将P硅选择性蚀刻成N硅可以是阳极氧化工艺，其中首先 将P硅蚀刻成多孔，然后可选择性地蚀刻掉多孔硅。利用这些技术，存储器阵列晶片可使用标准存储 器工艺等进行处理，或只需进行简单的改变来处理，然后使用简单的工艺进行堆叠，这些简单工艺可 仅是粘合、研磨和蚀刻，或使用本文所述的一些附加步骤。
一般说明，这里使用顶部焊盘和底部焊盘是可交换的，如同使用层转移技术一样。使用本文 提出的技术和结构，可翻转这些结构以用于特定应用。在某些情况下，可能需要在将层粘合到目标晶 片之前翻转该层。比如在至少美国专利8,273,610中提出的载体晶片可用于支持这种翻转，该专利通 过引用结合在此。载体晶片还可利用本文提出的关于术语“切割层”的技术，并可设计成研磨和蚀刻， 或在其“翻新”并再次使用时重复使用。用于这种载体晶片的其他技术可以是在载体顶部形成多孔层 (比如关于ELTRAN工艺)而不需要外延步骤，而是仅将其与硅顶部或添加氧化物一起使用用于粘 合。另一种选择是使用具有几微米的厚氧化物和/或氮化物覆盖物的晶片，且可选地在裸片通道处或在 光刻投影场之间添加凹槽。然后通过利用硅和氧化物或氮化物之间的非常高的蚀刻速率选择性的侧面 蚀刻来分离载体晶片。另一种替代方案是注入离子(比如氦和氢的组合)，然后使用低温(-400℃) 离子切割进行分离。需要翻转的示例是在期望的放置焊盘2006处于约200x200nm2或约400x400nm2 的范围内的情况下，而这些焊盘的指定位置可能是操作硅所需的。在该情况下，可使用通过转移的硅 膜(层)的小于100×100nm的通孔，且一旦将层转移到载体晶片上，就可在载体晶片上构建放置焊 盘。
额外的增强可通过添加穿通层通孔，即也可称为穿通层通孔“TLV”，来完成，比如如图20H 所示，其包括顶部放置焊盘2054、通孔或通孔链2050以及底部连接焊盘2052。这种连接路径可作为 其中可不连接到其所经过的层内的其他元件的路径。其可实现了信号路径，比如连接图24B的第一存 储器控制层2448和第二存储器控制层2452之间的信号而不连接至3D存储器叠层2450内的任何元件 的路径。此外，可包括多个不连接任何焊盘的虚设通孔，以改善工艺均匀性，用作机械支撑，或在需 要时促进散热的某些应用中，比如热管和到器件外表面的路径。
这种馈通TLV的示例在图24A中示出。例如承载处理器和其他电路2410、2424的基础晶片 可来自传统的2D制造工艺和设施。它可包括在其上表面上的连接焊盘。然后，承载承载多层存储器 层2430及其存储器控制电路2428的晶片可粘合在源晶片的顶部，形成标准流程晶片与叠层存储器和 控制电路之间的连接。然后可使用馈通TLV连接与可包括I/O电路的上层2436进行连接，以将3D 系统与外部器件连接。这些还可包括有线连接，例如焊盘、球或引脚、或无线系统(比如电磁、光学) 等。这种异构集成支持使用不同的器件晶体材料、RF、模拟和其他形式的异构集成。这可包括使用诸 如美国专利9,337,251、9,357,650、9,357,651、9,647,053、9,679,958中所述技术的磁性薄膜，该专利 在此引用作为参考。可添加这些铁磁膜以使用标准金属化层来构建片上电感器，该金属化层具有用于 电压调节器或RF收发器/接收器的高品质因数，以提高3D系统效率和能力。
可为每单位引脚输出位置和功能建立标准晶片制造技术或基线技术。该标准晶片制造技术或 基线技术也可用于定制逻辑设计，因此其可集成本文提出的通用存储器晶片，例如通过粘合。每个标 准晶片可包括用于定制逻辑顶层的对准标记，以帮助在粘合工艺期间对准通用存储器晶片。标准晶片 可包括与存储器单元的尺寸(比如，约200μm×200μm)、单元之间的通道宽度(比如约1μm)兼容的 的处理核。要连接的信号如下：40个引脚用于地址、16个引脚用于数据、10个引脚用于控制(如读 和写)、4个引脚用于通过路径。其中一些引脚可在行业标准中定义为扩展选项，或实现多种存储器类 型或体系结构。由于每个单元约有100个引脚，所以每个引脚的面积可以是大约20μm×20μm，这实 现了可使用目前业内可用的大多数晶片粘合物。另外，通用存储器和控制叠层可设计为约50μm厚， 因此可通过行业标准流程和机器进行运输、处理和粘合。这也可成为一种标准，对于该标准，存储器 叠层可包括具有适当厚度的界面层通过的路径，因此总叠层将是约50μm厚。例如，对于每个1μm的 16个存储层叠层和I/O层为2μm的控制层，叠层厚度可以为约18μm，可在顶部粘合约32μm的穿透 层，以使整个叠层厚度达到约50μm厚，与当前的工业能力兼容。可使用诸如TSV之类的技术来构建 直通路径，以将例如来自通用存储器的大约100个信号传递到定制2D处理器器件、传递到处理器器 件(比如基于平面、SOI、FinFET或栅极或全方位技术的处理器器件)。
图29A示出了在硅晶片衬底内构造的这种“穿通附加结构”2902，其具有基础衬底2910、指定 切割线2908，该切割线可由于其设计为许多微米厚而通过本文提出的切割线技术形成，或仅通过将研 磨和蚀刻定时来一次形成。“直通附加结构”可包括预先构建的隔离TSV 2904，以用作导电馈通。这种 “直通附加结构”的增强是使其还起到发热处理器和存储器叠层之间的热隔离的作用，例如，如图29B 所示。增强的“直通附加结构”2912可使用诸如氧化硅的热隔离材料2917进行蚀刻、沉积和平坦化来 替换一些硅2906。馈通TSV 2914和硅衬底2916的其余部分类似于图29A所示的那些。这些“直通” 结构可保留用于任何目的，系统设计者稍后可对此进行确定。包含“直通”结构的层可以是通用产品， 比如存储器、传感器、电源或通信芯片。替代地，这种馈通的用途可以是从逻辑层2424中的处理器 逻辑到I/O层2438以连接到放置在2438层上的I/O或模拟功能，或将置于存储器结构2430的顶部 2432上的存储器控制层和2428之下的存储器控制层互连。这可用于协调顶部控件2432和控制器2428 之间的冗余控制功能的使用另一个用途可能是协调双重控件以支持对同一存储矩阵的多端口接入。
在关于图21A-21C呈现的字线轨道线上使用具有交错焊盘的精确粘合物的技术可用于在3D 存储器(例如3D NAND或3D NOR)上添加存储器控制逻辑。这可以是本文关于图11F-11K和图 12F-12J所呈现的技术的替代方案。交错焊盘方法的优点可以是存储器和存储器控件的并行处理，然 后可通过粘合将其集成到3D器件中。
关于图20A-图25G和图29A-29B给出的叠层技术可扩展到3D存储器，比如3D NOR。这可 包括堆叠多个3D NOR层，每个层具有多层存储器。在这种情况下，图22D-图22E的每层选择晶体 管可成为每个存储器层选择。该每层选择晶体管可在多层存储器层的顶部或下方的控制层内实现，或 替代地不使用该控制层而在存储器结构中通过比如将脊选择晶体管加倍到串联晶体管而不是一个脊 选择晶体管(比如，1213、1222、1332)来实现。在该情况下，一个晶体管可用作脊选择，而另一个 晶体管可由每层选择信号SLi进行全局控制，以有效地提供分层选择以支持简单的垂直叠层。这可实 现使用相同的存储器控制电路来控制多个层，具有相对简单的附加控制和z解码电路以控制层选择信 号。这种叠层可包括定期的重新缓冲和重新加载层以支持相关的控制线。图26H示出了用于形成层选 择SSI 2692、SS2 2694的这种附加晶体管的X-Y 2690俯视图。图26H是图12E的一部分，其中添加 的晶体管2692、2694、2696用作用于3D存储器结构的这种叠层的全局层选择。在该情况下，关于图21A-24B呈现的堆叠流程可适于堆叠3D存储器层，比如3D NOR。3D存储器层可设计有诸如参考图 22F所示的单元。这些单元的结构可类似于3D存储器单元，如参考图12D所示。每个这样的单元可 被设计成从顶部和底部都具有字线接入，且这些字线中的每个可包括如关于图21B所示布置的堆叠焊 盘。位线也可构造成从顶部和底部接入并具有类似于图21B的放置焊盘结构。并且可在脊选择中添加 类似的焊盘结构。对于层选择，焊盘结构可设计成类似于图22A的结构。
另一个选择是堆叠不同的存储器类型。显然，叠层可包括许多类型的层，但是此处的堆叠技 术的独特方面是形成字线和位线的垂直连接，同时具有每层选择线，比如图22D-22E的SLi。这些字 线和位线可控制包括易失性和非易失性的多种存储器类型。共享这些存储器控制线可实现有效形式的 存储器结构，并在某些情况下，甚至可实现从一种存储器类型到另一存储器的直接数据传输，同时保 持这些控制线中的一些不变，从而减少这种数据传输的功率并减少这种传输的时间。
可包括在用于叠层的3D存储器结构的准备中的附加步骤是添加粘合物对准标记。精确的粘 合物通常需要对准标记以使晶片与晶片对准。这些对准标记可使用3D存储器结构的适当掩模结合在 3D存储器晶片结构的顶层和/或底层上的适当位置，比如，在晶片上方的非功能区域中，比如在中间 存储器结构之间。
用于精确晶片粘合的技术正在得到增强，最近证明了从200nm三西格玛到100nm三西格玛 的晶片对晶片对准公差的改进，并正在努力将粘合精度发展到50nm。该成果在以下论文中出现：Peng, Lan等人题为“W2W permanent stacking for 3D systemintegration.”且公开在Electronics Packaging Technology Conference(EPTC),2014IEEE 16th.IEEE,2014的论文；Sakuma,Katsuyuki等人题为 “Bonding technologiesfor chip level and wafer level 3D integration.”且公开在Electronic Componentsand Technology Conference(ECTC),2014IEEE 64th.IEEE,2014的论文；Sugaya,Isao等人题为“Precision wafer bonding process for future cost-effective 3D ICs.”且公开在Advanced Semiconductor Manufacturing Conference(ASMC),2015 26th AnnualSEMI.IEEE,2015的论文；Kurz,Florian等人题为“High Precision Low TemperatureDirect Wafer Bonding Technology for Wafer-Level 3D ICs Manufacturing.”且公开在ECS Transactions 75.9(2016):345-353的论文，这些论文已并入本文作为参考。本文提出了至少两种堆叠流 程，一种是使用参考至少图11F-图12J所示的“智能对准”技术，另一种是使用关于至少图20A-图23B 所示的“混合”和/或“融合”技术。融合结合技术实现了简单的堆叠操作，因为其可在不需要在转移层中 形成通孔的情况下完成，从而减少了对堆叠操作室中进行每层堆叠的光刻、金属沉积和处理的需要。 但是对于这种基于融合粘合的堆叠，需要如图21A所示的放置焊盘。在一些应用中，将这些堆叠技术 混合用于形成3D结构可能是有效的，例如图24B所示的3D结构。该技术的一个示例可如图21A-图 23A所示使用融合粘合来堆叠存储器层，以及使用“智能对准”来连接存储器控制层2428(提供解码、 读出放大器和其他存储器控件)。精确的粘合物可对准堆叠的晶片，但是不能克服这些晶片内的晶片 级错位。使用相同的步进器或匹配的步进器在相同处理工厂生产线中来控制处理的晶片的裸片级对准 是相对容易的。存储器层可在提供相同电路的同一条线中处理。控制层将在不同的工艺中处理，并可 能更难以与存储器层一样实现裸片与裸片的错位。通过使用“智能对准”，可将放置焊盘交换为放置带， 如图11G所示，且可实现控制层和存储器层之间更大的整体错位。这种混合堆叠可在存储器层的单元 与放置焊盘之间保持紧密的空间，例如200nm x 200nm，而控制层与存储器叠层的连接可使用300nm 长度(并且小于80nm宽度)的放置带以适应控制层与存储器层之间的额外裸片级错位。
适应较大的整个叠层错位的其他选择是在存储器单元上构建相对较大的放置焊盘和引脚。按 此方式，存储器单元之间的空间2311可保持相对较小，而放置焊盘可做得足够大以容纳总误差，该 总误差可能包括粘合物对准误差或/和裸片放置误差。这种阵列焊盘构造可增加与阵列焊盘上的这种处 理相关的成本以及堆叠工厂中额外的每个堆叠层成本以构建这些额外的放置引脚层。图25H-25J可示 出阵列连接结构。图25H是下部2560，类似于图25A。上部2561示出了在存储器位单元阵列2556 上构建的放置焊盘2550。这些放置焊盘通过通孔2552、连接线2554和通孔2562连接到相应的位线 或字线。这些额外的金属层与附加的隔离材料2557一起添加在覆盖阵列2558的隔离物的顶部。可能 希望具有阵列焊盘上的两种版本：一个具有放置焊盘2550，一个具有放置销2570，如图251的下部 所示。图251示出了利用放置销2570来将这样的晶片与另一个这样的晶片顶部上的大型放置焊盘2550 粘合。图25J示出了在移除顶部衬底和SiGe层并构造放置销2572或替代地用于随后的堆叠步骤的大 型放置焊盘(未示出)之后的结构。本领域的技术人员可将这种替代堆叠选项与特定的3D系统设计 进行混合和匹配。
本文的3D存储器叠层使得能够堆叠多层存储器层，其中垂直连接处在字线和位线水平。这 种3D堆叠使得能够对多个存储器层使用存储器控制，从而除了在性能和功率降低方面的益处之外还 降低了成本。然而，字线/位线水平的垂直连接可能是一项技术挑战，因为这些存储器控制线的大间距 可能会阻止使用诸如“智能对齐”之类的技术，这是由于可能没有足够的空间来运行TLV通过。对此情 况，本文给出的混合/融合粘合技术(至少关于图21A-图25J所述)是提供字线/位线水平3D连接的 有效技术。
可修改这里呈现的3D存储器叠层以适应技术限制或成本目标。这种修改可包括仅在单元级 连接位线，同时以远端超过粒度级的水平来连接字线，反之亦然(在单元级连接字线，并在多个单元 级边缘连接位线)。其他修改可包括交错图22D或图22E的层选择晶体管位置，以适应所谓的控制线 的高金属间距。另一种修改可以是将连接焊盘定位在单元的一侧中的奇数控制线上和单元的另一侧上 的偶数控制线上，从而类似于图12C-12E中所示的结构。
形成掩埋可切割层的另一个替代方案是用氧化物、氮化物或其他层代替掩埋的SiGe。这可在 如参考图21所述的各向同性蚀刻步骤之后进行。这可使用诸如ALD或其他保形沉积技术的沉积技术 来用适当的介电材料重新填充蚀刻出的空间。这可以在形成和保持支柱以保持顶部硅层的同时或在两 个步骤中完成；第一部分然后进行额外的蚀刻并替换剩余部分。在替换之后，可使用外延工艺来密封 入口孔224。这可针对整个晶片或针对特定应用的选择性部分进行。这可作为形成通用衬底或每个特 定应用的一部分来完成。可针对特定电路来考虑进行替换，例如，诸如衬底电容或反向偏置或背栅。 这也可用于支持任何如本文提出的3D集成流程，其中可稍后以更高的选择性蚀刻来替换材料。例如， 氮化物与硅的干法蚀刻的选择性可设定为2000：1，这远高于SiGe与硅的选择性。这也可与粘合到另 一个衬底并通过诸如残留蚀刻CMP和外延的精加工工艺分离来完成。该流程也可作为形成SOI衬底 的替代工艺来完成，且与现有方法相比其可具有更低的制造成本。这也可使用染色蚀刻将SiGe层转 换成多孔层，如前所述。
用于“切割层”的另一种替代方案是使用单个原子层的石墨烯，如下文献所示：Kim,Jeehwan 等人题为“Principle of direct van der Waals epitaxy of single-crystalline films on epitaxial graphene.”且公 开在Nature communications 5(2014)的论文；以及Yunjo Kim等人题为“Remote epitaxy through graphene enablestwo-dimensional material-based layer transfer”且公开在NATURE|VOL 544|20APRIL2017的论 文，这些论文均已并入本文作为参考。已经发现，单个原子层的石墨烯放置在单晶衬底上可实现在顶 部上具有基本晶体取向和质量的单晶外延生长。然而，随着石墨烯层具有“弱的范德华相互作用，且 还实现从2D表面释放浅薄的层”，在石墨烯顶部生长的层可被拉掉。使“生长的单晶薄膜从涂有石墨 烯的衬底上快速释放，并与常规制备的薄膜一样好”。因此，这种单原子石墨烯层可用作本文所述的 多孔层的替代物，或与本文提出的这种或其他形式的“切割层”组合。在“切割”掉功能层之后，可重复 使用基础衬底。石墨烯切割可通过与用于形成SOI晶片的多孔层的原始概念类似的方式来使用，如 Cannon所命名的ELTRAN。
这些切割技术的许多混合和匹配可用于不同的产品形成和相关的流程。一类这种混合可用于 裸片到晶片的3D集成，如美国专利申请15/095,187和15/173,686和本文所述。因此，6微米厚的裸 片的切割可使用石墨烯作为切割层，但然后是在粘合到目标晶片之后使层变薄的步骤，该步骤可利用 SiGe蚀刻选择性进行蚀刻并控制减薄至1微米以下，从而实现纳米TSV直通(通孔直径小于400nm) 的薄型裸片的简单工艺。
可用于2D材料(比如石墨烯)作为“切割层”的另一种技术是氧化物型支柱，其可在层转移 步骤之前被蚀刻掉。由于内置切割层的衬底可在层转移之前经过流水线处理的整个前端和一些流水线 后处理，所以可能希望在转移步骤之前添加这样的支柱以保持结构的稳定性以用于各种处理步骤。使 用改进的STI步骤，可将孔一直蚀刻穿过石墨烯进入底层衬底，并填充氧化物。这些孔可在裸片通道 中制造。然后，作为执行层转移操作之前的最后一步之一，可蚀刻掉这些氧化物支柱以释放它们的固 定作用。另外，在裸片通道中的这些可延伸到完整的裸片通道蚀刻，使得在层转移步骤中，每个裸片 可独立于其他裸片进行剥离。
释放工艺可包括聚合物或其他材料(比如镍)以帮助形成与温度一起的应力，比如液氮或低 于400℃的加标加热，这可有助于从包括目标晶片和粘合的转移层的3D结构分离和释放可再用衬底。 一种替代技术可包括使用称为受控散裂的技术从可重复使用的晶片上拉出5-30微米薄层，如下文献 所示：Shahrjerdi,Davood和Stephen W.Bedell题为“Extremely flexible nanoscale ultrathin body silicon integrated circuits onplastic.”且公开在Nano letters 13.1(2012):315-320的论文；以及Bedell,Stephen W.等人题为“Layer transfer by controlled spalling.”且公开在Journal of Physics D:Applied Physics 46.15 (2013):152002的论文；以及美国专利9,698,039、9,704,736和9,713,250，这些文献均并入本文作为参 考。可使用以下步骤构建可重复使用的“可切割”衬底：1)使用供体晶片上的外延工艺在SiGe蚀刻停 止层的顶部上形成具有所需硅厚度的薄层。2)通过在硅晶片上生长3-10微米厚的氧化物(或氮化物) 形成可重复使用的载体。3)通过使用受控剥落，从供体晶片上的SiGe(顶部Si/掩埋SiGe/断裂的块 状硅叠层)上拉出5-10微米的硅层，并将其粘合在可重复使用的载体的顶部，从而形成可重复使用 的“可切割”衬底。可选地，可将块状Si的断裂表面部分处理成平面化，以便更好地粘合至可重复使用的载体上。现在可通过在其上构建所需的电路来处理可重复使用的“可切割”衬底。然后其可粘合在目 标晶片的顶部。然后使用来自晶片侧面的选择性氧化物或氮化物蚀刻，可分离大部分可重复使用的“可 切割”衬底，在目标晶片上留下电路和先前粘合到3-10微米厚氧化物上的层。然后使用SiGe作为蚀刻 停止层，可选择性地蚀刻5-10微米的硅，然后进行SiGe蚀刻。在该工艺中，晶片的边缘可包括保护 互连层以保护它们免受侧面氧化物分离蚀刻。
本文介绍的“切割层”技术也可用于需要非常薄的器件的应用。这种应用的一个示例是将半导 体器件集成在隐形透镜中或需要非常柔性的电路层的应用中。在这些应用中，随着将器件厚度减薄到 几微米或几百纳米甚至更小，使用标准半导体制造工艺的能力可能是关键的支持技术。
本发明另一个实施例是用于由相对小的存储器单元阵列构成的3D存储器，其中这些存储器 单元顶部或底部的存储器控制电路涉及执行每单元刷新的能力以及其他技术以扩展存储器效率。这可 应用于如前所述的DRAM型存储器，也可应用于非易失性存储器，比如电荷阱、浮置栅极和基于铁 电的存储器。这些存储器单元可具有几十微米或几百微米的X方向和/或Y方向尺寸。例如，对存储 器结构的一些普遍关注涉及干扰和其他形式的失去存储保真度的问题。这些可能会影响存储器密度利 用率。利用如图19A所示的这种3D存储系统，控制系统可将存储器单元的内容复制到高速缓存存储 器、擦除单元并重新写入内容以恢复存储器保真度。可基于该存储器单元的时间或活动来执行这些刷 新循环。可在没有活动使用存储器的情况下执行这些刷新操作，因此可执行自动维护。图27示出了 这种刷新操作流程的框图。这样的刷新可通过在存储器单元中使用更多数量的位站点位置以及在这样 的存储站点内具有更多数量的存储级别来扩展存储器的有效性。
形成PCT/US16/52726的图3A-3B和图4A-图10D的3D NOR结构的一种替代方案是使用通 常用于当前3D NAND形成的“穿孔和插塞”技术。图26A示出了形成为多层结构的孔2608、2609的 XY 2600俯视图，比如PCT/US16/52726的图3A中所示。多层结构可以是多个单晶N+/P/N+半导体层 的叠层。多层结构还可包括用于N+层的硅(指定用于源极和漏极S/D)和用于P层的SiGe(指定用 于沟道)。替代地，SieGe区域可作为S/D，而Si可作为沟道材料。存储器晶体管可构造成用于单晶 垂直沟道和单晶水平位线，如参考PCT/US 16/52726的图4A-10B所示。本文中的术语“穿孔”表示深 度蚀刻工艺以在多层叠层中形成深孔，而“插塞”表示沉积工艺，其中基本上填充冲孔或部分填充冲孔， 比如在冲孔的内侧壁上沉积一层或多层。这些孔通常一直穿过多层结构。孔可形成在水平行2602、2604、 2606中，这可起到类似于PCT/US16/52726的图3B中的沟谷308的作用。在形成孔的垂直各向异性 蚀刻之后，可使用各向同性蚀刻来将孔延伸到略微重叠，如图26B所示。替代地，这些孔可直接形成， 如图26B所示。然后，使用诸如ALD的沉积，O/N/O层2628、2629可沉积在孔中，类似于在3D NAND中所做的，如图26C所示。由相邻的穿孔之间的重叠部分2618、2619打开的间隙可这样设计，通过 具有适当的O/N/O厚度、形成多排隔离孔2622、2624、2626，其中具有功能类似于PCT/US16/52726 的图3B中的脊309的隔离脊2623、2625，O/N/O层的沉积将封闭该间隙。间隙的这种自动关闭使得 随后的栅极形成能够自对准，从而减少了栅极图案化的光刻步骤。然后，孔的内部可填充有栅极材料 2630，该栅极材料可以是多晶硅、钨或替代栅极材料或其组合。O/N/O叠层厚度通常大于10nm且小 于30nm，因此孔2619、2629之间的间隙可设计为小于20nm，以确保相邻孔的栅极之间的隔离。图 26D示出了沿Y方向上的相同列的栅极由全局字线2632、2634连接。偶数行2604的孔可从奇数行 2602、2606上的孔定相，以简化字线连接，以便能够单独选择每个存储面，作为PCT/US 16/52726的 图5A或5B或5E或8A中的连接的一种替代方案。PCT/US 16/52726中提出的大多数变化和增强可 通过这种“打孔和插塞”工艺进行调整和实施。例如，关于PCT/US 16/52726的图10B所示的压痕可通 过使“奇数”孔2608大于“偶数”孔2609来实现。此外，形成的脊2623、2625可用狭缝(“沟谷”)切片 以露出多层结构的侧壁并选择性地暴露位线-用于硅化的S/D区域等，如参考PCT/US 16/52726的图8 所解释的那样。如参考图26B所示，存储技术中的技术人员将能够使PCT/US 16/52726中提出的关于 沟谷中的直线脊的许多技术替代适应脊和沟谷的穿孔形成。
图26A-26C所示的穿孔技术的另一个优点是能够使用相邻的字线来控制存储位置。因此，例 如，当使用WLn写入时，相邻字线WLn+1可用于将电荷拉向它或推动电荷，这类似于PCT/US 16/52726 中关于图10B和图10E所呈现的概念。因此，当使用WLn写入时，使用WLn-1和WLn+1可扩展存 储容量。
一种替代工艺可包括密封一些孔(比如“偶数”孔2509)、然后用O/N/O和栅极堵塞“奇数”孔 2508、然后移除密封并任选地各向同性蚀刻未穿孔的“偶数”孔2509。这种选择性密封工艺通常用于原 位密封工艺，以通过使用非常低的阶梯覆盖沉积工艺或非常非保形的沉积工艺在MEMS技术中产生 真空腔，从而产生空隙。为了通过密封材料的一些残留侧壁沉积来保护多层结构，可在多层结构的最 顶部结合虚设掩模图案。在该方法中，首先待密封的孔的直径明显小于首先要穿孔的孔。孔的密封可 通过如美国专利申请12/979,592中所述的处理技术来完成，该专利申请通过引用结合在此。
图26E是俯视图X-Y图，以示出了使用单孔打孔工艺来构造3D NOR织物可能需要的各种元 件。区域切割由虚线2660示出，且附图中切割2662指示该结构可在X方向上包括更多的存储器单元。 该结构类似于图12D的结构。分类如下：未穿孔的多层结构2640形成位线脊选择晶体管2642和含硅 层晶体管2644以用作每层编程(图28的PE1-9)、第一栅极柱2646、第二栅极柱2648、脊选择和PE 栅极的含硅晶体管的控制栅极2650、所有层的接地2652的垂直柱(图28的2800)、PE晶体管的可 编程栅极2654、隔离柱2656、每层触点(L1-L4、2812-2818)的触点柱2658、可选的馈通柱2639(可 用于将信号从结构的上侧转移至底侧)中的一部分。可对每个功能进行这些孔的处理，同时密封其他 孔或通过本文提出的其他替代技术。一起处理这些穿孔可节省处理成本，因为在3D存储器结构中， 穿孔多层结构的穿孔工艺是一个缓慢且昂贵的工艺。在很多情况下，孔直径约为100nm或更小，但多 层结构可以是几微米厚。
同时穿孔的另一个优点是使这些孔在垂直方向上自对准，从而能够实现如图26A-26E所示的 致密结构。图26F和图26G是沿X-Z方向2670的侧截面图，其中示出了一起/同时蚀刻孔(图26F) 与两个独立的蚀刻步骤(图26G)中穿孔之间的差异。多层结构2672中的自对准孔2674、2676、2678 可用于不同的功能，如图26E所示。图26G示出了蚀刻到多层结构2682中的孔，其中孔2684、2688 在一个步骤中蚀刻，而孔2686在另一个步骤中蚀刻。利用“单穿孔”，蚀刻孔的侧壁垂直扇贝图案与 同时蚀刻的其他孔的侧壁垂直扇贝图案基本相同，在相同的工艺中加工成均匀的结构。扇贝的沟峰和 沟谷图案在这些同时蚀刻的孔之间沿X-Y方向连续。
3D存储器形成中的已知挑战涉及用于穿孔工艺的蚀刻纵横比。在目前的蚀刻技术状态下，它 约为1:60，这意味着对于具有3微米厚度的多层衬底，最小可始终可达到的孔将是约50nm直径。为 了保持较小的孔直径以用于较厚的多层衬底，可应用以下技术。可使用层转移技术从多层衬底的两侧 穿孔，使得多层厚度大约为两倍。并且可应用连续的穿孔方法，然后进行衬底的外延生长，以在厚的 多层结构中构造细孔。
可与本文和至少PCT/US 16/52726中提出的许多3D-NOR结构组合的另一种替代方案可使用 脊分裂工艺来用金属代替SiGe部分以用作S/D且使硅部分用作沟道。例如，关于PCT/US 16/52726 的图41E，执行全SiGe蚀刻而不是部分SiGe蚀刻，然后首先使用薄氧化物或只进行金属的保形沉积， 然后通过蚀刻从侧壁去除金属并将其作为SiGe区域的替代物，从而起到S/D的作用。对于这种替代 方案，硅区域应保持未掺杂或P掺杂以用作3D NOR沟道区域。在脊的边缘，应该形成适当的调整以 形成阶梯入口。这些调整可包括用p型硅替换金属S/D的区域以形成脊选择。替代地，可使用N+型 硅的外延步骤来形成S/D。再次蚀刻脊分裂的附加步骤可用于从外延过度生长清洁狭缝并降低S/D线 之间泄漏的风险。另外，外延步骤可设计成仅部分填充由SiGe去除而形成的空间，然后如上所述添 加金属，结合两种技术来代替形成S/D的SiGe。可集成在3D NOR形成中的另一个方面是在字线上 使用高功函数金属，以减少穿通泄漏风险。存储器领域的技术人员可使这种替代方案适应这里呈现的 3DNOR存储器的各种相关结构。
诸如本文关于图1至图6D所示的3D集成技术可用于通过存储器阵列顶部或下方的存储器控 制电路的混合和匹配来支持存储器产品的许多衍生物。这些可实现多个控制电路，一些控制电路使用 每单元多位和本文提出的多位技术，而一些不使用。存储器阵列也可制成具有通用尺寸，然后通过适 当地设计存储器控制电路并通过切割线的放置和设置来确定最终产品的尺寸，然后可为特定存储器产 品定制存储器阵列。
本发明增强3D存储器的另一个实施例是通过参考PCT/US 2016/052726的图43所示的方法 和结构的一次性可编程反熔丝的侧壁阱或通过类似的如用于RRAM和Bridge-RAM的多个可编程连接 而使用一组替代性每层接入技术。图28是支持该替代方法的修改结构。L1、L2、L3、L4(2812、2814、 2816、2818)是垂直接触点柱，用作每层接入。这些触点柱中的每个都可编程为通过断开薄氧化物(OTP) 连接到位线(BL1-BL4)，这可被认为是其与位线(2841、2842、2843、2844)之间的反熔断。可设 计位线和/或支柱以提供更稳定的反熔丝，在连接时提供欧姆连接；例如，通过包括高浓度的原子大晶 格原子(比如硅中的砷)，则当熔合时其将结合到链路中。可使用具有相同BL的掺杂极性的多晶硅形 成支柱，以提供欧姆反熔丝。连接区域可包括由具有触点2832PE的栅极柱2803控制的水平“编程使 能晶体管”PE1-PE9，这些晶体管使用接地触点2800GND提供了与垂直接地柱2801的受控连接。使 用针对脊选择晶体管呈现的类似技术来将水平晶体管PE1-PE9嵌入在位线中。这些晶体管包括电荷阱， 因此它们可被编程为断开。编程可由存储器控制电路2850使用Vpp Gen来执行以产生编程电压并使 用“P Enable”以启用编程，如下所示：
1.最初，所有PE(PE1-PE9)被擦除(到低Vt)以将接地电位传递到它们各自的BL(BL1-BL9)。
2.将Vpp设置为足够高的电压以打破由薄氧化物(OTP)制成的“反熔丝”，而PI被激活则在L1 上产生编程电压。然后“P Enable”激活栅极PE，打开所有水平编程使能晶体管(PE1-PE9)，将 所有位线连接接地。其中一个反熔丝会断开，将L1连接到其中一个位线(随机)。假设(例如) BL1连接到L1。则然后编程电压下降，因为通过激活的反熔丝的电流将L1上的电压拉得足够 低，因此不会有更多的反熔丝断开。还可启动浸泡算法以使反融合链路更稳定。
3.然后可将Vpp和PE设置为在步骤1中编程连接到随机融合的BL的PE晶体管(到高Vt)，以停止通过接地电压。在该情况下，PE1晶体管被编程为高Vt。现在，当PE被激活时，只有 除PE1之外的其他PE可通过接地电位。
4.禁用P1后，启用P2并重复循环，在L2和随机BL之间建立连接。
5.对于剩余的BL，重复步骤2到4。
首先熔断哪个位线的选择可通过将垂直柱接地连接2801从金属柱改变为电阻柱状多晶硅来引导，这 可有利于最靠近GND的上部位线首先熔断。通过并行接入多个反熔丝的随机(或引导)选择性熔断 的概念已经被实现用于随机数发生器，如下文献详细所示：Chuang,K-H.等人题为“Physically unclonable function using CMOS breakdownposition”且公开在International Reliability Physics Symposium(IRPS),2017 IEEEInternational,IEEE,2017的论文，该文献已并入本文作为参考。在每层 连接的编程期间，可禁用所有相关的脊选择以降低潜在路径的风险。关于图28呈现的每层连接技术 可与关于图43的PCT/US 2016/052726所呈现的每层连接技术组合到各种混合替代方案中并由本领域 技术人员来进行匹配。
本领域普通技术人员还将理解，本发明不限于上文特别示出和描述的内容。例如，使用SiGe 作为指定的牺牲层或蚀刻停止层可用相容的材料或其他材料的组合来代替，其中包括添加剂材料到 SiGe如碳或各种掺杂材料如硼或其它变例。并且例如，为清楚起见，附图或图示可能未显示n或p 孔。此外，本文所示或所讨论的任何转移层或供体衬底或晶片制备可包括一个或多个未掺杂区域或半 导体材料层。另外，一个或多个转移层可在其内部或其上具有STI或其他晶体管元件的区域，或在转 移时位于其上方。相反，本发明的范围包括上文描述的各种特征的组合和子组合以及本领域技术人员 在阅读前述描述时将想到的修改和变化。因此，本发明仅受所附权利要求(如果有的话)的限制。

Claims (18)

1.一种3D器件，其特征在于，所述器件包括：
第一层，所述第一层包括第一位单元阵列，所述第一位单元阵列包括三个独立的第一行；
第二层，所述第二层包括第二位单元阵列，所述第二位单元阵列包括三个独立的第二行；
其中所述第二层覆盖所述第一层；以及
至少三个垂直位线，所述至少三个垂直位线中的每个连接至相应的三个水平第一位线和三个水平第二位线，
其中所述三个水平第一位线包括所述第一位单元阵列的控件，
其中所述三个水平第二位线包括所述第二位单元阵列的控件，并且
其中所述三个垂直位线中的每个可用于控制所述三个独立的第一行中的不同一行，或控制所述三个独立的第二行中的不同一行。
2.根据权利要求1所述的3D器件，
其特征在于，所述三个水平第一位线的间隔小于200nm。
3.根据权利要求1所述的3D器件，
其特征在于，所述三个水平第一位线中的每个包括传输晶体管，以控制对所述第一位单元阵列的相应行的接入。
4.根据权利要求1所述的3D器件，
其特征在于，所述第一层通过熔融粘合或通过混合粘合与所述第二层粘合。
5.根据权利要求1所述的3D器件，其特征在于，所述3D器件还包括：
第三层，所述第三层覆盖所述第二层，
其中所述第三层包括至少三个位线解码器，所述至少三个位线解码器中的一个用于所述三个垂直位线中的每个。
6.一种3D器件，其特征在于，所述器件包括：
第一层，所述第一层包括第一位单元阵列，所述第一位单元阵列包括三个独立的第一行；
第二层，所述第二层包括第二位单元阵列，所述第二位单元阵列包括三个独立的第二行；
其中所述第二层覆盖所述第一层；以及
至少三个垂直字线，所述至少三个垂直字线中的每个连接至相应的三个水平第一字线和三个水平第二字线，
其中所述三个水平第一字线包括所述第一位单元阵列的控件，
其中所述三个水平第二字线包括所述第二位单元阵列的控件，并且
其中所述三个垂直字线中的每个可用于控制所述三个独立的第一行中的不同一行，或控制所述三个独立的第二行中的不同一行。
7.一种3D器件，其特征在于，所述器件包括：
第一层单元阵列，所述单元阵列包括第一单元和第二单元，所述第一单元包括第一位单元阵列，所述第二单元包括第二位单元阵列，
其中所述第一位单元阵列包括第一和第二行位单元，所述第一和第二行位单元分别由第一和第二位线控制，并且
其中所述第二位单元阵列包括第三和第四行位单元，所述第三和第四行位单元分别由第三和第四位线控制；以及
第一晶体管，所述第一晶体管控制所述第一位线与所述第三位线的连接；以及
第二晶体管，所述第二晶体管控制所述第二位线与所述第四位线的连接。
8.根据权利要求7所述的3D器件，
其中所述第一位线和所述第二位线的间隔小于200nm。
9.根据权利要求7所述的3D器件，其特征在于，所述3D器件还包括：
第三晶体管，所述第三晶体管控制所述第一位线与所述第三位线的连接。
10.一种3D器件，其特征在于，所述器件包括：
第一层单元阵列，所述单元阵列包括第一单元和第二单元，所述第一单元包括第一位单元阵列，所述第二单元包括第二位单元阵列，
其中所述第一位单元阵列包括第一和第二行位单元，所述第一和第二行位单元分别由第一和第二字线控制，并且
其中所述第二位单元阵列包括第三和第四行位单元，所述第三和第四行位单元分别由第三和第四字线控制；以及
第一晶体管，所述第一晶体管控制所述第一字线与所述第三字线的连接；以及
第二晶体管，所述第二晶体管控制所述第二字线与所述第四字线的连接。
11.一种3D器件，其特征在于，所述器件包括：
第一层第一位单元阵列，所述第一层第一位单元阵列由第二层第二位单元阵列覆盖，所述第二层第二位单元阵列由第三层覆盖，
其中所述第三层包括多个位线解码器，以控制所述第一位单元阵列和所述第二位单元阵列。
12.一种3D器件，其特征在于，所述器件包括：
第一层第一位单元阵列，所述第一层第一位单元阵列由第二层第二位单元阵列覆盖，所述第二层第二位单元阵列由第三层覆盖，
其中所述第三层包括多个字线解码器，以控制所述第一位单元阵列和所述第二位单元阵列。
13.一种3D器件，其特征在于，所述器件包括：
第一层第一位单元阵列，所述第一层第一位单元阵列由第二层第二位单元阵列覆盖，所述第二层第二位单元阵列由第三层覆盖，
其中所述第三层包括多个n型和p型晶体管，并且
其中所述第一层和第二层仅包括n型晶体管。
14.一种3D器件，其特征在于，所述器件包括：
第一层第一位单元阵列，所述第一层第一位单元阵列由第二层第二位单元阵列覆盖，所述第二层第二位单元阵列由第三层覆盖，
其中所述第三层包括第一层选择触点和第二层选择触点以及位线触点，
其中所述第三层包括第一位线，所述第一字线控制所述第一位单元阵列中的至少一个，并且
其中所述第二层包括第二位线，所述第二位线覆盖所述第一位线并控制所述第二位单元阵列中的至少一个，并且
其中所述第一层选择触点可用于将所述位线触点连接至所述第一位线，所述第二层选择触点可用于将所述位线触点连接至所述第二位线。
15.一种3D器件，其特征在于，所述器件包括：
第一层第一位单元阵列，所述第一层第一位单元阵列由第二层第二位单元阵列覆盖，所述第二层第二位单元阵列由第三层覆盖，
其中所述第三层包括第一层选择触点和第二层选择触点以及字线触点，
其中所述第三层包括第一字线，所述第一字线控制所述第一位单元阵列中的至少一个，并且
其中所述第二层包括第二字线，所述第二字线覆盖所述第一字线并控制所述第二位单元阵列中的至少一个，并且
其中所述第一层选择触点可用于将所述字线触点连接至所述第一字线，所述第二层选择触点可用于将所述字线触点连接至所述第二字线。
16.一种3D器件，其特征在于，所述器件包括：
第一层第一位单元阵列，所述第一层第一位单元阵列由第二层第二位单元阵列覆盖，所述第二层第二位单元阵列由第三层第三位单元阵列覆盖，所述第三层第三位单元阵列由第四层覆盖，
其中所述第三层包括第一字线，所述第一字线控制所述第一位单元阵列中的至少一个，并且
其中所述第二层包括第二字线，所述第二字线覆盖所述第一字线并控制所述第二位单元阵列中的至少一个，
其中所述第三层包括第三字线，所述第三字线覆盖所述第二字线并控制所述第二位单元阵列中的至少一个，并且
其中所述第四层包括控制电路，所述控制电路使得能够使用所述第三字线作为所述第一字线或所述第二字线的替代。
17.一种3D器件，其特征在于，所述器件包括：
第一层第一位单元阵列，所述第一层第一位单元阵列由第二层第二位单元阵列覆盖，所述第二层第二位单元阵列由第三层第三位单元阵列覆盖，所述第三层第三位单元阵列由第四层覆盖，其中所述第三层包括第一位线，所述第一字线控制所述第一位单元阵列中的至少一个，并且其中所述第二层包括第二位线，所述第二位线覆盖所述第一位线并控制所述第二位单元阵列中的至少一个，
其中所述第三层包括第三位线，所述第三位线覆盖所述第二位线并控制所述第二位单元阵列中的至少一个，并且
其中所述第四层包括控制电路，所述控制电路使得能够使用所述第三位线作为所述第一位线或所述第二位线的替代。
18.一种3D器件，其特征在于，所述器件包括：
第一层，所述第一层包括第一位单元阵列，所述第一位单元阵列包括三个独立的第一行和三个水平第一位线，
其中所述三个水平第一位线是BLsub1-1、BLsub1-2和BLsub1-3；第二层，所述第二层包括第二位单元阵列，所述第二位单元阵列包括三个独立的第二行和三个水平第二位线，
其中所述第二层覆盖所述第一层，并且
其中所述三个水平第二位线是BLsub2-1、BLsub2-2和BLsub2-3；至少三个垂直位线，即vBLsub1、vBLsub2和vBLsub3，
其中vBLsub1可选择性地连接至BLsubl-1或BLsub2-1，
其中vBLsub2可选择性地连接至BLsubl-2或BLsub2-2，
其中vBLsub1可选择性地连接至BLsubl-3或BLsub2-3，
其中所述三个水平第一位线包括所述第一位单元阵列的控件，
其中所述三个水平第二位线包括所述第二位单元阵列的控件，并且
其中所述三个垂直位线中的每个可用于控制所述三个独立的第一行中的不同一行，或控制所述三个独立的第二行中的不同一行。
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