CN113782461A - 半导体结构的测试方法以及测试样品 - Google Patents
半导体结构的测试方法以及测试样品 Download PDFInfo
- Publication number
- CN113782461A CN113782461A CN202110962734.8A CN202110962734A CN113782461A CN 113782461 A CN113782461 A CN 113782461A CN 202110962734 A CN202110962734 A CN 202110962734A CN 113782461 A CN113782461 A CN 113782461A
- Authority
- CN
- China
- Prior art keywords
- semiconductor structure
- sample
- layer
- packed column
- filling
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 104
- 238000000034 method Methods 0.000 title claims abstract description 50
- 238000012360 testing method Methods 0.000 title claims abstract description 41
- 230000001154 acute effect Effects 0.000 claims abstract description 32
- 238000005520 cutting process Methods 0.000 claims abstract description 14
- 238000010998 test method Methods 0.000 claims abstract description 4
- 239000000463 material Substances 0.000 claims description 18
- 238000001514 detection method Methods 0.000 claims description 10
- 238000009826 distribution Methods 0.000 claims description 10
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 9
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 9
- 229910052710 silicon Inorganic materials 0.000 claims description 9
- 239000010703 silicon Substances 0.000 claims description 9
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 9
- 239000002131 composite material Substances 0.000 claims description 8
- 239000000470 constituent Substances 0.000 claims description 8
- 238000000286 energy filtered transmission electron microscopy Methods 0.000 claims description 8
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 8
- 229920005591 polysilicon Polymers 0.000 claims description 8
- 239000010410 layer Substances 0.000 description 172
- 239000000758 substrate Substances 0.000 description 11
- 238000005530 etching Methods 0.000 description 9
- 239000000945 filler Substances 0.000 description 9
- 238000012856 packing Methods 0.000 description 9
- 230000009286 beneficial effect Effects 0.000 description 7
- 238000002360 preparation method Methods 0.000 description 7
- 238000010586 diagram Methods 0.000 description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 5
- 238000004519 manufacturing process Methods 0.000 description 4
- 239000013598 vector Substances 0.000 description 4
- 238000001914 filtration Methods 0.000 description 3
- 238000012545 processing Methods 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- 238000013459 approach Methods 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 2
- 150000001875 compounds Chemical class 0.000 description 2
- 238000003384 imaging method Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 230000001788 irregular Effects 0.000 description 2
- 239000000203 mixture Substances 0.000 description 2
- 238000010606 normalization Methods 0.000 description 2
- 230000000149 penetrating effect Effects 0.000 description 2
- 238000006467 substitution reaction Methods 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 238000005336 cracking Methods 0.000 description 1
- 238000013100 final test Methods 0.000 description 1
- 238000013467 fragmentation Methods 0.000 description 1
- 238000006062 fragmentation reaction Methods 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 238000007689 inspection Methods 0.000 description 1
- 230000003993 interaction Effects 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 238000010884 ion-beam technique Methods 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 238000012876 topography Methods 0.000 description 1
- 230000005641 tunneling Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
- H01L22/10—Measuring as part of the manufacturing process
- H01L22/12—Measuring as part of the manufacturing process for structural parameters, e.g. thickness, line width, refractive index, temperature, warp, bond strength, defects, optical inspection, electrical measurement of structural dimensions, metallurgic measurement of diffusions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
- H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
本公开实施例公开了一种半导体结构的测试方法以及测试样品。所述方法包括：提供半导体结构；其中，半导体结构包括：交替堆叠设置的多层绝缘层和多层牺牲层、以及贯穿半导体结构且呈阵列分布的多个填充柱；切割半导体结构形成待测样品；其中，待测样品包括相对设置的第一表面和第二表面，第一表面或第二表面与填充柱的轴向之间的夹角为第一锐角；第一表面或第二表面显露第1层至第N层的牺牲层和多个填充柱，N为自然数；对待测样品执行扫描检测，获得多个填充柱的扫描图形；对扫描图形进行拟合处理，获得多个填充柱的拟合图形；基于扫描图形与拟合图形，确定多个填充柱的形变方向。
Description
技术领域
本公开实施例涉及半导体器件测试领域，尤其涉及一种半导体结构的测试方法以及测试样品。
背景技术
为了提高存储器的集成度和位密度，可在衬底上形成堆叠结构，其包括沿垂直于衬底所在平面的方向交替堆叠设置的绝缘层和牺牲层以及贯穿堆叠结构的沟道孔。由于绝缘层(例如，氧化硅)和牺牲层(例如，氮化硅)的组成材料不同，在刻蚀形成沟道孔的过程中，易导致牺牲层受到损害，使得所形成的沟道孔侧壁形状不规则，降低存储器的电性能和可靠性。
相关技术中，利用电子显微镜测试表征沟道孔的截面形貌，以反映牺牲层的受损情况。然而，该方法制备测试样品的方式复杂，且获得的信息较少，难以全面的反映牺牲层的受损情况。因此，如何在简化测试样品制备方法的同时，较为全面的反映牺牲层的受损情况，成为亟待解决的技术问题。
发明内容
有鉴于此，本公开实施例提供一种半导体结构的测试方法以及测试样品。
根据本公开实施例的第一方面，提供一种半导体结构的测试方法，所述方法包括：
提供所述半导体结构；其中，所述半导体结构包括：交替堆叠设置的多层绝缘层和多层牺牲层、以及贯穿所述半导体结构且呈阵列分布的多个填充柱；
切割所述半导体结构形成待测样品；其中，所述待测样品包括相对设置的第一表面和第二表面，所述第一表面或所述第二表面与所述填充柱的轴向之间的夹角为第一锐角；所述第一表面或所述第二表面显露第1层至第N层的所述牺牲层和所述多个填充柱，N为自然数；
对所述待测样品执行扫描检测，获得所述多个填充柱的扫描图形；
对所述扫描图形进行拟合处理，获得所述多个填充柱的拟合图形；
基于所述扫描图形与所述拟合图形，确定所述多个填充柱的形变方向。
在一些实施例中，所述切割所述半导体结构形成待测样品，包括：
沿第一方向对所述半导体结构的一侧进行第一减薄，以显露第1层至第N层的所述牺牲层和所述多个填充柱；其中，所述第一方向与所述填充柱的轴向之间的夹角为第二锐角；
沿第二方向对所述半导体结构的另一侧进行第二减薄，以形成所述待测样品；其中，所述第二方向与所述第一方向相反。
在一些实施例中，所述牺牲层与所述填充柱的组成材料不同。
在一些实施例中，所述牺牲层的组成材料包括：氮化硅或氮氧化硅；
所述填充柱的组成材料包括：硅或多晶硅。
在一些实施例中，所述对所述扫描图形进行拟合处理，获得所述多个填充柱的拟合图形，包括：
确定所述扫描图形的多个第一边界点；
对所述多个第一边界点进行拟合处理，以获得所述拟合图形。
在一些实施例中，所述基于所述扫描图形与所述拟合图形，确定所述多个填充柱的形变方向，包括：
确定所述拟合图形的多个第二边界点和中心点；
获取第M个所述第一边界点与第M个所述第二边界点之间的第M个间距；其中，M为自然数；
在所述第M个间距大于预设值时，确定所述填充柱在第M个所述第一边界点的位置处存在形变；
基于第M个所述第一边界点与所述中心点之间的连线，确定所述填充柱的形变方向。
在一些实施例中，所述第一表面与所述第二表面之间的距离包括：40nm至60nm。
在一些实施例中，所述第一锐角的范围包括：70°至75°。
在一些实施例中，所述扫描检测包括：能量过滤透射电子显微检测。
在一些实施例中，所述方法还包括：
统计每个所述填充柱的形变方向，获得所述填充柱的形变方向的分布。
在一些实施例中，所述半导体结构包括：三维存储器。
根据本公开实施例的第二方面，提供一种测试样品，包括：
相对设置的第一表面和第二表面；其中，所述第一表面或所述第二表面显露第1层至第N层的牺牲层和呈阵列分布的多个填充柱，N为自然数；
所述第一表面或所述第二表面与所述填充柱的轴向之间的夹角为第一锐角。
本公开实施例中，通过切割半导体结构形成待测样品，由于待测样品的第一表面或第二表面与填充柱的轴向之间的夹角为锐角，可制备得到显露第1层至第N层的牺牲层和呈阵列分布的多个填充柱的待测样品，有利于简化测试样品的制备工艺，提高半导体器件测试的制样效率。
相较于相关技术中仅显露某一层的牺牲层，本公开实施例中，由于待测样品的第一表面或第二表面显露第1层至第N层的牺牲层，通过扫描检测可获得测试样品中多层牺牲层的受损情况，获得关于多层牺牲层的受损信息，有利于全面的反映牺牲层的受损情况，获得更多的反馈信息。
此外，由于待测样品的第一表面或第二表面同时还显露多个填充柱，通过确定多个填充柱的形变方向，可较为全面的反映沟道孔所暴露的牺牲层的每个角度的受损情况，有利于从统计学上揭示牺牲层受损的取向性，以更好地优化半导体器件制作的工艺参数，从整体上提升最终器件的电性能和可靠性。
附图说明
图1a至图1c是相关技术中一种半导体器件的扫描图像；
图2是根据本公开实施例示出的一种半导体结构的测试方法的流程示意图；
图3a至图3h是根据本公开实施例示出的一种半导体结构的测试方法的结构示意图；
图4至图7是根据本公开实施例示出的一种三维存储器的测试方法。
具体实施方式
下面将结合附图和实施例对本公开的技术方案进一步详细阐述。虽然附图中显示了本公开的示例性实施方法，然而应当理解，可以以各种形式实现本公开而不应被这里阐述的实施方式所限制。相反，提供这些实施方式是为了能够更透彻的理解本公开，并且能够将本公开的范围完整的传达给本领域的技术人员。
在下列段落中参照附图以举例方式更具体的描述本公开。根据下面说明和权利要求书，本公开的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本公开实施例的目的。
可以理解的是，本公开的“在……上”、“在……之上”和“在……上方”的含义应当以最宽方式被解读，以使得“在……上”不仅表示其“在”某物“上”且其间没有居间特征或层(即直接在某物上)的含义，而且还包括在某物“上”且其间有居间特征或层的含义。
在本公开实施例中，术语“第一”、“第二”、“第三”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。
需要说明的是，虽然本说明书按照实施方式加以描述，但并非每个实施方式仅包含一个独立的技术方案，说明书的这种叙述方式仅仅是为清楚起见，本领域技术人员应当将说明书作为一个整体，各实施方式中的技术方案也可以经适当组合，形成本领域技术人员可以理解的其它实施方式。
本公开所提供的系统或方法实施例中所揭露的特征，在不冲突的情况下可以任意组合。
为了提高存储器的集成度和位密度，可在衬底上形成堆叠结构，其包括沿垂直于衬底所在平面的方向交替堆叠设置的绝缘层和牺牲层，通过向下刻蚀形成贯穿堆叠结构的沟道孔，沿沟道孔的侧壁依次沉积存储材料，例如，阻挡层、存储层、隧穿层以及沟道层，可形成填充沟道孔的沟道柱。
然而，在上述向下刻蚀形成沟道孔的过程中，由于绝缘层(例如，氧化硅)和牺牲层(例如，氮化硅)的组成材料不同，导致刻蚀工艺对绝缘层和牺牲层的刻蚀速率不同，使得所形成的沟道孔侧壁形状不规则。
例如，当刻蚀工艺中所采用的刻蚀剂对绝缘层的刻蚀速率小于对牺牲层的刻蚀速率时，刻蚀剂电离产生的等离子体向下运动轰击堆叠结构过程中，被去除的绝缘层的量少于被去除的牺牲层的量，将会导致牺牲层受到损害，降低存储器制作工艺的良率。
相关技术中，利用电子显微镜测试，可获得形成有沟道孔的堆叠结构的扫描图像，通过观察扫描图像，分析刻蚀形成沟道孔的过程中，牺牲层的受损程度以及所形成的沟道孔侧壁的形貌。
图1a至图1c是相关技术中一种半导体器件的扫描图像。图1a是沿平行于衬底所在的平面的方向，对形成有沟道孔的堆叠结构进行截面切，所制备的测试样品的第一扫描图像。图1b是沿垂直于衬底所在的平面的方向、对图1a中的S区域进行截面切，所制备的测试样品的第二扫描图像。图1c是对图1b进行能量过滤成像(Energy-Filter TransmissionElectron Microscope TEM，EFTEM)处理后，获得的第三扫描图像。
示例性地，参照图1a所示，可沿S区域内的四个沟道孔的中心点O1、O2、O3以及O4所形成的的连线S1S2作为切割平面，并沿垂直于衬底所在的平面的方向对图1a中的S区域进行切割，制备得到测试样品，并获得第二扫描图像。图1b中圆形虚线处示出了牺牲层的受损情况，图1c中圆形虚线处示出了经能量过滤成像处理后，较为清晰的牺牲层的受损情况。
需要指出的是，通过观察第一扫描图像中沟道孔的边界，仅能获得堆叠结构中某一层的牺牲层的受损情况。通过结合第二扫描图像和第三扫描图像，可以获得堆叠结构中每一层的牺牲层的受损情况(即图1b和图1c中圆形虚线处所示)，但是，第二扫描图像和第三扫描图像仅能获得牺牲层沿某一切割角度(例如，连线S1S2)的受损情况，无法反映沟道孔(例如，圆形或椭圆形)所暴露的牺牲层的每个角度的受损情况，更无法从统计学上揭示牺牲层受损的取向性。
有鉴于此，本公开实施例提供一种半导体结构的测试方法。
图2是根据本公开实施例示出的一种半导体结构的测试方法的流程示意图。参照图2所示，所述方法包括如下步骤：
S110：提供半导体结构；其中，半导体结构包括：交替堆叠设置的多层绝缘层和多层牺牲层、以及贯穿半导体结构且呈阵列分布的多个填充柱；
S120：切割半导体结构形成待测样品；其中，待测样品包括相对设置的第一表面和第二表面，第一表面或第二表面与填充柱的轴向之间的夹角为第一锐角；第一表面或第二表面显露第1层至第N层的牺牲层和多个填充柱，N为自然数；
S130：对待测样品执行扫描检测，获得多个填充柱的扫描图形；
S140：对扫描图形进行拟合处理，获得多个填充柱的拟合图形；
S150：基于扫描图形与拟合图形，确定多个填充柱的形变方向。
本公开实施例中，通过切割半导体结构形成待测样品，由于待测样品的第一表面或第二表面与填充柱的轴向之间的夹角为锐角，可制备得到显露第1层至第N层的牺牲层和呈阵列分布的多个填充柱的待测样品，有利于简化测试样品的制备工艺，提高半导体器件测试的制样效率。
相较于相关技术中仅显露某一层的牺牲层，本公开实施例中，由于待测样品的第一表面或第二表面显露第1层至第N层的牺牲层，通过扫描检测可获得测试样品中多层牺牲层的受损情况，获得关于多层牺牲层的受损信息，有利于全面的反映牺牲层的受损情况，获得更多的反馈信息。
此外，由于待测样品的第一表面或第二表面同时还显露多个填充柱，通过确定多个填充柱的形变方向，可较为全面的反映沟道孔所暴露的牺牲层的每个角度的受损情况，有利于从统计学上揭示牺牲层受损的取向性，以更好地优化半导体器件制作的工艺参数，从整体上提升最终器件的电性能和可靠性。
图3a至图3h是根据本公开实施例示出的一种半导体结构200的测试方法的结构示意图，下面将结合图2、图3a至图3h对本公开再做进一步详细的说明。
首先，参照图3a所示，执行步骤S110：提供半导体结构200；其中，半导体结构200包括：交替堆叠设置的多层绝缘层201和多层牺牲层202、以及贯穿半导体结构200且呈阵列分布的多个填充柱203。
示例性地，参照图3a所示，半导体结构200包括8层绝缘层201和8层牺牲层202，沿z方向依次交替堆叠设置。需要强调的是，这里的8层仅为示意，半导体结构200中绝缘层201和牺牲层202的数量并不限于图3a中所示的8层，还可以有其他数量，例如16层、32层、64层、128层或更多层。
示例性地，参照图3a所示，填充柱203沿z方向贯穿半导体结构200。图3b示出了在AA’位置，半导体结构200在xoy平面的截面图。多个填充柱203在xoy平面呈矩阵排布。可以理解的是，xoy平面平行于x轴和y轴，且垂直于z轴。
在一些实施例中，参照图3a所示，衬底100，位于半导体结构200之下，用于承载半导体结构200。
衬底100的组成材料可包括：单质半导体材料(例如硅、锗)、Ⅲ-Ⅴ族化合物半导体材料、Ⅱ-Ⅵ族化合物半导体材料、有机半导体材料或者本领域已知的其它半导体材料。
在一些实施例中，半导体结构包括：三维存储器。例如，3D NAND存储器。
在一些实施例中，半导体结构200可以是3D NAND存储器中的伪堆叠结构，包括交替堆叠设置的绝缘层和牺牲层。需要强调的是，这里，绝缘层和牺牲层的组成材料不同。
在其它实施例中，半导体结构200还可以是3D NAND存储器中的栅堆叠结构，包括交替堆叠设置的绝缘层和栅极层。需要强调的是，这里，绝缘层和栅极层的组成材料不同。
在一些实施例中，半导体结构200可以是完整的裸芯，还可以是切割后的裸芯的一部分。
接下来，参照图3c所示，执行步骤S120：切割半导体结构200形成待测样品300；其中，待测样品300包括相对设置的第一表面300a和第二表面300b，第一表面300a或第二表面300b与填充柱203的轴向之间的夹角为第一锐角；第一表面300a或第二表面300b显露第1层至第N层的牺牲层和多个填充柱，N为自然数。
示例性地，参照图3c所示，待测样品300在xoz平面的投影呈四边形，直线BB’表示的是待测样品300的第一表面300a所在的平面，直线CC’表示的是待测样品300的第二表面300b所在的平面。直线L1L2平行于填充柱203的轴向，第一表面300a与填充柱203的轴向之间的夹角，可通过直线BB’与直线L1L2之间的夹角α1表示。第二表面300b与填充柱203的轴向之间的夹角，可通过直线CC’与直线L1L2之间的夹角α2表示。
需要指出的是，在本公开实施例中，第一锐角可包括：第一表面300a与填充柱203的轴向之间的夹角α1，或，第二表面300b与填充柱203的轴向之间的夹角α2。这里，夹角表示的是平面与直线相交所形成的夹角中的最小正角。
可以理解的是，当第一表面300a或第二表面300b与填充柱203的轴向之间的夹角为第一锐角时，第一表面300a或第二表面300b相对于水平面(即xoy平面)倾斜，且不垂直于水平面。
在一些实施例中，第一表面300a与填充柱203的轴向之间的夹角α1，与第二表面300b与填充柱203的轴向之间的夹角α2相同。可以理解的是，在本公开实施例中，在α1与α2相同时，直线BB’与直线CC’满足平行关系，即第一表面300a与第二表面300b平行。
在其它实施例中，第一表面300a与填充柱203的轴向之间的夹角α1，与第二表面300b与填充柱203的轴向之间的夹角α2不同。可以理解的是，在本公开实施例中，在α1与α2不同时，直线BB’与直线CC’不满足平行关系。
图3d示出了待测样品300的第一表面300a在xoy平面的投影图，参照图图3d所示，第一表面300a显露第一层牺牲层202-1、第二层牺牲层202-2、……第N层牺牲层202-N以及位于不同层的牺牲层中的多个填充柱203。可以理解的是，在本公开实施例中，通过第一表面300a可以显露半导体结构中不同层的牺牲层，同时还可以显露半导体结构中呈阵列分布的多个填充柱。
同理，还可通过切割形成待测样品300，待测样品300的第二表面300b显露第1层至第N层的牺牲层和多个填充柱，与第一表面300a类似，本公开在此不作赘述。
在一些实施例中，上述切割半导体结构形成待测样品，包括：
沿第一方向对半导体结构的一侧进行第一减薄，以显露第1层至第N层的牺牲层和多个填充柱；其中，第一方向与填充柱的轴向之间的夹角为第二锐角；
沿第二方向对半导体结构的另一侧进行第二减薄，以形成待测样品；其中，所述第二方向与所述第一方向相反。
示例性地，参照图3c所示，沿平行于直线DD’的方向对半导体结构200的右上侧进行第一减薄处理，直至显露第1层至第N层的牺牲层和多个填充柱203时，停止第一减薄处理。可以理解的是，直线DD’平行于第一方向，第一方向与填充柱203的轴向之间的夹角，可通过直线DD’与直线L1L2之间的夹角β1表示，即β1为第二锐角。
示例性地，参照图3c所示，沿平行于直线EE’的方向对半导体结构200的左下侧进行第二减薄处理，直至待测样品的厚度满足预设厚度时，停止第二减薄处理。可以理解的是，直线EE’平行于第二方向，第二方向与填充柱203的轴向之间的夹角，可通过直线EE’与直线L1L2之间的夹角β2表示。
在一些实施例中，参照图3c所示，第一方向与填充柱203的轴向之间的夹角β1，与第二方向与填充柱203的轴向之间的夹角β2相同。可以理解的是，在本公开实施例中，第一方向与第二方向平行，且方向相反。
在一些实施例中，参照图3c所示，第一锐角α1，与第二锐角β1互为余角。可以理解的是，在本公开实施例中，第一锐角α1与第二锐角β1之和为90°，即第一方向垂直于第一表面300a。
在一些实施例中，参照图3c所示，第二表面300b与填充柱203的轴向之间的夹角α2，与第二方向与填充柱203的轴向之间的夹角β2互为余角。可以理解的是，在本公开实施例中，夹角α2与夹角β2之和为90°，即第二方向垂直于第二表面300b。
在一些实施例中，第一减薄和第二减薄的工艺包括：聚焦离子束(Focused IonBeam，FIB)工艺。
在一些实施例中，第一减薄的电流小于第二减薄的电流。
相关技术中沿垂直于半导体结构表面的方向进行减薄处理，可显露半导体结构中的多个沟道孔或沟道柱(图1a所示)，然而，该方式仅能显露某一层的牺牲层。沿沟道孔某一径向竖直向下切割半导体结构，可显露半导体结构中的每一层牺牲层(图1b所示)，然而，该方式仅能显露多层牺牲层沿某一切割角度的截面。
本公开实施例中，分别沿第一方向和第二方向对半导体结构进行减薄处理，由于第一方向与填充柱的轴向之间的夹角为第二锐角，可保证减薄后的待测样品的第一表面显露半导体结构中不同层的牺牲层的同时，还显露呈阵列分布的多个填充柱，以观察每一层牺牲层沿不同方向的受损情况。
在一些实施例中，参照图3c所示，第一表面300a与第二表面300b之间的距离包括：40nm至60nm。
需要指出的是，在实际的半导体器件测试中，待测样品需满足一定的厚度要求。待测样品过厚，可能会导致最终的测试结果不准确。待测样品过薄，可能会增加制样的难度，并且还存在碎裂的风险，导致测试无法进行。
本公开实施例中，通过合理的设置第一表面与第二表面之间的距离，可使得制备的待测样品满足测试要求，既保证了对测试结果准确性的影响较小，又能够减小制样的难度，避免待测样品碎裂的风险。
在一些实施例中，第一锐角的范围包括：70°至75°。
示例性地，参照图3c所示，第一表面300a与填充柱203的轴向之间的夹角α1介于70°至75°之间，即第一表面300a与水平面(即xoy平面)之间的夹角介于15°至20°之间。可以理解的是，填充柱203的轴向平行于z轴，垂直于xoy平面。
需要指出的是，第一锐角过小时，即第一表面300a与填充柱203的轴向接近平行，第一表面难以显露呈阵列排布的多个填充柱。第一锐角过大时，即第一表面300a与填充柱203的轴向接近垂直，第一表面可能仅能显露少量几层的牺牲层。
本公开实施例中，通过设置第一锐角的范围介于70°至75°之间，可保证切割后所形成的的待测样品的第一表面既可显露呈阵列排布的多个填充柱，还可显露多层牺牲层，有利于通过第一表面一次性获得更多的测试结果。
需要强调的是，第一锐角的的范围可根据样品的不同，进行调整。本公开在此不作限制。
接下来，执行步骤S130：对待测样品执行扫描检测，获得多个填充柱的扫描图形。
示例性地，可将图3c中的待测样品300放置于样品台上，且使得待测样品300的第二表面300b朝向样品台，对待测样品300的第一表面300a执行扫描检测，并获得待测样品300的第一表面300a的扫描图像。
可以理解的是，待测样品300的第一表面300a的扫描图像包括：第1层至第N层的牺牲层的扫描图形以及多个填充柱的扫描图形。
在一些实施例中，牺牲层202与填充柱203的组成材料不同。
图3e是根据本公开实施例示出的一种待测样品的局部扫描图像，参照图3e所示，呈亮色部分对应待测样品第一表面显露的多个填充柱的扫描图形，呈暗色部分对应待测样品第一表面显露的第1层至第N层的的扫描图形。
可以理解的是，当牺牲层202与填充柱203的组成材料不同时，对待测样品300的第一表面300a执行扫描检测，牺牲层202与填充柱203在扫描图形中可呈现不同的衬度，根据牺牲层202与填充柱203在扫描图形中所呈现的不同的衬度，可对牺牲层202与填充柱203的边界进行区分，有利于后续对牺牲层的受损情况以及填充柱203的侧壁形貌进行分析。
在一些实施例中，牺牲层202的组成材料包括：氮化硅或氮氧化硅；
填充柱203的组成材料包括：硅或多晶硅。
以牺牲层202的材料为氮化硅、填充柱203材料为多晶硅为例，在获得待测样品300的第一表面300a的扫描图像后，可对扫描图像进行处理，增强扫描图像中多晶硅位置处的亮度，相对地扫描图像中氮化硅位置处的亮度减弱，如此，可对牺牲层202与填充柱203的边界进行明显区分，有利于对牺牲层的受损情况以及填充柱的侧壁形貌进行精确分析。
在一些实施例中，扫描检测包括：能量过滤透射电子显微检测。
示例性地，在获得图3e所示出的待测样品的局部扫描图像后，可利用能量过滤透射电子显微检测技术，筛选出多个填充柱的扫描图形(如图3f所示)。在能量过滤成像的过程中，由于入射电子与填充柱的组成材料(例如，多晶硅)相互作用的结果，在筛选后的图像中，由多晶硅组成的填充柱的亮度大幅增强，相对地由氮化硅组成的牺牲层的亮度就会降低，增强了填充柱的扫描图形的衬度，可以清晰的识别填充柱的扫描图形的边界(即图3f中白色边界)。
接下来，执行步骤S140：对扫描图形进行拟合处理，获得多个填充柱的拟合图形。
示例性地，在获得多个填充柱的扫描图形后，可利用图像处理软件分别对每一个填充柱的扫描图形进行拟合处理，获得每一个填充柱的拟合图形。
在一些实施例中，上述对扫描图形进行拟合处理，获得多个填充柱的拟合图形，包括：
确定扫描图形的多个第一边界点；
对多个第一边界点进行拟合处理，以获得拟合图形。
示例性地，以图3f中填充柱203a为例，在获得填充柱203a的扫描图形后，参照图3g所示，确定填充柱203a的多个第一边界点。可以理解的是，填充柱203a的边界包括多个分散的点。利用图像处理软件对多个第一边界点进行拟合处理，获得拟合图形203a’。
最后，执行步骤S150：基于扫描图形与拟合图形，确定多个填充柱的形变方向。
示例性地，参照图3g所示，可基于填充柱的扫描图形203a与拟合图形203a’，确定图3f中填充柱203a的形变方向。
可以理解的是，这里以填充柱203a为例进行说明，是为了便于本领域技术人员理解本公开，在实际的半导体器件测试中，可分别对待测样品扫描图像中的每个填充柱执行上述处理，并分别确定每个填充柱的形变方向。
在一些实施例中，上述基于扫描图形与拟合图形，确定多个填充柱的形变方向，包括：
确定拟合图形的多个第二边界点和中心点；
获取第M个第一边界点与第M个第二边界点之间的第M个间距；其中，M为自然数；
在第M个间距大于预设值时，确定填充柱在第M个第一边界点的位置处存在形变；
基于第M个第一边界点与中心点之间的连线，确定填充柱的形变方向。
示例性地，参照图3g所示，在获得拟合图形203a’后，确定拟合图形203a’的中心点o，并以中心点o为原点建立坐标轴(例如，x轴和y轴)。分别获取第一个第一边界点M1的坐标(x1，y1)和第一个第二边界点M1’的坐标(x1'，y1')，基于(x1，y1)和(x1'，y1')可获取第一个第一边界点M1和第一个第二边界点M1’之间的间距M1M1’。当M1M1’大于预设值时，认为填充柱203a在第一个第一边界点M1处存在形变。
示例性地，参照图3g所示，获取第二个第一边界点M2的坐标(x2，y2)和第二个第二边界点M2’的坐标(x2'，y2')，基于(x2，y2)和(x2'，y2')可获取第二个第一边界点M2和第二个第二边界点M2’之间的间距M2M2’。当M2M2’大于预设值时，认为填充柱203a在第二个第一边界点M2处存在形变。
示例性地，参照图3g所示，基于第一个第一边界点M1与中心点o之间的连线，确定填充柱203a的第一个形变方向，即ox向量与oM1向量之间的夹角。基于第二个第一边界点M2与中心点o之间的连线，确定填充柱203a的第二个形变方向，即ox向量与oM2向量之间的夹角。
可以理解的是，这里以第一个第一边界点M1和第二个第一边界点M2为例进行说明，是为了便于本领域技术人员理解本公开，在实际的半导体器件测试中，可对填充柱203a的多个第一边界点执行上述处理，以确定填充柱203a的多个形变方向。
需要指出的是，这里填充柱的形变方向可以是某一特定角度，例如，30°，60°，120°等，还可以是某一角度范围，例如，30°至35°，60°至65°，120°至125°等。
图3h示出了图3f中填充柱的扫描图形的形变方向，以填充柱203a为例，参照图3h所示，填充柱203a至少存在两处较为明显的形变方向，通过填充柱203a这两处较为明显的形变方向，可判断牺牲层在这两个方向上的受损程度严重。
在一些实施例中，上述方法还包括：
统计每个填充柱的形变方向，获得填充柱的形变方向的分布。
可以理解的是，本公开实施例中通过第一表面显露第1层至第N层的牺牲层和多个填充柱，再对每个填充柱的形变方向统计，可以较大面积的表征半导体结构中每一层牺牲层的受损情况。根据填充柱的形变方向的分布可反映每一层牺牲层受损的取向分布，有利于精确的反馈，以更好地优化半导体器件制作的工艺参数，从整体上提升最终器件的电性能和可靠性。
以下将结合上述实施例提供具体示例。
示例1：
图4至图7是根据本公开实施例示出的一种三维存储器的测试方法。参照图4至图7，所述方法包括以下步骤：
步骤一：参照图4所示，提供半导体结构200；半导体结构200包括：交替堆叠设置的多层绝缘层201和多层牺牲层202、以及贯穿半导体结构200且呈阵列分布的多个填充柱203。
示例性地，参照图4所示，半导体结构200包括：下部叠层200a和上部叠层200b以及位于下部叠层200a和上部叠层200b之间的层间绝缘层。
示例性地，参照图4所示，衬底100，位于半导体结构200之下，用于承载半导体结构200。填充柱203的底部显露衬底100的上表面。
绝缘层201的组成材料包括：氧化物。例如，氧化硅或二氧化硅。
牺牲层202的组成材料包括：氮化物。例如，氮化硅或氮氧化硅。
填充柱203的组成材料包括：硅或多晶硅。
步骤二：参照图4所示，沿第一方向对半导体结构200的一侧进行第一减薄，直至显露半导体结构200的第1层至第N层的牺牲层和多个填充柱，沿第二方向对半导体结构200的另一侧进行第二减薄，形成待测样品300，待测样品300包括相对设置的第一表面300a和第二表面300b。
需要指出的是，第一表面300a或第二表面300b与填充柱203的轴向之间的夹角为锐角。可以理解的是，沿第一方向对半导体结构200的一侧进行第一减薄后，形成第一切割面，即第一表面300a。第一表面300a与水平面(即xoy平面)之间的夹角为锐角。
步骤三：对待测样品300执行扫描检测，获得多个填充柱的扫描图形。
示例性地，可将图4中的待测样品300放置于样品台上，且使得待测样品300的第二表面300b朝向样品台，对待测样品300的第一表面300a执行扫描检测，并获得待测样品300的第一表面300a的扫描图像。
可以理解的是，待测样品300的第一表面300a的扫描图像包括：第1层至第N层的牺牲层的扫描图形以及多个填充柱203的扫描图形。
扫描检测包括：能量过滤透射电子显微检测。
示例性地，在获得图4中的待测样品300的第一表面300a扫描图像后，可利用能量过滤透射电子显微检测技术，筛选出多个填充柱的扫描图形。图5示出了经能量过滤透射处理后多个填充柱的扫描图形，例如，呈阵列排布的填充柱1、填充柱2、……以及填充柱14。
步骤四：参照图6所示，利用图像软件处理扫描图像。
示例性地，参照图5所示，在获得多个填充柱的扫描图形后，可选取一个填充柱(例如，填充柱1)的扫描图形，利用图像处理软件确定填充柱1的多个第一边界点，对多个第一边界点进行拟合处理，可获得填充柱1的拟合图形。
步骤五：参照图6所示，自动量测形变大小。
示例性地，结合图3g和图5所示，可基于填充柱1的拟合图形，确定该拟合图形的多个第二边界点和中心点，以该中心点为原点，建立坐标轴，获取扫描图形中第M个第一边界点的坐标以及拟合图形中第M个第二边界点的坐标，基于第M个第一边界点的坐标和第M个第二边界点的坐标，确定第M个第一边界点与第M个第二边界点之间的间距，当该间距大于预设值时，认为所选取的填充柱在第M个第一边界点处存在形变，以第M个第一边界点与第M个第二边界点之间的间距作为形变大小。
可以理解的是，这里选取一个填充柱为例进行说明，是为了便于本领域技术人员理解本公开，在实际的半导体器件测试中，可分别对待测样品扫描图像中的每个填充柱(例如，填充柱1、填充柱2、……以及填充柱14)执行上述处理，并分别确定每个填充柱的形变方向和形变大小。
步骤六：参照图6所示，统计各个角度的形变大小。
示例性地，可利用图像处理软件自动统计各个角度的形变大小。例如，第一个填充柱的形变角度分别是72°和120°，对应形变大小分别是R1和R2，第二个填充柱的形变角度分别是240°和300°，对应形变大小分别是R3和R4。
可以理解的是，通过统计可获得半导体结构中多个填充柱的形变角度以及每一形变角度上的形变大小，通过该形变角度和形变大小，可反映半导体结构中牺牲层的受损取向，以及在每一取向上的受损大小。
步骤七：参照图6所示，归一化处理后得到取向分布图。
示例性地，以第一个填充柱和第二个填充柱为例，半导体结构的形变角度包括72°、120°、240°和300°，对应地形变大小分别是R1、R2、R3和R4。确定R1、R2、R3和R4中的最大值Rmax，对形变大小进行归一化处理得到R1/Rmax、R2/Rmax、R3/Rmax和R4/Rmax。以形变角度为横坐标，归一化处理后得到的形变大小为纵坐标，绘制填充柱的形变分布图，也即牺牲层受损的取向分布图。
图7示出了图4的三维存储器中牺牲层受损的取向分布图，从图7中可以看出，三维存储器中牺牲层受损较大的区域集中在72°、120°、240°及300°等4个位置，有明显的取向分布。
本公开还提供一种测试样品300，结合图3c和图3d所示，包括：相对设置的第一表面300a和第二表面300b；其中，第一表面300a或第二表面300b显露第1层至第N层的牺牲层202和呈阵列分布的多个填充柱203，N为自然数；
第一表面300a或第二表面300b与填充柱203的轴向之间的夹角为第一锐角。
示例性地，参照图3c所示，待测样品300在xoz平面的投影呈四边形，直线BB’表示的是待测样品300的第一表面300a所在的平面，直线CC’表示的是待测样品300的第二表面300b所在的平面。直线L1L2平行于填充柱203的轴向，第一表面300a与填充柱203的轴向之间的夹角，可通过直线BB’与直线L1L2之间的夹角α1表示。第二表面300b与填充柱203的轴向之间的夹角，可通过直线CC’与直线L1L2之间的夹角α2表示。
需要指出的是，在本公开实施例中，第一锐角可包括：第一表面300a与填充柱203的轴向之间的夹角α1，或，第二表面300b与填充柱203的轴向之间的夹角α2。这里，夹角表示的是平面与直线相交所形成的夹角中的最小正角。
可以理解的是，当第一表面300a或第二表面300b与填充柱203的轴向之间的夹角为第一锐角时，第一表面300a或第二表面300b相对于水平面(即xoy平面)倾斜，且不垂直于水平面。
图3d示出了待测样品300的第一表面300a在xoy平面的投影图，参照图图3d所示，第一表面300a显露第一层牺牲层202-1、第二层牺牲层202-2、……第N层牺牲层202-N以及位于不同层的牺牲层中的多个填充柱203。可以理解的是，在本公开实施例中，通过第一表面300a可以显露半导体结构中不同层的牺牲层，同时还可以显露半导体结构中呈阵列分布的多个填充柱。
同理，还可通过待测样品300的第二表面300b显露第1层至第N层的牺牲层和多个填充柱，与第一表面300a类似，本公开在此不作赘述。
以上所述，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本公开的保护范围之内。因此，本公开的保护范围应以所述权利要求的保护范围为准。
Claims (12)
1.一种半导体结构的测试方法，其特征在于，包括：
提供所述半导体结构；其中，所述半导体结构包括：交替堆叠设置的多层绝缘层和多层牺牲层、以及贯穿所述半导体结构且呈阵列分布的多个填充柱；
切割所述半导体结构形成待测样品；其中，所述待测样品包括相对设置的第一表面和第二表面，所述第一表面或所述第二表面与所述填充柱的轴向之间的夹角为第一锐角；所述第一表面或所述第二表面显露第1层至第N层的所述牺牲层和所述多个填充柱，N为自然数；
对所述待测样品执行扫描检测，获得所述多个填充柱的扫描图形；
对所述扫描图形进行拟合处理，获得所述多个填充柱的拟合图形；
基于所述扫描图形与所述拟合图形，确定所述多个填充柱的形变方向。
2.根据权利要求1所述的方法，其特征在于，所述切割所述半导体结构形成待测样品，包括：
沿第一方向对所述半导体结构的一侧进行第一减薄，以显露第1层至第N层的所述牺牲层和所述多个填充柱；其中，所述第一方向与所述填充柱的轴向之间的夹角为第二锐角；
沿第二方向对所述半导体结构的另一侧进行第二减薄，以形成所述待测样品；其中，所述第二方向与所述第一方向相反。
3.根据权利要求1所述的方法，其特征在于，所述牺牲层与所述填充柱的组成材料不同。
4.根据权利要求3所述的方法，其特征在于，
所述牺牲层的组成材料包括：氮化硅或氮氧化硅；
所述填充柱的组成材料包括：硅或多晶硅。
5.根据权利要求1所述的方法，其特征在于，所述对所述扫描图形进行拟合处理，获得所述多个填充柱的拟合图形，包括：
确定所述扫描图形的多个第一边界点；
对所述多个第一边界点进行拟合处理，以获得所述拟合图形。
6.根据权利要求5所述的方法，其特征在于，所述基于所述扫描图形与所述拟合图形，确定所述多个填充柱的形变方向，包括：
确定所述拟合图形的多个第二边界点和中心点；
获取第M个所述第一边界点与第M个所述第二边界点之间的第M个间距；其中，M为自然数；
在所述第M个间距大于预设值时，确定所述填充柱在第M个所述第一边界点的位置处存在形变；
基于第M个所述第一边界点与所述中心点之间的连线，确定所述填充柱的形变方向。
7.根据权利要求1所述的方法，其特征在于，所述第一表面与所述第二表面之间的距离包括：40nm至60nm。
8.根据权利要求1所述的方法，其特征在于，所述第一锐角的范围包括：70°至75°。
9.根据权利要求1所述的方法，其特征在于，所述扫描检测包括：能量过滤透射电子显微检测。
10.根据权利要求1所述的方法，其特征在于，所述方法还包括：
统计每个所述填充柱的形变方向，获得所述填充柱的形变方向的分布。
11.根据权利要求1所述的方法，其特征在于，所述半导体结构包括：三维存储器。
12.一种测试样品，其特征在于，包括：
相对设置的第一表面和第二表面；其中，所述第一表面或所述第二表面显露第1层至第N层的牺牲层和呈阵列分布的多个填充柱，N为自然数；
所述第一表面或所述第二表面与所述填充柱的轴向之间的夹角为第一锐角。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202110962734.8A CN113782461B (zh) | 2021-08-20 | 2021-08-20 | 半导体结构的测试方法以及测试样品 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202110962734.8A CN113782461B (zh) | 2021-08-20 | 2021-08-20 | 半导体结构的测试方法以及测试样品 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN113782461A true CN113782461A (zh) | 2021-12-10 |
| CN113782461B CN113782461B (zh) | 2024-04-09 |
Family
ID=78838529
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202110962734.8A Active CN113782461B (zh) | 2021-08-20 | 2021-08-20 | 半导体结构的测试方法以及测试样品 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN113782461B (zh) |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20160204041A1 (en) * | 2015-01-09 | 2016-07-14 | Samsung Electronics Co., Ltd. | Method of inspecting semiconductor device and method of fabricating semiconductor device using the same |
| CN107507787A (zh) * | 2017-08-31 | 2017-12-22 | 长江存储科技有限责任公司 | 一种沟道孔的检测方法 |
| CN109952643A (zh) * | 2016-10-10 | 2019-06-28 | 三维单晶公司 | 3d半导体器件及结构 |
| CN113097083A (zh) * | 2021-03-12 | 2021-07-09 | 长江存储科技有限责任公司 | 一种字线的填充空隙率的确定方法 |
| CN113097090A (zh) * | 2021-03-30 | 2021-07-09 | 长江存储科技有限责任公司 | 一种三维存储器沟道孔薄膜厚度的测量方法 |
-
2021
- 2021-08-20 CN CN202110962734.8A patent/CN113782461B/zh active Active
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20160204041A1 (en) * | 2015-01-09 | 2016-07-14 | Samsung Electronics Co., Ltd. | Method of inspecting semiconductor device and method of fabricating semiconductor device using the same |
| CN109952643A (zh) * | 2016-10-10 | 2019-06-28 | 三维单晶公司 | 3d半导体器件及结构 |
| CN107507787A (zh) * | 2017-08-31 | 2017-12-22 | 长江存储科技有限责任公司 | 一种沟道孔的检测方法 |
| CN113097083A (zh) * | 2021-03-12 | 2021-07-09 | 长江存储科技有限责任公司 | 一种字线的填充空隙率的确定方法 |
| CN113097090A (zh) * | 2021-03-30 | 2021-07-09 | 长江存储科技有限责任公司 | 一种三维存储器沟道孔薄膜厚度的测量方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN113782461B (zh) | 2024-04-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP6598684B2 (ja) | 荷電粒子ビームを用いた傾斜ミリングまたは視射角ミリング操作用の基準マーク設計 | |
| US20180247793A1 (en) | Glancing angle mill | |
| US10204762B2 (en) | Endpointing for focused ion beam processing | |
| US9696372B2 (en) | Multidimensional structural access | |
| KR102155834B1 (ko) | 높은 종횡비 구조 분석 | |
| CN105914159B (zh) | 利用已知形状薄片自动s/tem采集和计量的图形匹配 | |
| CN110876279A (zh) | 用于利用激光增强电子隧穿效应检测深度特征中的缺陷的方法 | |
| CN107860620B (zh) | 一种透射电子显微镜样品及其制备方法 | |
| JP2014022296A (ja) | 荷電粒子線装置及び試料作製方法 | |
| CN108010860B (zh) | 一种自定位电迁移测试结构及透射电镜样品制备方法 | |
| US11199401B1 (en) | End-point detection for similar adjacent materials | |
| CN113782461B (zh) | 半导体结构的测试方法以及测试样品 | |
| JP2002228562A (ja) | 透過型電子顕微鏡の試料作製方法 | |
| US11280749B1 (en) | Holes tilt angle measurement using FIB diagonal cut | |
| CN111323443B (zh) | Sono刻蚀样品制备及检测方法 | |
| WO1999017103A2 (en) | In-line fib process monitoring with wafer preservation | |
| US7005640B2 (en) | Method and apparatus for the characterization of a depth structure in a substrate | |
| CN112868082B (zh) | 图像形成方法以及图像形成系统 | |
| JPH08261894A (ja) | Ｔｅｍ評価試料及びその作成方法 | |
| Lee et al. | Automated Diagonal Slice and View Solution for 3D Device Structure Analysis | |
| CN116338248A (zh) | 透射电子显微镜样品的制备方法 | |
| CN114577151B (zh) | 厚度测量方法及装置 | |
| US20240153738A1 (en) | Precision in stereoscopic measurements using a pre-deposition layer | |
| CN105158514A (zh) | 一种重复单元结构tem样品的定位方法 | |
| KR20230141642A (ko) | 3차원 특징부를 분석하기 위한 방법 및 시스템 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |