KR20200053919A - 수직형 메모리 장치 및 그 제조 방법 - Google Patents

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Abstract

본 기술은 전기적 특성이 우수하고 집적도가 높은 수직형 메모리 장치 및 그 제조 방법에 관한 것으로, 본 기술에 따른 수직형 메모리 장치는, 메모리셀영역과 콘택영역을 포함하는 기판; 상기 메모리셀영역에서 상기 콘택영역으로 연장되고, 상기 콘택영역에서 각각의 단부인 패드부가 계단 형상을 가지도록 적층된 복수의 게이트전극; 상기 복수의 게이트전극 각각의 패드부에 접속된 복수의 콘택플러그; 및 상기 복수의 게이트 전극 각각의 상기 패드부 아래에 형성된 복수의 지지대를 포함할 수 있다.

Description

수직형 메모리 장치 및 그 제조 방법{VERTICAL MEMORY DEVICE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 반도체장치에 관한 것으로, 보다 상세하게는 수직형 메모리 장치 및 그 제조 방법에 관한 것이다.
최근에는 메모리 장치의 집적도 증가로 인해 3차원 구조로 이루어진 메모리 장치가 개발되고 있다. 3차원 메모리 장치는 기판으로부터 수직 방향으로 적층된 메모리셀들을 포함할 수 있다. 메모리 장치의 대용량화로 인하여, 메모리 장치의 제조 공정의 난이도도 점차 높아지고 있다.
본 발명의 실시예는 전기적 특성이 우수하고 집적도가 높은 수직형 메모리 장치 및 그 제조 방법을 제공한다.
본 발명의 실시예에 따른 수직형 메모리장치는, 메모리셀영역과 콘택영역을 포함하는 기판; 상기 메모리셀영역에서 상기 콘택영역으로 연장되고, 상기 콘택영역에서 각각의 단부인 패드부가 계단 형상을 가지도록 적층된 복수의 게이트전극; 상기 복수의 게이트전극 각각의 패드부에 접속된 복수의 콘택플러그; 및 상기 복수의 게이트 전극 각각의 상기 패드부 아래에 형성된 복수의 지지대를 포함할 수 있다.
본 발명의 실시예에 따른 수직형 메모리장치 제조 방법은, 기판 상에 절연층과 희생층이 교대로 적층된 교번스택을 형성하는 단계; 상기 교번스택의 일부 영역에 계단형 구조를 형성하는 단계; 상기 계단형 구조를 커버링하되, 상기 희생층 각각에 접속된 복수의 희생패드를 형성하는 단계; 상기 희생층들 및 희생패드들을 각각 게이트전극들 및 패드부들로 치환하는 단계; 및 상기 패드부들 각각에 접속되는 복수의 콘택플러그를 형성하는 단계를 포함하고, 상기 복수의 패드부 각각의 아래에 복수의 지지대를 형성하는 단계를 포함할 수 있다.
본 발명의 실시예에 따른 수직형 메모리장치 제조 방법은, 메모리셀영역과 콘택영역이 정의된 기판 상에 절연층과 희생층이 교대로 적층된 교번스택을 형성하는 단계; 상기 콘택영역의 교번스택에 복수의 지지대가 내장된 계단형 구조를 형성하는 단계; 상기 복수의 지지대를 커버링하되, 상기 메모리셀영역의 희생층 각각에 접속된 복수의 희생패드를 형성하는 단계; 상기 메모리셀영역의 희생층들을 각각 게이트전극들로 치환하는 단계; 상기 콘택영역의 희생패드들을 각각 패드부들로 치환하는 단계; 및 상기 패드부들 각각에 접속되는 복수의 콘택플러그를 형성하는 단계를 포함하고, 상기 복수의 지지대는 상기 복수의 패드부 각각의 아래에 위치하는 적어도 한 쌍의 지지대를 포함할 수 있다.
본 발명의 실시예에 따른 수직형 반도체장치는 제1영역과 제2영역을 포함하는 기판; 상기 제1영역에서 상기 제2영역으로 연장되고, 상기 제2영역에서 각각의 끝단부가 계단 형상을 가지도록 적층된 복수의 수평형 절연층과 복수의 수평형 도전층; 상기 복수의 수평형 도전층 각각의 끝단부에 접속된 복수의 수직형 도전층; 및 상기 복수의 수평형 도전층 각각의 상기 끝단부 아래에 형성되고, 상기 수평형 절연층을 관통하는 적어도 한 쌍의 절연성 지지대를 포함할 수 있다.
본 기술은 콘택영역에 복수의 지지대를 형성하므로써, 메모리셀 스택의 벤딩을 방지할 수 있다.
본 기술은 콘택플러그 하부에 복수의 지지대를 형성하므로써, 콘택플러그의 펀치현상을 방지할 수 있다.
따라서, 고신뢰성을 가지는 수직형 메모리장치의 집적도를 향상시킬 수 있다.
도 1a는 일실시예에 따른 수직형 메모리 장치를 도시한 평면도이다.
도 1b는 도 1a의 A-A'선에 따른 단면도이다.
도 2a 내지 도 2m은 지지구조물의 다양한 응용예를 도시한 도면이다.
도 3a 내지 도 3g는 지지구조물의 다른 응용예를 도시한 도면이다.
도 4a 내지 도 4k는 일실시예에 따른 수직형 메모리 장치를 제조하는 방법의 일예를 설명하기 위한 단면도이다.
본 명세서에서 기재하는 실시예들은 본 발명의 이상적인 개략도인 단면도, 평면도 및 블록도를 참고하여 설명될 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이고, 발명의 범주를 제한하기 위한 것은 아니다.
도 1a는 일실시예에 따른 수직형 메모리 장치를 도시한 평면도이다. 도 1b는 도 1a의 A-A'선에 따른 단면도이다.
도 1a 및 도 1b를 참조하면, 수직형 메모리 장치(100)는 제1슬릿(SL1)에 의해 블럭(BLK) 단위로 분리될 수 있고, 어느 하나의 블럭(BLK)은 복수의 적층구조물(110)을 포함할 수 있다. 이웃하는 적층구조물(110)은 제2슬릿(SL2)에 의해 분리될 수 있다. 제1슬릿(SL1) 및 제2슬릿(SL2)은 절연물질(도시 생략)로 채워져 있을 수 있다.
수직형 메모리 장치(100)는 메모리셀영역(MC)과 콘택영역(CT)을 포함하는 기판(101), 기판(101) 상의 적층구조물(110), 메모리셀영역(MC)의 적층구조물(110)을 관통하는 복수의 수직채널구조물(120), 콘택영역(CT)의 적층구조물을 관통하는 복수의 지지구조물(130) 및 지지구조물(130) 상부에 위치하는 플러그구조물(140)을 포함할 수 있다.
콘택영역(CT)은 복수의 콘택영역(CT1~CT6)을 포함할 수 있다. 복수의 콘택영역(CT1~CT6)은 계단 형상을 가질 수 있다.
기판(101)은 반도체기판을 포함할 수 있다. 기판(101)은 실리콘을 함유하는 물질로 이루어질 수 있다. 기판(101)은 실리콘, 단결정 실리콘, 폴리실리콘, 비정질 실리콘, 실리콘저마늄, 단결정 실리콘저마늄, 다결정 실리콘저마늄, 탄소 도핑된 실리콘, 그들의 조합 또는 그들의 다층을 포함할 수 있다. 기판(101)은 저마늄과 같은 다른 반도체물질을 포함할 수도 있다. 기판(101)은 Ⅲ/Ⅴ족 반도체기판, 예컨대 GaAs과 같은 화합물반도체기판을 포함할 수도 있다. 기판(101)은 SOI(Silicon On Insulator) 기판을 포함할 수도 있다.
적층구조물(110)은 복수의 절연층(102)과 복수의 게이트전극(103)을 포함할 수 있다. 적층구조물(110)은 복수의 절연층(102)과 복수의 게이트전극(103)이 교대로 적층될 수 있다. 적층구조물(110)의 최상층은 절연층(102)일 수 있다. 복수의 절연층(102) 중 최하층의 절연층(102)은 기판(101)과 접촉할 수 있다. 복수의 게이트전극(103)은 메모리셀영역(MC)에서 콘택영역(CT)으로 연장되고, 콘택영역(CT)에서 각각의 단부인 패드부(103P)가 계단 형상(104)을 가지도록 적층될 수 있다.
게이트전극(103)은 실리콘, 금속, 금속질화물, 금속실리사이드 또는 이들의 조합을 포함할 수 있다. 게이트전극(103)은 화학기상증착법(CVD) 또는 원자층증착법(ALD)에 의해 형성될 수 있다. 게이트전극(110)은 텅스텐함유물질을 포함할 수 있다. 게이트전극(103)은 텅스텐층을 포함할 수 있다. 텅스텐층은 텅스텐소스물질로 WF6를 이용하고, 환원 가스로서 H2, SiH4 및 B2H6 중 적어도 하나를 이용하여 증착할 수 있다. 다른 실시예에서, 텅스텐층은 W(CO)6와 같은 플루오린프리(Fluorine-free) 텅스텐소스를 이용하여 증착될 수 있다.
지지구조물(130)은 콘택영역(CT)에 형성될 수 있다. 지지구조물(130)은 복수의 지지대(131, 132)를 포함할 수 있다. 지지대(131, 132)는 복수의 콘택영역(CT1~CT6) 각각에 형성될 수 있다. 지지대(131, 132) 각각은, 적어도 한 쌍의 절연성 지지대를 포함할 수 있다. 복수의 지지대(131, 132)는 제1지지대(131) 및 제2지지대(132)를 포함할 수 있다. 제1지지대(131)는 콘택플러그(141)에 수직하게 오버랩될 수 있다(도면부호 'VO' 참조). 제2지지대(132)는 제1지지대(131)로부터 이격될 수 있고, 콘택플러그(141)에 수직하게 오버랩되지 않을 수 있다. 다른 실시예에서, 제1지지대(131)는 콘택플러그(141)에 수직하게 오버랩되지 않을 수도 있다. 복수의 지지대(131, 132)는, 기판(101)의 표면에 대해 수직하게 연장된 형상을 가질 수 있다. 복수의 지지대(131, 132)의 상부 표면은, 기판(101)의 표면에 대해 수직방향으로 서로 다른 레벨을 가질 수 있다. 복수의 지지대(131, 132)의 저면은, 기판(101)의 표면에 접촉될 수 있다. 도 1a에 도시된 바와 같이, 복수의 지지대(131, 132)의 횡단면 형상은 직사각형일 수 있다. 지지대(131, 132)의 횡단면 형상은 직사각형 외에 원형, 타원형 또는 다각형을 포함할 수 있다. 복수의 지지대(131, 132)의 횡단면적은 콘택플러그(141)의 횡단면적보다 더 클 수 있다. 최하층의 게이트전극(103)의 패드부(103P) 아래에는 지지대(131, 132)가 형성되지 않을 수 있다. 다른 실시예에서, 하나의 콘택플러그(141) 아래에 적어도 3개 이상의 복수의 지지대가 형성될 수도 있다. 예컨대, 콘택플러그(141)의 랜딩되는 위치에 상관없이 복수의 지지대를 형성할 수 있다.
플러그구조물(140)은 복수의 콘택플러그(141)를 포함할 수 있다. 복수의 콘택플러그(141) 각각은 게이트전극(103) 각각의 패드부(103P)에 접속될 수 있다. 콘택플러그(141)들은 서로 다른 높이를 갖되, 그 상부 표면들은 동일 레벨일 수 있다. 복수의 콘택플러그(141)는 층간절연층(142)을 관통하여 패드부(103P)에 접속될 수 있다.
복수의 절연층(102)과 복수의 지지대(131, 132)는 동일 물질로 형성될 수 있다. 복수의 절연층(102)과 복수의 지지대(131, 132)는 산화물, 예컨대, 실리콘산화물을 포함할 수 있다.
수직채널구조물(120)은 메모리셀영역(MC)에 형성될 수 있다. 탑뷰로 볼 때, 복수의 수직채널구조물(120)은 규칙적으로 어레이될 수 있다. 수직채널구조물(120)의 상부에도 콘택플러그(141)가 형성될 수 있다.
게이트전극(103)은 워드라인(wordline), 제어게이트전극(control gate electrode) 또는 선택게이트전극(select gate electrode)의 일부일 수 있다. 워드라인, 제어게이트전극 및 선택게이트전극은 비휘발성 메모리 장치(Non-volatile memory device)의 일부일 수 있다. 워드라인, 제어게이트전극 및 선택게이트전극은 수직형(Vertical) NAND의 일부일 수 있다. 수직형 메모리장치(100)는 수직형 NAND일 수 있다.
도 2a 내지 도 2m은 지지구조물의 다양한 응용예를 도시한 도면이다.
도 2a를 참조하면, 한 쌍의 지지대(131, 132)는 서로 다른 폭을 가질 수 있다. 한 쌍의 지지대(131, 132)는 서로 평행할 수 있다. 한 쌍의 지지대(131, 132)은 어느 한 방향으로 연장되는 라인 형상일 수 있다. 한 쌍의 지지대(131, 132)는 동일한 길이를 가질 수 있다. 콘택플러그(141)에 오버랩되는 제1지지대(131)는 제2지지대(132)보다 더 작은 폭을 가질 수 있다. 제2지지대(132)는 콘택플러그(141)보다 더 큰 폭을 가질 수 있다.
다른 실시예에서, 제1지지대(131)의 폭이 제2지지대(132)보다 더 클 수 있다.
도 2b 내지 도 2d를 참조하면, 한 쌍의 지지대(131, 132)는 서로 다른 길이를 가질 수 있다. 콘택플러그(141)에 오버랩되는 제1지지대(131)는 제2지지대(132)보다 더 큰 길이를 가질 수 있다. 제1지지대(131)는 적어도 하나의 벤딩부(131E)를 더 포함할 수 있다. 도 2b 및 도 2c에 도시된 바와 같이, 벤딩부(131E)는 제1지지대(131)의 일측 끝단으로부터 벤딩된 형상일 수 있다. 도 2d에 도시된 바와 같이, 벤딩부(131E)는 제1지지대(131)의 양측 끝단으로부터 벤딩된 형상일 수 있다.
제1지지대(131)의 벤딩부(131E)는 제2지지대(132)와 접촉하지 않을 수 있다.
위와 같이, 벤딩부(131E)를 더 포함함에 따라 제1지지대(131)의 지지력이 강화될 수 있다.
도 2e 내지 도 2g를 참조하면, 한 쌍의 지지대(131, 132)는 서로 다른 길이를 가질 수 있다. 콘택플러그(141)에 오버랩되는 제1지지대(131)는 제2지지대(132)보다 더 작은 길이를 가질 수 있다. 제2지지대(132)는 적어도 하나의 벤딩부(132E)를 더 포함할 수 있다. 도 2e 및 도 2f에 도시된 바와 같이, 벤딩부(132E)는 제2지지대(132)의 일측 끝단으로부터 벤딩된 형상일 수 있다. 도 2g에 도시된 바와 같이, 벤딩부(132E)는 제2지지대(132)의 양측 끝단으로부터 벤딩된 형상일 수 있다.
제2지지대(132)의 벤딩부(132E)는 제1지지대(131)와 접촉하지 않을 수 있다.
위와 같이, 벤딩부(132E)를 더 포함함에 따라 제2지지대(132)의 지지력이 강화될 수 있다.
도 2h 및 도 2i를 참조하면, 한 쌍의 지지대(131, 132)가 각각 하나의 벤딩부(131E, 132E)를 포함할 수 있다. 벤딩부(131E)는 제1지지대(131)의 일측 끝단으로부터 벤딩된 형상일 수 있다. 벤딩부(132E)는 제2지지대(132)의 일측 끝단으로부터 벤딩된 형상일 수 있다.
위와 같이, 벤딩부(131E, 132E)를 더 포함함에 따라 제1 및 제2지지대(131, 132)의 지지력이 강화될 수 있다.
도 2j 및 도 2k를 참조하면, 제2지지대(132)의 벤딩부(132E)가 제1지지대(131)에 접속될 수 있다.
도 2l을 참조하면, 제1지지대(131)의 벤딩부(131E)는 제2지지대(132)에 접속될 수 있고, 제2지지대(132)의 벤딩부(132E)는 제1지지대(131)에 접속될 수 있다.
도 2m을 참조하면, 제1지지대(131)의 끝단들과 제2지지대(132)의 끝단들 사이에 추가 지지대(133)가 더 형성될 수 있다. 추가 지지대(133)는 제1 및 제2지지대(131, 132)와 접촉하지 않을 수 있다.
도 3a 내지 도 3g는 지지구조물의 다른 응용예를 도시한 도면이다.
도 3a를 참조하면, 한 쌍의 지지대(131, 132)는 서로 다른 형상일 수 있다. 한 쌍의 지지대(131, 132)는 서로 평행할 수 있다. 한 쌍의 지지대(131, 132)는 어느 한 방향으로 연장되는 라인 형상일 수 있다. 제2지지대(132)는 양끝단에 돌출부(132P)를 가질 수 있다. 콘택플러그(141)에 오버랩되는 제1지지대(131)는 양끝단에 돌출부를 갖지 않을 수 있다.
다른 실시예에서, 제1지지대(131)의 양끝단에도 돌출부가 형성될 수 있다.
도 3b 내지 도 3d를 참조하면, 한 쌍의 지지대(131, 132)는 서로 다른 형상일 수 있다. 한 쌍의 지지대(131, 132)는 서로 평행할 수 있다. 한 쌍의 지지대(131, 132) 중 제1지지대(131)는 어느 한 방향으로 연장되는 라인 형상일 수 있다. 제2지지대(132)는 복수의 분리형 지지대(isolated supporter, 132S)를 포함할 수 있다. 분리형 지지대(132S)들은 서로 이격될 수 있다. 분리형 지지대(132S)의 모양은 직사각형, 원형, 타원형 또는 다각형일 수 있다.
도 3e를 참조하면, 제2지지대(132)는 웨이브형상 또는 지그재그형상일 수 있다. 제1지지대(131)는 라인 형상일 수 있다.
도 3f 및 도 3g를 참조하면, 제1지지대(131)는 라인 형상일 수 있다. 제2지지대(132)는 라인형 지지대(132L)와 복수의 브랜치형 지지대(Branch supporter, 132B)를 포함할 수 있다. 브랜치형 지지대(132B)들은 하나의 라인형 지지대(132L)를 일정 간격을 두고 관통하는 형상일 수 있다. 분리형 지지대(132S)의 모양은 직사각형, 원형, 타원형 또는 다각형일 수 있다.
상술한 도 1a 내지 도 3g에 도시된 바와 같이, 지지대(131, 132)를 형성하므로써, 적층구조물(110)의 벤딩을 방지할 수 있다. 콘택플러그(141) 하부에 복수의 지지대(131, 132)를 형성하므로써, 콘택플러그(141)의 펀치현상을 방지할 수 있다. 콘택플러그(141)의 랜딩되는 위치에 상관없이 복수의 지지대(131, 132)를 형성할 수 있으므로, 지지대(131, 132)의 갯수를 증가시킬 수 있다. 이에 따라, 적층구조물(110)의 벤딩을 더욱 방지할 수 있다.
따라서, 고신뢰성을 가지는 수직형 메모리장치(100)의 집적도를 향상시킬 수 있다.
도 4a 내지 도 4k는 일실시예에 따른 수직형 메모리 장치를 제조하는 방법의 일예를 설명하기 위한 단면도이다.
도 4a를 참조하면, 메모리셀영역(MC) 및 콘택영역(CT)을 포함하는 기판(11)을 준비한다. 기판(11)은 반도체 물질을 포함할 수 있다. 기판(11)은 반도체기판을 포함할 수 있다. 기판(11)은 실리콘을 함유하는 물질로 이루어질 수 있다. 기판(11)은 실리콘, 단결정 실리콘, 폴리실리콘, 비정질 실리콘, 실리콘저마늄, 단결정 실리콘저마늄, 다결정 실리콘저마늄, 탄소 도핑된 실리콘, 그들의 조합 또는 그들의 다층을 포함할 수 있다. 기판(11)은 저마늄과 같은 다른 반도체물질을 포함할 수도 있다. 기판(11)은 Ⅲ/Ⅴ족 반도체기판, 예컨대 GaAs과 같은 화합물반도체기판을 포함할 수도 있다. 기판(11)은 SOI(Silicon On Insulator) 기판을 포함할 수도 있다. 기판(11)은 반도체기판, 반도체기판 상에 형성된 트랜지스터들 및 다층 금속배선을 포함하는 적층구조일 수도 있다.
기판(11) 상에 교번스택(ST)이 형성될 수 있다. 교번스택(ST)은 복수의 절연층(12) 및 복수의 희생층(13)을 교대로 적층하여 형성할 수 있다. 절연층(12)은 실리콘산화물을 포함할 수 있다. 희생층(13)은 절연층(12)에 대하여 식각 선택비를 가지는 물질을 포함할 수 있다. 희생층(13)은 절연층(12)과 습식 식각 특성이 다른 물질을 포함할 수 있다. 희생층(13)은 실리콘질화물, 실리콘산화질화물, 폴리실리콘 또는 실리콘게르마늄을 포함할 수 있다. 교번스택(ST)의 최상층은 절연층(12)일 수 있다.
다음으로, 교번스택(ST)에 복수의 채널홀(14)이 형성될 수 있다. 복수의 채널홀(14)은 메모리셀영역(MC)의 교번스택(ST)을 관통할 수 있다.
도 4b에 도시된 바와 같이, 복수의 채널홀(14) 각각에 수직채널구조물(15)이 형성될 수 있다. 복수의 수직채널구조물(15)은 메모리셀영역(MC)에 형성될 수 있다. 수직채널구조물(15) 각각은 블록킹층(15A), 전하저장층(15B), 터널절연층(15C), 채널층(15D) 및 코어절연막(15E)을 포함할 수 있다. 블로킹층(15A)은 산화물로 형성될 수 있고, 전하저장층(15B)은 질화물로 형성될 수 있다. 터널절연층(15C)은 산화물로 형성될 수 있다.
채널층(15D)은 반도체물질을 포함할 수 있다. 예를 들면, 채널층(15D)은 다결정 반도체 물질, 비정질 반도체 물질, 또는 단결정 반도체 물질 중 어느 하나를 포함할 수 있다. 채널층(15D)은 실리콘(Si), 게르마늄(Ge), 실리콘게르마늄(SiGe), Ⅲ-Ⅴ족 화합물 또는 Ⅱ-Ⅵ족 화합물을 포함할 수 있다. 채널층(15D)은 폴리실리콘을 포함할 수 있다.
채널층(15D), 터널절연층(15C), 전하저장층(15B) 및 블로킹층(15A)은 채널홀(14)의 측벽에 스페이서 형상으로 형성될 수 있다. 다른 실시예에서, 채널층(15D), 터널절연층(15C), 전하저장층(15B) 및 블로킹층(15A)은 상단 및 하단이 오픈된 형상(Opened shape)일 수 있다.
다른 실시예에서, 채널층(15D)은 내부공간(inner space)을 갖는 튜브 형상(tube shape)일 수 있다. 다른 실시예에서, 채널층(15D)은 상단 및 하단이 오픈된 형상일 수 있다.
채널층(15D)의 내부 공간은 코어절연층(15E)으로 완전히 채워질 수 있다. 코어절연층(15E)은 실리콘 산화물 또는 실리콘질화물을 포함할 수 있다. 수직채널구조물(15)은 도전패드(15F)를 더 포함할 수도 있다. 도전패드(15F)는 코어절연층(15E) 상에 형성될 수 있다. 코어절연층(15E)의 일부를 리세스시킨 후, 도전패드(15F)를 형성할 수 있다. 채널층(15D)의 내부 공간은 코어절연층(15E) 및 도전패드(15F)로 채워질 수 있다. 도전패드(15F)는 불순물이 도핑된 폴리실리콘을 포함할 수 있다. 도전패드(15F)는 채널층(15D)과 전기적으로 접속될 수 있다.
수직채널구조물(15)은 '필라구조물(Pillar structure)'이라고 지칭할 수 있다.
다른 실시예에서, 채널층(15D)은 채널홀(14)의 중심 영역이 채워지도록 채널홀(14)의 내부에 매립될 수 있다. 이때, 코어절연층(15E)은 생략될 수 있고, 도전패드(15F)는 채널층(15D)의 최상부에 불순물을 도핑하여 형성될 수 있다.
도 4c에 도시된 바와 같이, 콘택영역(CT)의 교번스택(ST)에 복수의 오프닝(16)이 형성될 수 있다. 예컨대, 복수의 오프닝(16)은 교번스택(ST)의 식각에 의해 형성될 수 있다. 복수의 오프닝(16)은 기판(11)의 일부 표면들을 노출시킬 수 있다. 복수의 오프닝(16)을 형성하기 위해, 마스크층(도시 생략)을 이용하여 교번스택(ST)을 식각할 수 있다. 복수의 오프닝(16)은 도 1a의 제1슬릿(SL1) 형성시 동시에 형성될 수 있다.
복수의 오프닝(16)은 기판(11)의 표면에 대해 수직하게 연장되는 수직 형상일 수 있다. 이를 '수직형 오프닝'이라고 지칭할 수 있다. 탑뷰로 볼 때, 오프닝(16)은 직사각형일 수 있다. 다른 실시에에서, 오프닝(16)은 써클형, 사각형, 타원형 또는 다각형일 수 있다. 오프닝(16)은 도 2a 내지 도 3g에 도시된 제1 및 제2지지대(131, 132)의 모양과 동일하게 형성될 수 있다.
도 4d에 도시된 바와 같이, 복수의 오프닝(16)에 예비 지지대(17')가 형성될 수 있다. 예비 지지대(17')는 복수의 오프닝(16) 각각에 채워질 수 있다. 예비 지지대(17')를 형성하기 위해, 지지물질 형성 및 평탄화가 순차적으로 수행될 수 있다. 예컨대, 복수의 오프닝(16)을 채우도록 교번스택(ST) 상에 지지물질을 형성한 후, 교번스택(ST)의 최상부 표면이 노출되도록 지지물질을 평탄화할 수 있다. 예비 지지대(17')는 지지물질로 이루어질 수 있고, 지지물질은 희생층(13)에 대해 식각선택비를 가지는 물질을 포함할 수 있다. 지지물질은 실리콘산화물을 포함할 수 있다. 지지물질과 절연층(12)은 동일 물질일 수 있다. 예비 지지대(17')는 오프닝(16)을 채우는 수직 형상일 수 있다.
복수의 예비 지지대(17')는 높이가 서로 동일할 수 있다. 예비 지지대(17')의 저면은 기판(11)에 접촉할 수 있다. 복수의 예비 지지대(17')의 최상부 표면들은 동일 레벨일 수 있다.
도 4e에 도시된 바와 같이, 슬리밍 공정이 수행될 수 있다. 슬리밍 공정에 의해 콘택영역(CT)에 계단형 구조(18)가 형성될 수 있다. 슬리밍 공정은, 콘택영역(CT)에서 복수의 절연층(12)과 복수의 희생층(13)을 계단 형태로 식각할 수 있다. 콘택영역(CT)에서 적층된 절연층들(12)과 희생층들(13)의 높이가 가장자리로 갈수록 점차 감소될 수 있다.
콘택영역(CT)에서 절연층들(12)과 희생층들(13)을 계단형태로 식각할 때, 예비 지지대(17')도 함께 식각될 수 있다. 이에 따라 복수의 지지대(17)가 형성될 수 있다. 복수의 지지대(17)는 계단형 구조(18)를 따라 콘택영역(CT)의 가장자리로 갈수록 순차적으로 높이가 감소할 수 있다.
복수의 절연층(12)과 희생층(13)은 콘택영역(CT)에서 연속적인 계단 형상을 가질 수 있다. 이에 따라, 복수의 절연층(12) 각각의 수평 길이는 서로 다를 수 있고, 복수의 희생층(13) 각각의 수평길이는 서로 다를 수 있다. 복수의 절연층(12) 각각의 수평 길이는 기판(11)으로부터 수직하게 상부로 갈수록 짧아질 수 있다. 예를 들어, 최하위 절연층(12)의 수평 길이가 가장 길고, 최상위 절연층(12)의 수평 길이가 가장 짧을 수 있다. 복수의 희생층(13) 각각의 수평 길이는 희생층(13) 상에 위치하는 절연층(12)의 수평 길이와 실질적으로 동일할 수 있다.
콘택 영역(CT)은 복수의 콘택영역(CT1~CT6)을 포함할 수 있다. 복수의 콘택 영역(CT1~CT6)의 갯수는 복수의 희생층(13)의 갯수와 동일할 수 있다. 어느 하나의 콘택영역(CT1~CT6)은 한 쌍의 지지대(17A, 17B)를 포함할 수 있고, 한 쌍의 지지대(17A, 17B)는 높이가 서로 동일할 수 있다. 한 쌍의 지지대(17A, 17B) 중에서 어느 하나의 지지대(17A)에는 후속 콘택플러그가 랜딩될 수 있다. 한 쌍의 지지대(17A, 17B) 중에서 다른 하나의 지지대(17B)에는 후속 콘택플러그가 랜딩되지 않을 수 있다.
계단형 구조(18)는 복수의 지지대(17)가 내장된, 즉 '지지대 내장형 계단형 구조'라고 지칭될 수 있다.
도 4f에 도시된 바와 같이, 복수의 희생패드(19)가 형성될 수 있다. 복수의 희생패드(19)는 각 희생층(13)의 끝단에 연결될 수 있다. 복수의 희생패드(19) 각각은 각각의 콘택영역(CT1~CT6)에 위치할 수 있다. 따라서, 한 쌍의 지지대(17A, 17B)는 하나의 희생패드(19)에 의해 커버링될 수 있다. 희생패드(19)와 희생층(13)은 동일 두께일 수 있다. 희생패드(19)와 희생층(13)은 동일 물질일 수 있다. 희생패드(19)는 절연층(12)에 대해 식각선택비를 갖는 물질일 수 있다. 희생패드(19)는 실리콘질화물을 포함할 수 있다.
희생패드(19)를 형성하기 위해, 콘택영역(CT)을 포함한 기판(11)의 전면에 희생물질(19A)을 형성한 후, 희생물질(19A)을 선택적으로 식각할 수 있다. 희생물질(19A)의 선택적 식각은 에치백 공정으로 수행될 수 있다. 다른 실시예에서, 희생패드(19)의 두께는 희생층(13)보다 더 두거울 수 있다.
도 4g에 도시된 바와 같이, 층간절연층(20)이 형성될 수 있다. 층간절연층(20)은 콘택영역(CT)을 포함한 기판(11)의 전면에 형성될 수 있다. 층간절연층(20)은 실리콘산화물을 포함할 수 있다.
다음으로, 슬릿(21)이 형성될 수 있다. 슬릿(21)은 도 1a의 제2슬릿(SL2)에 대응될 수 있다. 슬릿(21)을 형성하기 위해, 메모리셀영역(MC)의 층간절연층(20) 및 교번스택(ST)을 식각할 수 있다. 슬릿(21)은 트렌치 형상일 수 있다. 슬릿(21)에 의해 기판(11)의 표면이 노출될 수 있다.
도 4h에 도시된 바와 같이, 슬릿(21)을 통해 복수의 희생층(13)을 제거할 수 있다. 이에 따라 절연층들(12) 사이에 각각 리세스(22)가 형성될 수 있다. 복수의 희생층(13)은 습식식각으로 제거할 수 있다. 예를 들어, 희생층(13)이 실리콘질화물을 포함하는 경우, 희생층(13)은 인산(H3PO4) 용액을 사용하는 습식 식각 공정에 의해 제거될 수 있다. 복수의 리세스(22)는 기판(11)의 표면에 대해 평행할 수 있다. 복수의 리세스(22)는 수평형 리세스라고 지칭될 수 있다. 복수의 리세스(22)는 수직채널구조물(15)의 측벽을 노출시킬 수 있다. 리세스(22)는 기판(11)의 표면에 대해 평행할 수 있다.
복수의 리세스(22)의 끝단, 복수의 예비 패드부(22P)는 콘택영역(CT)에 위치할 수 있다. 예컨대, 희생층(13)을 제거하는 동안에 희생패드(19)가 모두 제거될 수 있고, 이에 따라 예비 패드부(22P)가 형성될 수 있다.
도 4i에 도시된 바와 같이, 복수의 게이트전극(23)이 형성될 수 있다. 복수의 게이트전극(23)을 형성하기 위해, 리세스들(22)을 도전물질로 채울 수 있다. 복수의 게이트전극(23)은 수직채널구조물(15)을 에워싸는 형상일 수 있다.
게이트전극(23)은 저저항물질을 포함할 수 있다. 게이트전극(23)은 금속-베이스 물질일 수 있다. 게이트전극(23)은 금속, 금속 실리사이드, 금속 질화물 또는 이들의 조합을 포함할 수 있다. 예를 들면, 금속은 니켈, 코발트, 플래티늄, 타타늄, 탄탈륨 또는 텅스텐을 포함할 수 있다, 금속 실리사이드는 니켈 실리사이드, 코발트 실리사이드, 플래티늄 실리사이드, 티타늄 실리사이드, 탄탈륨 실리사이드 또는 텅스텐 실리사이드를 포함할 수 있다. 게이트전극(23)은 텅스텐층을 포함할 수 있다. 텅스텐층은 텅스텐소스물질로 WF6를 이용하고, 환원 가스로서 H2, SiH4 및 B2H6 중 적어도 하나를 이용하여 증착할 수 있다. 다른 실시예에서, 텅스텐층은 W(CO)6와 같은 플루오린프리(Fluorine-free) 텅스텐소스를 이용하여 증착될 수 있다. 다른 실시예에서, 게이트전극(23)은 티타늄질화물/텅스텐(TiN/W) 스택일 수 있고, 티타늄질화물은 배리어의 역할을 수행할 수 있다. 리세스(22)를 얇은 티타늄질화물로 컨포멀하게 증착한 후, 텅스텐층으로 리세스(22)를 갭필할 수 있다.
복수의 게이트전극(23)은 절연층들(12)을 사이에 두고 수직하게 적층되는 형상일 수 있다. 복수의 절연층(12)과 복수의 게이트전극(23)이 교대로 적층되는 적층구조물(VS)이 형성될 수 있다.
복수의 게이트전극(23)의 끝단들은 패드부(23P)로 정의될 수 있다. 예컨대, 예비 패드부(22P)에 도전물질을 채워 게이트전극(23)의 끝단들을 형성할 수 있고, 이를 패드부(23P)라고 지칭할 수 있다. 따라서, 콘택영역(CT)에 복수의 패드부(23P)가 정의될 수 있다. 패드부(23P) 각각의 아래에는 한 쌍의 지지대(17A, 17B)가 위치할 수 있다. 하나의 패드부(23P)에 한 쌍의 지지대(17A, 17B)가 대응될 수 있다. 복수의 지지대(17A, 17B)는 최상층의 게이트전극(23) 및 최상층의 절연층(12)을 제외한 나머지 게이트전극들(23) 및 절연층들(12)을 관통하는 형상일 수 있다. 최하층의 게이트전극(23) 아래에는 지지대(17A, 17B)가 형성되지 않을 수 있다.
도 4j를 참조하면, 복수의 콘택홀(24)이 형성될 수 있다. 복수의 콘택홀(24)은 콘택 영역(CT1~CT6) 각각에 형성될 수 있다. 콘택홀(24)은 콘택영역(CT1~CT6) 각각에서, 층간절연층(20)을 관통하도록 형성될 수 있다. 콘택홀(24)은 층간절연층(20) 상에 마스크(도시 생략)를 형성하고, 마스크를 식각 마스크로 사용하여 층간절연층(20)을 식각하여 형성할 수 있다. 콘택홀(24)은 복수의 콘택 영역(CT1~CT6) 각각에 형성된 패드부(23P)의 표면에 랜딩될 수 있다. 콘택홀(24)은 패드부(23P)를 관통하지 않을 수 있고, 이에 따라 한 쌍의 지지대(17A, 17B)가 노출되지 않을 수 잇다.
콘택영역(CT)에서 콘택홀(24)을 형성하는 동안에, 메모리셀영역(MC)에 수직채널구조물(15)의 상부를 노출시키는 콘택홀(24)이 형성될 수 있다. 콘택홀(24)의 폭은 지지대(17A)의 폭보다 더 클 수 있다. 한편, 콘택홀(24) 형성시 상위의 패드부(23P)가 식각되더라도, 하부의 지지대(17A)가 하위의 게이트전극(23)이 관통되는 것을 방지할 수 있다.
도 4k에 도시된 바와 같이, 복수의 콘택플러그(25)가 형성될 수 있다. 복수의 콘택플러그(25)를 형성하기 위해, 금속층과 같은 도전물질로 복수의 콘택홀(24)을 채운 후 평탄화할 수 있다. 복수의 콘택플러그(25)는 그 높이가 서로 다를 수 있다. 메모리셀영역(MC)에도 콘택플러그(25)가 형성될 수 있다.
전술한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
101 : 기판 102 : 절연층
103 : 게이트전극 103P : 패드부
110 : 적층구조물 120 : 수직채널구조물
130 : 지지구조물 131, 132 : 지지대
141 : 콘택플러그 MC : 메모리셀영역
CT : 콘택영역

Claims (27)

  1. 메모리셀영역과 콘택영역을 포함하는 기판;
    상기 메모리셀영역에서 상기 콘택영역으로 연장되고, 상기 콘택영역에서 각각의 단부인 패드부가 계단 형상을 가지도록 적층된 복수의 게이트전극;
    상기 복수의 게이트전극 각각의 패드부에 접속된 복수의 콘택플러그; 및
    상기 복수의 게이트 전극 각각의 상기 패드부 아래에 형성된 복수의 지지대
    를 포함하는 수직형 메모리 장치.
  2. 제1항에 있어서,
    상기 복수의 지지대 각각은, 적어도 한 쌍의 절연성 지지대를 포함하는 수직형 메모리 장치.
  3. 제1항에 있어서,
    상기 복수의 지지대 각각은, 상기 콘택플러그에 수직하게 오버랩되는 제1지지대 및 상기 제1지지대로부터 이격된 제2지지대를 포함하는 수직형 메모리 장치.
  4. 제1항에 있어서,
    상기 복수의 지지대 각각은, 상기 기판의 표면에 대해 수직하게 연장된 형상을 갖는 수직형 메모리 장치.
  5. 제1항에 있어서,
    상기 복수의 지지대 각각의 상부 표면은, 상기 기판의 표면에 대해 수직방향으로 서로 다른 레벨을 갖는 수직형 메모리 장치.
  6. 제1항에 있어서,
    상기 복수의 지지대 각각의 저면은, 상기 기판의 표면에 접촉된 수직형 메모리 장치.
  7. 제1항에 있어서,
    상기 복수의 지지대 각각의 횡단면적은 상기 콘택플러그의 횡단면적보다 더 큰 수직형 메모리 장치.
  8. 제1항에 있어서,
    상기 복수의 게이트전극 사이에 형성된 복수의 절연층을 더 포함하는 수직형 메모리 장치.
  9. 제8항에 있어서,
    상기 복수의 절연층과 복수의 지지대는 동일 물질로 형성된 수직형 메모리 장치.
  10. 제1항에 있어서,
    상기 메모리셀영역에서 적층된 상기 복수의 게이트전극을 관통하는 복수의 수직채널구조물을 더 포함하는 수직형 메모리 장치.
  11. 제1항에 있어서,
    상기 복수의 지지대 각각의 횡단면 형상은 원형, 타원형 또는 다각형을 포함하는 수직형 메모리 장치.
  12. 기판 상에 절연층과 희생층이 교대로 적층된 교번스택을 형성하는 단계;
    상기 교번스택의 일부 영역에 계단형 구조를 형성하는 단계;
    상기 계단형 구조를 커버링하되, 상기 희생층 각각에 접속된 복수의 희생패드를 형성하는 단계;
    상기 희생층들 및 희생패드들을 각각 게이트전극들 및 패드부들로 치환하는 단계; 및
    상기 패드부들 각각에 접속되는 복수의 콘택플러그를 형성하는 단계를 포함하고,
    상기 복수의 패드부 각각의 아래에 복수의 지지대를 형성하는 단계
    를 포함하는 수직형 메모리 장치의 제조 방법.
  13. 제12항에 있어서,
    상기 복수의 패드부 각각의 아래에 복수의 지지대를 형성하는 단계에서,
    상기 복수의 지지대 중 적어도 어느 하나의 지지대는 상기 콘택플러그들 각각에 수직하게 오버랩되도록 형성하고, 나머지 지지대는 상기 콘택플러그들에 비-오버랩되도록 형성하는
    수직형 메모리 장치의 제조 방법.
  14. 제12항에 있어서,
    상기 복수의 패드부 각각의 아래에 복수의 지지대를 형성하는 단계에서,
    상기 복수의 지지대는 적어도 한 쌍의 지지대를 포함하고, 상기 한 쌍의 지지대 중 어느 하나의 지지대는 상기 콘택플러그들 각각에 수직하게 오버랩되도록 형성하고, 다른 하나의 지지대는 상기 콘택플러그들에 비-오버랩되도록 형성하는
    수직형 메모리 장치의 제조 방법.
  15. 제12항에 있어서,
    상기 계단형 구조를 형성하는 단계는,
    상기 복수의 지지대가 상기 교번스택을 관통하도록 하여 지지대 내장형 계단형 구조를 형성하는 단계
    를 포함하는 수직형 메모리 장치의 제조 방법.
  16. 제15항에 있어서,
    상기 지지대 내장형 계단형 구조를 형성하는 단계는,
    상기 교번스택의 일부 영역을 식각하여 복수의 오프닝을 형성하는 단계;
    상기 복수의 오프닝 각각을 채우는 복수의 예비 지지대를 형성하는 단계; 및
    상기 복수의 예비 지지대가 형성된 상기 교번스택의 일부 영역을 계단 형태로 식각하는 단계
    를 포함하는 수직형 메모리 장치의 제조 방법.
  17. 제12항에 있어서,
    상기 복수의 지지대는 상기 희생층들에 대해 식각선택비를 갖는 절연물질을 포함하는 수직형 메모리 장치의 제조 방법.
  18. 메모리셀영역과 콘택영역이 정의된 기판 상에 절연층과 희생층이 교대로 적층된 교번스택을 형성하는 단계;
    상기 콘택영역의 교번스택에 복수의 지지대가 내장된 계단형 구조를 형성하는 단계;
    상기 복수의 지지대를 커버링하되, 상기 메모리셀영역의 희생층 각각에 접속된 복수의 희생패드를 형성하는 단계;
    상기 메모리셀영역의 희생층들을 각각 게이트전극들로 치환하는 단계;
    상기 콘택영역의 희생패드들을 각각 패드부들로 치환하는 단계;
    상기 패드부들 각각에 접속되는 복수의 콘택플러그를 형성하는 단계를 포함하고,
    상기 복수의 지지대는 상기 복수의 패드부 각각의 아래에 위치하는 적어도 한 쌍의 지지대를 포함하는
    수직형 메모리 장치의 제조 방법.
  19. 제18항에 있어서,
    상기 한 쌍의 지지대 중 어느 하나의 지지대는 상기 콘택플러그들 각각에 수직하게 오버랩되도록 형성하고, 다른 하나의 지지대는 상기 콘택플러그들에 비-오버랩되도록 형성하는
    수직형 메모리 장치의 제조 방법.
  20. 제18항에 있어서,
    상기 복수의 지지대가 내장된 계단형 구조를 형성하는 단계는,
    상기 콘택영역의 상기 교번스택을 식각하여 복수의 오프닝을 형성하는 단계;
    상기 복수의 오프닝 각각을 채우는 복수의 예비 지지대를 형성하는 단계; 및
    상기 복수의 예비 지지대가 형성된 상기 교번스택을 계단 형태로 식각하는 단계
    를 포함하는 수직형 메모리 장치의 제조 방법.
  21. 제18항에 있어서,
    상기 복수의 지지대는 절연물질을 포함하는 수직형 메모리 장치의 제조 방법.
  22. 제1영역과 제2영역을 포함하는 기판;
    상기 제1영역에서 상기 제2영역으로 연장되고, 상기 제2영역에서 각각의 끝단부가 계단 형상을 가지도록 적층된 복수의 수평형 절연층과 복수의 수평형 도전층;
    상기 복수의 수평형 도전층 각각의 끝단부에 접속된 복수의 수직형 도전층; 및
    상기 복수의 수평형 도전층 각각의 상기 끝단부 아래에 형성되고, 상기 수평형 절연층을 관통하는 적어도 한 쌍의 절연성 지지대
    를 포함하는 수직형 반도체 장치.
  23. 제22항에 있어서,
    상기 한 쌍의 지지대는, 상기 수직형 도전층에 수직하게 오버랩되는 제1지지대 및 상기 제1지지대로부터 이격되고 상기 수직형 도전층에 비-오버랩되는 제2지지대를 포함하는 수직형 반도체 장치.
  24. 제22항에 있어서,
    상기 한 쌍의 지지대는, 상기 기판의 표면에 대해 수직하게 연장된 형상을 갖는 수직형 반도체 장치.
  25. 제22항에 있어서,
    상기 수평형 도전층과 수직형 도전층은 금속성 물질을 포함하는 수직형 반도체 장치.
  26. 제22항에 있어서,
    상기 수평형 절연층과 지지대는 산화물을 포함하는 수직형 반도체 장치.
  27. 제22항에 있어서,
    상기 제1영역에서 상기 수평형 도전층들과 수평형 절연층들을 관통하는 복수의 도전성 수직구조물을 더 포함하는 수직형 반도체 장치.
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11532580B2 (en) * 2019-08-29 2022-12-20 Taiwan Semiconductor Manufacturing Company Ltd. Interconnect structure, semiconductor structure including interconnect structure and method for forming the same
CN111837224B (zh) * 2020-06-05 2021-08-17 长江存储科技有限责任公司 接触焊盘结构及其形成方法
KR20220060256A (ko) 2020-11-04 2022-05-11 삼성전자주식회사 더미 필라를 갖는 반도체 소자 및 전자 시스템
CN112928117B (zh) * 2021-03-15 2022-06-10 长江存储科技有限责任公司 三维存储器件及其制造方法
CN113950743A (zh) * 2021-09-13 2022-01-18 长江存储科技有限责任公司 三维存储器装置及其形成方法
US20230277682A1 (en) 2022-01-14 2023-09-07 Regeneron Pharmaceuticals, Inc. Verrucarin a derivatives and antibody drug conjugates thereof
US20240107758A1 (en) * 2022-09-28 2024-03-28 Sandisk Technologies Llc Three-dimensional memory device containing memory opening monitoring area and methods of making the same

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8541831B2 (en) * 2008-12-03 2013-09-24 Samsung Electronics Co., Ltd. Nonvolatile memory device and method for fabricating the same
KR101738103B1 (ko) * 2010-09-10 2017-05-22 삼성전자주식회사 3차원 반도체 기억 소자
KR20130070153A (ko) * 2011-12-19 2013-06-27 에스케이하이닉스 주식회사 반도체 장치의 캐패시터, 레지스터, 메모리 시스템 및 이들의 제조 방법
KR102150253B1 (ko) * 2014-06-24 2020-09-02 삼성전자주식회사 반도체 장치
CN105448840B (zh) * 2014-08-28 2019-01-22 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法
US9831261B2 (en) * 2015-03-18 2017-11-28 Toshiba Memory Corporation Semiconductor memory device with first and second semiconductor films in first and second columnar bodies
US9627403B2 (en) * 2015-04-30 2017-04-18 Sandisk Technologies Llc Multilevel memory stack structure employing support pillar structures
US9711528B2 (en) * 2015-10-06 2017-07-18 Kabushiki Kaisha Toshiba Semiconductor memory device
US9754963B1 (en) * 2016-08-22 2017-09-05 Sandisk Technologies Llc Multi-tier memory stack structure containing two types of support pillar structures
WO2018071143A2 (en) * 2016-10-10 2018-04-19 Monolithic 3D Inc. 3d semiconductor device and structure
US9881929B1 (en) * 2016-10-27 2018-01-30 Sandisk Technologies Llc Multi-tier memory stack structure containing non-overlapping support pillar structures and method of making thereof
US9853038B1 (en) 2017-01-20 2017-12-26 Sandisk Technologies Llc Three-dimensional memory device having integrated support and contact structures and method of making thereof
KR102368932B1 (ko) * 2017-06-01 2022-03-02 삼성전자주식회사 반도체 메모리 장치
US10115730B1 (en) * 2017-06-19 2018-10-30 Sandisk Technologies Llc Three-dimensional memory device containing structurally reinforced pedestal channel portions and method of making thereof
US10103169B1 (en) * 2017-08-21 2018-10-16 Sandisk Technologies Llc Method of making a three-dimensional memory device using a multi-step hot phosphoric acid wet etch process
US10622367B1 (en) * 2018-09-26 2020-04-14 Sandisk Technologies Llc Three-dimensional memory device including three-dimensional bit line discharge transistors and method of making the same
US10741579B2 (en) * 2018-12-11 2020-08-11 Sandisk Technologies Llc Three-dimensional memory device including different height memory stack structures and methods of making the same

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