CN111837224B - 接触焊盘结构及其形成方法 - Google Patents

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Abstract

本公开的各方面提供了一种半导体器件及其制造方法。用于制造该半导体器件的方法可以包括：在半导体衬底之上形成交替的第一绝缘层和第一牺牲层的堆叠体；以及在堆叠体中形成具有多个台阶的阶梯，其中阶梯的至少第一台阶包括处于第一绝缘层中的第一绝缘层之上的第一牺牲层中的第一牺牲层。此外，该方法可以包括：在第一牺牲层中形成凹陷；在凹陷中形成第二牺牲层；以及用形成接触焊盘的导电材料代替第一牺牲层的一部分和第二牺牲层。

Description

接触焊盘结构及其形成方法
背景技术
闪存存储器器件被广泛用于诸如智能电话、计算机等的各种现代技术中的电子数据存储。为了增加存储器密度并降低制造成本，已经开发了三维(3D)NAND闪存存储器器件。制作3D NAND器件的关键步骤是通过高深宽比刻蚀形成接触孔。随着3D NAND器件所需的层数不断增加，不可避免地会加深接触孔，这对高深宽比刻蚀工艺提出了挑战。刻蚀过度可能导致字线之间的桥接，而刻蚀不足可能导致创建字线触点失败。
发明内容
本公开的各方面提供了一种用于半导体器件中的接触结构的接触焊盘技术以及形成接触焊盘的方法。
根据第一方面，公开了一种具有接触焊盘构造的半导体器件。该半导体器件可以包括衬底和形成在衬底之上并具有多个台阶的阶梯。多个台阶中的至少一个台阶可以包括第一绝缘层和布置在第一绝缘层之上的第二层，其中第二层包括绝缘部分和导电部分。
半导体器件还可以包括布置在第二层的绝缘部分和导电部分之上的接触焊盘。接触焊盘所具有的厚度使得接触焊盘的上表面可以在位于第一台阶正上方的相邻的台阶的第一绝缘层的上表面和下表面之间。接触焊盘可以由与第二层的导电部分相同的材料制成并且与第二层的导电部分一体地形成。
半导体器件还可以包括定位于阶梯的相对侧上的两个壁，所述两个壁由垂直堆叠在衬底之上的交替的第一绝缘层和导电层形成。壁的第一绝缘层可以是台阶的对应的第一绝缘层在两个相对方向上的延伸部。第二层的导电部分是壁的对应的导电层的延伸部。第二层的绝缘部分是由与壁的第一绝缘层不同的材料制成的第二绝缘层。
半导体器件还可以包括第三绝缘层，所述第三绝缘层形成在接触焊盘之上并且延伸到壁的上表面。半导体器件还可以包括穿过第三绝缘层延伸到接触焊盘的上表面的接触结构。
在一些实施例中，半导体器件可以包括形成在堆叠在衬底之上的交替的第一绝缘层和导电层中的沟道结构的阵列。
在一些实施例中，半导体器件还可以包括两个壁的边界上的两个狭缝结构，使得两个壁和阶梯被夹置在两个狭缝结构之间，并且在一台阶中的第二层的绝缘部分位于两个狭缝结构之间。
根据本公开的第二方面，提供了一种用于制作具有接触焊盘构造的半导体的方法，其中在半导体衬底之上形成交替的第一绝缘层和第一牺牲层的堆叠体。然后可以在堆叠体中形成具有多个台阶的阶梯，该阶梯的至少一个台阶包括处于第一绝缘层中的第一绝缘层之上的第一牺牲层中的第一牺牲层。随后，可以在第一牺牲层之上形成第二牺牲层，其中第二牺牲层的上表面在对应的台阶上方的相邻的台阶的第一绝缘层的上表面和下表面之间。阶梯可以在边界上或在堆叠体的中间。
在一些实施例中，在第一牺牲层之上形成第二牺牲层之前，可以在第一牺牲层中形成凹陷。在替代实施例中，代替在第一牺牲层之上形成第二牺牲层之前在第一牺牲层中形成凹陷，可以对第一牺牲层的顶部部分执行化学处理。化学处理可以在第一牺牲层的顶部部分中断开化学键并形成悬空键，使得可以在第一牺牲层的经化学处理的顶部部分内和之上形成第二牺牲层。
在所公开的方法中，然后可以去除阶梯中的第一牺牲层的一部分，以提供到第二牺牲层的通路，同时至少防止第一牺牲层的处于第二牺牲层之下的剩余部分被去除，使得导电材料填充被去除的第二牺牲层的空间，以在第一牺牲层的剩余部分之上形成接触焊盘。导电材料还可以填充被去除的第一牺牲层的空间，以与接触焊盘形成一体层。第一绝缘层的该部分的去除可以通过第一湿法刻蚀工艺来实现。可以执行第二湿法刻蚀工艺以经由被去除的第一绝缘层来去除第二牺牲层。
此外，可以将导电材料沉积到被去除的第一牺牲层和第二牺牲层的空间中以形成接触焊盘。而且，可以形成与接触焊盘导电连接的接触结构。
此外，可以在堆叠体中至少形成沟道结构的阵列。接触结构可以被配置为经由接触焊盘向沟道结构的阵列提供控制信号。
附图说明
当结合附图阅读时，从以下具体实施方式中可以最好地理解本公开的各方面。应当注意，根据行业中的标准惯例，各种特征未按比例绘制。实际上，为了讨论的清楚，可以增加或减小各种特征的尺寸。
图1是根据本公开的示例性实施例的半导体器件的三维视图。
图2是根据本公开的示例性实施例的半导体器件的俯视图。
图3A是图2中的半导体器件的壁区域和阶梯区域的侧视图。
图3B是示例性器件的台阶状壁区域和阶梯区域的侧视图。
图4A、图4B和图4C分别是沿图2中的线AA’、BB’和CC’截取的截面视图。
图5-图11是根据本公开的示例性实施例的处于制造的各个中间步骤的半导体器件的截面视图。
图12是沿图7中的线EE’截取的截面视图。
图13是图6中所示的制造步骤的替代实施例。
图14是根据本公开的实施例的用于制造示例性半导体器件的示例性工艺的流程图。
具体实施方式
以下公开内容提供了用于实施所提供的主题的不同特征的许多不同的实施例或示例。下面描述了部件和布置的特定示例以简化本公开。当然，这些仅是示例，并且不旨在进行限制。例如，在以下说明书中，在第二特征之上或上的第一特征的形成可以包括其中第一和第二特征可以直接接触的实施例，并且还可以包括其中在第一和第二特征之间可以形成附加特征，使得第一和的第二特征可以不直接接触的实施例。另外，本公开可以在各种示例中重复附图标记和/或字母。这种重复是出于简单和清楚的目的，并且其本身并不指示所讨论的各种实施例和/或构造之间的关系。
此外，为了便于描述，本文中可以使用诸如“下面”、“下方”、“下部”、“上方”、“上部”等的空间相对术语，以易于描述如附图中所示的一个元件或特征相对于另一个(一个或多个)元件或(一个或多个)特征的关系。除了附图中描述的取向，空间相对术语还旨在涵盖器件在使用或操作中的不同取向。器件可以以其他方式定向(旋转90度或以其他的取向)，并且本文使用的空间相对描述语可以同样地被相应地解释。
本公开提供了一种用于形成用于半导体器件的接触结构的接触焊盘的技术。该技术可以包括凹陷形成、凹陷上的牺牲层沉积、以及用于在绝缘层的堆叠体之上创建接触焊盘结构的刻蚀和沉积工艺。接触焊盘将接触结构与相应的字线电耦合。与接触结构与交替的绝缘层和字线的堆叠体之上的字线直接接触的相关示例相比，即使当接触结构穿过接触焊盘延伸到该堆叠体的下方部分时，接触焊盘构造也可以允许接触结构与接触焊盘适当地连接。
图1是示例性半导体器件100(此后称为器件100)的三维视图。器件100可以指任何合适的器件，例如，存储电路、具有形成在半导体芯片上的存储电路的半导体芯片(或管芯)、具有形成在半导体晶圆上的多个半导体管芯的半导体晶圆、半导体芯片的堆叠体、包括组装在封装件衬底上的一个或多个半导体芯片的半导体封装，等等。
如图1所示，器件100可以包括由衬底之上的交替的层形成的堆叠体。衬底可以是任何合适的衬底，例如硅(Si)衬底、锗(Ge)衬底、硅锗(SiGe)衬底和/或绝缘体上硅(SOI)衬底。衬底可以包括半导体材料，例如，IV族半导体、III-V族化合物半导体或II-VI族氧化物半导体。IV族半导体可以包括Si、Ge或SiGe。衬底可以是体晶圆或外延层。
根据本公开的一些方面，器件100可以包括阵列区域130，阵列区域130具有以阵列的形式形成在堆叠体中的垂直存储单元串(例如，3D NAND单元串)；并且器件100包括阶梯区域150，阶梯区域150被配置为提供(例如)到垂直存储单元串的字线的连接。在该示例中，阶梯区域150可以被划分成导电阶梯区域110和绝缘阶梯区域120。在一些示例中，堆叠体可以具有与阶梯区域150相邻布置的壁区域140。应当注意，器件100还可以包括处于绝缘阶梯区域120旁边的第二导电阶梯区域，使得绝缘阶梯区域120被夹置在导电阶梯区域110和第二导电阶梯区域(未示出)之间。器件100还可以包括处于第二导电阶梯区域(未示出)旁边的第二壁区域。
器件100还可以具有阵列区域130，阵列区域130可以包括穿过堆叠体延伸到衬底的多个沟道结构131。阵列区域130可以具有与绝缘阶梯区域120中的多个接触结构121电耦合的多条字线。在图1的示例性实施例中，器件100可以具有将阵列区域130划分成三个子块130a-130c(也被称为指状部或指状结构)的两个狭缝结构132b和132c。在其他实施例中，壁区域140和阶梯区域150可以形成在阵列区域130的多于一侧上。在替代实施例中，壁区域140和阶梯区域150可以被夹置在两个阵列区域之间。此外，壁区域140本身可以具有阶梯构造。
图2是诸如3D NAND器件的示例性半导体器件200(以下称为器件200)的俯视图。以与图1所示类似的方式，器件200可以具有阶梯区域250，该阶梯区域可以被划分成两个导电阶梯区域210a和210b、以及绝缘阶梯区域220。在图2的示例中，两个壁区域240a和240b可以被定位为与阶梯区域250相邻。器件200还可以包括具有多个沟道结构231的阵列区域230。阵列区域230可以具有与绝缘阶梯区域220中的多个接触结构221电耦合的多条字线。如图所示，器件200还可以具有将阵列区域230划分成三个子块230a-230c(也被称为指状部或指状结构)的两个狭缝结构232b和232c。在边界上还可以包括两个狭缝结构232a和232d，以将器件200与其他块(未示出)分隔开。
根据本公开的一些方面，狭缝结构232a-232d可以用在后栅极制作技术中，以促进去除牺牲层并且形成真正的栅极层。在一些实施例中，接触结构可以形成在狭缝结构232a-232d中。例如，狭缝结构232a-232d的一些部分可以由导电材料制成，并且被定位在阵列公共源极(ACS)区域上以用作触点，其中ACS区域形成在衬底中以用作公共源极。应当注意，一般而言，狭缝结构232a-232d还可以包括电介质材料，以使接触结构与诸如字线等的导电层绝缘。
图3A和图3B示出了图2中的壁区域240和阶梯区域250的三维视图。如图3A所示，在此示例中，器件200可以包括壁区域340a(对应于图2中的壁区域240)，壁区域340a布置在阶梯区域350a(对应于图2中的阶梯区域250)旁边。如图3B中所示，在另一个示例中，器件200可以具有处于阶梯区域350b(对应于图2中的阶梯区域240)旁边的台阶状壁区域340b(对应于图2中的壁区域240)。
图4A是沿图2中的线AA’截取的截面视图。如图4A所示，壁区域440(对应于壁区域240)由交替的导电层407和第一绝缘层401的堆叠体形成。此外，第三绝缘层403可以形成在堆叠体之上。当然，尽管图4A示出了导电层和绝缘层的五个交替层，但是应当理解，层的数量可以变化以满足特定的设计要求。
图4B是沿图2中的线BB’截取的截面视图。图4B示出了同样由交替的导电层407和第一绝缘层401的堆叠体形成的导电阶梯区域410(对应于图2中的导电阶梯区域210)。如图所示，导电阶梯区域410可以包括多个台阶460，其中每个台阶460具有在第一绝缘层401之上的导电层407。导电层407和第一绝缘层401对应于图4A中所示的相同的相应的导电层407和第一绝缘层401。
在每个台阶460内，导电层407可以呈L形以包括向上延伸的突出部分408。突出部分408的上表面408’可以在位于相应的导电层407上方的相邻的台阶的第一绝缘层401的上表面401’和下表面401”之间延伸。当然，尽管图4B示出了四个台阶，应该理解，可以改变台阶的数量以满足特定的设计要求。
图4C是沿图2中的线CC’截取的截面视图。图4C示出了可以包括多个台阶470的绝缘阶梯区域420(对应于图2中的绝缘阶梯区域220)，所述多个台阶470对应于导电阶梯区域410的台阶460。每个台阶470可以包括在第一绝缘层401之上的第二绝缘层402。图4C中所示的第一绝缘层401对应于图4A和图4B中所示的相同的相应的第一绝缘层401。第二绝缘层402和第一绝缘层401可以由不同的材料制成。
第二绝缘层402可以具有形成在第二绝缘层402的上表面404’中的凹陷404。台阶470还可以包括被定位在凹陷404内的接触焊盘405。接触焊盘405是图4B中所示的突出部408的延伸，突出部408在凹陷404内的第二绝缘层402之上延伸。此外，接触焊盘405所具有的厚度使得接触焊盘405的上表面405’位于定位在接触焊盘405正上方的相邻的台阶的第一绝缘层401的上表面401’和下表面401”之间。
接触焊盘405用作从第三绝缘层403的上表面403’延伸的相应的接触结构406的连接点。接触结构406可以由与接触焊盘405相同的材料制成并且与接触焊盘405一体地形成。因此，接触结构406可以经由接触焊盘405与壁区域440和导电阶梯区域410中的导电层407电耦合。此外，接触结构406可以与阵列区域中的对应的字线电耦合。另外，尽管接触结构406被示为延伸穿过接触焊盘405并且延伸到下方堆叠体中，但是应当理解，接触结构406也可以延伸到接触焊盘405而不延伸到下方堆叠体中。
图5-图11是根据本公开的示例性实施例的处于制造的各个中间步骤的半导体器件(例如，器件100、器件200等)的截面视图。
图5示出了沿一旦制造工艺完成，最终将成为图2中的线DD’的线截取的半导体器件500(此后的器件500可以对应于器件100、器件200等)的截面视图。如图所示，器件500可以由交替的第一绝缘层501和第二绝缘层502的堆叠体形成。该堆叠体可以具有壁区域540和阶梯区域550。阶梯区域550可以具有多个台阶570，每个阶梯包括处于第一绝缘层501之上的第二绝缘层502。尽管在图5中未示出，但是阶梯区域550的台阶570被布置为在z方向上向上递增。第一绝缘层501可以通过化学气相沉积形成，并且可以是诸如氧化硅的绝缘材料。第二绝缘层502也可以通过化学气相沉积形成，并且可以是不同的绝缘材料，例如氮化硅。应当注意，其他合适的沉积工艺和合适的绝缘材料可以用于第一绝缘层501和第二绝缘层502。
在图6中，在阶梯区域550中的第二绝缘层502的顶表面503’中形成凹陷503。可以通过任何技术(例如干法刻蚀)形成凹陷503。凹陷503所具有的厚度使得凹陷503的上表面503’在位于相应的凹陷503正上方的第一绝缘层501的下表面501”下方。尽管未示出，但是类似的凹陷503也可以形成在阶梯区域550中的其他台阶570的第二绝缘层502中。
图7示出了在已经完成两个沉积工艺之后的图6中的半导体器件500。首先，可以在第二绝缘层502的凹陷503中形成牺牲层506。可以形成牺牲层506，使得牺牲层506的上表面506’在位于相应的凹陷503正上方的第一绝缘层501的上表面501’下方。牺牲层506可以通过诸如化学气相沉积的任何工艺形成。此外，牺牲层506可以是与第二绝缘层502不同的材料，例如多晶硅。
接下来，可以在牺牲层506之上形成第三绝缘层507。如图所示，第三绝缘层507可以从壁区域540的上表面540’延伸到牺牲层506的上表面506’。第三绝缘层507可以通过化学气相沉积形成，并且可以由诸如氧化硅的绝缘材料制成。
图8示出了在去除第二绝缘层502的一部分之后的图7中的半导体结构500。如图所示，从壁区域840(例如，对应于壁区域140、壁区域240、壁区域440等)完全去除了第二绝缘层502。然而，在阶梯区域850(例如，对应于阶梯区域150、250等)中仅去除了第二绝缘层502的一部分。结果，第二阶梯区域850被划分成两个区域：第一阶梯区域810和第二阶梯区域820。在第一阶梯区域810中，类似于壁区域840，完全去除了第二绝缘层502。在第二阶梯区域820中，在去除第一阶梯区域810和壁区域840中的第二绝缘层503的工艺期间，第二绝缘层503的部分508保持完整。同样如图所示，牺牲层506保留在凹陷503中。
第二绝缘层502的部分去除可以通过任何技术(例如湿法刻蚀工艺)来完成。例如，可以经由预先形成的狭缝结构(例如对应于图2中所示的狭缝232a的沟槽)来引入刻蚀剂。该狭缝结构可以被定位在壁区域840的边界上，使得壁区域840被夹置在狭缝结构和阶梯区域850之间。结果，刻蚀剂可以在扩散到阶梯区域850中之前刻蚀壁区域840中的第二绝缘层502。刻蚀速率可以被校准，并且刻蚀关于的持续时间可以由从狭缝结构到第二阶梯区域820的距离来确定，使得当刻蚀剂到达第二阶梯区域820时可以立即停止刻蚀工艺。此外，可以选择刻蚀剂，使得刻蚀剂仅刻蚀第二绝缘层502并且不刻蚀第一绝缘层501或牺牲层506。例如，刻蚀剂可以是刻蚀氮化硅但不刻蚀氧化硅或多晶硅的热浓缩的正磷酸。
图9示出了在去除了牺牲层506之后的图8中的半导体结构500。去除工艺可以通过任何技术(例如第二湿法刻蚀工艺)来完成。例如，可以经由与第一刻蚀剂相同的狭缝结构来引入第二刻蚀剂。因此，第二刻蚀剂可以扩散到被去除的第二绝缘层502的空隙中并且到达图8中的牺牲层506的底表面506”。然后第二刻蚀剂可以刻蚀掉整个牺牲层506。尽管未示出，但是也可以去除其他台阶570的牺牲层506。可以选择第二刻蚀剂，使得其仅刻蚀牺牲层506并且不刻蚀第一绝缘层501或第二绝缘层502。例如，第二刻蚀剂可以是刻蚀多晶硅但不刻蚀氧化硅或氮化硅的包含氢氧化四甲基铵的溶液。
在图10中，可以形成导电层509以填充图9中的现在被去除的第二绝缘层502和牺牲层506的空隙。结果，壁区域1040可以由交替的导电层509和第一绝缘层501的堆叠体形成。第一阶梯区域1010还可以包括交替的导电层509和第一绝缘层501的堆叠体。第二阶梯区域1020可以包括交替的第二绝缘层508和第一绝缘层501的堆叠体，并且接触焊盘511形成在堆叠体的顶部上。如图所示，导电层509在每个台阶570处可以是呈锯齿形的，以包括第二阶梯区域1020中的第二绝缘层508之上的接触焊盘511。
导电层509可以通过原子层沉积形成，并且可以由诸如钨的导电材料制成。例如，可以首先在图9中的被去除的第二绝缘层502和牺牲层506的空隙的所有表面上形成原子层，所述表面包括第一绝缘层501的上表面501’、下表面501”和侧表面501”’、第三绝缘层507的下表面507”和侧表面507”’、第二绝缘层508的上表面508’和侧表面508”’。然后，可以在先前的原子层的顶部上形成连续的原子层，重复该操作直到整个空隙都填充有导电材料为止。
在图11中，可以在第二阶梯区域1020中形成接触结构512。接触结构512可以由与接触焊盘511相同的导电材料制成，并与接触焊盘511一体地形成，从而使接触结构512与相应的导电层509电耦合。此外，接触结构512可以与阵列区域中的相应的字线电耦合。另外，尽管接触结构512被示为从第三绝缘层507的上表面507’延伸穿过接触焊盘511并且延伸到第二绝缘层508中，但是应当理解，接触结构406还可以延伸到接触焊盘511，而不延伸到下方堆叠体中或不延伸穿过接触焊盘511并进一步延伸到下方堆叠体中。
仍在图11中，第一阶梯区域1010对应于图2中的导电阶梯区域210和图4B中的410。第二阶梯区域1020对应于图2中的绝缘阶梯区域220和图4C中的420。壁区域1040对应于图2中的壁区域240和图4A中的440。
图12是沿图7中的线EE’截取的截面视图。半导体结构1200可以具有多个台阶1270，其中每个台阶包括在第一绝缘层1201之上的第二绝缘层1202，第一绝缘层1201和第二绝缘层1202由不同的绝缘材料制成。对于每个台阶1270，第二绝缘层1202可以包括凹陷1203，其上表面1203’在位于相应的第二绝缘层1202正上方的相邻的台阶的第一绝缘层1201的下表面1201”下方。台阶1270还可以包括处于凹陷1203中的接触焊盘1206，接触焊盘1206具有处于位于相应的凹陷1203上方的相邻的台阶的第一绝缘层1201的上表面1201’和下表面1201”之间的上表面1206’。在一些实施例中，可以在第二绝缘层1202的接触焊盘1206之上形成第三绝缘层。尽管仅示出了两个台阶，但是应当理解，可以使用各种数量的层和台阶以满足特定的设计要求。
图13示出了图6中所示的制造步骤的替代实施例。代替图6中所示的形成凹陷503，在该实施例中，可以对每个台阶570的第二绝缘层502的顶部部分504进行化学处理以形成新层504，而在新层504正下方的层513可以保留第二绝缘层502的部分。特别地，可以对新层504进行处理，使得化学键可以断开并且悬空键可以被暴露。因此，随后的沉积工艺可以具有更多的成核位点，从而实现更光滑的膜并消除空隙形成。对每个台阶570的第二绝缘层502的顶部部分504的化学处理可以包括等离子体处理、湿法刻蚀、干法刻蚀、化学气相沉积等。例如，氦等离子体可以用于轰击氮化硅表面以断开Si-N键并且形成Si悬空键。
随后，可以进行如上所述的其余的制造工艺，从图7开始，在图13中的化学改性层504内和之上形成牺牲层506。在此工艺期间，可以将化学改性层504转换为牺牲层506的部分。
应当注意，在替代实施例中，可以跳过图6中所示的制造步骤。代替如图6所示的形成凹陷503，在该实施例中，如图5所示，保持第二绝缘层502完整。随后，然后可以进行如上所述的其余的制造工艺，首先以与图7中所示的方式类似的方式(未示出)在完整的第二绝缘层502之上形成牺牲层。
图14是根据本公开的实施例的用于制造示例性半导体器件的示例性工艺1400的流程图。工艺1400开始于步骤S1401，在该步骤中，可以形成交替的第一绝缘层和第二绝缘层的堆叠体。第一绝缘层和第二绝缘层可以由不同的材料制成。
然后，工艺1400进行到步骤S1402，在该步骤中，可以在堆叠体中形成具有多个台阶的阶梯，每个台阶包括在第一绝缘层之上的第二绝缘层。堆叠体还可以具有与阶梯相邻的壁区域。在一些实施例中，壁区域可以如图3A所示是平坦的或如图3B所示是台阶状的。半导体结构还可以包括阵列区域、一些狭缝结构、以及整个堆叠体之上的第三绝缘层。
然后，工艺1400进行到步骤S1403，在该步骤中，可以在阶梯中的每个台阶的第二绝缘层上形成凹陷。这里可以执行刻蚀工艺(例如等离子体处理)以选择性地刻蚀第二绝缘层。
在工艺1400的步骤S1404，可以在第二绝缘层的每个凹陷之上形成牺牲层。可以执行选择性沉积工艺以在凹陷之上沉积牺牲材料。牺牲层的上表面可以在每个相应的凹陷上方的相邻的台阶的第一绝缘层的上表面和下表面之间。
然后，工艺1400进行到步骤1405，在该步骤中，可以去除第二绝缘层的一部分，将阶梯划分成不具有第二绝缘层的第一阶梯区域和具有第二绝缘层的第二阶梯区域。还可以去除半导体器件的壁区域和阵列区域中的第二绝缘层。去除工艺可以是第一湿法刻蚀工艺。
然后，工艺1400进行到步骤1406，在该步骤中，可以去除所有牺牲层。去除工艺可以是第二湿法刻蚀工艺，其中刻蚀剂经由去除的第二绝缘层的空的空间到达牺牲层。
在步骤S1407，可以在去除的第二绝缘层和牺牲层的空间中形成导电层。可以执行沉积工艺(例如原子层沉积)，以共形且可控地填充空间而没有空隙。壁区域可以包括交替的导电层和第一绝缘层的堆叠体。第一阶梯区域还可以包括交替的导电层和第一绝缘层的堆叠体。第二阶梯区域可以包括处于交替的第二绝缘层和第一绝缘层的堆叠体之上的导电层，即接触焊盘。在一些实施例中，阵列区域中的被去除的第二绝缘层还可以填充有相同的导电材料以用作字线。第二阶梯区域中的接触焊盘可以经由第一阶梯区域中的相应的导电层和壁区域中的相应的导电层与字线电耦合。
然后，工艺1400进行到步骤1408，在该步骤中，可以在第二阶梯区域中形成多个接触结构。接触结构可以从第三绝缘层的上表面延伸到第二阶梯区域中的接触焊盘。因此，接触结构可以经由相应的接触焊盘与相应的字线电耦合。接触结构可以由与相应的接触焊盘相同的材料制成并且与相应的接触焊盘一体地形成。
应当注意，可以在工艺1400之前、期间和之后提供附加步骤，并且对于工艺1400的附加实施例，可以替换、消除或以不同的顺序执行所描述的步骤中的一些。例如，在工艺1400期间，可以在堆叠体的阵列区域中形成多个沟道结构。沟道结构可以从衬底延伸穿过交替的绝缘层和导电层的堆叠体。
本文描述的各种实施例提供了几个优点。例如，接触结构的形成可以是高深宽比的刻蚀工艺，这使得难以精确地控制接触结构的深度。在相关示例中，穿通相应的字线的接触结构可能导致两条或更多字线短路。然而，在本公开中，接触结构可以经由绝缘层的堆叠体之上的接触焊盘与相应的字线电耦合。因此，接触结构可以通过接触焊盘延伸到下方堆叠体中，从而使得刻蚀过程更容易。
前述内容概述了几个实施例的特征，使得本领域技术人员可以更好地理解本公开的各方面。本领域技术人员应该理解，他们可以容易地将本公开用作设计或修改其他工艺和结构的基础，以实现与本文介绍的实施例相同的目的和/或实现相同的优点。本领域技术人员还应该认识到，这样的等同的构造不脱离本公开的精神和范围，并且在不脱离本公开的精神和范围的情况下，它们可以在本文中进行各种改变、替换和更改。

Claims (20)

1.一种用于制造半导体器件的方法，包括：
在半导体衬底之上形成交替的第一绝缘层和第一牺牲层的堆叠体；
在所述堆叠体中形成具有多个台阶的阶梯，并且所述阶梯的至少一个台阶包括所述第一绝缘层和布置在所述第一绝缘层之上的所述第一牺牲层；
在所述第一牺牲层之上形成第二牺牲层；以及
用形成接触焊盘的导电材料代替所述第一牺牲层的一部分和所述第二牺牲层。
2.根据权利要求1所述的方法，还包括在所述第一牺牲层之上形成第二牺牲层之前，在所述第一牺牲层中形成凹陷。
3.根据权利要求1所述的方法，还包括在所述第一牺牲层之上形成第二牺牲层之前，对所述第一牺牲层的顶部部分执行化学处理。
4.根据权利要求3所述的方法，其中，所述化学处理在所述第一牺牲层的顶部部分中断开化学键并且形成悬空键，使得所述第二牺牲层扩散到所述第一牺牲层的经化学处理的顶部部分中并且沉积在所述第一牺牲层的所述经化学处理的顶部部分之上。
5.根据权利要求1所述的方法，其中，用所述导电材料代替所述第一牺牲层的所述部分和所述第二牺牲层还包括：
去除所述第一牺牲层的提供到所述第二牺牲层的通路的一部分；
去除所述第二牺牲层；以及
将所述导电材料沉积到所去除的第一牺牲层和所去除的第二牺牲层的空间中。
6.根据权利要求5所述的方法，还包括：
执行第一湿法刻蚀工艺，所述第一湿法刻蚀工艺去除了所述第一牺牲层的所述部分；以及
执行第二湿法刻蚀工艺，所述第二湿法刻蚀工艺去除了所述第二牺牲层。
7.根据权利要求5所述的方法，其中：
至少防止所述第二牺牲层之下的所述第一牺牲层的剩余部分被去除，使得所述导电材料填充所去除的第二牺牲层的所述空间，以在所述第一牺牲层的所述剩余部分之上形成接触焊盘。
8.根据权利要求7所述的方法，其中：
所述导电材料填充所去除的第一牺牲层的所述空间以形成导电层，所述导电层与所述接触焊盘形成整体层，以及
所述接触焊盘水平地处于所述台阶上，与所述第一牺牲层的所述剩余部分和所述导电层的一部分接触。
9.根据权利要求5所述的方法，还包括形成与所述接触焊盘导电连接的接触结构。
10.根据权利要求9所述的方法，还包括：
在所述堆叠体中至少形成沟道结构的阵列，所述接触结构被配置为经由所述接触焊盘向所述沟道结构的阵列提供控制信号。
11.根据权利要求1所述的方法，其中，所述阶梯在所述堆叠体的边界上或在所述堆叠体的中间。
12.根据权利要求1所述的方法，其中，所述第二牺牲层的上表面在对应的台阶上方的相邻的台阶的所述第一绝缘层的上表面和下表面之间。
13.一种半导体器件，包括：
形成在衬底之上并且具有多个台阶的阶梯，并且所述台阶中的至少一个台阶包括第一绝缘层和布置在所述第一绝缘层之上的第二层，所述第二层包括绝缘部分和沿着水平方向与所述绝缘部分并排布置的导电部分，所述水平方向垂直于所述第一绝缘层和所述第二层的堆叠体的堆叠方向；以及
接触焊盘，所述接触焊盘布置在所述第二层的所述绝缘部分和所述导电部分之上。
14.根据权利要求13所述的半导体器件，其中，所述接触焊盘可以由与所述第二层的所述导电部分相同的材料制成，并且与所述第二层的所述导电部分一体地形成。
15.根据权利要求13所述的半导体器件，还包括：
定位在所述阶梯的相对侧上的两个壁，所述两个壁由垂直堆叠在所述衬底之上的交替的第一绝缘层和导电层形成，其中，所述壁的所述第一绝缘层是所述台阶的对应的第一绝缘层在两个相对方向上的延伸部。
16.根据权利要求15所述的半导体器件，其中：
所述第二层的所述导电部分是所述壁的对应的导电层的延伸部；以及
所述第二层的所述绝缘部分是由与所述壁的所述第一绝缘层不同的材料制成的第二绝缘层。
17.根据权利要求15所述的半导体器件，还包括：
第三绝缘层，所述第三绝缘层形成在所述接触焊盘之上并且延伸到所述壁的上表面；以及
接触结构，所述接触结构穿过所述第三绝缘层延伸到所述接触焊盘的所述上表面。
18.根据权利要求15所述的半导体器件，还包括：沟道结构的阵列，所述沟道结构形成在堆叠在所述衬底之上的所述交替的第一绝缘层和导电层中。
19.根据权利要求15所述的半导体器件，还包括两个狭缝结构，所述两个狭缝结构在所述两个壁的边界上，使得所述两个壁和所述阶梯被夹置在所述两个狭缝结构之间，并且使得台阶中的所述第二层的所述绝缘部分位于所述两个狭缝结构之间。
20.根据权利要求13所述的半导体器件，其中：
所述阶梯在所述堆叠体的边界上或在所述堆叠体的中间；以及
所述接触焊盘的上表面在对应的台阶上方的相邻的台阶的绝缘层的上表面和下表面之间。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11778818B2 (en) * 2020-07-21 2023-10-03 Sandisk Technologies Llc Three-dimensional memory device with punch-through-resistant word lines and methods for forming the same

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108899322A (zh) * 2018-07-04 2018-11-27 长江存储科技有限责任公司 三维存储器件及在其阶梯区形成接触孔的方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5674579B2 (ja) * 2011-07-15 2015-02-25 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
KR102192539B1 (ko) * 2014-05-21 2020-12-18 삼성전자주식회사 반도체 장치 및 이의 프로그램 방법
KR20150139255A (ko) * 2014-06-03 2015-12-11 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
US20170104000A1 (en) * 2015-10-13 2017-04-13 Joo-Hee PARK Vertical memory devices
US10381371B2 (en) * 2015-12-22 2019-08-13 Sandisk Technologies Llc Through-memory-level via structures for a three-dimensional memory device
KR102609348B1 (ko) * 2016-10-26 2023-12-06 삼성전자주식회사 반도체 장치 및 그 제조 방법
US10002787B2 (en) * 2016-11-23 2018-06-19 Lam Research Corporation Staircase encapsulation in 3D NAND fabrication
CN106910746B (zh) * 2017-03-08 2018-06-19 长江存储科技有限责任公司 一种3d nand存储器件及其制造方法、封装方法
CN110383478B (zh) * 2017-03-09 2023-06-27 东京毅力科创株式会社 接触焊盘的制造方法及使用该方法的半导体装置的制造方法、以及半导体装置
TWI630709B (zh) * 2017-03-14 2018-07-21 旺宏電子股份有限公司 三維半導體元件及其製造方法
JP2019054153A (ja) * 2017-09-15 2019-04-04 東芝メモリ株式会社 半導体装置の製造方法
KR102565714B1 (ko) * 2018-03-28 2023-08-10 삼성전자주식회사 적층 구조체를 갖는 반도체 소자
WO2020029216A1 (en) * 2018-08-10 2020-02-13 Yangtze Memory Technologies Co., Ltd. Multi-division 3d nand memory device
KR102683652B1 (ko) * 2018-11-09 2024-07-11 에스케이하이닉스 주식회사 수직형 메모리 장치 및 그 제조 방법

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108899322A (zh) * 2018-07-04 2018-11-27 长江存储科技有限责任公司 三维存储器件及在其阶梯区形成接触孔的方法

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