CN108899322A - 三维存储器件及在其阶梯区形成接触孔的方法 - Google Patents
三维存储器件及在其阶梯区形成接触孔的方法 Download PDFInfo
- Publication number
- CN108899322A CN108899322A CN201810725714.7A CN201810725714A CN108899322A CN 108899322 A CN108899322 A CN 108899322A CN 201810725714 A CN201810725714 A CN 201810725714A CN 108899322 A CN108899322 A CN 108899322A
- Authority
- CN
- China
- Prior art keywords
- conductive layer
- layer
- hierarchic structure
- hierarchic
- stepped region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000003860 storage Methods 0.000 title claims abstract description 54
- 238000000034 method Methods 0.000 title claims abstract description 46
- 239000004065 semiconductor Substances 0.000 claims abstract description 44
- 239000000463 material Substances 0.000 claims description 37
- 238000009413 insulation Methods 0.000 claims description 19
- 239000011810 insulating material Substances 0.000 claims description 13
- 239000004020 conductor Substances 0.000 claims description 6
- 230000000717 retained effect Effects 0.000 claims description 4
- 238000005530 etching Methods 0.000 abstract description 32
- 230000008719 thickening Effects 0.000 abstract description 5
- 238000000151 deposition Methods 0.000 description 11
- 229910052751 metal Inorganic materials 0.000 description 9
- 239000002184 metal Substances 0.000 description 9
- 229920005591 polysilicon Polymers 0.000 description 7
- PNEYBMLMFCGWSK-UHFFFAOYSA-N Alumina Chemical compound [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 6
- 230000015572 biosynthetic process Effects 0.000 description 6
- 230000008021 deposition Effects 0.000 description 6
- 230000008569 process Effects 0.000 description 6
- 230000003628 erosive effect Effects 0.000 description 5
- 229910000765 intermetallic Inorganic materials 0.000 description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 5
- 239000000758 substrate Substances 0.000 description 4
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 4
- 239000010937 tungsten Substances 0.000 description 4
- 229910052721 tungsten Inorganic materials 0.000 description 4
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- 230000008901 benefit Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 239000000377 silicon dioxide Substances 0.000 description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical group N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 3
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 2
- 230000009471 action Effects 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 150000001875 compounds Chemical class 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 238000002488 metal-organic chemical vapour deposition Methods 0.000 description 2
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 2
- 229910010271 silicon carbide Inorganic materials 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- 239000011800 void material Substances 0.000 description 2
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 230000002459 sustained effect Effects 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
- H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
一种在三维存储器件的阶梯区形成接触孔的方法，包括以下步骤：提供半导体结构，半导体结构具有阶梯区，阶梯区具有多个阶梯结构，每个阶梯结构包括从上到下交替堆叠的至少一介质层和至少一导电层；从各阶梯结构的至少一导电层被暴露的侧壁去除一部分导电层材料，以形成相对于相邻的介质层的凹陷；在阶梯区覆盖绝缘层，绝缘层填充各凹陷；去除阶梯区上表面的绝缘层和介质层，以暴露各阶梯结构顶部的第一导电层，同时保留位于各凹陷的绝缘层；在各阶梯结构顶部的第一导电层上形成第二导电层；以及在各阶梯结构上形成接触孔。本发明通过加厚阶梯区的导电层的厚度，为接触孔的刻蚀提供了更大的裕量，从而降低了接触孔刻蚀穿通的概率。
Description
技术领域
本发明主要涉及半导体制造方法，尤其涉及一种在三维存储器件的阶梯区中形成接触孔的方法，以及三维存储器件。
背景技术
为了克服二维存储器件的限制，业界已经研发了具有三维(3D)结构的存储器件，通过将存储器单元三维地布置在衬底之上来提高集成密度。
在例如3D NAND闪存的三维存储器件中，存储阵列可包括核心(core)区和阶梯区。阶梯区用来供存储阵列各层中的控制栅引出接触部。这些控制栅作为存储阵列的字线，执行编程、擦写、读取等操作。
在3D NAND闪存的制作过程中，在阶梯区的各级阶梯结构上刻蚀形成接触孔，然后填充接触孔，从而引出控制栅的电信号。在实际生产过程中，由于3D-NAND闪存阶梯层数多，在接触孔刻蚀步骤中，为了保证下层阶梯能够被顺利引出，上层阶梯容易被过刻蚀(OverEtch)，出现刻蚀穿通(Punch Through)，导致无法满足工艺要求，降低产品良率。
发明内容
本发明提供一种在三维存储器件的阶梯区中形成接触孔的方法以及三维存储器件，可以缓解阶梯区的接触孔刻蚀穿通的问题。
本发明为解决上述技术问题而采用的技术方案是一种在三维存储器件的阶梯区形成接触孔的方法，包括以下步骤：提供半导体结构，所述半导体结构具有阶梯区，所述阶梯区具有多个阶梯结构，每个阶梯结构包括从上到下交替堆叠的至少一介质层和至少一导电层；从各阶梯结构的所述至少一导电层被暴露的侧壁去除一部分导电层材料，以形成相对于相邻的介质层的凹陷；在所述阶梯区覆盖绝缘层，所述绝缘层填充各凹陷；去除所述阶梯区上表面的绝缘层和介质层，以暴露各阶梯结构顶部的第一导电层，同时保留位于各凹陷的绝缘层；在各阶梯结构顶部的所述第一导电层上形成第二导电层；以及在各阶梯结构上形成接触孔。
在本发明的一实施例中，形成所述第二导电层的方法为：在各阶梯结构顶部的暴露的第一导电层上生长得到第二导电层。
在本发明的一实施例中，形成所述第二导电层的方法为：在所述阶梯区覆盖导电材料，同时使各阶梯结构顶部的第一导电层相互之间电绝缘，此时各阶梯结构的所述导电材料构成第二导电层。
在本发明的一实施例中，在各阶梯结构顶部的所述第一导电层上形成第二导电层的步骤中，使得至少部分阶梯结构上的所述第二导电层的厚度大于与所述第二导电层位于同一层的介质层的厚度。
在本发明的一实施例中，所述第二导电层的厚度为10-50nm。
在本发明的一实施例中，所保留的位于各导电层的凹陷的绝缘部的宽度为20-80nm。
在本发明的一实施例中，每个所述阶梯结构包括从上到下交替堆叠的两个介质层和两个导电层。
在本发明的一实施例中，所述多个阶梯结构分别位于所述半导体结构的第一侧和第二侧，其中在相对应的第一侧阶梯结构和第二侧阶梯结构中，所述第一侧阶梯结构底部的导电层与所述第二侧阶梯结构顶部的导电层位于同一层。
本发明还提出一种三维存储器件，包括阶梯区，所述阶梯区具有多个阶梯结构，每个阶梯结构包括从上到下交替堆叠的至少一栅极层和至少一介质层，其中在任意两个相邻阶梯结构中，第一阶梯结构顶部的第一栅极层的上表面高度，高于第二阶梯结构底部的介质层的下表面高度，第一阶梯结构顶部的第一栅极层与第二阶梯结构中的栅极层电绝缘，所述第一阶梯结构低于所述第二阶梯结构，所述第一栅极层上连接有接触部。
在本发明的一实施例中，所述第一栅极层的上表面高度比所述第二阶梯结构底部的介质层的下表面高度高10-50nm。
在本发明的一实施例中，所述第一栅极层具有面向所述第二阶梯结构的第一侧面，所述第二阶梯结构的所述至少一栅极层面向所述第一阶梯结构的第二侧面，所述第一侧面和所述第二侧面之间具有间隔，所述间隔被绝缘材料填充，使得第一阶梯结构的所述第一栅极层与所述第二阶梯结构的所述至少一栅极层之间电绝缘。
在本发明的一实施例中，所述间隔的宽度为20-80nm。
在本发明的一实施例中，每个阶梯结构包括从上到下交替堆叠的两个第一栅极层和两个介质层。
在本发明的一实施例中，所述多个阶梯结构分别位于所述三维存储器件的第一侧和第二侧，其中在相对应的第一侧阶梯结构和第二侧阶梯结构中，所述第一侧阶梯结构底部的栅极层与所述第二侧阶梯结构顶部的栅极层位于同一层。
在本发明的一实施例中，所述第一栅极层由同一材料构成。
在本发明的一实施例中，所述第一栅极层包括第一导电层和覆盖所述第一导电层的第二导电层，所述第二导电层的材料不同于所述第一导电层。
在本发明的一实施例中，所述三维存储器件为浮栅型三维NAND存储器。
本发明由于采用以上技术方案，通过加厚阶梯区的导电层的厚度，为接触孔的刻蚀提供了更大的裕量，从而降低了接触孔刻蚀穿通的概率。
附图说明
为让本发明的上述目的、特征和优点能更明显易懂，以下结合附图对本发明的具体实施方式作详细说明，其中：
图1是三维存储器件的剖面示意图。
图2是本发明一实施例的在三维存储器的阶梯区形成接触孔的方法流程图。
图3A-3G是本发明第一实施例的在三维存储器的阶梯区形成接触孔的方法的示例性过程中的剖面示意图。
图4A-4D是本发明第二实施例的在三维存储器的阶梯区形成接触孔的方法的示例性过程中的剖面示意图。
图5是作为比较的三维存储器的阶梯区形成接触孔时发生刻蚀穿通的剖面示意图。
图6是本发明一实施例的三维存储器的阶梯区的剖面示意图。
具体实施方式
为让本发明的上述目的、特征和优点能更明显易懂，以下结合附图对本发明的具体实施方式作详细说明。
在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其它不同于在此描述的其它方式来实施，因此本发明不受下面公开的具体实施例的限制。
如本申请和权利要求书中所示，除非上下文明确提示例外情形，“一”、“一个”、“一种”和/或“该”等词并非特指单数，也可包括复数。一般说来，术语“包括”与“包含”仅提示包括已明确标识的步骤和元素，而这些步骤和元素不构成一个排它性的罗列，方法或者设备也可能包含其他的步骤或元素。
在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
为了方便描述，此处可能使用诸如“之下”、“下方”、“低于”、“下面”、“上方”、“上”等等的空间关系词语来描述附图中所示的一个元件或特征与其他元件或特征的关系。将理解到，这些空间关系词语意图包含使用中或操作中的器件的、除了附图中描绘的方向之外的其他方向。例如，如果翻转附图中的器件，则被描述为在其他元件或特征“下方”或“之下”或“下面”的元件的方向将改为在所述其他元件或特征的“上方”。因而，示例性的词语“下方”和“下面”能够包含上和下两个方向。器件也可能具有其他朝向(旋转90度或处于其他方向)，因此应相应地解释此处使用的空间关系描述词。此外，还将理解，当一层被称为在两层“之间”时，它可以是所述两层之间仅有的层，或者也可以存在一个或多个介于其间的层。
在本申请的上下文中，所描述的第一特征在第二特征之“上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。
如图1所示，在例如浮栅型3D NAND闪存的三维存储器件10中，包括存储阵列100和周边区200。存储阵列100可包括核心(core)区110和阶梯(Stair Step,SS)区120。阶梯区120用来供存储阵列100各层中的控制栅101引出接触部102。这些控制栅101作为存储阵列100的字线，执行编程、擦写、读取等操作。
在刻蚀用于引出接触部102的接触孔时，希望接触孔刚好停留在控制栅101的表面，至少不用穿过控制栅101。以图5为例，希望如底层阶梯531那样刻蚀良好，而不像高层阶梯532(或533)那样出现了刻蚀穿通，导致接触部512穿过意图停留的控制栅502而到达控制栅501。
本发明的一些实施例描述在三维存储器件的阶梯区中形成接触孔的方法，可以缓解阶梯区的接触孔刻蚀穿通的问题。
图2是本发明一实施例的在三维存储器件的阶梯区中形成接触孔的流程图。图3A-3G是本发明第一实施例的在三维存储器件的阶梯区中形成接触孔的方法的示例性过程示意图。下面参考图2-3G所示描述本实施例的形成接触孔的方法。
在步骤202，提供半导体结构。
此半导体结构是将被用于后续制程以最终形成三维存储器件的结构的至少一部分。半导体结构可包括阵列区(array)，阵列区可包括核心区(core)和阶梯区(stair step,SS)。核心区是包括存储单元的区域，阶梯区是包括字线连接电路的区域。从垂直方向看，阵列区可具有衬底和堆叠结构，在核心区的堆叠结构上形成有沟道孔阵列，在阶梯区的堆叠层上可形成有阶梯结构。每个阶梯结构包括从上到下交替堆叠的至少一介质层和至少一导电层。
在图3A所示例的半导体结构的剖面图中，半导体结构300a可包括阶梯区320，为简化起见，未示出半导体结构在水平方向上的其他区域，例如核心区。并且也未示出阶梯区320在垂直方向上的其他层，例如衬底。阶梯区320可包括多个阶梯结构，这取决于所制作的三维存储器件的层数(如32层或64层)。图3A中示例性示出3个阶梯结构321、322和323。每个阶梯结构都包括从上到下交替堆叠的一个或多个介质层和一个或多个导电层，即导电层和介质层交替堆叠。以阶梯结构322为例，其包括从上到下交替堆叠的介质层322a、导电层322b、介质层322c和导电层322d。可以理解，阶梯结构322并不限于此处示例的4层，而是可以有其他数量，例如2层，6层或更多层。
在本发明的实施例中，导电层322b、322d的材料可以是多晶硅。介质层322a、322c的材料例如是氧化硅。
尽管在此描述了初始的半导体结构的示例性构成，但可以理解，一个或多个特征可以从这一半导体结构中被省略、替代或者增加到这一半导体结构中。此外，所举例的各层的材料仅仅是示例性的，例如导电层322b、322d和介质层322a、322c还可以选用浮栅型三维NAND存储器中可用的其他材料。
在步骤204，从各阶梯结构的至少一导电层被暴露的侧壁去除一部分导电层材料，以形成相对于相邻的介质层的凹陷。
在此步骤中，从各阶梯结构的导电层的被暴露的侧壁(导电层只有一个侧壁被暴露)去除一部分导电层材料，使得相对于相邻的介质层导电层向内凹陷。
去除导电层的一部分材料的方法可包括但不限于湿法刻蚀(wet etch)。
在图3B所示例的半导体结构300b的剖面图中，各阶梯结构的导电层的侧壁(图中右侧)都被去除一部分，形成相对于相邻的介质层的凹陷。以阶梯322的导电层322b和322d为例，其侧壁分别形成了凹陷324b和324d。在此，凹陷的宽度w1例如为20-60nm，更优选可为30-50nm。
在步骤206，在阶梯区覆盖绝缘层，绝缘层填充各凹陷。
在此步骤中，在阶梯区上覆盖一层绝缘层。绝缘层会覆盖阶梯区的上表面和侧面，并且会填充在步骤204中形成的各凹陷。
可以理解，绝缘层可以填满各凹陷，也可以留下部分空隙。
覆盖绝缘层的方式可包括沉积。可以从已知的各种沉积工艺，例如LPCVD、PECVD、HDPCVD、MOCVD、MBE、ALD中选中合适的工艺。绝缘层的材料可以是氮化硅、氧化硅、碳化硅、氮氧化硅、氧化铝等。
在图3C所示例的半导体结构300c的剖面图中，在阶梯区320覆盖了绝缘层325，绝缘层325的材料例如为氮化硅。绝缘层325可包括覆盖阶梯区320的上表面的第一部分325a、覆盖阶梯区320的侧面的第二部分325b和填充在各导电层的凹陷的第三部分325c。
在步骤208，去除阶梯区上表面的绝缘层和介质层，以暴露各阶梯结构顶部的第一导电层，同时保留位于各凹陷的绝缘部。
在此步骤中，将去除绝缘层中不需要的部分，而保留位于各凹陷的部分作为绝缘部。并且，将去除各阶梯结构顶部的介质层，从而暴露各阶梯结构顶部的导电层(在此称为第一导电层)。
去除绝缘层的方法包括选择性刻蚀。具体地说，选择对绝缘层刻蚀率高而对其他材料刻蚀率低的方式刻蚀绝缘层。去除介质层的方法包括选择性刻蚀。具体地说，选择对介质层刻蚀率高而对其他材料刻蚀率低的方式刻蚀介质层。绝缘层和介质层可以通过不同的刻蚀步骤去除，也可以通过同一刻蚀步骤去除。举例来说，当绝缘层和介质层为相同材料时，可以通过同一刻蚀步骤去除这两层。
在此实施例中，绝缘部的最大宽度(图中水平方向，位于导电层的位置)为20-80nm，更优选为30-60nm。合适尺寸的绝缘部有助于隔离水平方向上相邻的导电层，从而避免短路。
在图3D所示例的半导体结构300d的剖面图中，去除了部分绝缘层和介质层后，露出第一导电层。以阶梯结构322为例，第一导电层322b露出于阶梯结构表面，并且保留的绝缘层的部分作为绝缘部325d。绝缘部325d将在后续步骤中起到隔离不同阶梯结构的导电层的作用。在此，绝缘部325d的最大宽度w例如为20-80nm，更优选为30-60nm。
在步骤210，在各阶梯结构顶部的第一导电层上形成第二导电层。
在此步骤中，通过在各阶梯结构顶部的第一导电层上形成第二导电层，从而加厚各阶梯结构顶部的导电层的厚度。加厚的导电层厚度有助于降低刻蚀接触孔时发生刻蚀穿通(punch through)的概率。
在本实施例中，形成第二导电层的方式可以是生长或者沉积。第二导电层的材料可以和第一导电层相同，也可以和第二导电层不同。当第二导电层的材料和第一导电层相同时，适合使用生长工艺，即在各阶梯结构顶部暴露的第一导电层上生长得到第二导电层。当第二导电层的材料和第一导电层不相同时，适合使用沉积工艺。举例来说，第二导电层的材料可包括多晶硅、金属或金属化合物。金属例如可以是钨(W)。金属化合物例如可以是氮化钛(TiN)。
在本实施例中，第二导电层的厚度可以是10-50nm。第二导电层的厚度可以参考各种因素。例如，第二导电层的厚度可以参考第一导电层的厚度。当第一导电层的厚度为15nm时，第二导电层的厚度可为10nm。第二导电层的厚度为35nm时，第二导电层的厚度可为20nm。第二导电层的厚度可以小于、等于或大于与第二导电层位于同一层的介质层的厚度。有利的是，当第二导电层的厚度可以等于或大于与第二导电层位于同一层的介质层的厚度时，步骤208中保留的绝缘部可以隔离第二导电层和另一阶梯结构上与之在垂直方向上非常接近的导电层。
在图3E所示例的半导体结构300e的剖面图中，在各阶梯结构的第一导电层上形成了第二导电层。例如在阶梯结构322的第一导电层322b上形成了第二导电层322e。在此，第一导电层322b和第二导电层322e的材料可以相同，例如都是多晶硅。形成第二导电层的方式可以是生长。在此示例中，第二导电层322e的厚度可以在10-50nm之间选择。例如，第二导电层322e的厚度与同一层的介质层323d的厚度相等。此时，阶梯结构323的导电层323c与阶梯结构322的第二导电层322e在垂直方向上非常接近。在此，阶梯结构323的绝缘部326d可以将阶梯结构323的导电层323c与阶梯结构322的第二导电层322e绝缘，避免短路。尤其是，当第二导电层322e’的厚度大于同一层的介质层323d的厚度时(参考图3E’)，阶梯结构323的导电层323c与阶梯结构322的第二导电层322e’在垂直方向上已有重叠处，绝缘部326d的隔离作用更明显。
在此，阶梯结构322的第一导电层322b和第二导电层322e合并成完成的栅极层322f。其他阶梯阶梯中也是如此。
在步骤212，在各阶梯结构上形成接触孔。
在此步骤中，可以先在阶梯结构上覆盖绝缘材料，然后按照常规方式在各阶梯结构上形成接触孔。接触孔会从上表面穿过绝缘材料，到达各阶梯结构顶部的导电层。
形成接触孔的方式例如是刻蚀或者其他已知的方式，在此不做限定。
在图3F所示例的半导体结构300f的剖面图中，在各阶梯结构上覆盖绝缘材料327，并分别形成穿过绝缘材料327而到达各阶梯结构的栅极层321f、322f和323e的接触孔328a、328b和328c。可以看到，由于栅极层321f、322f和323e的厚度更厚，不容易被蚀穿，因此发生刻蚀穿通的风险大为降低。
另外，在第二导电层使用金属或金属化合物等材料时，可以降低刻蚀深度。例如刻蚀深度可以下降到5-30nm，从而也能降低发生刻蚀穿通的风险。作为比较，如图5所示，高层阶梯532(或533)出现了刻蚀穿通，导致接触部512穿过意图停留的控制栅502而到达控制栅501。
在步骤214，在各阶梯结构的接触孔中填充接触部。
在此步骤中，通过填充接触部，为各阶梯结构的栅极层提供导电路径。
接触部的材料例如是金属，如钨(W)。
在图3G所示例的半导体结构300g的剖面图中，在各阶梯结构的接触孔中填充接触部329a、329b和329c，从而将各栅极层321f、322f和323f引出。
在此使用了流程图用来说明根据本申请的实施例的方法所执行的操作。应当理解的是，前面的操作不一定按照顺序来精确地执行。相反，可以按照倒序或同时处理各种步骤。同时，或将其他操作添加到这些过程中，或从这些过程移除某一步或数步操作。例如，对本申请而言，步骤214并非必须，因而可以省略，或者替换为其他步骤。
上述实施例所形成的半导体结构，再经过后续的常规步骤，即可得到三维存储器件。在此参考本实施例所形成的半导体结构300g描述根据本发明一实施例的的三维存储器。三维存储器可包括核心区(图未示)和阶梯区320，阶梯区320具有多个阶梯结构，如321、322和323。每一阶梯结构(如321)可包括从上到下交替堆叠的至少一栅极层(如321f、321c)和至少一介质层(如321b、321d)，其中在任意两个相邻阶梯结构(如321和322)中，第一阶梯结构(如321)顶部的第一栅极层(如321f)的上表面(如S1)的高度，高于第二阶梯结构(如322)底部的介质层(如322h)的下表面(如S2)高度，第一阶梯结构顶部的第一栅极层(如321f)与第二阶梯结构中的栅极层(如322f、322c)电绝缘，第一阶梯结构(如321)低于第二阶梯结构(如322)，第一栅极层(如321f)上连接有接触部(如329a)。
在本发明的一实施例中，第一栅极层(如321f)的上表面高度比第二阶梯结构(如322)底部的介质层(如322h)的下表面高度高10-50nm。
在本发明的一实施例中，第一栅极层(如321f)具有面向第二阶梯结构(如322)的第一侧面(如S3)，第二阶梯结构(如322)的至少一栅极层面向第一阶梯结构(如321)的第二侧面(如S4)，第一侧面(如S3)和第二侧面(如S4)之间具有间隔，间隔被绝缘材料填充，使得第一阶梯结构的栅极层与第二阶梯结构的栅极层之间电隔离。在此，间隔处的绝缘材料可以与阶梯结构上覆盖的绝缘材料相同，也可以不同。间隔的宽度w2范围例如为20-80nm，更优选为30-60nm。
在本发明的一实施例中，各阶梯结构的第一栅极层(如321f)可以由同一材料构成。例如，第一栅极层的材料为多晶硅。在本发明的另一实施例中，第一栅极层(如321f)包括第一导电层和覆盖第一导电层的第二导电层，第二导电层不同于第一导电层。例如，第一导电层的材料为多晶硅，第二导电层的材料为金属或金属化合物。
如图3G所示，各阶梯结构(如322)可具有2层栅极层(如322f、322c)和两层介质层(如322b、322h)。这种设计的一个优势是，即使加厚的栅极层(如321f)厚度很大，也不会与更高阶梯结构顶部的栅极层(如322f)离得太近。因此这种设计有效增大了用于加厚栅极层的第二导电层的厚度裕度。在图3G中，每个阶梯结构有一个栅极层(如321c、322c)未露出，从而无法引出接触部。为此，在本发明的一实施例中，可在核心区的相对两侧设置阶梯区。这样，多个阶梯结构可分别位于半导体结构的第一侧和第二侧。每个第一侧阶梯结构与一个第二侧阶梯结构对应，通常是处于同一高度。在相对应的第一侧阶梯结构和第二侧阶梯结构中，第一侧阶梯结构底部的栅极层与第二侧阶梯结构顶部的栅极层位于同一层。在图6的示例中，在相对应的第一侧阶梯结构611和第二侧阶梯结构612中，第一侧阶梯结构底部的栅极层611a与第二侧阶梯结构顶部的栅极层612a位于同一层，并且二者是一体的，从而可以引出接触部613。
图4A-4D是本发明第二实施例的在三维存储器件的阶梯区中形成接触孔的方法的示例性过程示意图。下面参考图2和图4A-4D所示描述本实施例的形成接触孔的方法。在后续描述中，与第一实施例相同的细节将被省略。
在步骤202，提供半导体结构。
此半导体结构是将被用于后续制程以最终形成三维存储器件的结构的至少一部分。半导体结构可包括阵列区(array)，阵列区可包括核心区(core)和阶梯区(stair step,SS)。核心区是包括存储单元的区域，阶梯区是包括字线连接电路的区域。从垂直方向看，阵列区可具有衬底和堆叠结构，在核心区的堆叠结构上形成有沟道孔阵列，在阶梯区的堆叠层上可形成有阶梯结构。每一阶梯结构包括从上到下交替堆叠的至少一介质层和至少一导电层。
此步骤的半导体结构的示例可参考图3A所示例的半导体结构300a的剖面图。
在步骤204，从各阶梯结构的至少一导电层被暴露的侧壁去除一部分导电层材料，以形成相对于相邻的介质层的凹陷。
在此步骤中，从各阶梯结构的导电层的被暴露的侧壁(导电层只有一个侧壁被暴露)去除一部分导电层材料，使得相对于相邻的介质层导电层向内凹陷。
此步骤的半导体结构的示例可参考图3B所示例的半导体结构300b的剖面图。
在步骤206，在阶梯区覆盖绝缘层，绝缘层填充各凹陷。
在此步骤中，在阶梯区上覆盖一层绝缘层。绝缘层会覆盖阶梯区的上表面和侧面，并且会填充在步骤204中形成的各凹陷。
可以理解，绝缘层可以填满各凹陷，也可以留下部分空隙。
覆盖绝缘层的方式可包括沉积。可以从已知的各种沉积工艺，例如LPCVD、PECVD、HDPCVD、MOCVD、MBE、ALD中选中合适的工艺。绝缘层的材料可以是氮化硅、氧化硅、碳化硅、氮氧化硅、氧化铝等。
此步骤的半导体结构的示例可参考图3C所示例的半导体结构300c的剖面图。
在步骤208，去除阶梯区上表面的绝缘层以及和介质层，以暴露各阶梯结构顶部的第一导电层，同时保留位于各凹陷的绝缘部。
在此步骤中，将去除绝缘层中不需要的部分，而保留位于各导电层的凹陷的部分作为绝缘部。并且，将去除各阶梯结构顶部的介质层，从而暴露第一介质层之下的导电层(在此称为第一导电层)。
去除绝缘层的方法包括选择性刻蚀。具体地说，选择对绝缘层刻蚀率高而对其他材料刻蚀率低的方式刻蚀绝缘层。去除介质层的方法包括选择性刻蚀。具体地说，选择对介质层刻蚀率高而对其他材料刻蚀率低的方式刻蚀介质层。绝缘层和介质层可以通过不同的刻蚀步骤去除，也可以通过同一刻蚀步骤去除。举例来说，当绝缘层和介质层为相同材料时，可以通过同一刻蚀步骤去除这两层。
在此实施例中，绝缘部的最大宽度(图中水平方向，位于导电层的位置)为20-80nm，更优选为30-60nm。合适尺寸的绝缘部有助于隔离水平方向上相邻的导电层，从而避免短路。
此步骤的半导体结构的示例可参考图3D所示例的半导体结构300d的剖面图。
在步骤210，在各阶梯结构顶部的第一导电层上形成第二导电层。
在此步骤中，通过在各阶梯结构顶部的第一导电层上形成第二导电层，从而加厚各阶梯结构顶部的导电层的厚度。加厚的导电层厚度有助于降低刻蚀接触孔时发生刻蚀穿通(punch through)的概率。
在本实施例中，覆盖第二导电层的方式可以是生长或者沉积。第二导电层的材料可以和第一导电层相同，也可以和第二导电层不同。当第二导电层的材料和第一导电层相同时，适合使用生长或者沉积工艺。当第二导电层的材料和第一导电层不相同时，适合使用沉积工艺。举例来说，第二导电层的材料可包括多晶硅、金属或金属化合物。金属例如可以是钨(W)。金属化合物例如可以是氮化钛(TiN)。
在本实施例中，第二导电层的厚度可以是10-50nm。第二导电层的厚度可以参考各种因素。例如，第二导电层的厚度可以参考第一导电层的厚度。当第一导电层的厚度为15nm时，第二导电层的厚度可为10nm。第二导电层的厚度为35nm时，第二导电层的厚度可为20nm。第二导电层的厚度可以小于、等于或大于与第二导电层位于同一层的介质层的厚度。有利的是，当第二导电层的厚度可以等于或大于与第二导电层位于同一层的介质层的厚度时，步骤208中保留的绝缘部可以隔离第二导电层和另一阶梯结构上与之在垂直方向上非常接近的导电层。
在图4A所示例的半导体结构400e的剖面图中，在各阶梯结构的第一导电层上覆盖了第二导电层。例如在阶梯结构322的第一导电层322b上覆盖了第二导电层322g。在此，第一导电层322b和第二导电层322g的材料可以相同，例如都是多晶硅。覆盖第二导电层的方式可以是沉积。沉积的方式会在第一导电层322b和绝缘部325d上都覆盖第二导电层322g。另外，可能会在各阶梯结构的侧壁留下薄层的导电材料325e。此时，可以通过额外的步骤，例如刻蚀来去除导电材料325e，得到如图4B所示的半导体结构400f。当然，如果未在在各阶梯结构的侧壁留下薄层的导电材料325e，则此刻蚀步骤可以省略。
在此示例中，第二导电层322g的厚度可以在10-50nm之间选择。例如，第二导电层322g的厚度与同一层的介质层323d的厚度相等。此时，阶梯结构323的导电层323c与阶梯结构322的第二导电层322g在垂直方向上非常接近。在此，阶梯结构323的绝缘部326d可以将阶梯结构323的导电层323c与阶梯结构322的第二导电层322g绝缘，避免短路。
在此，阶梯结构322的第一导电层322b和第二导电层322g合并成完成的导电层322f。其他阶梯阶梯中也是如此。
在步骤212，在各阶梯结构上形成接触孔。
在此步骤中，可以先在阶梯结构上覆盖绝缘材料，然后按照常规方式在各阶梯结构上形成接触孔。接触孔会从上表面穿过绝缘材料，到达各阶梯结构顶部的导电层。
形成接触孔的方式例如是刻蚀或者其他已知的方式，在此不做限定。
在图4C所示例的半导体结构400g的剖面图中，在各阶梯结构上覆盖绝缘材料327，并分别形成穿过绝缘材料327而到达各阶梯结构的栅极层321f、322f和323e的接触孔328a、328b和328c。可以看到，由于栅极层321f、322f和323e的厚度更厚，不容易被蚀穿，因此发生刻蚀穿通的风险大为降低。
另外，在第二导电层使用金属或金属化合物等材料时，可以降低刻蚀深度。例如刻蚀深度可以下降到5-30nm，从而也能降低发生刻蚀穿通的风险。作为比较，如图5所示，高层阶梯532(或533)出现了刻蚀穿通，导致接触部512穿过意图停留的控制栅502而到达控制栅501。
在步骤214，在各阶梯结构的接触孔中填充接触部。
在此步骤中，通过填充接触部，为各阶梯结构的栅极层提供导电路径。
接触部的材料例如是金属，如钨(W)。
在图4D所示例的半导体结构400h的剖面图中，在各阶梯结构的接触孔中填充接触部329a、329b和329c，从而将各栅极层321f、322f和323f引出。此步骤所形成的半导体结构400h与图3G所示的半导体结构类似，在此不再展开描述。
在此使用了流程图用来说明根据本申请的实施例的方法所执行的操作。应当理解的是，前面的操作不一定按照顺序来精确地执行。相反，可以按照倒序或同时处理各种步骤。同时，或将其他操作添加到这些过程中，或从这些过程移除某一步或数步操作。例如，对本申请而言，步骤214并非必须，因而可以省略，或者替换为其他步骤。
三维存储器件的其他细节，例如存储阵列的结构、周边互连等，并非本发明的重点，在此不再展开描述。
在本发明的上下文中，三维存储器件可以是3D闪存，例如3D NAND闪存。
本申请使用了特定词语来描述本申请的实施例。如“一个实施例”、“一实施例”、和/或“一些实施例”意指与本申请至少一个实施例相关的某一特征、结构或特点。因此，应强调并注意的是，本说明书中在不同位置两次或多次提及的“一实施例”或“一个实施例”或“一替代性实施例”并不一定是指同一实施例。此外，本申请的一个或多个实施例中的某些特征、结构或特点可以进行适当的组合。
虽然本发明已以较佳实施例揭示如上，然其并非用以限定本发明，任何本领域技术人员，在不脱离本发明的精神和范围内，当可作些许的修改和完善，因此本发明的保护范围当以权利要求书所界定的为准。
Claims (17)
1.一种在三维存储器件的阶梯区形成接触孔的方法，其特征在于，包括以下步骤：
提供半导体结构，所述半导体结构具有阶梯区，所述阶梯区具有多个阶梯结构，每个阶梯结构包括从上到下交替堆叠的至少一介质层和至少一导电层；
从各阶梯结构的所述至少一导电层被暴露的侧壁去除一部分导电层材料，以形成相对于相邻的介质层的凹陷；
在所述阶梯区覆盖绝缘层，所述绝缘层填充各凹陷；
去除所述阶梯区上表面的绝缘层和介质层，以暴露各阶梯结构顶部的第一导电层，同时保留位于各凹陷的绝缘层；
在各阶梯结构顶部的所述第一导电层上形成第二导电层；以及
在各阶梯结构上形成接触孔。
2.如权利要求1所述的方法，其特征在于，形成所述第二导电层的方法为：在各阶梯结构顶部的暴露的第一导电层上生长得到第二导电层。
3.如权利要求1所述的方法，其特征在于，形成所述第二导电层的方法为：在所述阶梯区覆盖导电材料，同时使各阶梯结构顶部的第一导电层相互之间电绝缘，此时各阶梯结构的所述导电材料构成第二导电层。
4.如权利要求1所述的方法，其特征在于，在各阶梯结构顶部的所述第一导电层上形成第二导电层的步骤中，使得至少部分阶梯结构上的所述第二导电层的厚度大于与所述第二导电层位于同一层的介质层的厚度。
5.如权利要求1所述的方法，其特征在于，所述第二导电层的厚度为10-50nm。
6.如权利要求1所述的方法，其特征在于，所保留的位于各导电层的凹陷的绝缘部的宽度为20-80nm。
7.如权利要求1所述的方法，其特征在于，每个所述阶梯结构包括从上到下交替堆叠的两个介质层和两个导电层。
8.如权利要求7所述的方法，其特征在于，所述多个阶梯结构分别位于所述半导体结构的第一侧和第二侧，其中在相对应的第一侧阶梯结构和第二侧阶梯结构中，所述第一侧阶梯结构底部的导电层与所述第二侧阶梯结构顶部的导电层位于同一层。
9.一种三维存储器件，包括阶梯区，所述阶梯区具有多个阶梯结构，每个阶梯结构包括从上到下交替堆叠的至少一栅极层和至少一介质层，其中在任意两个相邻阶梯结构中，第一阶梯结构顶部的第一栅极层的上表面高度，高于第二阶梯结构底部的介质层的下表面高度，第一阶梯结构顶部的第一栅极层与第二阶梯结构中的栅极层电绝缘，所述第一阶梯结构低于所述第二阶梯结构，所述第一栅极层上连接有接触部。
10.如权利要求9所述的三维存储器件，其特征在于，所述第一栅极层的上表面高度比所述第二阶梯结构底部的介质层的下表面高度高10-50nm。
11.如权利要求9所述的三维存储器件，其特征在于，所述第一栅极层具有面向所述第二阶梯结构的第一侧面，所述第二阶梯结构的所述至少一栅极层面向所述第一阶梯结构的第二侧面，所述第一侧面和所述第二侧面之间具有间隔，所述间隔被绝缘材料填充，使得第一阶梯结构的所述第一栅极层与所述第二阶梯结构的所述至少一栅极层之间电绝缘。
12.如权利要求11所述的三维存储器件，其特征在于，所述间隔的宽度为20-80nm。
13.如权利要求9所述的三维存储器件，其特征在于，每个阶梯结构包括从上到下交替堆叠的两个第一栅极层和两个介质层。
14.如权利要求13所述的三维存储器件，其特征在于，所述多个阶梯结构分别位于所述三维存储器件的第一侧和第二侧，其中在相对应的第一侧阶梯结构和第二侧阶梯结构中，所述第一侧阶梯结构底部的栅极层与所述第二侧阶梯结构顶部的栅极层位于同一层。
15.如权利要求9所述的三维存储器件，其特征在于，所述第一栅极层由同一材料构成。
16.如权利要求9所述的三维存储器件，其特征在于，所述第一栅极层包括第一导电层和覆盖所述第一导电层的第二导电层，所述第二导电层的材料不同于所述第一导电层。
17.如权利要求9所述的三维存储器件，其特征在于，所述三维存储器件为浮栅型三维NAND存储器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201810725714.7A CN108899322B (zh) | 2018-07-04 | 2018-07-04 | 三维存储器件及在其阶梯区形成接触孔的方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201810725714.7A CN108899322B (zh) | 2018-07-04 | 2018-07-04 | 三维存储器件及在其阶梯区形成接触孔的方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN108899322A true CN108899322A (zh) | 2018-11-27 |
| CN108899322B CN108899322B (zh) | 2024-07-12 |
Family
ID=64348385
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201810725714.7A Active CN108899322B (zh) | 2018-07-04 | 2018-07-04 | 三维存储器件及在其阶梯区形成接触孔的方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN108899322B (zh) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109860036A (zh) * | 2019-01-02 | 2019-06-07 | 华中科技大学 | 一种非易失性3d nand存储器的纳米线栅电极及其制备方法 |
| CN109887916A (zh) * | 2018-12-27 | 2019-06-14 | 华中科技大学 | 非易失性三维半导体存储器的双向栅电极及其制备方法 |
| WO2020118575A1 (en) * | 2018-12-12 | 2020-06-18 | Yangtze Memory Technologies Co., Ltd. | Contact structures for three-dimensional memory device |
| CN111837224A (zh) * | 2020-06-05 | 2020-10-27 | 长江存储科技有限责任公司 | 接触焊盘结构及其形成方法 |
| CN112038347A (zh) * | 2020-09-10 | 2020-12-04 | 长江存储科技有限责任公司 | 三维存储器及三维存储器制作方法 |
| CN112670299A (zh) * | 2019-09-29 | 2021-04-16 | 长江存储科技有限责任公司 | 三维存储器件及其形成方法 |
| CN112908882A (zh) * | 2021-01-25 | 2021-06-04 | 长江存储科技有限责任公司 | 一种检测方法 |
| CN113097215A (zh) * | 2020-06-11 | 2021-07-09 | 长江存储科技有限责任公司 | 三维存储器结构及其制备方法 |
Citations (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20090128779A (ko) * | 2008-06-11 | 2009-12-16 | 삼성전자주식회사 | 반도체 장치 및 그 제조 방법 |
| CN103258824A (zh) * | 2012-02-20 | 2013-08-21 | 中芯国际集成电路制造(上海)有限公司 | 闪存的存储单元及形成方法 |
| CN104733462A (zh) * | 2013-12-20 | 2015-06-24 | 爱思开海力士有限公司 | 半导体器件及其制造方法 |
| CN104979313A (zh) * | 2014-04-08 | 2015-10-14 | 三星电子株式会社 | 具有导电衬垫的半导体器件及三维半导体器件 |
| US9356034B1 (en) * | 2015-02-05 | 2016-05-31 | Sandisk Technologies Inc. | Multilevel interconnect structure and methods of manufacturing the same |
| US20170040254A1 (en) * | 2013-01-17 | 2017-02-09 | Samsung Electronics Co., Ltd. | Pad structures and wiring structures in a vertical type semiconductor device |
| US20170352678A1 (en) * | 2016-06-07 | 2017-12-07 | Sandisk Technologies Llc | Through-memory-level via structures between staircase regions in a three-dimensional memory device and method of making thereof |
| US20180026046A1 (en) * | 2016-07-19 | 2018-01-25 | Phil Ouk NAM | Memory device |
| CN107706187A (zh) * | 2017-11-23 | 2018-02-16 | 长江存储科技有限责任公司 | 三维存储器及其形成方法 |
| US20180083018A1 (en) * | 2016-09-19 | 2018-03-22 | Toshiba Memory Corporation | Semiconductor memory device and method of manufacturing the same |
| CN208589444U (zh) * | 2018-07-04 | 2019-03-08 | 长江存储科技有限责任公司 | 三维存储器件 |
-
2018
- 2018-07-04 CN CN201810725714.7A patent/CN108899322B/zh active Active
Patent Citations (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20090128779A (ko) * | 2008-06-11 | 2009-12-16 | 삼성전자주식회사 | 반도체 장치 및 그 제조 방법 |
| CN103258824A (zh) * | 2012-02-20 | 2013-08-21 | 中芯国际集成电路制造(上海)有限公司 | 闪存的存储单元及形成方法 |
| US20170040254A1 (en) * | 2013-01-17 | 2017-02-09 | Samsung Electronics Co., Ltd. | Pad structures and wiring structures in a vertical type semiconductor device |
| CN104733462A (zh) * | 2013-12-20 | 2015-06-24 | 爱思开海力士有限公司 | 半导体器件及其制造方法 |
| CN104979313A (zh) * | 2014-04-08 | 2015-10-14 | 三星电子株式会社 | 具有导电衬垫的半导体器件及三维半导体器件 |
| US9356034B1 (en) * | 2015-02-05 | 2016-05-31 | Sandisk Technologies Inc. | Multilevel interconnect structure and methods of manufacturing the same |
| US20170352678A1 (en) * | 2016-06-07 | 2017-12-07 | Sandisk Technologies Llc | Through-memory-level via structures between staircase regions in a three-dimensional memory device and method of making thereof |
| US20180026046A1 (en) * | 2016-07-19 | 2018-01-25 | Phil Ouk NAM | Memory device |
| US20180083018A1 (en) * | 2016-09-19 | 2018-03-22 | Toshiba Memory Corporation | Semiconductor memory device and method of manufacturing the same |
| CN107706187A (zh) * | 2017-11-23 | 2018-02-16 | 长江存储科技有限责任公司 | 三维存储器及其形成方法 |
| CN208589444U (zh) * | 2018-07-04 | 2019-03-08 | 长江存储科技有限责任公司 | 三维存储器件 |
Cited By (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11552091B2 (en) | 2018-12-12 | 2023-01-10 | Yangtze Memory Technologies Co., Ltd. | Contact structures for three-dimensional memory device |
| WO2020118575A1 (en) * | 2018-12-12 | 2020-06-18 | Yangtze Memory Technologies Co., Ltd. | Contact structures for three-dimensional memory device |
| US11910599B2 (en) | 2018-12-12 | 2024-02-20 | Yangtze Memory Technologies Co., Ltd. | Contact structures for three-dimensional memory device |
| CN109887916A (zh) * | 2018-12-27 | 2019-06-14 | 华中科技大学 | 非易失性三维半导体存储器的双向栅电极及其制备方法 |
| CN109887916B (zh) * | 2018-12-27 | 2020-12-08 | 华中科技大学 | 非易失性三维半导体存储器的双向栅电极及其制备方法 |
| CN109860036A (zh) * | 2019-01-02 | 2019-06-07 | 华中科技大学 | 一种非易失性3d nand存储器的纳米线栅电极及其制备方法 |
| CN109860036B (zh) * | 2019-01-02 | 2020-11-24 | 华中科技大学 | 一种非易失性3d nand存储器的纳米线栅电极及其制备方法 |
| CN112670299A (zh) * | 2019-09-29 | 2021-04-16 | 长江存储科技有限责任公司 | 三维存储器件及其形成方法 |
| CN112670299B (zh) * | 2019-09-29 | 2023-09-19 | 长江存储科技有限责任公司 | 三维存储器件及其形成方法 |
| CN111837224A (zh) * | 2020-06-05 | 2020-10-27 | 长江存储科技有限责任公司 | 接触焊盘结构及其形成方法 |
| CN111837224B (zh) * | 2020-06-05 | 2021-08-17 | 长江存储科技有限责任公司 | 接触焊盘结构及其形成方法 |
| CN113097215A (zh) * | 2020-06-11 | 2021-07-09 | 长江存储科技有限责任公司 | 三维存储器结构及其制备方法 |
| CN112038347B (zh) * | 2020-09-10 | 2022-10-04 | 长江存储科技有限责任公司 | 三维存储器及三维存储器制作方法 |
| CN112038347A (zh) * | 2020-09-10 | 2020-12-04 | 长江存储科技有限责任公司 | 三维存储器及三维存储器制作方法 |
| CN112908882A (zh) * | 2021-01-25 | 2021-06-04 | 长江存储科技有限责任公司 | 一种检测方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN108899322B (zh) | 2024-07-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN108899322A (zh) | 三维存储器件及在其阶梯区形成接触孔的方法 | |
| CN208589444U (zh) | 三维存储器件 | |
| US10886288B2 (en) | Vertical semiconductor memory device structures including vertical channel structures and vertical dummy structures | |
| CN108922891A (zh) | 三维存储器及其制作方法 | |
| CN110364536A (zh) | 三维存储器的制造方法以及三维存储器 | |
| US10886296B2 (en) | Three-dimensional semiconductor devices including vertical structures with varied spacing | |
| US10777577B2 (en) | 3-dimensional semiconductor memory device | |
| US20210074720A1 (en) | Semiconductor device including data storage pattern | |
| CN108493192A (zh) | 三维存储器及其制造方法 | |
| CN108428703A (zh) | 三维存储器及其制造方法 | |
| CN109087916A (zh) | 形成三维存储器的方法 | |
| CN109887918A (zh) | 形成三维存储器的方法以及三维存储器 | |
| CN109904165B (zh) | 三维存储器的制造方法及三维存储器 | |
| CN109817627A (zh) | 一种形成三维存储器的方法及三维存储器 | |
| CN108831891A (zh) | 制作三维存储器的字线连接区的方法及三维存储器 | |
| US20230354597A1 (en) | Semiconductor devices including stack structure having gate region and insulating region | |
| US11864385B2 (en) | Three-dimensional semiconductor memory device | |
| KR20220154789A (ko) | 스타디움 구조물을 포함하는 마이크로전자 디바이스, 및 관련 메모리 디바이스 및 전자 시스템 | |
| CN208208759U (zh) | 三维存储器 | |
| CN109166854A (zh) | 三维存储器 | |
| CN208298828U (zh) | 三维存储器 | |
| CN108878441A (zh) | 一种三维半导体存储器及其制备方法 | |
| US11398497B2 (en) | Three-dimensional memory device containing auxiliary support pillar structures and method of making the same | |
| US11444094B2 (en) | Three-dimensional semiconductor memory device | |
| CN108470736B (zh) | 三维闪存以及三维闪存沟道孔的非晶硅盖的形成方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |