KR20220154789A - 스타디움 구조물을 포함하는 마이크로전자 디바이스, 및 관련 메모리 디바이스 및 전자 시스템 - Google Patents
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Abstract
마이크로전자 디바이스는 스택 구조물, 스택 구조물 내의 스타디움 구조물, 스택 구조물 아래에 놓인 소스 티어, 및 마스킹 구조물을 포함한다. 스택 구조물은 전도성 구조물 및 절연 구조물을 각각 포함하는 티어들을 갖는다. 스타디움 구조물은 순방향 계단 구조물, 역방향 계단 구조물 및 순방향 계단 구조물과 역방향 계단 구조물 사이에 수평 방향으로 개재된 중앙 영역을 포함한다. 소스 티어는 스타디움 구조물의 중앙 영역의 수평 경계들 내에 있고 유전체 재료에 의해 서로 수평으로 분리된 별개의 전도성 구조물들을 포함한다. 마스킹 구조물은 스타디움 구조물의 중앙 영역의 수평 경계들 내에 한정되고, 소스 티어와 스택 구조물 사이에 수직으로 개재된다. 마스킹 구조물은 별개의 전도성 구조물들 사이에 수평으로 개재된 유전체 재료의 부분들을 수평으로 덮는 세그먼트들을 포함한다. 추가적인 디바이스들 및 전자 시스템들이 또한 설명된다.
Description
우선권 청구
본 출원은 "계단 구조물을 포함하는 마이크로전자 디바이스, 및 관련 메모리 디바이스 및 전자 시스템"에 대한, 2020년 3월 17일에 출원된 미국 특허 출원 일련 번호 제16/821,818호의 출원일의 이익을 청구한다.
기술 분야
본 개시는, 다양한 실시예에서, 전반적으로 마이크로전자 디바이스 설계 및 제조 분야에 관한 것이다. 보다 구체적으로, 본 개시는 스타디움 구조물 (stadium structure)을 포함하는 마이크로전자 디바이스, 및 관련 메모리 디바이스 및 전자 시스템에 관한 것이다.
마이크로전자 산업의 지속적인 목표는 비휘발성 메모리 디바이스들 (예를 들어, NAND 플래시 메모리 디바이스들)과 같은 메모리 디바이스들의 메모리 밀도 (예를 들어, 메모리 다이 당 메모리 셀들의 수)를 증가시키는 것이었다. 비휘발성 메모리 디바이스들에서 메모리 밀도를 증가시키는 하나의 방법은 수직 메모리 어레이 ("3차원(3D) 메모리 어레이"라고도 함) 아키텍처들을 이용하는 것이다. 종래의 수직 메모리 어레이는 전도성 구조물들 (예를 들어, 워드 라인들)의 티어(tier)들 내의 개구(opening)들을 통해 연장되는 수직 메모리 스트링들 및 수직 메모리 스트링들 및 전도성 구조물들의 각각의 접합부(junction)에서 유전체 재료들을 포함한다. 이러한 구성은, 종래의 평면형 (예를 들어, 2차원) 트랜지스터들의 배열들을 갖는 구조물들과 비교하여, 다이 상에서 어레이를 상향으로 (예를 들어, 종방향으로, 수직으로) 구축함으로써 더 많은 수의 스위칭 디바이스들 (예를 들어, 트랜지스터들)이 다이 면적의 단위 (즉, 소비되는 활성 표면의 길이 및 폭)에 위치될 수 있게 한다.
종래의 수직 메모리 어레이들은 전도성 구조물들과 액세스 라인들 (예를 들어, 워드 라인들) 사이의 전기적 연결들을 포함하여 수직 메모리 어레이 내의 메모리 셀들이 기록, 판독, 또는 소거 동작들을 위해 고유하게 선택될 수 있다. 이러한 전기적 연결을 형성하는 하나의 방법은 전도성 구조물들의 티어들의 에지들 (예를 들어, 수평 단부들)에서 소위 "계단(staircase)" (또는 "계단 층계(stair step)") 구조물들을 형성하는 단계를 포함한다. 계단 구조물은 전도성 구조물들에 대한 전기적 액세스를 제공하기 위해 전도성 컨택 구조물들이 위치될 수 있는 전도성 구조물들의 컨택 영역들을 정의하는 개별 "층계들"을 포함한다. 소위 "스타디움(stadium) " 구조물들은 대향하는 계단 구조물들을 포함하도록 형성될 수 있다.
수직 메모리 어레이 기술이 진보함에 따라, 전도성 구조물들의 추가적인 티어들, 및 따라서, 추가적인 계단 구조물들 및/또는 그와 연관된 개별 계단 구조물들의 추가적인 층계들을 포함하도록 수직 메모리 어레이들을 형성함으로써 추가적인 메모리 밀도가 제공되었다. 그러나, 피처 패킹 밀도들이 증가되고 형성 에러들에 대한 마진들이 감소됨에 따라, 종래의 구성들은 원하는 메모리 디바이스 성능, 신뢰성, 및 내구성을 감소시킬 수 있는 바람직하지 않은 결함들 (예를 들어, 유전체 재료로 상대적으로 수직 하부 계단 구조물들에 수평으로 이웃하는 트렌치들의 충진에 의해 초래되는 소스 플레이트 티어간 박리(delamination)들과 같은 티어간 박리 결함들; 상대적으로 수직 하부 계단 구조물들을 형성하는데 사용되는 챠핑(chopping) 프로세스들로부터 초래되는 오버 에칭과 같은 에칭 결함들)을 초래하였다.
따라서, 종래의 마이크로전자 디바이스 구성들의 문제들을 완화시키면서 향상된 메모리 밀도를 가능하게 하는 새로운 마이크로전자 디바이스 (예를 들어, 3D NAND 플래시 메모리 디바이스와 같은 메모리 디바이스) 구성들 뿐만 아니라, 새로운 마이크로전자 디바이스 구성들을 포함하는 새로운 전자 시스템들에 대한 요구가 남아있다.
본 개시의 실시예들에 따르면, 마이크로전자 디바이스는 스택 구조물, 스택 구조물 내의 스타디움 구조물, 스택 구조물 아래에 놓이는 소스 티어, 및 마스킹 구조물을 포함한다. 상기 스택 구조물은 전도성 구조물 및 상기 전도성 구조물에 수직으로 이웃하는 절연 구조물을 포함하는 티어들을 갖는다. 스타디움 구조물은 티어들의 에지들을 포함하는 층계들을 갖는 순방향 계단 구조물, 순방향 계단 구조물에 대향하고 티어들의 추가 에지들을 포함하는 추가 층계들을 갖는 역방향 계단 구조물, 및 순방향 계단 구조물과 역방향 계단 구조물 사이에 수평으로 개재된 중앙 영역을 포함한다. 소스 티어는 스타디움 구조물의 중앙 영역의 수평 경계들 내의 별개의 전도성 구조물들을 포함한다. 별개의 전도성 구조물들은 유전체 재료에 의해 서로 수평으로 분리된다. 마스킹 구조물은 스타디움 구조물의 중앙 영역의 수평 경계들 내에 한정되고, 스타디움 구조물의 중앙 영역과 소스 티어의 별개의 전도성 구조물들 사이에 수직으로 개재된다. 마스킹 구조물은 별개의 전도성 구조물들 사이에 수평으로 개재된 유전체 재료의 부분들을 수평으로 덮는 세그먼트들을 포함한다.
본 개시의 추가적인 실시예들에 따르면, 메모리 디바이스는 스택 구조물, 스타디움 구조물, 별개의 전도성 구조물들, 전도성 마스킹 구조물, 및 메모리 셀들의 스트링들을 포함한다. 스택 구조물은 티어들로 배열된 전도성 구조물들 및 절연성 구조물들의 수직으로 교번하는 시퀀스를 포함한다. 티어들 각각은 개별적으로 전도성 구조물들 중 적어도 하나 및 절연성 구조물들 중 적어도 하나를 포함한다. 스타디움 구조물은 스택 구조물 내에 있고, 적어도 일부 티어들의 수평 단부들을 포함하는 층계들을 개별적으로 갖는 대향하는 계단 구조물들, 및 대향하는 계단 구조물들 사이에 수평으로 개재된 중앙 영역을 포함한다. 별개의 전도성 구조물들은 스택 구조물 아래에 놓인다. 별개의 전도성 구조물들의 그룹은 스타디움 구조물의 중앙 영역의 수평 경계들 내에 위치된다. 전도성 마스킹 구조물은 별개의 전도성 구조물들과 스타디움 구조물의 중앙 영역 사이에 개재된다. 메모리 셀들의 스트링들은 스택 구조물을 통해 수직으로 연장된다.
본 개시의 또 다른 추가적인 실시예들에 따르면, 3D NAND 플래시 메모리 디바이스는 스택 구조물, 소스 티어, 마스킹 구조물, 및 반도체 필라 구조물들을 포함한다. 스택 구조물은 티어들로 배열된 수직으로 교번하는 전도성 구조물들 및 절연 구조물들을 포함한다. 스택 구조물은 분산형 스타디움 영역 및 분산형 스타디움 영역에 수평으로 이웃하는 메모리 어레이 영역을 더 포함한다. 분산형 스타디움 영역은 스택 구조물 내에서 서로 상이한 수직 위치들에 위치된 스타디움 구조물들을 포함한다. 스타디움 구조물들은 각각 티어들의 일부의 에지들을 포함하는 순방향 계단 구조물, 순방향 계단 구조물을 미러링하고 티어들의 일부의 추가적인 에지들을 포함하는 역방향 계단 구조물, 및 순방향 계단 구조물과 역방향 계단 구조물 사이에 수평으로 개재된 중앙 영역을 개별적으로 포함한다. 소스 티어는 스택 구조물 아래에 수직으로 놓이고, 스택 구조물의 메모리 어레이 영역의 수평 경계들 내의 소스 구조물, 및 스택 구조물의 분산형 스타디움 영역의 수평 경계들 내의 별개의 전도성 구조물들을 포함한다. 마스킹 구조물은 별개의 전도성 구조물들과 스택 구조물 사이에 수직으로 개재되고, 스택 구조물 내의 상대적으로 더 낮은 수직 위치에 위치된 스타디움 구조물들 중 하나의 중앙 영역의 수평 경계들 내에 실질적으로 수평으로 한정된다. 반도체 필라 구조물들은 스택 구조물의 메모리 어레이 영역의 수평 경계들 내에 있고, 스택 구조물을 통해 수직으로 연장된다.
본 개시의 추가 실시예들에 따르면, 마이크로전자 디바이스는 스택 구조물, 스택 구조물 내의 스타디움 구조물, 및 스택 구조물 아래에 수직으로 소스 티어를 포함한다. 스택 구조물은 각각 전기 전도성 구조물 및 전기 전도성 구조물에 수직으로 이웃하는 유전체 구조물을 포함하는 티어들을 포함한다. 스타디움 구조물은 스택 구조물 내에 있고, 대향하는 계단 구조물들 및 중앙 영역을 포함한다. 대향하는 계단 구조물들은 서로 미러링하고, 각각은 티어들 중 적어도 일부의 에지들을 포함하는 층계들을 갖는다. 중앙 영역은 대향하는 계단 구조물들 사이에 수평으로 개재된다. 소스 티어는 스택 구조물 아래에 수직으로 있고, 별개의 전도성 구조물들 및 추가적인 별개의 전도성 구조물을 포함한다. 별개의 전도성 구조물들은 스타디움 구조물의 대향하는 계단 구조물들의 수평 경계들 내에 있다. 추가적인 별개의 전도성 구조물은 스타디움 구조물의 중앙 영역의 수평 경계들 내에 있고, 별개의 전도성 구조물들 중 하나 이상보다 상대적으로 더 큰 수평 치수들을 갖는다.
본 개시의 또 다른 실시예들에 따르면, 전자 시스템은 입력 디바이스, 출력 디바이스, 입력 디바이스 및 출력 디바이스에 동작 가능하게 결합된 프로세서 디바이스, 및 프로세서 디바이스에 동작 가능하게 결합된 메모리 디바이스를 포함한다. 메모리 디바이스는 스택 구조물, 스타디움 구조물, 소스 티어, 및 마스킹 구조물을 포함하는 적어도 하나의 마이크로전자 디바이스 구조물을 포함한다. 스택 구조물은 전기 전도성 구조물 및 전기 전도성 구조물에 수직으로 이웃하는 유전체 구조물을 각각 포함하는 티어들을 포함한다. 스타디움 구조물은 스택 구조물 내에 있고, 티어들 중 적어도 일부의 에지들을 포함하는 층계들을 나타낸다. 소스 티어는 스택 구조물 아래에 수직으로 있고, 스타디움 구조물의 수평 경계들 내에 별개의 전도성 구조물들을 포함한다. 마스킹 구조물은 실질적으로 층계들이 없는 스타디움 구조물의 수평 중앙 영역의 수평 경계들 내에 한정된다. 마스킹 구조물은 스타디움 구조물의 수평 중앙 영역의 수평 경계들 내에서 소스 티어의 별개의 전도성 구조물들 중 일부 사이에서 수평으로 연장되고 부분적으로 수평으로 중첩되는 적어도 하나의 마스킹 재료를 포함한다.
도 1a는 본 개시의 실시예들에 따른 마이크로전자 디바이스 구조물의 간략화된 부분 단면도이다.
도 1b는 도 1a에 도시된 마이크로전자 디바이스 구조물의 섹션의 간략화된 부분 평면도이다.
도 2는 본 개시의 실시예들에 따른 마이크로전자 디바이스의 부분 절개 사시도이다.
도 3a는 본 개시의 실시예들에 따른 마이크로전자 디바이스 구조물의 간략화된 부분 단면도이다.
도 3b는 도 3a에 도시된 마이크로전자 디바이스 구조물의 섹션의 간략화된 부분 평면도이다.
도 4는 본 개시의 실시예들에 따른 전자 시스템을 예시하는 개략적인 블록도이다.
도 1b는 도 1a에 도시된 마이크로전자 디바이스 구조물의 섹션의 간략화된 부분 평면도이다.
도 2는 본 개시의 실시예들에 따른 마이크로전자 디바이스의 부분 절개 사시도이다.
도 3a는 본 개시의 실시예들에 따른 마이크로전자 디바이스 구조물의 간략화된 부분 단면도이다.
도 3b는 도 3a에 도시된 마이크로전자 디바이스 구조물의 섹션의 간략화된 부분 평면도이다.
도 4는 본 개시의 실시예들에 따른 전자 시스템을 예시하는 개략적인 블록도이다.
이하의 설명은 본 개시의 실시예들의 완전한 설명을 제공하기 위해, 재료 조성들, 형상들, 및 크기들과 같은 특정 세부사항들을 제공한다. 그러나, 당업자는 본 개시의 실시예들이 이러한 특정 세부사항들을 채용하지 않고 실시될 수 있다는 것을 이해할 것이다. 실제로, 본 개시의 실시예들은 산업계에서 이용되는 종래의 마이크로전자 디바이스 제조 기술들과 함께 실시될 수 있다. 또한, 아래에 제공된 설명은 마이크로전자 디바이스 (예를 들어, 3D NAND 플래시 메모리 디바이스와 같은 메모리 디바이스)를 제조하기 위한 완전한 프로세스 흐름을 형성하지 않는다. 이하에서 설명되는 구조물들은 완전한 마이크로전자 디바이스를 형성하지 않는다. 본 개시의 실시예들을 이해하는 데 필요한 그러한 프로세스 동작들 및 구조물들만이 아래에서 상세히 설명된다. 구조물들로부터 완전한 마이크로전자 디바이스를 형성하기 위한 추가적인 동작들은 종래의 제조 기술들에 의해 수행될 수 있다.
본 명세서에 제시된 도면들은 단지 예시적인 목적들을 위한 것이며, 임의의 특정 재료, 컴포넌트, 구조물, 디바이스 또는 시스템의 실제 도면들로 의도되지 않는다. 예를 들어, 제조 기술들 및/또는 허용오차(tolerance)들의 결과로서 도면들에 도시된 형상들로부터의 변형들이 예상될 것이다. 따라서, 본 명세서에서 설명되는 실시예들은 예시된 특정 형상들 또는 영역들에 제한되는 것으로 해석되지 않으며, 예를 들어 제조로부터 초래되는 형상들의 편차들을 포함한다. 예를 들어, 박스 형상으로서 예시되거나 설명된 영역은 거친 및/또는 비선형 피처(feature)들을 가질 수 있고, 둥근 것로서 예시되거나 설명된 영역은 일부 거친 및/또는 선형 피처들을 포함할 수 있다. 또한, 예시된 예리한 각도들은 둥글게 될 수 있고, 그 반대도 가능하다. 따라서, 도면들에 예시된 영역들은 본질적으로 개략적이며, 그들의 형상들은 영역의 정확한 형상을 예시하도록 의도되지 않고 본 청구항들의 범위를 제한하지 않는다. 도면들이 반드시 축척에 맞아야 하는 것은 아니다. 또한, 도면들 사이에 공통인 요소들은 동일한 숫자 지정을 유지할 수 있다.
본 명세서에서 사용되는, "메모리 디바이스"는 메모리 기능을 나타내는 마이크로전자 디바이스를 의미하지만, 이에 제한되지 않는다.
본 명세서에서 사용되는, 용어 "수직", "종방향", "수평" 및 "측방향"은 구조물의 주 평면을 지칭하고, 반드시 지구의 중력에 의해 정의되는 것은 아니다. "수평" 또는 "측방향"은 구조물의 주 평면에 실질적으로 평행한 방향이고, "수직" 또는 "종방향"은 구조물의 주 평면에 실질적으로 직교하는 방향이다. 구조물의 주 평면은 구조물의 다른 표면들에 비해 상대적으로 큰 면적을 갖는 구조물의 표면에 의해 정의된다.
본 명세서에서 사용되는, 서로 "이웃하는(neighboring)"으로 설명된 피처들 (예를 들어, 영역들, 구조물들, 디바이스들)은 서로 가장 근접하게 (예를 들어, 가장 가깝게) 위치되는 개시된 아이덴티티 (또는 아이덴티티들)의 피처들을 의미하고 포함한다. "이웃하는" 피처들의 개시된 아이덴티티 (또는 아이덴티티들)와 매칭하지 않는 추가적인 피처들 (예를 들어, 추가적인 영역들, 추가적인 구조물들, 추가적인 디바이스들)은 "이웃하는" 피처들 사이에 배치될 수 있다. 달리 말하면, "이웃하는" 피처들은 "이웃하는" 피처들 사이에 다른 피처가 개재되지 않도록 서로 직접적으로 인접하게 위치될 수 있거나; 또는 "이웃하는" 피처들은 "이웃하는" 피처들 사이에 적어도 하나의 "이웃하는" 피처들과 연관된 아이덴티티 이외의 아이덴티티를 갖는 적어도 하나의 피처가 위치되도록 서로 간접적으로 인접하게 위치될 수 있다. 따라서, 서로 "수직으로 이웃하는(vertically neighboring)"것으로 설명된 피처들은 서로에 가장 수직으로 근접하게 (예를 들어, 수직으로 가장 가깝게) 위치되는 개시된 아이덴티티 (또는 아이덴티티들)의 피처들을 의미하고 포함한다. 또한, 서로 "수평으로 이웃하는(horizontally neighboring)" 것으로 설명된 피처들은 서로 가장 수평으로 근접하게 (예를 들어, 수평으로 가장 가깝게) 위치되는 개시된 아이덴티티 (또는 아이덴티티들)의 피처들을 의미하고 포함한다.
본 명세서에서 사용되는, "밑에 (beneath)", "아래 (below)", "하부 (lower)", "바닥 (bottom)", "위 (above)", "상부 (upper)", "최상부 (top)", "전방 (front)", "후방 (rear)", "좌측 (left)", "우측 (right)" 등과 같은 공간적으로 상대적인 용어들은 도면들에 예시된 하나의 요소 또는 피처의 다른 요소(들) 또는 피처(들)와의 관계를 설명하기 위한 설명의 편의를 위해 사용될 수 있다. 달리 특정되지 않는다면, 공간적으로 상대적인 용어는 도면에 도시되어 있는 배향에 추가하여 사용시 또는 동작시 다른 배향을 포함하는 용어로 이해되어야 한다. 예를 들어, 도면들의 재료들이 반전되면, 다른 요소들 또는 피처들의 "아래" 또는 "밑에" 또는 "아래" 또는 "바닥"으로 설명된 요소들은 다른 요소들 또는 피처들의 "위에" 또는 "최상부에" 배향될 것이다. 따라서, 용어 "아래 (below)"는 용어가 사용되는 문맥에 따라 위 및 아래의 배향 둘 모두를 포함할 수 있으며, 이는 당업자에게 명백할 것이다. 재료는 다른 식으로 배향될 수 있고(예를 들어, 90도 회전, 반전, 뒤집힘(flip)), 본 명세서에 사용된 공간적으로 상대적인 설명자는 그에 따라 해석된다.
본 명세서에서 사용되는 단수 형태 "a", "an" 및 "the"는 문맥상 명백하게 달리 지시하지 않는 한, 복수의 형태도 포함하는 것으로 의도된다.
본 명세서에서 사용되는, "및/또는"은 연관된 열거된 아이템들 중 하나 이상중 임의의 그리고 모든 조합을 포함한다.
본 명세서에서 사용되는, 용어 "구성된"은 미리 결정된 방식으로 구조물 및 장치 중 하나 이상의 동작을 가능하게 하는 적어도 하나의 구조물 및 적어도 하나의 장치 중 하나 이상의 크기, 형상, 재료 조성, 배향 및 배열을 지칭한다.
본 명세서에서 사용되는, 문구 "결합된"은 직접 오믹 연결 (Ohmic connection)을 통해 또는 간접 연결 (예를 들어, 다른 구조물에 의해)을 통해 전기적으로 연결되는 것과 같이, 서로 동작가능하게 연결된 구조물들을 지칭한다.
본 명세서에서 사용되는, 주어진 파라미터, 속성, 또는 조건 언급시 용어 "실질적으로"는 주어진 파라미터, 속성, 또는 조건이 허용 가능한 허용오차 내와 같은 정도의 변동에 부합한다는 것을 당업자가 이해할 수 있는 정도를 의미하고 포함한다. 예로서, 실질적으로 충족되는 특정 파라미터, 속성 또는 조건에 따라, 파라미터, 속성 또는 조건은 적어도 90.0% 충족, 적어도 95.0% 충족, 적어도 99.0% 충족, 적어도 99.9% 충족, 또는 심지어 100.0% 충족될 수 있다.
본 명세서에서 사용되는, 특정 파라미터에 대한 수치 값 언급시 "약" 또는 "대략"은 수치 값을 포함하고, 당업자가 이해할 수 있는 수치 값으로부터의 변동 정도는 특정 파라미터에 대한 수락 가능한 허용오차 내에 있다. 예를 들어, 수치 언급시 "약" 또는 "대략"은 수치의 90.0% 내지 110.0%의 범위 내, 예컨대 수치의 95.0% 내지 105.0%의 범위 내, 수치의 97.5% 내지 102.5%의 범위 내, 수치의 99.0% 내지 101.0%의 범위 내, 수치의 99.5% 내지 100.5%의 범위 내, 또는 수치의 99.9% 내지 100.1%의 범위 내의 추가 수치를 포함할 수 있다.
도 1a는 본 개시의 실시예들에 따른 마이크로전자 디바이스 (예를 들어, 반도체 디바이스; 3D NAND 플래시 메모리 디바이스와 같은 메모리 디바이스)의 마이크로전자 디바이스 구조물(100)의 간략화된 부분 단면도이다. 마이크로전자 디바이스 구조물(100)은 예를 들어, 메모리 디바이스 (예를 들어, 3D NAND 플래시 메모리 디바이스)의 일부를 포함할 수 있다. 도 1b는 도 1a에 도시된 마이크로전자 디바이스 구조물(100)의 섹션 A1 (예를 들어, 부분, 영역)의 간략화된 부분 평면도이다. 도면들 및 관련 설명의 명료성 및 이해의 용이성을 위해, 마이크로전자 디바이스 구조물(100)의 비교적 수직으로 더 낮은 컴포넌트들 위에 놓이는 마이크로전자 디바이스 구조물(100)의 일부 수직으로 더 높은 컴포넌트들 (예를 들어, 피처들, 구조물들, 디바이스들)은 도 1b에서의 마이크로전자 디바이스 구조물(100)의 특정 양태들에 초점을 맞추기 위해 도 1b에서 생략되었다.
도 1a를 참조하면, 마이크로전자 디바이스 구조물(100)은 티어(tier)(108)들로 배열된 절연 구조물들(106) 및 전도성 구조물들(104) (예를 들어, 액세스 라인 플레이트들, 워드 라인 플레이트들)의 수직으로 교번하는(alternating) (예를 들어, Z-방향으로) 시퀀스를 포함하는 스택 구조물(102)을 포함한다. 스택 구조물(102)의 티어들(108) 각각은 절연 구조물들(106) 중 적어도 하나(1)에 수직으로 이웃하는 전도성 구조물들(104) 중 적어도 하나(1)를 포함할 수 있다. 스택 구조물(102)은 원하는 수량의 티어들(108)을 포함할 수 있다. 예를 들어, 스택 구조물(102)은 전도성 구조물들(104) 및 절연 구조물들(106)의 열(10)개 이상의 티어들(108), 스물다섯(25)개 이상의 티어들(108), 오십(50)개 이상의 티어들(108), 백(100)개 이상의 티어들(108), 백 오십(150)개 이상의 티어들(108), 이백(200)개 이상의 티어들(108)을 포함할 수 있다.
스택 구조물(102)의 티어들(108) 중 전도성 구조물들(104)은 하나 이상의 전기 전도성 재료, 예컨대 적어도 하나의 금속 (예를 들어, 텅스텐 (W), 티타늄 (Ti), 몰리브덴 (Mo), 니오븀 (Nb), 바나듐 (V), 하프늄 (Hf), 탄탈륨 (Ta), 크롬 (Cr), 지르코늄 (Zr), 철 (Fe), 루테늄 (Ru), 오스뮴 (Os), 코발트 (Co), 로듐 (Rh), 이리듐 (Ir), 니켈 (Ni), 팔라듐 (Pa), 백금 (Pt), 구리 (Cu), 은 (Ag), 금 (Au), 및 알루미늄 (Al) 중 하나 이상), 적어도 하나의 합금 (예를 들어, Co-계 합금, Fe-계 합금, Ni-계 합금, Fe-계 및 Ni-계 합금, Co-계 및 Ni-계 합금, Fe-계 및 Co-계 합금, Co-계 및 Ni-계 및 Fe-계 합금, Al-계 합금, Cu-계 합금, 마그네슘 (Mg)계 합금, Ti-계 합금, 강철(steel), 저-탄소강, 및 스테인리스강 중 하나 이상), 적어도 하나의 전도성으로 도핑된 반도체 재료 (예를 들어, 전도성으로 도핑된 폴리실리콘, 전도성으로 도핑된 게르마늄 (Ge), 및 전도성으로 도핑된 실리콘 게르마늄 (SiGe) 중 하나 이상), 및 적어도 하나의 전도성 금속 함유 재료 (예를 들어, 전도성 금속 질화물, 전도성 금속 규화물, 전도성 금속 탄화물, 및 전도성 금속 산화물 중 하나 이상) 중 하나 이상으로 형성되고 이를 포함한다. 일부 실시예들에서, 전도성 구조물들(104)은 W로 형성되고 W를 포함한다. 전도성 구조물들(104) 각각은 개별적으로 적어도 하나의 전기 전도성 재료의 실질적으로 균질한 분포, 또는 적어도 하나의 전기 전도성 재료의 실질적으로 이질적인 분포를 포함할 수 있다. 본 명세서에서 사용되는, 용어 "균질 분포(homogeneous distribution)"는 재료의 양이 구조물의 상이한 부분 (예를 들어, 상이한 수평 부분, 상이한 수직 부분)에 걸쳐 변하지 않는 것을 의미한다. 반대로, 본 명세서에서 사용되는, 용어 "이질 분포(heterogeneous distribution)"는 재료의 양이 구조물의 상이한 부분들에 걸쳐 변하는 것을 의미한다. 재료의 양은 구조물의 상이한 부분에 걸쳐 계단식으로 변할 수 있거나 (예를 들어, 갑자기 변할 수 있거나), 연속적으로 변할 수 있다 (예를 들어, 선형적으로, 포물선형으로 등 점진적으로 변할 수 있다). 일부 실시예들에서, 스택 구조물(102)의 티어들(108) 각각의 전도성 구조물들(104) 각각은 전기 전도성 재료의 실질적으로 균질한 분포를 나타낸다. 추가적인 실시예들에서, 스택 구조물(102)의 티어들(108) 중 적어도 하나의 티어의 전도성 구조물들(104) 중 적어도 하나는 적어도 하나의 전기 전도성 재료의 실질적으로 이질적인 분포를 나타낸다. 전도성 구조물(104)은 예를 들어, 적어도 2개의 상이한 전기 전도성 재료의 스택으로 형성되고 이를 포함할 수 있다. 스택 구조물(102)의 티어들(108) 각각의 전도성 구조물들(104)은 각각 실질적으로 평면일 수 있고, 각각 원하는 두께를 나타낼 수 있다.
스택 구조물(102)의 티어들(108)의 절연 구조물들(106)은 적어도 하나의 유전체 재료 예컨대, 적어도 하나의 유전체 산화물 재료 (예를 들어, 실리콘 산화물 (SiOx), 포스포실리케이트 유리, 보로실리케이트 유리, 보로포스포실리케이트 유리, 플루오로실리케이트 유리, 알루미늄 산화물 (AlOx), 하프늄 산화물 (HfOx), 니오븀 산화물 (NbOx), 티타늄 산화물 (TiOx), 지르코늄 산화물 (ZrOx), 탄탈륨 산화물 (TaOx), 및 마그네슘 산화물 (MgOx) 중 하나 이상), 적어도 하나의 유전체 질화물 재료 (예를 들어, 실리콘 질화물 (SiNy)), 적어도 하나의 유전체 산질화물 재료 (예를 들어, 실리콘 산질화물 (SiOxNy)), 및 적어도 하나의 유전체 카르복시질화물 재료 (예를 들어, 실리콘 카르복시질화물 (SiOxCzNy) 중 하나 이상) 중 하나 이상으로 형성되고 이를 포함할 수 있다. 본 명세서에서 "x", "y", 및 "z" 중 하나 이상을 포함하는 화학식들 (예를 들어, SiOx, AlOx, HfOx, NbOx, TiOx, SiNy, SiOxNy, SiOxCzNy)은 하나의 원소의 "x" 원자들, 다른 원소의 "y" 원자들, 및 다른 원소의 모든 하나의 원자 (예를 들어, Si, Al, Hf, Nb, Ti)에 대한 추가적인 원소의 "z" 원자들 (만약 있다면)의 평균 비율을 함유하는 재료를 나타낸다. 화학식들이 엄격한 화학 구조가 아닌 상대적인 원자비를 대표하기 때문에, 절연 구조물들(106)은 하나 이상의 화학량론적 화합물들 및/또는 하나 이상의 비-화학량론적 화합물들을 포함할 수 있고, "x", "y" 및 "z" (만약 있다면)의 값들은 정수들일 수 있거나 비-정수들일 수 있다. 본 명세서에서 사용되는 용어 "비-화학량론적 화합물(non-stoichiometric compound)"은 잘 정의된 자연수의 비율로 표현될 수 없고 명확한 비율의 법칙 (law of definite proportions)에 위배되는 원소 조성을 갖는 화학적 화합물을 의미하고 포함한다. 일부 실시예들에서, 절연 구조물들(106)은 SiO2로 형성되고 이를 포함한다. 절연 구조물들(106) 각각은 개별적으로 적어도 하나의 절연 재료의 실질적으로 균질한 분포, 또는 적어도 하나의 절연 재료의 실질적으로 이질적인 분포를 포함할 수 있다. 일부 실시예들에서, 스택 구조물(102)의 티어들(108) 각각의 절연 구조물들(106) 각각은 절연 재료의 실질적으로 균질한 분포를 나타낸다. 추가적인 실시예들에서, 스택 구조물(102)의 티어들(108) 중 적어도 하나의 절연 구조물들(106) 중 적어도 하나는 적어도 하나의 절연 재료의 실질적으로 이질적인 분포를 나타낸다. 절연 구조물(106)은 예를 들어, 적어도 2개의 상이한 절연 재료의 스택 (예를 들어, 라미네이트(laminate))으로 형성되고 이를 포함할 수 있다. 스택 구조물(102)의 티어들(108) 각각의 절연 구조물들(106)은 각각 실질적으로 평면일 수 있고, 각각 개별적으로 원하는 두께를 나타낼 수 있다.
스택 구조물(102)의 적어도 하나의 하부 전도성 구조물(104)은 마이크로전자 디바이스 구조물(100)의 적어도 하나의 하부 선택 게이트 (예를 들어, 적어도 하나의 소스 측 선택 게이트 (SGS))로서 사용될 수 있다. 일부 실시예들에서, 스택 구조물(102)의 수직으로 최하부 티어(108)의 단일 (예를 들어, 단지 하나)의 전도성 구조물(104)은 마이크로전자 디바이스 구조물(100)의 하부 선택 게이트 (예를 들어, SGS)로서 사용될 수 있다. 또한, 스택 구조물(102)의 상부 전도성 구조물(들)(104)은 마이크로전자 디바이스 구조물(100)의 상부 선택 게이트(들) (예를 들어, 드레인 측 선택 게이트(들) (SGD들)로서 사용될 수 있다. 일부 실시예들에서, 스택 구조물(102)의 수직으로 최상부 티어(108)의 수평으로 이웃하는 전도성 구조물들(104)은 마이크로전자 디바이스 구조물(100)의 상부 선택 게이트(예를 들어, SGD)로서 사용될 수 있다.
계속해서 도 1a를 참조하면, 마이크로전자 디바이스 구조물(100)은 스택 구조물(102) 내에 적어도 하나의 스타디움 구조물(stadium structure)(110)을 더 포함한다. 일부 실시예들에서, 스타디움 구조물(110)은 스택 구조물(102) 내에 포함된 다수의 (예를 들어, 하나보다 많은) 스타디움 구조물 중 하나이다. 스타디움 구조물(110)은, 아래에서 더 상세히 설명되는 바와 같이, 예를 들어, 다수의 스타디움 구조물 중 적어도 하나와는 상이한 수직 고도 (예를 들어, Z-방향으로의 깊이)에 위치될 수 있다. 일부 실시예들에서, 스타디움 구조물(110)은 스택 구조물(102) 내의 하나 이상의 다른 스타디움 구조물에 대해 스택 구조물(102) 내의 더 낮은 수직 고도에 위치된다. 예를 들어, 스타디움 구조물(110)은 스택 구조물(102)의 최하부 수직 경계에서의 또는 그에 이웃하는 수직 고도와 같은 스택 구조물(102) 내의 최하 수직 고도에 위치될 수 있다.
도 1a에 도시된 바와 같이, 스타디움 구조물(110)은 순방향(forward) 계단 구조물(112), 역방향(reverse) 계단 구조물(114), 및 순방향 계단 구조물(112)과 역방향 계단 구조물(114) 사이에 수평으로 개재된 중앙 영역(central region)(116)을 포함할 수 있다. 순방향 계단 구조물(112)의 최상부에서 순방향 계단 구조물(112)의 바닥까지 연장되는 팬텀 라인은 양의 기울기를 가질 수 있고, 역방향 계단 구조물(114)의 최상부로부터 역방향 계단 구조물(114)의 바닥까지 연장되는 또 다른 팬텀 라인은 음의 기울기를 가질 수 있다. 스타디움 구조물(210)의 순방향 계단 구조물(112) 및 역방향 계단 구조물(114)은 스택 구조물(102)의 티어(108) 중 하나 이상에 연결하는 중복 및/또는 대안 수단으로서 기능할 수 있다. 추가적인 실시예에서, 스타디움 구조물(110)은 도 1a에 도시된 것과 상이한 구성을 나타낸다. 비제한적인 예로서, 스타디움 구조물(110)은 순방향 계단 구조물(112)을 포함하지만 역방향 계단 구조물(114)을 포함하지 않도록 수정될 수 있거나 (예를 들어, 역방향 계단 구조물(114)은 존재하지 않을 수 있음), 또는 스타디움 구조물(110)은 순방향 계단 구조물(112)을 포함하지 않고 역방향 계단 구조물(114)을 포함하도록 수정될 수 있다 (예를 들어, 순방향 계단 구조물(112)은 존재하지 않을 수 있음). 이러한 실시예들에서, 중앙 영역(116)은 (예를 들어, 역방향 계단 구조물(114)이 존재하지 않는 경우) 순방향 계단 구조물(112)의 바닥에 수평으로 이웃하거나, 또는 (예를 들어, 순방향 계단 구조물(112)이 존재하지 않는 경우) 역방향 계단 구조물(114)의 바닥에 수평으로 이웃한다.
여전히 도 1a를 참조하면, 순방향 계단 구조물(112)은 스택 구조물(102)의 티어들(108)의 에지들 (예를 들어, 수평 단부들)에 의해 정의된 층계(step)들(118) (예를 들어, 컨택 영역들)을 포함하고, 역방향 계단 구조물(114)는 티어들(108)의 추가 에지들 (예를 들어, 추가 수평 단부들)에 의해 정의된 추가 층계들(120) (예를 들어, 추가 컨택 영역들)을 포함한다. 일부 실시예들에서, 역방향 계단 구조물(114)은 순방향 계단 구조물(112)을 미러링한다. 순방향 계단 구조물(112)의 각각의 층계(118)는 실질적으로 동일한 기하학적 구성 (예를 들어, 형상, 치수들), 수직 위치 (예를 들어, Z-방향), 및 스타디움 구조물(110)의 중앙 영역(116)의 수평 중심으로부터의 수평 거리 (예를 들어, X-방향)를 갖는 역방향 계단 구조물(114) 내의 상대(counterpart) 추가 층계(120)를 가질 수 있다. 추가 실시예에서, 역방향 계단 구조물(114)은 순방향 계단 구조물(112)을 미러링하지 않는다. 예를 들어, 순방향 계단 구조물(112)의 하나의 층계(118)는 실질적으로 동일한 기하학적 구성 (예를 들어, 형상, 치수), 수직 위치 (예를 들어, Z-방향) 및/또는 스타디움 구조물(110)의 중앙 영역(116)의 수평 중심 (예를 들어, X-방향)으로부터 수평 거리 (예를 들어, X-방향)를 갖는 역방향 계단 구조물(114) 내의 상대 추가 층계(120)를 갖지 않을 수 있고; 및/또는 역방향 계단 구조물(114)의 적어도 하나의 추가 층계(120)는 실질적으로 동일한 기하학적 구성 (예를 들어, 형상, 치수), 수직 위치 (예를 들어, Z-방향) 및/또는 스타디움 구조물(110)의 중앙 영역(116)의 수평 중심 (예를 들어, X-방향)으로부터 수평 거리 (예를 들어, X-방향)를 갖는 순방향 계단 구조물(112) 내의 상대 층계(118)를 갖지 않을 수 있다.
도 1a에 도시된 바와 같이, 일부 실시예들에서, 순방향 계단 구조물(112)의 층계들(118) 및 역방향 계단 구조물(114)의 추가 층계들(120)은, X-방향으로 서로 직접 수평으로 인접한 순방향 계단 구조물(112)의 층계들(118)이 서로 직접 수직으로 인접한 (예를 들어, Z-방향으로) 스택 구조물(102)의 티어들(108)에 대응하도록, 그리고 X-방향으로 서로 직접 수평으로 인접한 역방향 계단 구조물(114)의 추가 층계들(120)이 서로 직접 수직으로 인접한 (예를 들어, Z-방향으로) 스택 구조물(102)의 티어들(108)에 대응하도록, 순차적으로(in order) 배열된다. 추가적인 실시예들에서, 순방향 계단 구조물(112)의 층계들(118) 및/또는 역방향 계단 구조물(114)의 추가적인 층계들(120)은, X-방향으로 서로 직접 수평으로 인접한 순방향 계단 구조물(112)의 적어도 일부 층계들(118)이 서로 직접 수직으로 인접하지 않은 (예를 들어, Z-방향으로) 스택 구조물(102)의 티어들(108)에 대응하고, 및/또는 X-방향으로 서로 직접 수평으로 인접한 역방향 계단 구조물(114)의 적어도 일부 추가적인 층계들(120)이 서로 직접 수직으로 인접하지 않은 (예를 들어, Z-방향으로) 스택 구조물(102)의 티어들(108)에 대응하도록, 비순차적으로 (out of order) 배열된다.
계속해서 도 1a를 참조하면, 스타디움 구조물(110)의 중앙 영역(116)은 (예를 들어, X-방향으로) 수평으로 개재되고, 스타디움 구조물(110)의 순방향 계단 구조물(112)과 역방향 계단 구조물(114)을 분리시킨다. 중앙 영역(116)은 순방향 계단 구조물(112)의 수직으로 최하부 층계(118)에 수평으로 이웃할 수 있고, 또한 역방향 계단 구조물(114)의 수직으로 최하부 추가 층계(120)에 수평으로 이웃할 수 있다. 일부 실시예들에서, 스타디움 구조물(110)의 중앙 영역(116)은 스택 구조물(102) 직접 수직 아래에 놓인 적어도 하나의 구조물의 상부 경계 (예를 들어, 상부 표면)의 일부에 의해 정의된다. 스타디움 구조물(110)의 중앙 영역(116)은 아래에 더 상세히 설명되는 바와 같이, 마이크로전자 디바이스 (예를 들어, 3D NAND 메모리 디바이스와 같은 메모리 디바이스) 내의 마이크로전자 디바이스 구조물(100)의 미리 결정된 용도(스택 구조물(102) 및 그 스타디움 구조물(110)의 미리 결정된 용도 포함)을 가능하게 하는 임의의 수평 치수를 가질 수 있다.
도 1a에 도시된 바와 같이, (순방향 계단 구조물(112), 역방향 계단 구조물(114), 및 그 중앙 영역(116)을 포함하는) 스타디움 구조물(110)은 스택 구조물(102)을 통해 (예를 들어, Z-방향으로) 수직으로 연장되는 트렌치(trench)(127)의 경계들 (예를 들어, 수평 경계들, 수직 경계들)을 적어도 부분적으로 정의할 수 있다. 트렌치(127)는 스타디움 구조물(110)의 순방향 계단 구조물(112) 및 역방향 계단 구조물(114)을 정의하는 스택 구조물(102)의 티어들(108)을 통해 단지 수직으로 연장될 수 있거나; 또는 스타디움 구조물(110) 위에 수직으로 놓이는 스택 구조물(102)의 추가 티어(108)와 같이 스타디움 구조물(110)의 순방향 계단 구조물(112) 및 역방향 계단 구조물(114)을 정의하지 않는 스택 구조물(102)의 추가 티어(108)를 통해 수직으로 연장될 수 있다. 스택 구조물(102)의 추가 티어(108)의 에지는 예를 들어, 스타디움 구조물(110)로부터 수직으로 위에 놓이고, 수평으로 오프셋(offset)되는 하나 이상의 추가 스타디움 구조물을 정의할 수 있다. 트렌치(127)는 적어도 하나의 유전체 충진 재료, 예컨대 적어도 하나의 유전체 산화물 재료 (예를 들어, SiOx, 포스포실리케이트 유리, 보로실리케이트 유리, 보로포스포실리케이트 유리, 플루오로실리케이트 유리, AlOx, HfOx, NbOx, TiOx, ZrOx, TaOx, 및 MgOx 중 하나 이상), 적어도 하나의 유전체 질화물 재료 (예를 들어, SiNy), 적어도 하나의 유전체 산질화물 재료 (예를 들어, SiOxNy), 적어도 하나의 유전체 카르복시질화물 재료 (예를 들어, SiOxCzNy), 및 비정질 탄소 중 하나 이상으로 충진될 수 있다. 일부 실시예들에서, 트렌치(127)는 SiO2로 충진된다.
도 1b를 참조하면, 스택 구조물(102)은 슬롯들(136)에 의해 X-방향에 직교하는 Y-방향으로 파티션(partition)될 수 있다. 일부 실시예들에서, 슬롯들(136)은 스택 구조물(102)을 완전히 관통하여 (예를 들어, 도 1a에 도시된 Z-방향으로) 수직으로 연장될 수 있다. 슬롯들(136)은 스택 구조물(102)을 다수의 블록들(138)로 (예를 들어, Y-방향으로) 분할할 수 있다. 슬롯들(136) 각각은 유전체 충진 재료 예컨대, 적어도 하나의 유전체 산화물 재료 (예를 들어, SiOx, 포스포실리케이트 유리, 보로실리케이트 유리, 보로포스포실리케이트 유리, 플루오로실리케이트 유리, AlOx, HfOx, NbOx, TiOx, ZrOx, TaOx 및 MgOx 중 하나 이상), 적어도 하나의 유전체 질화물 재료 (예를 들어, SiNy), 적어도 하나의 유전체 산질화물 재료 (예를 들어, SiOxNy), 적어도 하나의 유전체 카복시질화물 재료 (예를 들어, SiOxCzNy), 및 비정질 탄소 중 하나 이상으로 충진될 수 있다. 슬롯들(136) 내의 유전체 충진 재료는 트렌치(127) 내의 유전체 충진 재료와 실질적으로 동일하거나 상이할 수 있다 (도 1a). 일부 실시예들에서, 슬롯들(136) 각각은 SiO2로 충진된다.
도 1a를 다시 참조하면, 마이크로전자 디바이스 구조물(100)은 스택 구조물(102) 아래에 놓이는 소스 티어(122), 및 소스 티어(122) 아래에 놓이는 전도성 라우팅 티어(124) (예를 들어, 금속화 티어)를 더 포함한다. 전도성 라우팅 티어(124)는 소스 티어(122)의 부분들(예를 들어, 상이한 전도성 구조물들)과 (예를 들어, 하나 이상의 전도성 상호접속(interconnect) 구조물들을 통해) 전기적으로 통신할 수 있고, 소스 티어(122)의 부분들을 이하에서 더 상세히 설명되는 바와 같이, 마이크로전자 디바이스 구조물(100)을 포함하는 마이크로전자 디바이스(예를 들어, 메모리 디바이스)의 컴포넌트에 전기적으로 연결할 수 있다.
소스 티어(122)는 서로 수평으로 (예를 들어, X-방향 및 X-방향에 직교하는 Y-방향 (도 1b)으로) 분리된 별개의 전도성 구조물들(128) (예를 들어, 개별 전도성 아일랜드 구조물들)을 포함한다. 별개의 전도성 구조물(128)은 마이크로전자 디바이스 구조물(100) 내에서 서로 실질적으로 동일한 수직 위치 (예를 들어, Z-방향으로)에 위치될 수 있다. 적어도 하나의 유전체 재료(126)는 별개의 전도성 구조물들(128)을 둘러싸고 (예를 들어, 수평으로 둘러싸며, 수직으로 둘러싸며) 그 사이에 개재될 수 있다 (예를 들어, X-방향으로 및 Y-방향으로 (도 1b)). 유전체 재료(126)는 소스 티어(122)의 별개의 전도성 구조물들(128) 위에 수직으로 놓이고 그 아래에 놓일 수 있고, 또한 소스 티어(122)의 수평으로 이웃하는 별개의 전도성 구조물들(128) 사이에 수평으로 개재되고 이들을 분리 시킬 수 있다. 유전체 재료(126)는 적어도 하나의 유전체 산화물 재료 (예를 들어, SiOx, 포스포실리케이트 유리, 보로실리케이트 유리, 보로포스포실리케이트 유리, 플루오로실리케이트 유리, AlOx, HfOx, NbOx, TiOx, ZrOx, TaOx, 및 MgOx 중 하나 이상), 적어도 하나의 유전체 질화물 재료 (예를 들어, SiNy), 적어도 하나의 유전체 산질화물 재료 (예를 들어, SiOxNy), 적어도 하나의 유전체 카복시질화물 재료 (예를 들어, SiOxCzNy) 및 비정질 탄소 중 하나 이상으로 형성되고 이를 포함할 수 있다. 일부 실시예들에서, 유전체 재료(126)는 SiO2를 포함한다.
별개의 전도성 구조물들(128)은 각각 개별적으로 적어도 하나의 전기 전도성 재료, 예컨대 적어도 하나의 금속 (예를 들어, W, Ti, Mo, Nb, V, Hf, Ta, Cr, Zr, Fe, Ru, Os, Co, Rh, Ir, Ni, Pa, Pt, Cu, Ag, Au, 및 Al 중 하나 이상), 적어도 하나의 합금 (예를 들어, Co-계 합금, Fe-계 합금, Ni-계 합금, Fe-계 및 Ni-계 합금, Co-계 및 Ni-계 합금, Fe-계 및 Co-계 합금, Co-계 및 Ni-계 및 Fe-계 합금, Al-계 합금, Cu-계 합금, 마그네슘 (Mg)계 합금, Ti-계 합금, 강철(steel), 저-탄소강, 및 스테인리스강 중 하나 이상), 적어도 하나의 전도성 금속 함유 재료 (예를 들어, 전도성 금속 질화물, 전도성 금속 규화물, 전도성 금속 탄화물, 및 전도성 금속 산화물 중 하나 이상), 및 적어도 하나의 전도성으로 도핑된 반도체 재료 (예를 들어, 전도성으로 도핑된 Si, 전도성으로 도핑된 Ge, 및 전도성으로 도핑된 SiGe 중 하나 이상) 중 하나 이상으로 형성되고 이를 포함할 수 있다. 일부 실시예들에서, 별개의 전도성 구조물들(128)은 전도성으로 도핑된 다결정 실리콘으로 형성되고 이를 포함한다. 별개의 전도성 구조물들(128) 각각은 개별적으로 적어도 하나의 전기 전도성 재료의 실질적으로 균질한 분포, 또는 적어도 하나의 전기 전도성 재료의 실질적으로 이질적인 분포를 포함할 수 있다. 일부 실시예에서, 소스 티어(122)의 별개의 전도성 구조물들(128) 각각은 전기 전도성 재료의 실질적으로 균질한 분포를 나타낸다. 추가적인 실시예에서, 소스 티어(122)의 별개의 전도성 구조물들(128) 중 적어도 하나 (예를 들어, 각각)는 적어도 하나의 전도성 재료의 실질적으로 이질적인 분포를 나타낸다. 별개의 전도성 구조물들(128)은, 예를 들어, 개별적으로 형성되고 적어도 2개의 상이한 전도성 재료들의 스택을 포함할 수 있다. 일부 실시예들에서, 별개의 전도성 구조물들(128)은 서로 실질적으로 동일한 재료 조성 및 동일한 재료 분포를 갖는다. 예를 들어, 별개의 전도성 구조물들(128)은 (예를 들어, 미리 결정된 레티클(reticle) 구성을 사용하여) 전기 전도성 재료(들)를 패터닝함으로써 형성 (예를 들어, 실질적으로 동시에 형성)될 수 있다.
별개의 전도성 구조물들(128)은 각각 개별적으로 임의의 원하는 기하학적 구성 (예를 들어, 치수들 및 형상) 및 간격을 나타낼 수 있다. 별개의 전도성 구조물들(128)의 기하학적 구성들 및 간격은 마이크로전자 디바이스 구조물(100)의 다른 컴포넌트들의 구성들 및 위치들에 적어도 부분적으로 기초하여 선택될 수 있다. 일부 실시예에서, 별개의 전도성 구조물(128) 중 하나 이상(예를 들어, 각각)은 전체적으로 사변형(예를 들어, 전체적으로 직사각형, 전체적으로 정사각형) 수평 단면 형상을 나타낸다. 별개의 전도성 구조물들(128) 각각은 별개의 전도성 구조물들(128)의 서로 실질적으로 동일한 기하학적 구성 (예를 들어, 동일한 치수들 및 동일한 형상) 및 수평 간격 (예를 들어, X-방향에서, X-방향에 직교하는 Y-방향에서 (도 1b))을 나타낼 수 있거나, 또는 별개의 전도성 구조물들(128) 중 적어도 일부는 별개의 전도성 구조물들(128) 중 적어도 일부 다른 것과 상이한 기하학적 구성 (예를 들어, 하나 이상의 상이한 치수들, 상이한 형상) 및/또는 상이한 수평 간격을 나타낼 수 있다. 일부 실시예에서, 별개의 전도성 구조물(128)은 적어도 부분적으로 불균일하게 이격된다. 예를 들어, 적어도 일부 수평으로 이웃하는 별개의 전도성 구조물들(128)은 적어도 일부 다른 수평으로 이웃하는 별개의 전도성 구조물들(128)과는 상이한 거리만큼 서로 이격될 수 있다.
도 1b를 참조하면, 일부 실시예들에서, 스택 구조물(102)의 블록들(138) 각각은 개별적으로 그 아래에 수직으로 (예를 들어, Z-방향 (도 1a)으로) 그리고 그 수평 경계들 내에 (예를 들어, Y-방향 및 X-방향으로) 실질적으로 한정된 별개의 전도성 구조물들(128)의 네개(4)의 행들을 포함한다. 별개의 전도성 구조물들(128)의 각각의 행은 X-방향으로 수평으로 연장될 수 있고, 소스 티어(122)에 포함된 별개의 전도성 구조물들(128)의 일부분을 개별적으로 포함할 수 있다 (도 1a). 추가의 실시예들에서, 별개의 전도성 구조물들(128)의 상이한 수의 행들은 스택 구조물(102)의 블록들(138) 중 하나 이상 (예를 들어, 각각)의 아래에 수직으로 위치되고 그 수평 경계들 내에 실질적으로 한정된다. 예를 들어, 스택 구조물(102)의 블록들(138) 각각은 그 수직 아래에 수직으로 위치되고 그 수평 경계들 내에 실질적으로 한정된 별개의 전도성 구조물들(128)의 네개(4) 초과의 행(row)들을 개별적으로 포함할 수 있거나, 또는 스택 구조물(102)의 블록들(138) 각각은 그 수직 아래에 수직으로 그 수평 경계들 내에 실질적으로 한정된 별개의 전도성 구조물들(128)의 네개(4) 미만의 행들을 개별적으로 포함할 수 있다. 또한, 도 1b에 도시된 바와 같이, 별개의 전도성 구조물들(128)의 열(column)들은 또한 스택 구조물(102) 아래에 수직으로 (예를 들어, Z-방향 (도 1a)으로) 위치될 수 있고, X-방향에 직교하는 Y-방향으로 수평으로 연장될 수 있다. 일부 실시예들에서, 스택 구조물(102)의 블록들(138) 각각에 대해, 별개의 전도성 구조물들(128)의 세개(3)의 열들이 스타디움 구조물(110)의 중앙 영역(116)의 X-방향으로의 수평 경계들 내에 완전히 위치되고, 별개의 전도성 구조물들의 두개(2)의 열들이 스타디움 구조물(110)의 중앙 영역(116)의 X-방향으로의 수평 경계들 내에 부분적으로 (예를 들어, 덜 완전히) 위치된다. 추가적인 실시예들에서, 별개의 전도성 구조물들(128)의 열들의 상이한 수량 (예를 들어, 세개(3) 초과, 세개(3) 미만)이 스타디움 구조물(110)의 중앙 영역(116)의 X-방향으로의 수평 경계들 내에 완전히 위치되고/되거나, 별개의 전도성 구조물들(128)의 열들의 상이한 수량 (예를 들어, 두개(2) 미만)이 스타디움 구조물(110)의 중앙 영역(116)의 X-방향으로의 수평 경계들 내에 부분적으로 위치된다.
도 1a를 다시 참조하면, 스타디움 구조물(110)의 중앙 영역(116)의 수평 경계들 내의 소스 티어(122)의 별개의 전도성 구조물들(128)은, 예를 들어, 스타디움 구조물(110)의 중앙 영역(116)의 수평 경계들로부터 그리고 수평 경계들 사이에서 연속적으로 수평으로 연장되는 단일 전도성 구조물에 비해, 스타디움 구조물(110)에 의해 적어도 부분적으로 정의된 트렌치(127) 내의 유전체 충진 재료 (예를 들어, SiO2)의 형성 (예를 들어, 증착) 동안 개선된 티어간 박리(delamination) 저항을 가질 수 있다. 별개의 전도성 구조물들(128), 뿐만 아니라 별개의 전도성 구조물들(128)을 둘러싸고 그 사이에 개재된 유전체 재료(126)의 세그먼트화된 성질은, 예를 들어, 그렇지 않으면 수직으로 그 아래에 있는 재료로부터 종래의 연속 전도성 구조물을 적어도 부분적으로 티어간 박리할 수 있는 유전체 충진 재료의 형성에 의해 부여된 응력을 더 잘 처리할 수 있다.
여전히 도 1a를 참조하면, 소스 티어(122)의 별개의 전도성 구조물들(128) 중 일부는 전도성 라우팅 티어(124)에 전기적으로 연결될 수 있고, 소스 티어(122)의 별개의 전도성 구조물들(128) 중 다른 일부는 전도성 라우팅 티어(124)로부터 전기적으로 격리될 수 있다. 예를 들어, 소스 티어(122)의 별개의 전도성 구조물들(128) 중 일부는 전도성 라우팅 티어(124) 내의 전도성 라우팅 구조물들(129) (예를 들어, 수평으로 연장되는 전도성 구조물들)에 (예를 들어, 수직으로 연장되는 전도성 상호 접속 구조물들에 의해) 전기적으로 연결될 수 있다. 차례로, 전도성 라우팅 티어(124)의 전도성 라우팅 구조물들(129)은 마이크로전자 디바이스 구조물(100)의 소스 티어(122) 수직으로 아래에 놓인 추가적인 구조물들 및/또는 디바이스들 (예를 들어, BEOL (back end of line) 디바이스들); CMOS(complementary metal-oxide-semiconductor) 회로부를 포함하는 제어 로직 디바이스와 같은 제어 로직 디바이스에 전기적으로 연결될 수 있다. 하나 이상의 유전체 재료(예를 들어, 적어도 하나의 유전체 산화물 재료, 적어도 하나의 유전체 질화물 재료, 적어도 하나의 유전체 산질화물 재료, 적어도 하나의 유전체 카르복시질화물 재료, 및 비정질 탄소 중 하나 이상)가 전도성 라우팅 티어(124)의 전도성 라우팅 구조물(129) 사이에 수평으로 개재될 수 있다.
계속해서 도 1a를 참조하면, 마이크로전자 디바이스 구조물(100)은 스타디움 구조물(110)의 중앙 영역(116)의 수평 경계들 내에서 소스 티어(122)의 별개의 전도성 구조물들(128) 위에 수직으로 놓이는 적어도 하나의 마스킹 구조물(masking structure)(130)를 더 포함한다. 마스킹 구조물(130)는 개별적으로 스타디움 구조물(110)의 중앙 영역(116)의 수평 경계들 내에서 소스 티어(122)의 별개의 전도성 구조물들(128) 사이에 수평으로 개재된 유전체 재료(126)의 부분들 위에 수직으로 놓이고 실질적으로 수평으로 덮는 일체형 세그먼트들(131) (예를 들어, 일체형 부분들, 일체형 섹션들)을 포함할 수 있다. 또한, 도 1a에 도시된 바와 같이, 마스킹 구조물(130)는 마스킹 구조물(130) 아래에 수직으로 놓이는 소스 티어(122)의 별개의 전도성 구조물들(128)의 일부의 수평 경계들 내에서 그리고 이를 통해 수직으로 연장되는 개구들(132)을 더 포함할 수 있다. 개구(132)는 마스킹 구조물(130)의 일체형 세그먼트(131) 사이에 수평으로 배치될 수 있고, 수직으로 그 아래에 별개의 전도성 구조물(128)의 수평 면적보다 작은 수평 면적을 가질 수 있다. 따라서, 마스킹 구조물(130)의 일체형 세그먼트들(131)은 마스킹 구조물(130) 아래에 수직으로 놓인 소스 티어(122)의 별개의 전도성 구조물들(128) 중 일부와 수평으로 중첩될 수 있다. 마스킹 구조물(130)은 소스 티어(122)의 별개의 전도성 구조물들(128) 위에 수직으로 놓인 유전체 재료(126)의 추가적인 부분들 내에 위치될 수 있다. 유전체 재료(126)는 예를 들어, 마스킹 구조물(130)의 외측 주변부(periphery) (예를 들어, 최외측 수평 및 수직 경계들)를 둘러쌀 수 있고, 또한 마스킹 구조물(130) 내의 개구들(132)을 충진할 수 있다.
마스킹 구조물(130)은 별개의 전도성 구조물들(128)을 둘러싸고 그 사이에 개재된 유전체 재료(126)와는 선택적으로 상이한 에칭을 갖는 적어도 하나의 재료로 형성되고 이를 포함할 수 있다. 마스킹 구조물(130)은 예를 들어, 적어도 하나의 재료 제거 프로세스 (예를 들어, 적어도 하나의 챠핑 프로세스)를 통해 스타디움 구조물(110) (및, 따라서 트렌치(127))을 형성하기 위해 이용되는 적어도 하나의 에천트와의 상호작용 동안 유전체 재료(126) 보다 제거에 대해 상대적으로 더 저항성일 수 있다. 마스킹 구조물(130)은 소스 티어(122)의 별개의 전도성 구조물들(128) 아래에 수직으로 그리고 그 사이에 수평으로 개재된 유전체 재료(126)의 부분들을 재료 제거 프로세스 동안의 제거로부터 보호할 수 있다. 재료 제거 프로세스 동안 유전체 재료(126)의 일부를 제거하는 것으로부터 보호함으로써, 마스킹 구조물(130)은 또한 마이크로전자 디바이스 구조물(100)의 소스 티어(122) 아래에 수직으로 놓인 하나 이상의 구조물 (예를 들어, 전도성 라우팅 티어(124)의 전도성 라우팅 구조물들(129) 중 하나 이상)에 대한 바람직하지 않은 손상을 방해하거나 방지할 수 있다.
비제한적인 예로서, 마스킹 구조물(130)은 적어도 하나의 전기적 전도성 재료 예컨개, 적어도 하나의 금속 (예를 들어, W, Ti, Mo, Nb, V, Hf, Ta, Cr, Zr, Fe, Ru, Os, Co, Rh, Ir, Ni, Pa, Pt, Cu, Ag, Au, 및 Al 중 하나 이상), 적어도 하나의 합금 (예를 들어, Co-계 합금, Fe-계 합금, Ni-계 합금, Fe-계 및 Ni-계 합금, Co-계 및 Ni-계 합금, Fe-계 및 Co-계 합금, Co-계 및 Ni-계 및 Fe-계 합금, Al-계 합금, Cu-계 합금, 마그네슘 (Mg)계 합금, Ti-계 합금, 강철(steel), 저-탄소강, 및 스테인리스강 중 하나 이상), 적어도 하나의 전도성 금속 함유 재료 (예를 들어, 전도성 금속 질화물, 전도성 금속 규화물, 전도성 금속 탄화물, 및 전도성 금속 산화물 중 하나 이상) 및 적어도 하나의 전도성으로 도핑된 반도체 재료 (예를 들어, 전도성으로 도핑된 Si, 전도성으로 도핑된 Ge, 전도성으로 도핑된 SiGe 중 하나 이상) 중 하나 이상으로 형성되고 이를 포함한다. 일부 실시예들에서, 마스킹 구조물(130)은 W (예를 들어, 원소 W)로 형성되고 이를 포함한다. 추가적인 실시예들에서, 마스킹 구조물(130)은 스타디움 구조물(110)을 형성하기 위해 이용되는 적어도 하나의 에천트와의 상호작용 동안 유전체 재료(126)보다 제거에 더 저항성인 적어도 하나의 반도체 재료, 및/또는 스타디움 구조물(110)을 형성하기 위해 이용되는 적어도 하나의 에천트와의 상호작용 동안 유전체 재료(126)보다 제거에 더 저항성인 적어도 하나의 다른 유전체 재료 중 하나 이상으로 형성되고 이를 포함할 수 있다. 마스킹 구조물(130)은 재료 (예를 들어, 전기 전도성 재료, 반전도성 재료, 유전체 재료)의 실질적으로 균질한 분포, 또는 재료의 실질적으로 이질적인 분포를 포함할 수 있다. 일부 실시예들에서, 마스킹 구조물(130)은 전기 전도성 재료 (예를 들어, W)의 실질적으로 균질한 분포를 갖는다. 추가적인 실시예에서, 마스킹 구조물(130)은 하나 이상의 재료의 실질적으로 이질적인 분포를 갖는다. 마스킹 구조물(130)은 예를 들어, 적어도 2개의 서로 다른 재료의 스택(stack)으로 형성될 수 있다.
마스킹 구조물(130)은 원하는 기하학적 구성 및 원하는 수평 위치 (예를 들어, 스타디움 구조물(110)의 중앙 영역(116)의 수평 경계들 내의)를 나타낼 수 있다. 아래에서 더 상세히 설명되는 바와 같이, 마스킹 구조물(130)의 기하학적 구성 및 수평 위치는 마이크로전자 디바이스 구조물(100)의 다른 컴포넌트들 (예를 들어, 스택 구조물(102); 스타디움 구조물(110)의 중앙 영역(116); 소스 티어(122)의 별개의 전도성 구조물들(128))의 기하학적 구성들 및 수평 위치들에 적어도 부분적으로 기초하여 선택될 수 있다. 예를 들어, 스택 구조물(102)에 스타디움 구조물(110)(따라서 트렌치(127))를 형성하기 위해 사용되는 하나 이상의 프로세스(예를 들어, 종래의 챠핑 프로세스) 동안 소스 티어(122)의 별개의 전도성 구조물(128) 사이에 수직으로 그리고 수평으로 개재된 유전체 재료(126)의 부분이 사용되는 제거되는 것을 방해(예를 들어, 실질적으로 방지)하기 위해 마스킹 구조물(130)은 마이크로전자 디바이스 구조물(100)의 다른 컴포넌트들의 기하학적 구성들 및 수평 위치들을 보완하는 기하학적 구성 및 수평 위치를 가질 수 있다.
도 1b를 참조하면, 스택 구조물(102)의 각각의 블록(138)의 수평 경계들 (예를 들어, X-방향으로, Y-방향으로) 내에서, 마스킹 구조물(130)은, 그 일체형 세그먼트들(131)이 스타디움 구조물(110)의 중앙 영역(116)의 수평 경계들 내에서 소스 티어(122)의 수평으로 이웃하는 별개의 전도성 구조물들(128) 사이에 개재되도록 수평으로 위치될 수 있다. 마스킹 구조물(130)의 최외곽 수평 경계들 (예를 들어, X-방향으로의 폭 (W), 및 Y-방향으로의 길이 (L))은 스타디움 구조물(110)의 중앙 영역(116)의 수평 경계들 내의 블록(138)의 일부의 최외곽 수평 경계들보다 작을 수 있다. 예를 들어, 스택 구조물(102)의 각각의 블록(138)에 대해, 마스킹 구조물(130)은 스타디움 구조물(110)의 중앙 영역(116)의 수평 경계들 내에 위치된 별개의 전도성 구조물들(128) 전부 보다 적게 걸쳐 수평으로 연장될 수 있다 (예를 들어, X-방향 및 Y-방향으로). 도 1b에 도시된 바와 같이, 스택 구조물(102)의 각각의 블록(138)에 대해, 마스킹 구조물(130)은 스타디움 구조물(110)의 중앙 영역(116)의 수평 경계들 내에 적어도 부분적으로 위치된 별개의 전도성 구조물(128)의 모든 열보다 적은 열에 걸쳐 X-방향으로 수평으로 연장될 수 있고, 스타디움 구조물(110)의 중앙 영역(116)의 수평 경계들 내에 위치된 별개의 전도성 구조물(128)의 모든 행보다 적은 행에 걸쳐 Y-방향으로 수평으로 연장될 수 있다. 비제한적인 예로서, 스택 구조물(102)의 개별 블록(138)에 대해, 별개의 전도성 구조물들(128)의 네개의(4) 행들 및 (5) 열들이 스타디움 구조물(110)의 중앙 영역(116)의 수평 경계들 내에 적어도 부분적으로 위치되면, 마스킹 구조물(130)은 별개의 전도성 구조물들(128)의(4) 네개의 행들 중 중간 두개(2)를 가로질러 그리고 이를 넘어 Y-방향으로 수평으로 연장될 수 있지만, 별개의 전도성 구조물들(128)의(4) 네개의 행들 중 외측 두개(2)를 가로질러 Y-방향으로 실질적으로 수평으로 연장되지 않을 수 있고; 별개의 전도성 구조물들(128)의 (5) 다섯개의 열들 중 중간 세개(3)를 가로질러 그리고 이를 넘어 X-방향으로 수평으로 연장될 수 있지만, 별개의 전도성 구조물들(128)의 (5) 다섯개의 열들 중 외측 두개(2)를 가로질러 X-방향으로 실질적으로 수평으로 연장되지 않을 수 있다. 이러한 실시예들에서, 스택 구조물(102)의 개별 블록(138)에 대해, 별개의 전도성 구조물(128) 중 여섯(6)만이 마스킹 구조물(130)의 최외곽 수평 경계 내에 완전히 위치된다. 도 1b에 도시된 바와 같이, 마스킹 구조물(130)은 별개의 전도성 구조물들(128)의 (5) 다섯개의 열들 중 외측 두개(2)의 각각 내의 별개의 전도성 구조물들(128)의 중간 두개(2) (예를 들어, Y-방향으로)와 부분적으로 수평으로 중첩될 수 있지만, 별개의 전도성 구조물들(128)의(4) 네개의 행들 중 외측 두개(2) 내의 별개의 전도성 구조물들(128) 중 임의의 것과 수평으로 중첩되지 않을 수 있다 (예를 들어, Y-방향으로). 일부 실시예들에서, X 방향으로의 마스킹 구조물(130)의 폭 (W)은 약 3500 나노미터 (nm) 내지 약 4500 nm (예를 들어, 약 3750 nm 내지 약 4250 nm, 약 3850 nm 내지 약 4000 nm)의 범위 내에 있고, Y-방향으로의 마스킹 구조물(130)의 길이 (L)는 약 1000 nm 내지 약 2000nm (예를 들어, 1250 nm 내지 약 1750 nm, 약 1350 nm 내지 약 1500 nm)의 범위 내에 있다.
도 1b에 도시된 바와 같이, 일부 실시예들에서, 스택 구조물(102)의 개별 블록(138)의 수평 경계들 내의 마스킹 구조물(130)은 스택 구조물(102)의 블록(138)의 Y-방향으로 수평 중심선 (B1-B1)을 따라 수평으로 중심에 있다. 추가 실시예들에서, 스택 구조물(102)의 개별 블록(138)의 수평 경계들 내의 마스킹 구조물(130)은 블록(138)의 수평 중심선 (B1-B1)으로부터 Y-방향으로 수평으로 오프셋된다.
도 1b를 계속 참조하면, 스택 구조물(102)의 개별 블록(138)의 수평 경계들 내에서, 마스킹 구조물(130)의 각각의 개구(132)는 개별적으로 마스킹 구조물(130) 수직 아래에 놓인 개별 별개의 전도성 구조물(128)의 수평 중심에 대해 수평으로 중심에 놓일 수 있다. 또한, 개구(132)는 그와 관련된 별개의 전도성 구조물(128)의 수평 치수보다 작은 수평 치수(예를 들어, X-방향 및 Y-방향에서)를 가질 수 있다. 그 결과, 마스킹 구조물(130)의 일체형 세그먼트들(131)의 부분들(133)은 마스킹 구조물(130) 아래에 수직으로 놓인 별개의 전도성 구조물(128)의 일부와 수평으로 중첩될 수 있다. 도 1b에서, 마스킹 구조물(130) 내의 개구들(132)과 실질적으로 수평으로 정렬되고 수직으로 아래에 놓인 별개의 전도성 구조물들(128)의 수평 영역들은 별개의 전도성 구조물들(128)과 수평으로 중첩되는 일체형 세그먼트들(131)의 부분들(133)을 보다 명확하게 예시하기 위해 점선들로 도시된다. 개구들(132) 각각의 수평 크기 및 형상, 및 마스킹 구조물(130)의 일체형 세그먼트들(131)과 그에 수평으로 인접한 별개의 전도성 구조물(128) 사이의 수평 중첩의 양 (예를 들어, 크기)은 스타디움 구조물(110)의 중앙 영역(116)의 수평 경계들 내의 별개의 전도성 구조물들(128)의 수평 형상들, 수평 크기들, 및 수평 위치들에 적어도 부분적으로 기초하여 선택될 수 있다. 일부 실시예에서, 별개의 전도성 구조물(128)과 중첩하는 마스킹 구조물(130)의 개별 일체형 세그먼트(131)의 각 부분(133)은 약 1 나노미터 (nm) 이상, 예컨대 약 5 nm 이상, 약 10 nm 이상, 약 20 nm 이상, 약 30 nm 이상, 또는 약 1 nm 내지 약 30 nm의 범위 이내 (예를 들어, 약 10 nm 내지 약 30 nm, 약 20 nm 내지 약 30 nm, 약 30 nm) 만큼 별개의 전도성 구조물(128)과 중첩한다.
도 1a를 다시 참조하면, 옵션으로, 유전체 라이너 재료(dielectric liner material)(134)는 마스킹 구조물(130)의 수평 경계들 (예를 들어, 개구들(132)을 정의하는 내부 측면 표면들과 같은 측면 표면들 및 외부 측면 표면들) 및 하부 수직 경계 (예를 들어, 하부 표면)를 실질적으로 덮고 둘러쌀 수 있다. 유전체 라이너 재료(134)는 마스킹 구조물(130)의 수평 경계들과 유전체 재료(126) 사이에 수평으로 개재될 수 있고, 마스킹 구조물(130)의 수직 경계들과 소스 티어(122)의 별개의 전도성 구조물들(128) 및 유전체 재료(126)의 각각의 사이에 수직으로 개재될 수 있다. 존재하는 경우, 유전체 라이너 재료(134)는 적어도 하나의 유전체 산화물 재료 (예를 들어, SiOx, 포스포실리케이트 유리, 보로실리케이트 유리, 보로포스포실리케이트 유리, 플루오로실리케이트 유리, AlOx, HfOx, NbOx, TiOx, ZrOx, TaOx, 및 MgOx 중 하나 이상), 적어도 하나의 유전체 질화물 재료 (예를 들어, SiNy), 적어도 하나의 유전체 산질화물 재료 (예를 들어, SiOxNy), 적어도 하나의 유전체 카르복시질화물 재료 (예를 들어, SiOxCzNy), 및 비정질 탄소 중 하나 이상으로 형성되고 이를 포함할 수 있다. 일부 실시예에서, 유전체 라이너 재료(134)는 존재하고 SiO2를 포함한다.
따라서, 본 개시의 실시예들에 따르면, 마이크로전자 디바이스는 스택 구조물, 스택 구조물 내의 스타디움 구조물, 스택 구조물 아래에 놓인 소스 티어, 및 마스킹 구조물을 포함한다. 스택 구조물은 전도성 구조물 및 전도성 구조물에 수직으로 이웃하는 절연 구조물을 포함하는 티어(tier)들을 갖는다. 스타디움 구조물은 티어들의 에지들을 포함하는 층계(step)들을 갖는 순방향 계단 구조물, 순방향 계단 구조물에 대향하고 티어들의 추가 에지들을 포함하는 추가 층계들을 갖는 역방향 계단 구조물, 및 순방향 계단 구조물과 역방향 계단 구조물 사이에 수평으로 개재된 중앙 영역을 포함한다. 소스 티어는 스타디움 구조물의 중앙 영역의 수평 경계들 내에 별개의 전도성 구조물들을 포함한다. 별개의 전도성 구조물들은 유전체 재료에 의해 서로 수평으로 분리된다. 마스킹 구조물은 스타디움 구조물의 중앙 영역의 수평 경계들 내에 한정되고, 스타디움 구조물의 중앙 영역과 소스 티어의 별개의 전도성 구조물들 사이에 수직으로 개재된다. 마스킹 구조물은 별개의 전도성 구조물들 사이에 수평으로 개재된 유전체 재료의 부분들을 수평으로 덮는 세그먼트들을 포함한다.
본 개시의 실시예들에 따른 마이크로전자 디바이스 구조물들 (예를 들어, 도 1a 및 도 1b를 참조하여 이전에 설명된 마이크로전자 디바이스 구조물(100))은 본 개시의 마이크로전자 디바이스들 (예를 들어, 3D NAND 플래시 메모리 디바이스들과 같은 메모리 디바이스들)의 실시예들에 포함될 수 있다. 예를 들어, 도 2는 마이크로전자 디바이스 구조물(201)을 포함하는 마이크로전자 디바이스(200)의 간략화된 부분 단면도를 예시한다. 마이크로전자 디바이스 구조물(201)은 도 1a 및 도 1b를 참조하여 이전에 설명된 마이크로전자 디바이스 구조물(100)와 실질적으로 유사할 수 있다.
도 2를 참조하면, 마이크로전자 디바이스(200)는 티어들(208)로 배열된 절연 구조물들(206) 및 전도성 구조물들(204) (예를 들어, 액세스 라인 플레이트들, 워드 라인 플레이트들)의 수직으로 교번하는 (예를 들어, Z-방향으로) 시퀀스를 포함하는 스택 구조물(202)을 포함한다. 스택 구조물(202)의 티어들(208) (전도성 구조물들(204) 및 그의 절연 구조물들(206)을 포함함)은 각각 도 1a 및 도 1b를 참조하여 이전에 설명된 스택 구조물(102)의 티어들(108) (전도성 구조물들(104) 및 그의 절연 구조물들(106)을 포함함)과 실질적으로 유사할 수 있다. 또한, 도 2에 도시된 바와 같이, 스택 구조물(102)은 메모리 어레이 영역(203), 및 메모리 어레이 영역(203)에 수평으로 (예를 들어, X-방향으로) 이웃하는 분산형 스타디움 영역(205)을 포함한다. 아래에서 더 상세히 설명되는 바와 같이, 마이크로전자 디바이스(200)는 스택 구조물(102)의 상이한 수평 영역들 (예를 들어, 메모리 어레이 영역(203), 분산형 스타디움 영역(205))의 경계들 내에 추가적인 컴포넌트들 (예를 들어, 피처들, 구조물들, 디바이스들)을 더 포함한다.
스택 구조물(202)의 메모리 어레이 영역(203)의 수평 경계들 (예를 들어, X-방향으로) 내에서, 마이크로전자 디바이스(200)는 수직으로 연장되는 필라 구조물들(236), 소스 구조물(237) (예를 들어, 소스 플레이트), 디지트 라인들(240) (예를 들어, 비트 라인들), 및 제어 유닛(246)을 포함할 수 있다. 제어 유닛(246)은 스택 구조물(202)의 메모리 어레이 영역(203) 수직으로 아래에 (예를 들어, Z-방향으로) 놓일 수 있다. 소스 구조물(237)은 스택 구조물(202)와 제어 유닛(246) 사이에 수직으로 개재된 소스 티어(222)에 포함될 수 있다. 소스 티어(222)는 스택 구조물(202)의 메모리 어레이 영역(203)의 수평 경계들 내의 소스 구조물(237), 및 스택 구조물(202)의 분산형 스타디움 영역(205) 내의 별개의 전도성 구조물(228)을 포함한다. 별개의 전도성 구조물(228)은 도 1a 및 도 1b를 참조하여 이전에 설명된 소스 티어(122)의 별개의 전도성 구조물(128)과 실질적으로 유사할 수 있다. 디지트 라인들(240)은 스택 구조물(202)의 메모리 어레이 영역(203) 위에 수직으로 놓일 수 있다. 수직으로 연장되는 필라 구조물들(236)은 디지트 라인들(240)로부터 또는 그에 근접하게, 스택 구조물(202)의 메모리 어레이 영역(203)을 통해, 그리고 소스 구조물(237)로 또는 그에 근접하게 수직으로 연장된다.
수직으로 연장되는 필라 구조물들(236) 각각은 하나 이상의 전하 저장 구조물들 (예를 들어, ONO (oxide-nitride-oxide) 재료를 포함하는 전하 트래핑 구조물와 같은 전하 트래핑 구조물(charge trapping structure); 플로팅 게이트 구조물들(floating gate structures))에 의해 적어도 부분적으로 둘러싸인 반도체 필라 (예를 들어, 폴리실리콘 필라, 실리콘-게르마늄 필라)를 포함할 수 있다. 스택 구조물(202)의 티어들(208)의 전도성 구조물들(204)과 수직 연장 필라 구조물들(236)의 교차점(intersection)들은 스택 구조물(202)의 메모리 어레이 영역(203) 내에서 서로 직렬로 결합된 메모리 셀들(238)의 수직 연장 스트링(string)들을 정의할 수 있다. 일부 실시예에서, 스택 구조물(202)의 각 티어(208) 내에서 전도성 구조물(204)과 수직으로 연장하는 필라 구조물(236)의 교차점에 형성된 메모리 셀(238)은 소위 "MONOS"(금속 - 산화물 - 질화물 - 산화물 - 반도체) 메모리 셀을 포함한다. 추가적인 실시예들에서, 메모리 셀들(238)은 소위 "TANOS" (탄탈륨 질화물 - 알루미늄 산화물 - 질화물 - 산화물 - 반도체) 메모리 셀들, 또는 소위 "BETANOS" (대역(band)/배리어(barrier) 엔지니어링된 TANOS) 메모리 셀들을 포함하며, 이들 각각은 MONOS 메모리 셀들의 서브세트들이다. 추가 실시예들에서, 메모리 셀들(238)은 전하 저장 구조물들로서 플로팅 게이트들 (예를 들어, 금속성 플로팅 게이트들)을 포함하는 소위 "플로팅 게이트(floating gate)" 메모리 셀들을 포함한다. 플로팅 게이트들은 수직으로 연장되는 필라 구조물들(236)의 중앙 구조물들과 스택 구조물(202)의 상이한 티어들(208)의 전도성 구조물들(204) 사이에 수평으로 개재될 수 있다. 마이크로전자 디바이스(200)는 스택 구조물(202)의 메모리 어레이 영역(203) 내에 수직으로 연장되는 필라 구조물(236)의 임의의 원하는 수량 및 분포를 포함할 수 있다.
디지트 라인들(240)은 스택 구조물(202)의 최상부 티어(208) 위에 수직으로 (예를 들어, Z-방향으로) 놓일 수 있다. 디지트 라인들(240)의 각각의 적어도 일부는 스택 구조물(202)의 메모리 어레이 영역(203)의 수평 경계들 내에 (예를 들어, X-방향으로) 위치될 수 있다. 디지트 라인들(240)은 적어도 하나의 전기 전도성 재료 예컨대, 적어도 하나의 금속 (예를 들어, W, Ti, Mo, Nb, V, Hf, Ta, Cr, Zr, Fe, Ru, Os, Co, Rh, Ir, Ni, Pa, Pt, Cu, Ag, Au, 및 Al 중 하나 이상), 적어도 하나의 합금 (예를 들어, Co-계 합금, Fe-계 합금, Ni-계 합금, Fe-계 및 Ni-계 합금, Co-계 및 Ni-계 합금, Fe-계 및 Co-계 합금, Co-계 및 Ni-계 및 Fe-계 합금, Al-계 합금, Cu-계 합금, 마그네슘 (Mg)계 합금, Ti-계 합금, 강철(steel), 저-탄소강, 및 스테인리스강 중 하나 이상), 적어도 하나의 전도성 금속-함유 재료 (예를 들어, 전도성 금속 질화물, 전도성 금속 규화물, 전도성 금속 탄화물, 및 전도성 금속 산화물 중 하나 이상), 및 적어도 하나의 전도성으로 도핑된 반도체 재료 (예를 들어, 전도성으로 도핑된 Si, 전도성으로 도핑된 Ge, 및 전도성으로 도핑된 SiGe 중 하나 이상) 중 하나 이상으로 형성되고 이를 포함할 수 있다. 디지트 라인들(240)은 (예를 들어, 전도성 컨택 구조물들에 의해) 수직 연장 필라 구조물들(236)에 전기적으로 결합될 수 있다.
소스 티어(222)의 소스 구조물(237)은 소스 티어(222)의 별개의 전도성 구조물들(228)과 마이크로전자 디바이스 구조물(100) 내의 (예를 들어, Z-방향으로) 실질적으로 동일한 수직 위치에 위치될 수 있다. 적어도 하나의 유전체 재료 (예를 들어, 도 1a 및 도 1b를 참조하여 이전에 설명된 유전체 재료(126))는 별개의 전도성 구조물들(228)과 소스 구조물(237) 사이에 수평으로 개재될 수 있고, 또한 별개의 전도성 구조물들(228) 사이에 수평으로 개재될 수 있다. 다른 방식으로, 유전체 재료는 소스 티어(222)의 수평으로 이웃하는 별개의 전도성 구조물들(228) 사이에 수평으로 개재될 수 있고, 또한 소스 구조물(237)와 소스 티어(222)의 별개의 전도성 구조물들(228) 사이에 수평으로 개재되어 이들을 분리할 수 있다. 소스 구조물은 적어도 하나의 전기 전도성 재료, 예컨대, 적어도 하나의 금속 (예를 들어, W, Ti, Mo, Nb, V, Hf, Ta, Cr, Zr, Fe, Ru, Os, Co, Rh, Ir, Ni, Pa, Pt, Cu, Ag, Au, 및 Al 중 하나 이상), 적어도 하나의 합금 (예를 들어, Co-계 합금, Fe-계 합금, Ni-계 합금, Fe-계 및 Ni-계 합금, Co-계 및 Ni-계 합금, Fe-계 및 Co-계 합금, Co-계 및 Ni-계 및 Fe-계 합금, Al-계 합금, Cu-계 합금, Mg-계 합금, Ti-계 합금, 강철(steel), 저-탄소강, 및 스테인리스강 중 하나 이상), 적어도 하나의 전도성 금속-함유 재료 (예를 들어, 전도성 금속 질화물, 전도성 금속 규화물, 전도성 금속 탄화물, 및 전도성 금속 산화물 중 하나 이상), 및 적어도 하나의 전도성으로 도핑된 반도체 재료 (예를 들어, 전도성으로 도핑된 Si, 전도성으로 도핑된 Ge, 및 전도성으로 도핑된 SiGe 중 하나 이상) 중 하나 이상으로 형성되고 이를 포함할 수 있다. 일부 실시예들에서, 소스 구조물(237) 및 별개의 전도성 구조물들(228)은 서로 실질적으로 동일한 재료 조성 및 실질적으로 동일한 재료 분포를 갖는다. 예를 들어, 소스 구조물(237) 및 별개의 전도성 구조물(228)는 (예를 들어, 미리 결정된 레티클 구성을 사용하여) 동일한 전기 전도성 재료를 패터닝함으로써 형성 (예를 들어, 실질적으로 동시에 형성)될 수 있다.
제어 유닛(246) (예를 들어, 제어 디바이스)은 스트링 드라이버 회로부, 패스 게이트들, 게이트들을 선택하기 위한 회로부, 전도성 라인들을 선택하기 위한 회로부, 신호들을 증폭하기 위한 회로부, 및 신호들을 감지하기 위한 회로부 중 하나 이상을 포함할 수 있다. 일부 실시예에서, 제어 유닛(246)은 스택 구조물(202)의 메모리 어레이 영역(203)의 수평 경계 내에 실질적으로 한정된다. 제어 유닛(246)은 예를 들어, 디지트 라인(240), 소스 티어(222)의 소스 구조물(237), 및 전도성 라우팅 구조물(229)에 전기적으로 결합될 수 있다. 일부 실시예들에서, 제어 유닛(246)은 CMOS 회로부를 포함한다. 그러한 실시예들에서, 제어 유닛(246)은 "어레이 아래 CMOS(CMOS under Array)" ("CuA") 구성을 갖는 것으로 특징지어질 수 있다.
도 2를 계속 참조하면, 스택 구조물(202)의 분산형 스타디움 영역(205)의 수평 경계 내에서 (예를 들어, X-방향으로), 마이크로전자 디바이스(200)는 스택 구조물(202) 내에 분포된 스타디움 구조물(210)을 포함할 수 있다. 스타디움 구조물들(210) 각각은 티어들(208) 중 일부의 에지들에 의해 정의된 층계들(218) (예를 들어, 컨택 영역들)을 포함하는 순방향 계단 구조물(212), 티어들(208) 중 일부의 추가적인 에지들에 의해 정의된 추가적인 층계들(220) (예를 들어, 컨택 영역들)을 포함하는 역방향 계단 구조물(214), 및 순방향 계단 구조물(212)과 역방향 계단 구조물(214) 사이에 수평으로 개재된 중앙 영역(216)을 개별적으로 포함할 수 있다. 순방향 계단 구조물(212) (그의 층계들(218)을 포함함), 역방향 계단 구조물(214) (그의 추가적인 층계들(220)을 포함함), 및 중앙 영역(216)은 각각, 도 1a 및 도 1b를 참조하여 전술된 스타디움 구조물(110)의 순방향 계단 구조물(112) (그의 층계들(118)을 포함함), 역방향 계단 구조물(114)(그의 추가 층계 (120)를 포함), 및 중앙 영역(116)과 각각 실질적으로 유사할 수 있다. 추가하여, 스택 구조물(202)의 분산형 스타디움 영역(205)의 수평 경계 내에서, 마이크로 전자 디바이스(200)는 스택 구조물(202)의 전도성 구조물들(204)에 대한 전기적 액세스를 제공하기 위해 스타디움 구조물들(210)의 층계들(218) 및/또는 추가 층계들(220)과 컨택하는 (예를 들어, 물리적으로 컨택하는, 전기적으로 컨택하는) 전도성 컨택 구조물들(242) (예를 들어, 액세스 라인 컨택들, 워드 라인 컨택들); 전도성 컨택 구조물들(242)과 제어 유닛(246)으로부터 그리고 그 사이에서 연장되는 전도성 라우팅 구조물들(229) (예를 들어, 액세스 라인 라우팅 구조물들, 워드 라인 라우팅 구조물들); 마스킹 구조물들(230); 및 소스 티어(222)의 별개의 전도성 구조물들(228)을 추가로 포함할 수 있다.
도 2에 도시된 바와 같이, 스택 구조물(202)의 분산형 스타디움 영역(205)은 스택 구조물(202) 내에서 서로 상이한 고도에 위치된 다수의 (예를 들어, 하나 초과의) 스타디움 구조물(210)을 포함할 수 있다. 예를 들어, 스택 구조물(102)의 분산형 스타디움 영역(205)은 제1 스타디움 구조물(210A), 스택 구조물(202) 내에서 제1 스타디움 구조물(210A)보다 상대적으로 더 높은 수직 위치에 있는 (예를 들어, Z-방향으로) 제2 스타디움 구조물(210B), 스택 구조물(202) 내에서 제2 스타디움 구조물(210B)보다 상대적으로 더 높은 수직 위치에 있는 제3 스타디움 구조물(210C), 및 스택 구조물(202) 내에서 제3 스타디움 구조물(210C)보다 상대적으로 더 높은 수직 위치에 있는 제4 스타디움 구조물(210D)을 포함할 수 있다. 상이한 스타디움 구조물(210)(예를 들어, 제1 스타디움 구조물(210A), 제2 스타디움 구조물(210B), 제3 스타디움 구조물(210C), 제4 스타디움 구조물(210D))의 상이한 수직 위치는 상이한 스타디움 구조물들(210)의 상이한 수직 위치들에서의 티어들(208)의 전도성 구조물들(204)과 마이크로전자 디바이스(200)의 다른 컴포넌트들 (예를 들어, 제어 유닛(246)) 사이의 전기적 연결들을 허용한다. 예를 들어, 도 2에 도시된 바와 같이, 제1 스타디움 구조물(210A)의 수직 위치는 스택 구조물(202)의 상대적으로 더 낮은 티어들(208)의 전도성 구조물들(204)에 대한 전기적 연결들을 가능하게 할 수 있고; 제2 스타디움 구조물(210B)의 수직 위치는 스택 구조물(202)의 상대적으로 더 높은 티어들(208)의 전도성 구조물들(204)에 대한 전기적 연결들을 가능하게 할 수 있고; 제3 스타디움 구조물(210C)의 수직 위치는 스택 구조물(202)의 상대적으로 훨씬 더 높은 티어들(208)의 전도성 구조물들(204)에 대한 전기적 연결을 가능하게 할 수 있고; 제4 스타디움 구조물(210D)의 수직 위치는 스택 구조물(202)의 상대적으로 훨씬 더 높은 티어(208)의 전도성 구조물(204)에 대한 전기적 연결을 가능하게 할 수 있다. 제1 스타디움 구조물(210A)은, 예를 들어, 도 1a 및 도 1b을 참조하여 앞서 설명된 스타디움 구조물(110)에 대응할 수 있다.
스택 구조물(202)의 분산형 스타디움 영역(205)은 스타디움 구조물(210)의 임의의 원하는 수량 및 분포 (예를 들어, 간격 및 배열)를 포함할 수 있다. 도 2에 도시된 바와 같이, 일부 실시예들에서, 스택 구조물(202)의 분산형 스타디움 영역(205)은 네개(4)의 스타디움 구조물(210)를 포함하고; 스타디움 구조물(210)는 실질적으로 균일하게 (예를 들어, 균등하게, 고르게) 이격되고; 그리고 스택 구조물(202) 내의 스타디움 구조물(210)의 수직 위치 (예를 들어, Z-방향으로의)는 스택 구조물(202)의 메모리 어레이 영역(203) (및 이에 따라 스택 구조물의 수직 연장 필라 구조물(236))로부터 수평으로 연장되는 방향 (예를 들어, X-방향)으로 더 깊어진다 (예를 들어, 스택 구조물(202)의 최상부 표면으로부터 수직으로 더 멀어지고, 스택 구조물(202)의 최하부 표면에 수직으로 더 가까운). 추가 실시예에서, 스택 구조물(202)의 분산형 스타디움 영역(205)은 도 2에 도시된 것과는 상이한 수량의 스타디움 구조물(210) 및/또는 스타디움 구조물(210)의 상이한 분포를 포함할 수 있다. 예를 들어, 스택 구조물(202)의 분산형 스타디움 구역(205)은 네개(4) 초과의 스타디움 구조물들(210) (예를 들어, 다섯개(5) 이상의 스타디움 구조물들(210), 열개(10) 이상의 스타디움 구조물들(210), 스물다섯(25)개 이상의 스타디움 구조물들(210), 오십개(50) 이상의 스타디움 구조물들(210)), 또는 네개(4) 미만의 스타디움 구조물들(210) (예를 들어, 세개(3) 이하의 스타디움 구조물들(210), 두개(2) 이하의 스타디움 구조물들(210), 한개 (1)의 스타디움 구조물들(210)만을 포함할 수 있다). 다른 예로서, 스타디움 구조물들(210)은 적어도 부분적으로 불균일하게 (예를 들어, 불균등하게, 고르지않게) 이격되어, 스타디움 구조물(210) 중 적어도 하나가 적어도 하나의 스타디움 구조물(210)에 수평으로 이웃하는(예를 들어, X-방향으로) 스타디움 구조물(210) 중 적어도 두개(2)의 다른 것으로부터 상이한 (예를 들어, 같지 않은) 거리 만큼 분리된다. 추가적인 비제한적인 예로서, 스택 구조물(202) 내의 (예를 들어, Z-방향으로의) 스타디움 구조물들(210)의 수직 위치들은 스택 구조물(202)의 메모리 어레이 영역(203)으로부터 멀리 수평으로 연장되는 방향으로(예를 들어, X 방향) 더 얕아지거나 (예를 들어, 스택 구조물(202)의 최상부 표면에 수직으로 더 가깝거나, 스택 구조물(202)의 최하부 표면으로부터 수직으로 더 멀어질 수 있거나), 또는 스택 구조물(202)의 메모리 어레이 영역(203)으로부터 멀리 수평으로 연장되는 방향으로 다른 방식으로 변할 수 있다 (예를 들어, 상대적으로 더 깊고 상대적으로 더 얕은 수직 위치들 사이에서 교번할 수 있거나, 상대적으로 더 얕고 상대적으로 더 깊은 수직 위치들 사이에서 교번할 수 있다).
도 2를 계속 참조하면, 스택 구조물(202)의 분산형 스타디움 영역(205) 내의 마스킹 구조물(230)은 제1 스타디움 구조물(210A)의 중앙 영역(216)의 수평 경계들 내에 위치될 수 있다. 마스킹 구조물(230)은 제1 스타디움 구조물(210A)과 소스 티어(222)의 별개의 전도성 구조물들(228) 사이에 수직으로 개재될 수 있다. 마스킹 구조물(230)은 도 1a 및 도 1b를 참조하여 이전에 설명된 마스킹 구조물(130)과 실질적으로 유사할 수 있다.
여전히 도 2를 참조하면, 전도성 컨택 구조물들(242)은 스타디움 구조물들(210)의 층계들(218) 및/또는 추가 층계들(220)에서 티어들(208)의 전도성 구조물들(204)에 결합될 수 있고, 전도성 구조물들(204)을 마이크로전자 디바이스(200)의 전도성 라우팅 구조물들(229) (및, 따라서 제어 유닛(246))에 전기적으로 결합시킬 수 있다. 전도성 컨택 구조물들(242)은 적어도 하나의 전기 전도성 재료 예컨대, 적어도 하나의 금속 (예를 들어, W, Ti, Mo, Nb, V, Hf, Ta, Cr, Zr, Fe, Ru, Os, Co, Rh, Ir, Ni, Pa, Pt, Cu, Ag, Au, 및 Al 중 하나 이상), 적어도 하나의 합금 (예를 들어, Co-계 합금, Fe-계 합금, Ni-계 합금, Fe-계 및 Ni-계 합금, Co-계 및 Ni-계 합금, Fe-계 및 Co-계 합금, Co-계 및 Ni-계 및 Fe-계 합금, Al-계 합금, Cu-계 합금, Mg-계 합금, Ti-계 합금, 강철(steel), 저-탄소강, 및 스테인리스강 중 하나 이상), 적어도 하나의 전도성 금속-함유 재료 (예를 들어, 전도성 금속 질화물, 전도성 금속 규화물, 전도성 금속 탄화물, 및 전도성 금속 산화물 중 하나 이상), 및 적어도 하나의 전도성으로 도핑된 반도체 재료 (예를 들어, 전도성으로 도핑된 Si, 전도성으로 도핑된 Ge, 및 전도성으로 도핑된 SiGe 중 하나 이상) 중 하나 이상으로 형성되고 이를 포함할 수 있다. 전도성 컨택 구조물들(242) 각각은 실질적으로 동일한 재료 조성을 가질 수 있거나, 전도성 컨택 구조물들(242) 중 적어도 하나는 전도성 컨택 구조물들(242) 중 적어도 하나의 다른 것과 상이한 재료 조성을 가질 수 있다.
스택 구조물(202)의 티어들(208) 각각은 스타디움 구조물들(210) 중 하나 이상의 층계(218) 및/또는 추가 층계(220)에서 전도성 컨택 구조물들(242) 중 적어도 하나에 결합될 수 있다. 각각의 스타디움 구조물(210)(예를 들어, 제1 스타디움 구조물(210A), 제2 스타디움 구조물(210B), 제3 스타디움 구조물(210C), 제4 스타디움 구조물(210D))에 대해, 전도성 컨택 구조물(242)는 그 단일(예를 들어, 단 하나의) 계단 구조물(예를 들어, 그 순방향 계단 구조물(212), 또는 그의 역방향 계단 구조물(214)) 상에 또는 그 위에 형성될 수 있거나, 다수의(예를 들어, 하나 초과의) 계단 구조물 상에 또는 그 위에 형성될 수 있다 예를 들어, 그 순방향 계단 구조물(212) 및 그 역방향 계단 구조물(214)). 추가하여, 동일한 스타디움 구조물(210) (예를 들어, 제1 스타디움 구조물(210A), 제2 스타디움 구조물(210B), 제3 스타디움 구조물(210C), 또는 제4 스타디움 구조물(210D))의 동일한 계단 구조물 (예를 들어, 순방향 계단 구조물(212) 또는 역방향 계단 구조물(214)) 상에 또는 그 위에 형성된 전도성 컨택 구조물들(242)은 서로 실질적으로 수평으로 (예를 들어, 도 2에 도시된 X-방향에 직교하는 수평 방향으로) 정렬될 수 있거나, 또는 서로 적어도 부분적으로 비정렬 (예를 들어, 오프셋)될 수 있다 (예를 들어, 도 2에 도시된 X-방향에 직교하는 수평 방향으로).
계속해서 도 2를 참조하면, 전도성 라우팅 구조물들(229)은 전도성 컨택 구조물들(242)과 제어 유닛(246)의 제어 로직 디바이스들 (예를 들어, 스트링 드라이버들)을 전기적으로 연결할 수 있다. 전도성 라우팅 구조물들(229)은 예를 들어, 전도성 컨택 구조물들(242)로부터, 스택 구조물(202)의 분산형 스타디움 영역(205)을 통해 그리고 제어 유닛(246)의 제어 로직 디바이스들로 연장될 수 있다. 도 2에 도시된 바와 같이, 전도성 라우팅 구조물들(229)은 수평으로 연장되는 전도성 라우팅 구조물들(229A), 수직으로 연장되는 전도성 라우팅 구조물들(229B), 및 추가적인 수평으로 연장되는 전도성 라우팅 구조물들(229C)을 포함할 수 있다. 수평으로 연장되는 전도성 라우팅 구조물들(229A) 중 적어도 일부는 전도성 컨택 구조물들(242)로부터 수직으로 연장되는 전도성 라우팅 구조물들(229B) 중 적어도 일부로 수평으로 (예를 들어, X-방향 및 Y-방향 중 하나 이상에서) 연장될 수 있고, 추가적인 수평으로 연장되는 전도성 라우팅 구조물들(229C) 중 적어도 일부는 수직으로 연장되는 전도성 라우팅 구조물들(229B)로부터 제어 유닛(246)으로 수평으로 (예를 들어, X-방향 및 Y-방향 중 하나 이상에서) 연장될 수 있다. 따라서, 전도성 라우팅 구조물들(229)은 전도성 구조물(204)에 대한 전기적 액세스를 제공하기 위해(예를 들어, 스택 구조물(202)의 메모리 어레이 영역(203) 내의 메모리 셀(238)과 연관된 데이터를 판독, 기록 또는 소거하기 위해) 제어 유닛(246)의 제어 로직 디바이스들과 스택 구조물(202)의 상이한 티어들(208)의 전도성 구조물들(204) 사이에 전기적 연결을 형성할 수 있다.
전도성 라우팅 구조물들(229)은 적어도 하나의 전기 전도성 재료 예컨대, 적어도 하나의 금속 (예를 들어, W, Ti, Mo, Nb, V, Hf, Ta, Cr, Zr, Fe, Ru, Os, Co, Rh, Ir, Ni, Pa, Pt, Cu, Ag, Au, 및 Al 중 하나 이상), 적어도 하나의 합금 (예를 들어, Co-계 합금, Fe-계 합금, Ni-계 합금, Fe-계 및 Ni-계 합금, Co-계 및 Ni-계 합금, Fe-계 및 Co-계 합금, Co-계 및 Ni-계 및 Fe-계 합금, Al-계 합금, Cu-계 합금, Mg-계 합금, Ti-계 합금, 강철(steel), 저-탄소강, 및 스테인리스강 중 하나 이상), 적어도 하나의 전도성 금속-함유 재료 (예를 들어, 전도성 금속 질화물, 전도성 금속 규화물, 전도성 금속 탄화물, 및 전도성 금속 산화물 중 하나 이상), 및 적어도 하나의 전도성으로 도핑된 반도체 재료 (예를 들어, 전도성으로 도핑된 Si, 전도성으로 도핑된 Ge, 및 전도성으로 도핑된 SiGe 중 하나 이상) 중 하나 이상으로 형성되고 이를 포함할 수 있다. 전도성 라우팅 구조물들(229) 각각은 실질적으로 동일한 재료 조성을 가질 수 있거나, 전도성 라우팅 구조물들(229) 중 적어도 하나는 전도성 라우팅 구조물들(229) 중 적어도 하나의 다른 것과 상이한 재료 조성을 가질 수 있다.
따라서, 본 개시의 실시예들에 따르면, 메모리 디바이스는 스택 구조물, 스타디움 구조물, 별개의 전도성 구조물들, 전도성 마스킹 구조물, 및 메모리 셀들의 스트링들을 포함한다. 스택 구조물은 티어들로 배열된 전도성 구조물들 및 절연성 구조물들의 수직으로 교번하는 시퀀스를 포함한다. 티어들 각각은 개별적으로 전도성 구조물들 중 적어도 하나 및 절연성 구조물들 중 적어도 하나를 포함한다. 스타디움 구조물은 스택 구조물 내에 있고, 적어도 일부 티어들의 수평 단부들을 포함하는 층계들을 개별적으로 갖는 대향하는 계단 구조물들, 및 대향하는 계단 구조물들 사이에 수평으로 개재된 중앙 영역을 포함한다. 별개의 전도성 구조물들은 스택 구조물 아래에 놓인다. 별개의 전도성 구조물들의 그룹은 스타디움 구조물의 중앙 영역의 수평 경계들 내에 위치된다. 전도성 마스킹 구조물은 별개의 전도성 구조물들과 스타디움 구조물의 중앙 영역 사이에 개재된다. 메모리 셀들의 스트링들은 스택 구조물을 통해 수직으로 연장된다.
또한, 본 개시의 추가적인 실시예들에 따르면, 3D NAND 플래시 메모리 디바이스는 스택 구조물, 소스 티어, 마스킹 구조물, 및 반도체 필라 구조물들을 포함한다. 스택 구조물은 티어들로 배열된 수직으로 교번하는 전도성 구조물들 및 절연 구조물들을 포함한다. 스택 구조물은 분산형 스타디움 영역 및 분산형 스타디움 영역에 수평으로 이웃하는 메모리 어레이 영역을 추가로 포함한다. 분산형 스타디움 영역은 스택 구조물 내에서 서로 상이한 수직 위치들에 위치된 스타디움 구조물들을 포함한다. 스타디움 구조물들은 각각 티어들의 일부의 에지들을 포함하는 순방향 계단 구조물, 순방향 계단 구조물을 미러링하고 티어들의 일부의 추가적인 에지들을 포함하는 역방향 계단 구조물, 및 순방향 계단 구조물과 역방향 계단 구조물 사이에 수평으로 개재된 중앙 영역을 개별적으로 포함한다. 소스 티어는 스택 구조물 아래에 수직으로 놓이고, 스택 구조물의 메모리 어레이 영역의 수평 경계들 내의 소스 구조물, 및 스택 구조물의 분산형 스타디움 영역의 수평 경계들 내의 별개의 전도성 구조물들을 포함한다. 마스킹 구조물은 별개의 전도성 구조물들과 스택 구조물 사이에 수직으로 개재되고, 스택 구조물 내의 상대적으로 더 낮은 수직 위치에 위치된 스타디움 구조물들 중 하나의 중앙 영역의 수평 경계들 내에 실질적으로 수평으로 한정된다. 반도체 필라 구조물들은 스택 구조물의 메모리 어레이 영역의 수평 경계들 내에 있고 스택 구조물을 통해 수직으로 연장된다.
추가적인 실시예들에서, 본 개시의 마이크로전자 디바이스 구조물은 도 1a 및 도 1b를 참조하여 이전에 설명된 마이크로전자 디바이스 구조물(100) (및 도 2를 참조하여 이전에 설명된 마이크로전자 디바이스(200)의 마이크로전자 디바이스 구조물(201))의 것들과 상이한 피처들 (예를 들어, 구조물들, 재료들, 티어들)을 포함할 수 있다. 예를 들어, 도 3a는 본 개시의 추가적인 실시예들에 따른, 마이크로전자 디바이스 (예를 들어, 반도체 디바이스; 3D NAND 플래시 메모리 디바이스와 같은 메모리 디바이스)의 마이크로전자 디바이스 구조물(300)의 간략화된 부분 단면도이다. 도 3b는 도 3a에 도시된 마이크로전자 디바이스 구조물(100)의 섹션 A2 (예를 들어, 부분, 영역)의 간략화된 부분 평면도이다. 도면들 및 관련 설명의 명확성 및 이해의 용이성을 위해, 마이크로전자 디바이스 구조물(300)의 상대적으로 수직으로 더 낮은 컴포넌트들 위에 놓이는 마이크로전자 디바이스 구조물(300)의 일부 수직으로 더 높은 컴포넌트들 (예를 들어, 피처들, 구조물들, 디바이스들)은 도 3b에서 생략되어 도 3b의 마이크로전자 디바이스 구조물(300)의 특정 양태들에 초점을 맞추었다. 도 3a 및 도 3b 및 아래의 연관된 설명 전체에 걸쳐, 도 1a 및 도 1b 중 하나 이상을 참조하여 이전에 설명된 마이크로전자 디바이스 구조(100)의 피처들과 기능적으로 유사한 피처들 (예를 들어, 구조물들, 재료들, 영역들)은 100만큼 증가된 유사한 도면 번호들로 표시된다. 반복을 피하기 위해, 도 3a 및 3b에 도시된 피처들 전부가 여기에서 상세히 설명되지 않는다. 오히려, 이하에서 달리 설명되지 않는 한, 도 3a 및 도 3b에서, 도 1a 및 1b중 하나 이상을 참조하여 이전에 설명된 피처의 도면 번호의 100 증분인 도면 번호에 의해 지정된 피처는 이전에 설명된 피처와 실질적으로 유사하고 실질적으로 동일한 방식으로 형성되는 것으로 이해될 것이다.
도 3a 및 도 3b를 집합적으로 참조하면, 마이크로전자 디바이스 구조물(300)의 소스 티어(322) (도 3a)의 구성은 도 1a 및 도 1b를 참조하여 이전에 설명된 마이크로전자 디바이스 구조물(100)의 소스 티어(122) (도 1b)의 구성과 상이할 수 있다. 예를 들어, 도 3a에 도시된 바와 같이, 마이크로전자 디바이스 구조물(300)의 소스 티어(322)는 별개의 전도성 구조물들(328) 및 추가적인 별개의 전도성 구조물들(323)을 포함할 수 있다. 소스 티어(322)의 개별 추가적인 별개의 전도성 구조물들(323)은 소스 티어(322)의 개별적인 별개의 전도성 구조물들(328)보다 상대적으로 큰 수평 치수들을 가질 수 있고, 소스 티어(322)의 일부 수평으로 이웃하는 별개의 전도성 구조물들(328) 사이에 (예를 들어, X-방향으로) 수평으로 개재될 수 있다.
마이크로전자 디바이스 구조물(300)의 스택 구조물(302)의 개별 블록(338) (도 3b)의 수평 경계들 내에서, 단일 (예를 들어, 단지 하나의) 추가적인 별개의 전도성 구조물들(323)이 스타디움 구조물(310)의 중앙 영역(316)의 수평 경계들 내에 위치될 수 있다. 추가적인 별개의 전도성 구조물(323)은 스타디움 구조물(310)의 순방향 계단 구조물(312)의 수직으로 최하부 층계(318)의 수평 경계들 또는 수평 경계들 내의 위치로부터 스타디움 구조물(310)의 역방향 계단 구조물(314)의 수직으로 최하부 추가적인 층계(320)의 수평 경계들 또는 수평 경계들 내의 위치까지 중앙 영역(316)을 가로질러 제1 수평 방향 (예를 들어, X-방향)으로 연속으로 연장될 수 있다. 또한, 도 3b에 도시된 바와 같이, 추가적인 별개의 전도성 구조물(323)는 블록(338)의 제1 측면에 수평으로 이웃하는 제1 슬롯(336)에서의 또는 수평으로 근접한 위치로부터 블록(338)의 대향하는 제2 측면에 수평으로 이웃하는 제2 슬롯(336)에서의 또는 수평으로 근접한 다른 위치로 중앙 영역(316)을 가로질러 제1 방향에 직교하는 제2 수평 방향(예를 들어, Y-방향)으로 연속으로 연장될 수 있다. 도 3b에 도시된 바와 같이, 추가적인 별개의 전도성 구조물(323)은 스타디움 구조물(310)의 중앙 영역(316)의 수평 영역의 실질적으로 전부에 걸쳐 수평으로 연장될 수 있다. 스택 구조물(302)의 개별 블록(338) (도 3b)의 수평 경계들 내의 별개의 전도성 구조물들(328) (도 3a)은 각각 스타디움 구조물(310)의 중앙 영역(316)의 수평 경계들의 외부에 위치될 수 있다.
소스 티어(322)의 추가적인 별개의 전도성 구조물들(323)은 각각 개별적으로 그 위에 수직으로 스타디움 구조물(310)의 중앙 영역(316)의 수평 형상에 상보적인 수평 단면 형상을 나타낼 수 있다. 일부 실시예에서, 추가적인 별개의 전도성 구조물(323) 중 하나 이상 (예를 들어, 각각)은 전체적으로 사변형 (예를 들어, 전체적으로 직사각형, 전체적으로 정사각형) 수평 단면 형상을 나타낸다. 추가적인 별개의 전도성 구조물들(323) 각각은 추가적인 별개의 전도성 구조물들(323)의 서로 실질적으로 동일한 기하학적 구성 (예를 들어, 동일한 치수들 및 동일한 형상)을 나타낼 수 있거나, 추가적인 별개의 전도성 구조물들(323) 중 적어도 하나는 추가적인 별개의 전도성 구조물들(323) 중 적어도 하나와 상이한 기하학적 구성 (예를 들어, 하나 이상의 상이한 치수들, 상이한 형상)을 나타낼 수 있다.
도 3b에 도시된 바와 같이, 일부 실시예들에서, 스택 구조물(302)의 개별 블록(338)의 수평 경계들 내의 각각의 추가적인 별개의 전도성 구조물(323)은 스택 구조물(302)의 블록(338)의 Y-방향으로 수평 중심선 (B2-B2)을 따라 수평으로 중심에 위치된다. 추가 실시예들에서, 스택 구조물(302)의 개별 블록(338)의 수평 경계들 내의 하나 이상의 추가적인 별개의 전도성 구조물들(323)은 블록(338)의 수평 중심선 (B2-B2)으로부터 Y-방향으로 수평으로 오프셋된다. 또한, 도 3a를 참조하면, 소스 티어(322)의 추가적인 별개의 전도성 구조물들(323)은 소스 티어(322)의 별개의 전도성 구조물들(328)과 실질적으로 동일한 마이크로전자 디바이스 구조물(300) 내의 수직 위치(예를 들어, Z-방향으로)에 위치될 수 있다.
추가적인 별개의 전도성 구조물들(323)은 각각 개별적으로 적어도 하나의 전기 전도성 재료, 예컨대 적어도 하나의 금속 (예를 들어, W, Ti, Mo, Nb, V, Hf, Ta, Cr, Zr, Fe, Ru, Os, Co, Rh, Ir, Ni, Pa, Pt, Cu, Ag, Au, 및 Al 중 하나 이상), 적어도 하나의 합금 (예를 들어, Co-계 합금, Fe-계 합금, Ni-계 합금, Fe-계 및 Ni-계 합금, Co-계 및 Ni-계 합금, Fe-계 및 Co-계 합금, Co-계 및 Ni-계 및 Fe-계 합금, Al-계 합금, Cu-계 합금, Mg-계 합금, Ti-계 합금, 강철(steel), 저-탄소강, 및 스테인리스강 중 하나 이상), 적어도 하나의 전도성 금속-함유 재료 (예를 들어, 전도성 금속 질화물, 전도성 금속 규화물, 전도성 금속 탄화물, 및 전도성 금속 산화물 중 하나 이상), 및 적어도 하나의 전도성으로 도핑된 반도체 재료 (예를 들어, 전도성으로 도핑된 Si, 전도성으로 도핑된 Ge, 및 전도성으로 도핑된 SiGe 중 하나 이상) 중 하나 이상으로 형성되고 이를 포함할 수 있다. 추가의 별개의 전도성 구조물들(323)의 재료 조성은 별개의 전도성 구조물들(328)의 재료 조성과 실질적으로 동일할 수 있거나, 또는 추가적인 별개의 전도성 구조물들(323)의 재료 조성은 별개의 전도성 구조물들(328)의 재료 조성과 상이할 수 있다. 일부 실시예들에서, 추가적인 별개의 전도성 구조물들(323)은 각각 전도성으로 도핑된 다결정 실리콘으로 형성되고 이를 포함한다. 각각의 추가적인 별개의 전도성 구조물들(323)은 적어도 하나의 전기 전도성 재료의 실질적으로 균질한 분포(homogeneous distribution), 또는 적어도 하나의 전기 전도성 재료의 실질적으로 이질적인 분포(heterogeneous distribution)를 개별적으로 포함할 수 있다. 일부 실시예에서, 소스 티어(322)의 추가적인 별개의 전도성 구조물(323) 각각은 전기 전도성 재료의 실질적으로 균질한 분포를 나타낸다. 추가적인 실시예에서, 소스 티어(322)의 추가적인 별개의 전도성 구조물들(323) 중 적어도 하나 (예를 들어, 각각)는 적어도 하나의 전도성 재료의 실질적으로 이질적인 분포를 나타낸다. 추가적인 별개의 전도성 구조물들(323)은, 예를 들어, 개별적으로 형성되고 적어도 2개의 상이한 전도성 재료들의 스택을 포함할 수 있다.
도 3a에 도시된 바와 같이, 적어도 하나의 유전체 재료(326)는 별개의 전도성 구조물들(328)과 추가적인 별개의 전도성 구조물들(323) 사이에 수평으로 개재될 수 있다. 달리 말하면, 유전체 재료(326)는 소스 티어(322)의 추가적인 별개의 전도성 구조물들(323)과 별개의 전도성 구조물들(328) 사이에 수평으로 개재되어 이들을 분리할 수 있다.
도 3a 및 도 3b에 도시된 바와 같이, 마이크로전자 디바이스 구조물(300)은 도 1a 및 도 1b를 참조하여 이전에 설명된 마이크로전자 디바이스 구조물(100)의 마스크 구조물들(130) 및 유전체 라이너 재료(134)와 각각 유사한 마스킹 구조물들 및 유전체 라이너 재료가 실질적으로 없을 수 있다. 예를 들어, 스택 구조물(302)을 갖는 스타디움 구조물(310)의 중앙 영역(316)의 수평 경계들 내에서, 유전체 재료(326)만이 스택 구조물(302)의 최하부 수직 경계와 소스 티어(322)의 추가적인 별개의 전도성 구조물(323)의 최상부 수직 경계들 사이에 수직으로 개재된 공간 내에 존재할 수 있다. 추가적인 별개의 전도성 구조물(323)의 구성 및 위치는 스택 구조물(302)의 최하부 수직 경계와 추가적인 별개의 전도성 구조물(323)의 최상부 수직 경계 사이에 수직으로 마스크 구조물(예를 들어, 마스크 구조물(130)(도 1a 및 1b))를 형성할 필요 없이 스타디움 구조물(310)을 형성하는(따라서 트렌치(327)) 데 사용되는 적어도 하나의 재료 제거 프로세스 동안 소스 티어(322) 아래에 수직으로 아래에 있는 하나 이상의 구조물(예를 들어, 전도성 라우팅 티어(324)의 전도성 라우팅 구조물(329) 중 하나 이상)에 대한 바람직하지 않은 손상을 실질적으로 방해하거나 방지할 수 있다.
마이크로전자 디바이스 구조물(300)은 본 개시의 마이크로전자 디바이스들의 실시예들에 포함될 수 있다. 예를 들어, 마이크로전자 디바이스 구조물(300)은 (이전에 설명된 바와 같이, 도 1a 및 도 1b를 참조하여 이전에 설명된 마이크로전자 디바이스 구조물(100)와 실질적으로 유사할 수 있는) 마이크로전자 디바이스 구조물(201) 대신에, 도 2를 참조하여 이전에 설명된 마이크로전자 디바이스(200) 내에 포함될 수 있다.
따라서, 본 개시의 실시예들에 따르면, 마이크로전자 디바이스는 스택 구조물, 스택 구조물 내의 스타디움 구조물, 및 스택 구조물 수직으로 아래에 소스 티어를 포함한다. 스택 구조물은 각각 전기 전도성 구조물 및 전기 전도성 구조물에 수직으로 이웃하는 유전체 구조물을 포함하는 티어들을 포함한다. 스타디움 구조물은 스택 구조물 내에 있고, 대향하는 계단 구조물들 및 중앙 영역을 포함한다. 대향하는 계단 구조물들은 서로 미러링하고, 각각은 티어들 중 적어도 일부의 에지들을 포함하는 층계들을 갖는다. 중앙 영역은 대향하는 계단 구조물들 사이에 수평으로 개재된다. 소스 티어는 스택 구조물 수직으로 아래에 있고, 별개의 전도성 구조물들 및 추가적인 별개의 전도성 구조물을 포함한다. 별개의 전도성 구조물들은 스타디움 구조물의 대향하는 계단 구조물들의 수평 경계들 내에 있다. 추가적인 별개의 전도성 구조물은 스타디움 구조물의 중앙 영역의 수평 경계들 내에 있고, 별개의 전도성 구조물들 중 하나 이상보다 상대적으로 더 큰 수평 치수들을 갖는다.
본 개시의 실시예들에 따른 마이크로전자 디바이스 구조물들 (예를 들어, 도 1a 및 도 1b를 참조하여 이전에 설명된 마이크로전자 디바이스 구조물(100); 도 3a 및 도 3b를 참조하여 이전에 설명된 마이크로전자 디바이스 구조물(300)) 및 마이크로전자 디바이스들 (예를 들어, 도 2를 참조하여 이전에 설명된 마이크로전자 디바이스(200))은 본 개시의 전자 시스템들의 실시예들에서 사용될 수 있다. 예를 들어, 도 4는 본 개시의 실시예들에 따른 예시적인 전자 시스템(400)의 블록도이다. 전자 시스템(400)은 예를 들어, 컴퓨터 또는 컴퓨터 하드웨어 컴포넌트, 서버 또는 다른 네트워킹 하드웨어 컴포넌트, 셀룰러 전화, 디지털 카메라, PDA (personal digital assistant), 휴대용 미디어 (예를 들어, 음악) 플레이어, 예를 들어, iPad® 또는 SURFACE® 태블릿과 같은 Wi-Fi 또는 셀룰러 가능 태블릿, 전자 책, 내비게이션 디바이스 등을 포함할 수 있다. 전자 시스템(400)은 적어도 하나의 메모리 디바이스(402)를 포함한다. 메모리 디바이스(402)는 예를 들어, 마이크로전자 디바이스 구조물(예를 들어, 도 1a 및 도 1b를 참조하여 이전에 설명된 마이크로전자 디바이스 구조물(100)) 및 본 명세서에서 이전에 설명된 마이크로전자 디바이스(예를 들어, 도 2를 참조하여 이전에 설명된 마이크로전자 디바이스(200)) 중 하나 이상의 실시예를 포함할 수 있다. 전자 시스템(400)은 적어도 하나의 전자 신호 프로세서 디바이스(404) (종종 "마이크로프로세서"로 지칭됨)를 더 포함할 수 있다. 전자 신호 프로세서 디바이스(404)는 옵션으로 마이크로전자 디바이스 구조물(예를 들어, 도 1a 및 도 1b를 참조하여 이전에 설명된 마이크로전자 디바이스 구조물(100); 도 3a 및 도 3b를 참조하여 이전에 설명된 마이크로전자 디바이스 구조물(300)) 및 마이크로전자 디바이스(예를 들어, 도 2를 참조하여 이전에 설명된 마이크로전자 디바이스(200)) 중 하나이상의 실시예를 포함한다. 메모리 디바이스(402) 및 전자 신호 프로세서 디바이스(404)가 도 4에서 두개(2)의 별개의 디바이스들로서 도시되어 있지만, 추가적인 실시예들에서, 메모리 디바이스(402) 및 전자 신호 프로세서 디바이스(404)의 기능들을 갖는 단일 (예를 들어, 단지 하나의) 메모리/프로세서 디바이스가 전자 시스템(400)에 포함된다. 이러한 실시예들에서, 메모리/프로세서 디바이스는 본 명세서에서 이전에 설명된 마이크로전자 디바이스 구조물 (예를 들어, 도 1a 및 도 1b를 참조하여 이전에 설명된 마이크로전자 디바이스 구조물(100)) 및 마이크로전자 디바이스 (예를 들어, 도 2를 참조하여 이전에 설명된 마이크로전자 디바이스(200)) 중 하나 이상을 포함할 수 있다. 전자 시스템(400)은, 예를 들어, 마우스 또는 다른 포인팅 디바이스, 키보드, 터치패드, 버튼, 또는 제어 패널과 같은, 사용자에 의해 전자 시스템(400)에 정보를 입력하기 위한 하나 이상의 입력 디바이스(406)를 더 포함할 수 있다. 전자 시스템(400)은 예를 들어, 모니터, 디스플레이, 프린터, 오디오 출력 잭, 스피커 등과 같이 사용자에게 정보 (예를 들어, 시각적 또는 오디오 출력)를 출력하기 위한 하나 이상의 출력 디바이스(408)를 더 포함할 수 있다. 일부 실시예에서, 입력 디바이스(406) 및 출력 디바이스(408)는 전자 시스템(400)에 정보를 입력하고 사용자에게 시각적 정보를 출력하는 데 둘 모두 사용될 수 있는 단일 터치스크린 디바이스를 포함할 수 있다. 입력 디바이스(406) 및 출력 디바이스(408)는 메모리 디바이스(402) 및 전자 신호 프로세서 디바이스(404) 중 하나 이상과 전기적으로 통신할 수 있다.
따라서, 본 개시의 실시예들에 따르면, 전자 시스템은 입력 디바이스, 출력 디바이스, 입력 디바이스 및 출력 디바이스에 동작가능하게 결합된 프로세서 디바이스, 및 프로세서 디바이스에 동작가능하게 결합된 메모리 디바이스를 포함한다. 메모리 디바이스는 스택 구조물, 스타디움 구조물, 소스 티어, 및 마스킹 구조물을 포함하는 적어도 하나의 마이크로전자 디바이스 구조물을 포함한다. 스택 구조물은 각각 전기 전도성 구조물 및 전기 전도성 구조물에 수직으로 이웃하는 유전체 구조물을 포함하는 티어들을 포함한다. 스타디움 구조물은 스택 구조물 내에 있고, 티어들 중 적어도 일부의 에지들을 포함하는 층계들을 나타낸다. 소스 티어는 스택 구조물 아래에 수직으로 있고, 스타디움 구조물의 수평 경계들 내에 별개의 전도성 구조물들을 포함한다. 마스킹 구조물은 실질적으로 층계들이 없는 스타디움 구조물의 수평 중앙 영역의 수평 경계들 내에 한정된다. 마스킹 구조물은 스타디움 구조물의 수평 중앙 영역의 수평 경계들 내에서 소스 티어의 별개의 전도성 구조물들 중 일부 사이에서 수평으로 연장되고 부분적으로 수평으로 중첩되는 적어도 하나의 마스킹 재료를 포함한다.
본 개시의 구조물들 (예를 들어, 마이크로전자 디바이스 구조물(100), 마이크로전자 디바이스 구조물(300)), 디바이스들 (예를 들어, 마이크로전자 디바이스(200)), 및 시스템들 (예를 들어, 전자 디바이스(400))은 유리하게는 종래의 구조물들, 종래의 디바이스들, 및 종래의 시스템들에 비해 개선된 성능, 신뢰성 및 내구성, 더 낮은 비용, 컴포넌트들의 증가된 소형화, 개선된 패턴 품질, 및 더 큰 패키징 밀도 중 하나 이상을 가능하게 한다. 비제한적인 예로서, 본 개시의 소스 티어들 및 마스킹 구조물들의 구성들은 종래의 마이크로전자 디바이스 구성들과 비교하여 본 개시의 마이크로전자 디바이스들의 하나 이상의 컴포넌트에 대한 바람직하지 않은 손상 (예를 들어, 바람직하지 않은 층간 박리(delamination), 바람직하지 않은 에칭)의 위험을 감소시킬 수 있다.
본 개시의 추가적인 비제한적인 예시적인 실시예들이 아래에 설명된다.
실시예 1: 마이크로전자 디바이스 (microelectronic device)로서, 전도성 구조물 및 상기 전도성 구조물에 수직으로 인접하는 절연 구조물을 각각 포함하는 티어(tier)들을 갖는 스택 구조물(stack structure); 상기 스택 구조물 내의 스타디움 구조물(stadium structure)로서, 상기 티어들의 에지들을 포함하는 층계(step)들을 갖는 순방향 계단 구조물(forward staircase structure); 상기 순방향 계단 구조물에 대향되고 상기 티어들의 추가 에지들을 포함하는 추가 층계들을 갖는 역방향 계단 구조물(reverse staircase structure); 및 상기 순방향 계단 구조물과 상기 역방향 계단 구조물 사이에 수평으로 개재된 중앙 영역(central region)을 포함하는, 상기 스타디움 구조물; 상기 스택 구조물 아래에 놓이고, 상기 스타디움 구조물의 중앙 영역의 수평 경계들 내에 별개의 전도성 구조물들을 포함하는 소스 티어(source tier), - 상기 별개의 전도성 구조물들은 유전체 재료에 의해 서로 수평으로 분리됨 -; 및 상기 스타디움 구조물의 중앙 영역의 수평 경계들 내에 한정되고, 상기 스타디움 구조물의 중앙 영역과 상기 소스 티어의 별개의 전도성 구조물들 사이에 수직으로 개재된 마스킹 구조물, - 상기 마스킹 구조물은 상기 별개의 전도성 구조물들 사이에 수평으로 개재된 상기 유전체 재료의 부분들을 수평으로 덮는 세그먼트들을 포함함-을 포함하는, 마이크로전자 디바이스.
실시예 2: 실시예 1의 마이크로전자 디바이스로서, 상기 소스 티어는, 제1 수평 방향으로 연장되는 상기 별개의 전도성 구조물들의 행(row)들; 및 상기 제1 수평 방향에 직교하는 제2 수평 방향으로 연장되는 상기 별개의 전도성 구조물들의 열(column)들을 포함하는, 마이크로전자 디바이스.
실시예 3: 실시예 1 및 실시예 2 중 하나의 마이크로전자 디바이스로서, 상기 소스 티어의 상기 별개의 전도성 구조물들은 전도성으로 도핑된 다결정 실리콘을 포함하는, 마이크로전자 디바이스.
실시예 4: 실시예 1 내지 실시예 3 중 어느 하나의 마이크로전자 디바이스로서, 상기 마스킹 구조물의 최외곽 수평 경계들은 상기 스타디움 구조물의 중앙 영역의 수평 경계들보다 작은, 마이크로전자 디바이스.
실시예 5: 실시예 1 내지 실시예 4 중 어느 하나의 마이크로전자 디바이스로서, 상기 마스킹 구조물의 상기 세그먼트들 중 일부는 상기 별개의 전도성 구조물들 중 일부와 부분적으로 수평으로 중첩되는, 마이크로전자 디바이스.
실시예 6: 실시예 1 내지 실시예 5 중 어느 하나의 마이크로전자 디바이스로서, 상기 마스킹 구조물을 통해 수직으로 연장되고, 상기 마스킹 구조물의 세그먼트들 사이에 수평으로 위치되는 개구(opening)들을 더 포함하는, 마이크로전자 디바이스.
실시예 7: 실시예 6의 마이크로전자 디바이스로서, 상기 마스킹 구조물 내의 상기 개구는 상기 별개의 전도성 구조물 중 일부의 수평 경계 내에 한정되는, 마이크로전자 디바이스.
실시예 8: 실시예 6 및 실시예 7 중 하나의 마이크로전자 디바이스로서, 상기 마스킹 구조물 내의 상기 개구는 유전체 충진 재료로 충진되는, 마이크로전자 디바이스.
실시예 9: 실시예 1 내지 실시예 8 중 어느 하나의 마이크로전자 디바이스로서, 상기 마스킹 구조물은 전기 전도성 재료를 포함하는, 마이크로전자 디바이스.
실시예 10: 실시예 9의 마이크로전자 디바이스로서, 상기 전기 전도성 재료는 원소 텅스텐을 포함하는, 마이크로전자 디바이스.
실시예 11: 마이크로전자 디바이스 (microelectronic device)에 있어서, 전기 전도성 구조물 및 상기 전기 전도성 구조물에 수직으로 이웃하는 유전체 구조물을 각각 포함하는 티어들을 포함하는 스택 구조물; 상기 스택 구조물 내의 스타디움 구조물로서, 서로 미러링하고 각각이 상기 티어들 중 적어도 일부의 에지들을 포함하는 층계들을 갖는 대향하는 계단 구조물들; 및 상기 대향하는 계단 구조물들 사이에 수평으로 개재된 중앙 영역을 포함하는, 상기 스타디움 구조물; 및 상기 스택 구조물의 수직 아래에 있는 소스 티어로서, 상기 스타디움 구조물의 대향하는 계단 구조물들의 수평 경계들 내의 별개의 전도성 구조물들; 및 상기 스타디움 구조물의 중앙 영역의 수평 경계들 내에 있고 상기 별개의 전도성 구조물들 중 하나 이상보다 상대적으로 더 큰 수평 치수들을 갖는 추가적인 별개의 전도성 구조물을 포함하는, 상기 소스 티어를 포함하는, 마이크로전자 디바이스.
실시예 12: 실시예 11의 마이크로전자 디바이스로서, 상기 소스 티어의 상기 추가적인 별개의 전도성 구조물은 상기 스타디움 구조물의 상기 대향하는 계단 구조물들 중 제1 계단 구조물의 수직 최하부 층계로부터 상기 스타디움 구조물의 상기 대향하는 계단 구조물들 중 제2 계단 구조물의 수직 최하부 층계까지 상기 스타디움 구조물의 상기 중앙 영역을 가로질러 제1 수평 방향으로 연속으로 연장되는, 마이크로전자 디바이스.
실시예 13: 실시예 11의 마이크로전자 디바이스로서, 상기 소스 티어의 상기 추가적인 별개의 전도성 구조물은 상기 스타디움 구조물의 상기 중앙 영역의 수평 영역의 실질적으로 전부에 걸쳐 수평으로 연장되는, 마이크로전자 디바이스.
실시예 14: 실시예 11 내지 실시예 13 중 어느 하나의 마이크로전자 디바이스로서, 상기 소스 티어의 상기 추가적인 별개의 전도성 구조물은 상기 소스 티어의 상기 별개의 전도성 구조물들과 실질적으로 동일한 수직 위치 및 실질적으로 동일한 재료 조성을 갖는, 마이크로전자 디바이스.
실시예 15: 메모리 디바이스로서, 티어(tier)들로 배열된 전도성 구조물들 및 절연 구조물들의 수직으로 교번하는 시퀀스를 포함하는 스택 구조물로서, 상기 티어들의 각각은 개별적으로 상기 전도성 구조물들 중 적어도 하나 및 상기 절연 구조물들 중 적어도 하나를 포함하는, 상기 스택 구조물; 상기 스택 구조물 내의 스타디움 구조물로서, 적어도 일부 상기 티어들의 수평 단부들을 포함하는 층계들을 개별적으로 갖는 대향하는 계단 구조물들; 및 상기 대향하는 계단 구조물들 사이에 수평으로 개재된 중앙 영역을 포함하는, 상기 스타디움 구조물; 상기 스택 구조물 아래에 놓인 별개의 전도성 구조물들, - 상기 별개의 전도성 구조물들의 그룹이 상기 스타디움 구조물의 중앙 영역의 수평 경계들 내에 위치됨-; 상기 별개의 전도성 구조물들과 상기 스타디움 구조물의 중앙 영역 사이에 개재된 전도성 마스킹 구조물; 및 상기 스택 구조물을 통해 수직으로 연장되는 메모리 셀들의 스트링(string)들을 포함하는, 메모리 디바이스.
실시예 16: 실시예 15의 메모리 디바이스로서, 상기 스택 구조물 위에 놓이고, 상기 메모리 셀들의 상기 스트링들에 전기적으로 결합된 디지트 라인들; 상기 스택 구조물 아래에 놓이고, 상기 메모리 셀들의 스트링들에 전기적으로 결합되는 소스 구조물; 상기 스타디움 구조물의 대향하는 계단 구조물들의 층계들 중 적어도 일부 상의 전도성 컨택 구조물들; 상기 전도성 컨택 구조물들에 전기적으로 결합된 전도성 라우팅 구조물들; 및 상기 소스 구조물, 상기 디지트 라인들, 및 상기 전도성 라우팅 구조물들에 전기적으로 결합된 제어 디바이스를 더 포함하는, 메모리 디바이스.
실시예 17: 실시예 16의 메모리 디바이스로서, 상기 소스 구조물 및 상기 별개의 전도성 구조물들은 서로 실질적으로 동일한 수직 위치에 위치되는, 메모리 디바이스.
실시예 18: 실시예 15 내지 실시예 17 중 어느 하나의 메모리 디바이스로서, 상기 전도성 마스킹 구조물은 상기 스타디움 구조물의 상기 중앙 영역의 수평 경계들 내에 실질적으로 한정되고, 상기 전도성 마스킹 구조물은 상기 스타디움 구조물의 상기 중앙 영역의 수평 경계들 내에 위치된 상기 별개의 전도성 구조물들의 그룹의 전부보다 더 적게 수평으로 연장되는, 메모리 디바이스.
실시예 19: 실시예 18의 메모리 디바이스로서, 상기 전도성 마스킹 구조물의 수평 중심은 상기 스타디움 구조물의 상기 중앙 영역의 수평 중심과 실질적으로 정렬되는, 메모리 디바이스.
실시예 20: 실시예 18의 메모리 디바이스로서, 상기 전도성 마스킹 구조물은 상기 전도성 마스킹 구조물을 관통하여 수직으로 연장되는 개구들을 추가로 포함하고, 상기 개구들의 수평 중심들은 상기 별개의 전도성 구조물들의 그룹 중 상기 별개의 전도성 구조물들 중 일부의 수평 중심들과 실질적으로 정렬되는, 메모리 디바이스.
실시예 21: 실시예 20의 메모리 디바이스로서, 상기 별개의 전도성 구조물들의 그룹의 수평으로 이웃하는 별개의 전도성 구조물들 사이에 수평으로 개재되고, 상기 별개의 전도성 구조물들의 그룹과 상기 전도성 마스킹 구조물 사이에 수직으로 개재되고, 상기 전도성 마스킹 구조물 내의 상기 개구들을 충진하는 유전체 재료를 더 포함하는, 메모리 디바이스.
실시예 22: 3D NAND 플래시 메모리 디바이스에 있어서, 티어들로 배열된 수직으로 교번하는 전도성 구조물들 및 절연 구조물들을 포함하는 스택 구조물로서, 상기 스택 구조물은, 상기 스택 구조물 내에서 서로 상이한 수직 위치들에 위치된 스타디움 구조물들을 포함하는 분산형 스타디움 영역으로서, 상기 스타디움 구조물들은 각각 개별적으로, 상기 티어들의 일부의 에지들을 포함하는 순방향 계단 구조물; 상기 순방향 계단 구조물을 미러링하고 상기 티어들의 일부의 추가적인 에지들을 포함하는 역방향 계단 구조물; 및 상기 순방향 계단 구조물과 상기 역방향 계단 구조물 사이에 수평으로 개재된 중앙 영역을 포함하고; 및 상기 분산형 스타디움 영역에 수평으로 이웃하는 메모리 어레이 영역을 포함하는, 상기 스택 구조물; 상기 스택 구조물 아래에 수직으로 놓인 소스 티어로서, 상기 스택 구조물의 상기 메모리 어레이 영역의 수평 경계들 내의 소스 구조물; 및 상기 스택 구조물의 분산형 스타디움 영역의 수평 경계들 내의 별개의 전도성 구조물들을 포함하는, 상기 소스 티어; 상기 별개의 전도성 구조물들과 상기 스택 구조물 사이에 수직으로 개재되고, 상기 스택 구조물 내의 상대적으로 더 낮은 수직 위치에 위치된 상기 스타디움 구조물들 중 하나의 중앙 영역의 수평 경계들 내에 실질적으로 수평으로 한정된 마스킹 구조물; 및 상기 스택 구조물의 메모리 어레이 영역의 수평 경계들 내에 있고, 상기 스택 구조물을 통해 수직으로 연장되는 반도체 필라 구조물들을 포함하는, 3D NAND 플래시 메모리 디바이스.
실시예 23: 실시예 22의 3D NAND 플래시 메모리 디바이스로서, 상기 스택 구조물의 상기 메모리 어레이 영역의 수평 경계들 위에 수직으로 놓이고 상기 수평 경계들 내에 있는 디지트 라인들, - 상기 반도체 필라 구조물들은 상기 디지트 라인들 및 상기 소스 구조물과 전기적으로 통신함-; 및 상기 메모리 어레이 영역의 수평 경계들 내에 그리고 수직으로 위에 놓이는 제어 디바이스, - 상기 제어 디바이스는 상기 스택 구조물의 티어들의 전도성 구조물들, 상기 디지트 라인들 및 상기 소스 구조물과 전기적으로 통신하는 CMOS 회로부를 포함함, -를 더 포함하는, 3D NAND 플래시 메모리 디바이스.
실시예 24: 실시예 22 및 실시예 23 중 하나의 3D NAND 플래시 메모리 디바이스로서, 상기 소스 티어의 상기 별개의 전도성 구조물들은 적어도 하나의 유전체 재료에 의해 다른 것 및 상기 소스 구조물로부터 전기적으로 격리되는, 3D NAND 플래시 메모리 디바이스.
실시예 25: 실시예들 22 내지 실시예 24 중 어느 하나의 3D NAND 플래시 메모리 디바이스로서, 상기 마스킹 구조물은 상기 스타디움 구조물들 중 하나의 중앙 영역의 수평 경계들 내에서 서로 수평으로 이웃하는 별개의 전도성 구조물들 중 일부 사이에서 수평으로 연장되고 그리고 상기 별개의 전도성 구조물들 중 일부에 부분적으로 수평으로 중첩되는 전기 전도성 재료를 포함하는, 3D NAND 플래시 메모리 디바이스.
실시예 26: 실시예 25의 3D NAND 플래시 메모리 디바이스로서, 상기 마스킹 구조물은, 상기 전기 전도성 재료를 통해 수직으로 연장되고 상기 별개의 전도성 구조물들 중 상기 일부와 수평으로 중첩되는 충진된 개구들을 추가로 포함하고, 상기 충진된 개구들은 그 내부에 유전체 재료를 갖는, 3D NAND 플래시 메모리 디바이스.
실시예 27: 실시예들 22 내지 실시예 26 중 어느 하나의 3D NAND 플래시 메모리 디바이스로서, 상기 마스킹 구조물의 수평 경계들 및 하부 수직 경계들을 실질적으로 덮고 둘러싸는 유전체 라이너 재료(dielectric liner material)를 더 포함하는, 3D NAND 플래시 메모리 디바이스.
실시예 28: 전자 시스템으로서, 입력 디바이스; 출력 디바이스; 상기 입력 디바이스 및 상기 출력 디바이스에 동작 가능하게 결합된 프로세서 디바이스; 및 상기 프로세서 디바이스에 동작 가능하게 결합되고 적어도 하나의 마이크로전자 디바이스 구조물을 포함하는 메모리 디바이스를 포함하고, 상기 메모리 디바이스는, 전기 전도성 구조물 및 상기 전기 전도성 구조물에 수직으로 이웃하는 유전체 구조물을 각각 포함하는 티어들을 포함하는 스택 구조물; 상기 스택 구조물 내에 있고 상기 티어들 중 적어도 일부의 에지들을 포함하는 층계들을 나타내는 스타디움 구조물; 상기 스택 구조물 아래에 수직으로 있고 상기 스타디움 구조물의 수평 경계들 내에 별개의 전도성 구조물들을 포함하는 소스 티어; 및 층계들이 없는 상기 스타디움 구조물의 수평 중앙 영역의 수평 경계들 내에 실질적으로 한정된 마스킹 구조물로서, 상기 마스킹 구조물은 상기 스타디움 구조물의 수평 중앙 영역의 수평 경계들 내의 소스 티어의 별개의 전도성 구조물들 중 일부 사이에서 수평으로 연장되고 그리고 상기 별개의 전도성 구조물들 중 일부에 부분적으로 수평으로 중첩되는 적어도 하나의 마스킹 재료를 포함하는, 상기 마스킹 구조물을 포함하는, 전자 시스템.
실시예 29: 실시예 28의 전자 시스템으로서, 상기 메모리 디바이스는 3D NAND 플래시 메모리 디바이스를 포함하는, 전자 시스템.
본 개시는 다양한 수정예들 및 대안적인 형태들에 민감하지만, 특정 실시예들이 도면들에 예로서 도시되고 본 명세서에서 상세히 설명되었다. 그러나, 본 개시는 개시된 특정 형태에 제한되지 않는다. 오히려, 본 개시는 다음의 첨부된 청구항들의 범위 내에 속하는 모든 수정예들, 등가물들, 및 대안들 및 그들의 법적 등가물들을 커버할 것이다.
Claims (29)
- 마이크로전자 디바이스 (microelectronic device)로서,
전도성 구조물 및 상기 전도성 구조물에 수직으로 인접하는 절연 구조물을 각각 포함하는 티어(tier)들을 갖는 스택 구조물(stack structure);
상기 스택 구조물 내의 스타디움 구조물(stadium structure)로서,
상기 티어들의 에지들을 포함하는 층계(step)들을 갖는 순방향 계단 구조물(forward staircase structure);
상기 순방향 계단 구조물에 대향되고 상기 티어들의 추가 에지들을 포함하는 추가 층계들을 갖는 역방향 계단 구조물(reverse staircase structure); 및
상기 순방향 계단 구조물과 상기 역방향 계단 구조물 사이에 수평으로 개재된 중앙 영역(central region)을 포함하는, 상기 스타디움 구조물;
상기 스택 구조물 아래에 놓이고, 상기 스타디움 구조물의 중앙 영역의 수평 경계들 내에 별개의 전도성 구조물들을 포함하는 소스 티어(source tier), - 상기 별개의 전도성 구조물들은 유전체 재료에 의해 서로 수평으로 분리됨 -; 및
상기 스타디움 구조물의 중앙 영역의 수평 경계들 내에 한정되고, 상기 스타디움 구조물의 중앙 영역과 상기 소스 티어의 별개의 전도성 구조물들 사이에 수직으로 개재된 마스킹 구조물, - 상기 마스킹 구조물은 상기 별개의 전도성 구조물들 사이에 수평으로 개재된 상기 유전체 재료의 부분들을 수평으로 덮는 세그먼트들을 포함함-을 포함하는, 마이크로전자 디바이스. - 제1항에 있어서, 상기 소스 티어는,
제1 수평 방향으로 연장되는 상기 별개의 전도성 구조물들의 행(row)들; 및
상기 제1 수평 방향에 직교하는 제2 수평 방향으로 연장되는 상기 별개의 전도성 구조물들의 열(column)들을 포함하는, 마이크로전자 디바이스. - 제1항에 있어서, 상기 소스 티어의 상기 별개의 전도성 구조물들은 전도성으로 도핑된 다결정 실리콘을 포함하는, 마이크로전자 디바이스.
- 제1항에 있어서, 상기 마스킹 구조물의 최외곽 수평 경계들은 상기 스타디움 구조물의 중앙 영역의 수평 경계들보다 작은, 마이크로전자 디바이스.
- 제1항에 있어서, 상기 마스킹 구조물의 상기 세그먼트들 중 일부는 상기 별개의 전도성 구조물들 중 일부와 부분적으로 수평으로 중첩되는, 마이크로전자 디바이스.
- 제1항 내지 제5항 중 어느 한 항에 있어서, 상기 마스킹 구조물을 통해 수직으로 연장되고, 상기 마스킹 구조물의 세그먼트들 사이에 수평으로 위치되는 개구(opening)들을 더 포함하는, 마이크로전자 디바이스.
- 제6항에 있어서, 상기 마스킹 구조물 내의 상기 개구는 상기 별개의 전도성 구조물 중 일부의 수평 경계 내에 한정되는, 마이크로전자 디바이스.
- 제6항에 있어서, 상기 마스킹 구조물 내의 상기 개구는 유전체 충진 재료로 충진되는, 마이크로전자 디바이스.
- 제1항 내지 제5항 중 어느 한 항에 있어서, 상기 마스킹 구조물은 전기 전도성 재료를 포함하는, 마이크로전자 디바이스.
- 제9항에 있어서, 상기 전기 전도성 재료는 원소 텅스텐을 포함하는, 마이크로전자 디바이스.
- 마이크로전자 디바이스 (microelectronic device)에 있어서,
전기 전도성 구조물 및 상기 전기 전도성 구조물에 수직으로 이웃하는 유전체 구조물을 각각 포함하는 티어들을 포함하는 스택 구조물;
상기 스택 구조물 내의 스타디움 구조물로서,
서로 미러링(mirroring)하고 각각이 상기 티어들 중 적어도 일부의 에지들을 포함하는 층계들을 갖는 대향하는 계단 구조물들; 및
상기 대향하는 계단 구조물들 사이에 수평으로 개재된 중앙 영역을 포함하는, 상기 스타디움 구조물; 및
상기 스택 구조물의 수직 아래에 있는 소스 티어로서,
상기 스타디움 구조물의 대향하는 계단 구조물들의 수평 경계들 내의 별개의 전도성 구조물들; 및
상기 스타디움 구조물의 중앙 영역의 수평 경계들 내에 있고, 상기 별개의 전도성 구조물들 중 하나 이상보다 상대적으로 더 큰 수평 치수들을 갖는 추가적인 별개의 전도성 구조물을 포함하는, 상기 소스 티어를 포함하는, 마이크로전자 디바이스. - 제11항에 있어서, 상기 소스 티어의 상기 추가적인 별개의 전도성 구조물은 상기 스타디움 구조물의 상기 대향하는 계단 구조물들 중 제1 계단 구조물의 수직 최하부 층계로부터 상기 스타디움 구조물의 상기 대향하는 계단 구조물들 중 제2 계단 구조물의 수직 최하부 층계까지 상기 스타디움 구조물의 상기 중앙 영역을 가로질러 제1 수평 방향으로 연속으로 연장되는, 마이크로전자 디바이스.
- 제11항에 있어서, 상기 소스 티어의 상기 추가적인 별개의 전도성 구조물은 상기 스타디움 구조물의 상기 중앙 영역의 수평 영역의 실질적으로 전부에 걸쳐 수평으로 연장되는, 마이크로전자 디바이스.
- 제11항 내지 제13항 중 어느 한 항에 있어서, 상기 소스 티어의 상기 추가적인 별개의 전도성 구조물은 상기 소스 티어의 상기 별개의 전도성 구조물들과 실질적으로 동일한 수직 위치 및 실질적으로 동일한 재료 조성을 갖는, 마이크로전자 디바이스.
- 메모리 디바이스로서,
티어(tier)들로 배열된 전도성 구조물들 및 절연 구조물들의 수직으로 교번하는 시퀀스를 포함하는 스택 구조물로서, 상기 티어들의 각각은 개별적으로 상기 전도성 구조물들 중 적어도 하나 및 상기 절연 구조물들 중 적어도 하나를 포함하는, 상기 스택 구조물;
상기 스택 구조물 내의 스타디움 구조물로서,
적어도 일부 상기 티어들의 수평 단부들을 포함하는 층계(step)들을 개별적으로 갖는 대향하는 계단 구조물들; 및
상기 대향하는 계단 구조물들 사이에 수평으로 개재된 중앙 영역을 포함하는, 상기 스타디움 구조물;
상기 스택 구조물 아래에 놓인 별개의 전도성 구조물들, - 상기 별개의 전도성 구조물들의 그룹이 상기 스타디움 구조물의 중앙 영역의 수평 경계들 내에 위치됨-;
상기 별개의 전도성 구조물들과 상기 스타디움 구조물의 중앙 영역 사이에 개재된 전도성 마스킹 구조물; 및
상기 스택 구조물을 통해 수직으로 연장되는 메모리 셀들의 스트링(string)들을 포함하는, 메모리 디바이스. - 제15항에 있어서,
상기 스택 구조물 위에 놓이고, 상기 메모리 셀들의 상기 스트링들에 전기적으로 결합된 디지트 라인들;
상기 스택 구조물 아래에 놓이고, 상기 메모리 셀들의 스트링들에 전기적으로 결합되는 소스 구조물;
상기 스타디움 구조물의 대향하는 계단 구조물들의 층계들 중 적어도 일부 상의 전도성 컨택 구조물들;
상기 전도성 컨택 구조물들에 전기적으로 결합된 전도성 라우팅 구조물들; 및
상기 소스 구조물, 상기 디지트 라인들, 및 상기 전도성 라우팅 구조물들에 전기적으로 결합된 제어 디바이스를 더 포함하는, 메모리 디바이스. - 제16항에 있어서, 상기 소스 구조물 및 상기 별개의 전도성 구조물들은 서로 실질적으로 동일한 수직 위치에 위치되는, 메모리 디바이스.
- 제15항 내지 제17항 중 어느 한 항에 있어서, 상기 전도성 마스킹 구조물은 상기 스타디움 구조물의 상기 중앙 영역의 수평 경계들 내에 실질적으로 한정되고, 상기 전도성 마스킹 구조물은 상기 스타디움 구조물의 상기 중앙 영역의 수평 경계들 내에 위치된 상기 별개의 전도성 구조물들의 그룹의 전부보다 더 적게 수평으로 연장되는, 메모리 디바이스.
- 제18항에 있어서, 상기 전도성 마스킹 구조물의 수평 중심은 상기 스타디움 구조물의 상기 중앙 영역의 수평 중심과 실질적으로 정렬되는, 메모리 디바이스.
- 제18항에 있어서, 상기 전도성 마스킹 구조물은 상기 전도성 마스킹 구조물을 관통하여 수직으로 연장되는 개구들을 추가로 포함하고, 상기 개구들의 수평 중심들은 상기 별개의 전도성 구조물들의 그룹 중 상기 별개의 전도성 구조물들 중 일부의 수평 중심들과 실질적으로 정렬되는, 메모리 디바이스.
- 제20항에 있어서, 상기 별개의 전도성 구조물들의 그룹의 수평으로 이웃하는 별개의 전도성 구조물들 사이에 수평으로 개재되고, 상기 별개의 전도성 구조물들의 그룹과 상기 전도성 마스킹 구조물 사이에 수직으로 개재되고, 상기 전도성 마스킹 구조물 내의 상기 개구들을 충진하는 유전체 재료를 더 포함하는, 메모리 디바이스.
- 3D NAND 플래시 메모리 디바이스에 있어서,
티어들로 배열된 수직으로 교번하는 전도성 구조물들 및 절연 구조물들을 포함하는 스택 구조물로서, 상기 스택 구조물은,
상기 스택 구조물 내에서 서로 상이한 수직 위치들에 위치된 스타디움 구조물들을 포함하는 분산형 스타디움 영역(distributed stadium region)으로서, 상기 스타디움 구조물들은 각각 개별적으로,
상기 티어들의 일부의 에지들을 포함하는 순방향 계단 구조물;
상기 순방향 계단 구조물을 미러링하고 상기 티어들의 일부의 추가적인 에지들을 포함하는 역방향 계단 구조물; 및
상기 순방향 계단 구조물과 상기 역방향 계단 구조물 사이에 수평으로 개재된 중앙 영역을 포함하고; 및
상기 분산형 스타디움 영역에 수평으로 이웃하는 메모리 어레이 영역을 포함하는, 상기 스택 구조물;
상기 스택 구조물 아래에 수직으로 놓인 소스 티어로서,
상기 스택 구조물의 상기 메모리 어레이 영역의 수평 경계들 내의 소스 구조물; 및
상기 스택 구조물의 상기 분산형 스타디움 영역의 수평 경계들 내의 별개의 전도성 구조물들을 포함하는, 상기 소스 티어;
상기 별개의 전도성 구조물들과 상기 스택 구조물 사이에 수직으로 개재되고, 상기 스택 구조물 내의 상대적으로 더 낮은 수직 위치에 위치된 상기 스타디움 구조물들 중 하나의 중앙 영역의 수평 경계들 내에 실질적으로 수평으로 한정된 마스킹 구조물; 및
상기 스택 구조물의 상기 메모리 어레이 영역의 수평 경계들 내에 있고, 상기 스택 구조물을 통해 수직으로 연장되는 반도체 필라 구조물들을 포함하는, 3D NAND 플래시 메모리 디바이스. - 제22항에 있어서,
상기 스택 구조물의 상기 메모리 어레이 영역의 수평 경계들 위에 수직으로 놓이고 상기 수평 경계들 내에 있는 디지트 라인들, - 상기 반도체 필라 구조물들은 상기 디지트 라인들 및 상기 소스 구조물과 전기적으로 통신함-; 및
상기 메모리 어레이 영역의 수평 경계들 내에 그리고 수직으로 위에 놓이는 제어 디바이스, -상기 제어 디바이스는 상기 스택 구조물의 티어들의 전도성 구조물들, 상기 디지트 라인들 및 상기 소스 구조물과 전기적으로 통신하는 CMOS 회로부를 포함함,- 를 더 포함하는, 3D NAND 플래시 메모리 디바이스. - 제22항에 있어서, 상기 소스 티어의 상기 별개의 전도성 구조물들은 적어도 하나의 유전체 재료에 의해 다른 것 및 상기 소스 구조물로부터 전기적으로 격리되는, 3D NAND 플래시 메모리 디바이스.
- 제22항 내지 제24항 중 어느 한 항에 있어서, 상기 마스킹 구조물은 상기 스타디움 구조물들 중 하나의 중앙 영역의 수평 경계들 내에서 서로 수평으로 이웃하는 별개의 전도성 구조물들 중 일부 사이에서 수평으로 연장되고 그리고 상기 별개의 전도성 구조물들 중 일부에 부분적으로 수평으로 중첩되는 전기 전도성 재료를 포함하는, 3D NAND 플래시 메모리 디바이스.
- 제25항에 있어서, 상기 마스킹 구조물은, 상기 전기 전도성 재료를 통해 수직으로 연장되고 상기 별개의 전도성 구조물들 중 상기 일부와 수평으로 중첩되는 충진된 개구들을 추가로 포함하고, 상기 충진된 개구들은 그 내부에 유전체 재료를 갖는, 3D NAND 플래시 메모리 디바이스.
- 제22항 내지 제24항 중 어느 한 항에 있어서, 상기 마스킹 구조물의 수평 경계들 및 하부 수직 경계들을 실질적으로 덮고 둘러싸는 유전체 라이너 재료(dielectric liner material)를 더 포함하는, 3D NAND 플래시 메모리 디바이스.
- 전자 시스템으로서,
입력 디바이스;
출력 디바이스;
상기 입력 디바이스 및 상기 출력 디바이스에 동작 가능하게 결합된 프로세서 디바이스; 및
상기 프로세서 디바이스에 동작 가능하게 결합되고 적어도 하나의 마이크로전자 디바이스 구조물을 포함하는 메모리 디바이스를 포함하고, 상기 메모리 디바이스는,
전기 전도성 구조물 및 상기 전기 전도성 구조물에 수직으로 이웃하는 유전체 구조물을 각각 포함하는 티어들을 포함하는 스택 구조물;
상기 스택 구조물 내에 있고 상기 티어들 중 적어도 일부의 에지들을 포함하는 층계(step)들을 나타내는 스타디움 구조물;
상기 스택 구조물 아래에 수직으로 있고 상기 스타디움 구조물의 수평 경계들 내에 별개의 전도성 구조물들을 포함하는 소스 티어; 및
층계들이 없는 상기 스타디움 구조물의 수평 중앙 영역의 수평 경계들 내에 실질적으로 한정된 마스킹 구조물로서, 상기 마스킹 구조물은 상기 스타디움 구조물의 수평 중앙 영역의 수평 경계들 내의 소스 티어의 별개의 전도성 구조물들 중 일부 사이에서 수평으로 연장되고 그리고 상기 별개의 전도성 구조물들 중 일부에 부분적으로 수평으로 중첩되는 적어도 하나의 마스킹 재료를 포함하는, 상기 마스킹 구조물을 포함하는, 전자 시스템. - 제28항에 있어서, 상기 메모리 디바이스는 3D NAND 플래시 메모리 디바이스를 포함하는, 전자 시스템.
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