JP2023517740A - スタジアム構造を含むマイクロ電子デバイス並びに関連するメモリデバイス及び電子システム - Google Patents
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Abstract
マイクロ電子デバイスは、スタック構造と、そのスタック構造内のスタジアム構造と、スタック構造の下に置かれたソース層と、マスキング構造とを含む。スタック構造は、それぞれが導電構造と、絶縁構造とを含む層を有する。スタジアム構造は、順階段構造と、逆階段構造と、順階段構造と逆階段構造との間に水平方向に介在する中央領域とを含む。ソース層は、スタジアム構造の中央領域の水平境界内にあり、誘電材料によって互いに水平方向で分離されるディスクリート導電構造を含む。マスキング構造は、スタジアム構造の中央領域の水平境界内に閉じ込められ、ソース層とスタック構造との間に垂直方向で介在する。マスキング構造は、ディスクリート導電構造間に水平方向で介在する誘電材料の部分を水平方向で被覆するセグメントを含む。さらなるデバイス及び電子システムも説明される。
Description
［優先権主張］
本出願は、２０２０年３月１７日に出願された「ＭＩＣＲＯＥＬＥＣＴＲＯＮＩＣ ＤＥＶＩＣＥＳ ＩＮＣＬＵＤＩＮＧ ＳＴＡＩＲＣＡＳＥ ＳＴＲＵＣＴＵＲＥＳ， ＡＮＤ ＲＥＬＡＴＥＤ ＭＥＭＯＲＹ ＤＥＶＩＣＥＳ ＡＮＤ ＥＬＥＣＴＲＯＮＩＣ ＳＹＳＴＥＭＳ」という名称の米国特許出願１６／８２１，８１８の出願日の利点を主張するものである。
本出願は、２０２０年３月１７日に出願された「ＭＩＣＲＯＥＬＥＣＴＲＯＮＩＣ ＤＥＶＩＣＥＳ ＩＮＣＬＵＤＩＮＧ ＳＴＡＩＲＣＡＳＥ ＳＴＲＵＣＴＵＲＥＳ， ＡＮＤ ＲＥＬＡＴＥＤ ＭＥＭＯＲＹ ＤＥＶＩＣＥＳ ＡＮＤ ＥＬＥＣＴＲＯＮＩＣ ＳＹＳＴＥＭＳ」という名称の米国特許出願１６／８２１，８１８の出願日の利点を主張するものである。
本開示は、様々な実施形態において、一般にマイクロ電子デバイスの設計及び作製の分野に関する。より詳しくは、本開示は、スタジアム構造を含むマイクロ電子デバイス並びに関連のメモリデバイス及び電子システムに関する。
マイクロエレクトロニクス業界の継続的な目標は、不揮発性メモリデバイス（例えば、ＮＡＮＤフラッシュメモリデバイス）などのメモリデバイスの記憶密度（例えば、メモリダイ毎のメモリセルの数）を増加させることである。不揮発性メモリデバイスにおける記憶密度を増加させる一方法は、垂直メモリアレイ（「三次元（３Ｄ）メモリアレイ」とも呼ばれる）アーキテクチャを利用することである。従来の垂直メモリアレイは、導電構造（例えば、ワード線）の層における開口を通って延在する垂直メモリストリングと、垂直メモリストリングと導電構造との各接合部における誘電材料とを含む。そのような構成は、トランジスタの従来の平面（例えば、二次元）構成を有する構造と比較して、ダイ上でアレイを上向きに（例えば、長手方向、垂直方向）構築することによって、より多くのスイッチング素子（例えば、トランジスタ）が単位ダイ面積（すなわち消費される活性表面の長さ及び幅）に配置され得る。
従来の垂直メモリアレイは、導電構造とアクセス線（例えば、ワード線）との間に電気接続を含み、それによって垂直メモリアレイにおけるメモリセルは、書き込み動作、読み出し動作、又は削除動作のために一意に選択され得る。そのような電気接続を形成する一方法は、導電構造の層の縁（例えば、水平方向端部）にいわゆる「階段」構造を形成することを含む。この階段構造は、導電構造に対する電気的アクセスを提供するために導電性の接触構造が配置され得る導電構造の接触領域を画定する個別の「段」を含む。いわゆる「スタジアム」構造は、対向する階段構造を含むように形成され得る。
垂直メモリアレイ技術が進歩するにつれて、導電構造の追加の層、したがって追加の階段構造及び／又はそれと関連した個々の階段構造における追加の段を含むように垂直メモリアレイを形成することによって追加の記憶密度が提供されている。ただし、機能の搭載密度が増加し、形成許容誤差が減少すると、従来の構成は、結果として、所望のメモリデバイスの性能、信頼性及び耐久性を低減し得る、望ましくない欠陥が発生する（例えば、相対的に垂直方向で低い階段構造と水平方向で近いトレンチに誘電材料を充填することによって引き起こされるソースプレート剥離などの剥離欠陥、相対的に垂直方向で低い階段構造を形成するために使用されたチョッピングプロセスの結果として発生したオーバーエッチングなどのエッチング欠陥）。
このため、従来のマイクロ電子デバイス構成の問題を軽減しながら記憶密度の向上を促進する新たなマイクロ電子デバイス（例えば、３ＤのＮＡＮＤフラッシュメモリデバイスなどのメモリデバイス）構成の必要性とともに、新たなマイクロ電子デバイス構成を含む新たな電子システムの必要性が残る。
本開示の実施形態によれば、マイクロ電子デバイスは、スタック構造と、スタック構造内のスタジアム構造と、スタック構造の下に置かれたソース層と、マスキング構造とを備える。スタック構造は、それぞれが導電構造と、その導電構造と垂直方向で近い絶縁構造とを備える層を有する。スタジアム構造は、その層の縁を含む段を有する順階段構造と、順階段構造に対向し、層の追加縁を備える追加段を有する逆階段構造と、順階段構造と逆階段構造との間に水平方向で介在する中央領域とを備える。ソース層は、スタジアム構造の中央領域の水平境界内にディスクリート導電構造を備える。ディスクリート導電構造は、誘電材料によって互いに水平方向で分離している。マスキング構造は、スタジアム構造の中央領域の水平境界内に限定され、ソース層のディスクリート導電構造とスタジアム構造の中央領域との間に垂直方向で介在する。マスキング構造は、ディスクリート導電構造間に水平方向で介在する誘電材料の部分を水平方向で被覆しているセグメントを備える。
本開示のさらなる実施形態によれば、メモリデバイスは、スタック構造と、スタジアム構造と、ディスクリート導電構造と、導電マスキング構造と、メモリセルのストリングとを備える。スタック構造は、層に配置された導電構造と絶縁構造との垂直方向に交互な配列を備える。層のそれぞれは、個々に、導電構造のうちの少なくとも１つ及び絶縁構造のうちの少なくとも１つを備える。スタジアム構造は、スタック構造内にあり、個々に、少なくともいくつかの層の水平方向端部を備える段を有する対向階段構造と、対向階段構造間に水平方向で介在する中央領域と、を備える。ディスクリート導電構造は、スタック構造の下に置かれる。ディスクリート導電構造のグループは、スタジアム構造の中央領域の水平境界内に配置される。導電マスキング構造は、ディスクリート導電構造と、スタジアム構造の中央領域との間に介在する。メモリセルのストリングは、スタック構造を通って垂直方向に延びる。
本開示のさらなる実施形態によれば、３Ｄ ＮＡＮＤフラッシュメモリデバイスは、スタック構造と、ソース層と、マスキング構造と、半導電ピラー構造とを備える。スタック構造は、層に配置された垂直方向に交互の導電構造と絶縁構造とを備える。スタック構造は、分散スタジアム領域と、分散スタジアム領域と水平方向で近いメモリアレイ領域をさらに備える。分散スタジアム領域は、スタック構造内で互いに異なる垂直方向位置に配置されたスタジアム構造を備える。スタジアム構造は、それぞれ、個々に、層の部分の縁を備える順方向構造と、順方向構造の鏡像であり、層の部分の追加縁を備える逆階段構造と、順階段構造と逆階段構造との間に水平方向で介在する中央領域とを備える。ソース層は、スタック構造の垂直方向で下に置かれ、スタック構造のメモリアレイ領域の水平境界内のソース構造と、スタック構造の分散スタジアム領域の水平境界内のディスクリート導電構造とを備える。マスキング構造は、ディスクリート導電構造とスタック構造との間に垂直方向で介在し、スタック構造内の相対的に低い垂直方向位置に配置されたスタジアム構造のうちの１つの中央領域の水平境界内に実質的に水平方向で閉じ込められる。半導電ピラー構造は、スタック構造のメモリアレイ領域の水平境界内にあり、スタック構造を通って垂直方向に延びる。
本開示のさらなる実施形態によれば、マイクロ電子デバイスは、スタック構造と、スタック構造内のスタジアム構造と、スタック構造の垂直方向で下方のソース層とを備える。スタック構造は、それぞれが導電構造と、その導電構造と垂直方向で近い誘電構造とを備える層を備える。スタジアム構造は、スタック構造内にあり、対向階段構造と中央領域とを備える。対向階段構造は、互いの鏡像であり、それぞれが層のうちの少なくともいくつかの縁を備える段を有する。中央領域は、対向階段構造間に水平方向で介在する。ソース層は、スタック構造の垂直方向で下方にあり、ディスクリート導電構造と、追加のディスクリート導電構造とを備える。ディスクリート導電構造は、スタジアム構造の対向階段構造の水平境界内にある。追加のディスクリート導電構造は、スタジアム構造の中央領域の水平境界内にあり、ディスクリート導電構造のうちの１つ又は複数よりも相対的に大きい水平方向の寸法を有する。
本開示のさらなる実施形態によれば、電子システムは、入力デバイスと、出力デバイスと、入力デバイス及び出力デバイスに動作可能に結合されたプロセッサデバイスと、プロセッサデバイスと動作可能に結合されたメモリデバイスとを備える。メモリデバイスは、スタック構造と、スタジアム構造と、ソース層と、マスキング構造とを備える少なくとも１つのマイクロ電子デバイス構造を備える。スタック構造は、それぞれが導電構造と、その導電構造と垂直方向で近い誘電構造とを備える層を備える。スタジアム構造は、スタック構造内にあり、層のうちの少なくともいくつかの縁を備える段を呈する。ソース層は、スタック構造の垂直方向で下方にあり、スタジアム構造の水平境界内にディスクリート導電構造を備える。マスキング構造は、段を有さないスタジアム構造の水平方向中央領域の水平境界内に実質的に閉じ込められる。マスキング構造は、スタジアム構造の水平方向中央領域の水平境界内でソース層のディスクリート導電構造のいくつかの間に水平方向に延びてディスクリート導電構造のいくつかと部分的に水平方向で重なる少なくとも１つのマスキング材料を備える。
以下の説明は、本開示の実施形態の十分な説明を提供するために、材料組成、形状、及びサイズなどの特定の詳細を提供する。ただし、当業者は、本開示の実施形態がそれらの特定の詳細を用いることなく実践され得ることを理解するであろう。実際、本開示の実施形態は、業界で用いられる従来のマイクロ電子デバイス作製技術と併せて実践され得る。さらに、以下に提供される説明は、マイクロ電子デバイス（例えば、３Ｄ ＮＡＮＤフラッシュメモリデバイスなどのメモリデバイス）を製造するための完全なプロセスフローを形成しない。以下に記載の構造は、完全なマイクロ電子デバイスを形成しない。本開示の実施形態を理解するために必要なプロセス動作及び構造のみが以下に詳細に説明される。その構造から完全なマイクロ電子デバイスを形成する追加の動作は、従来の作製手法によって実行され得る。
本明細書において提示される図面は、例示目的に過ぎず、特定の材料、構成要素、構造、デバイス、又はシステムの実際の図であることは意図されない。例えば製造手法及び／又は許容範囲の結果として図面に図示される形状からの変形が予想される。したがって、本明細書に記載の実施形態は、図示された特定の形状又は領域に限定されると考えられるべきではなく、例えば製造の結果として生じる形状の逸脱を含む。例えば、箱形として図示又は説明される領域は、大まかな及び／又は非直線的な特徴を有する場合があり、円形として図示又は説明された領域は、いくつかの大まかな及び／又は直線的な特徴を含む場合がある。さらに、図示される鋭角は、丸みを帯びてもよく、またその逆でもよい。したがって、図に示される領域は、性質という観点から概略的であり、それらの形状は、領域の正確な形状を図示することを意図しておらず、本特許請求の範囲を限定しない。図面は必ずしも同一の縮尺を有さない。さらに、図面間で共通する要素は、同一の参照符号を保持する場合がある。
本明細書で使用される場合、「メモリデバイス」は、メモリ機能性を呈するがそれに限定されないマイクロ電子デバイスを意味し、それを含む。
本明細書で使用される場合、「垂直」、「縦」、「水平」及び「横」という用語は、構造の主面を基準としたものであり、必ずしも地球の重力の場によって規定されない。「水平」又は「横」方向は、構造の主面に実質的に平行な方向である一方、「垂直」又は「縦」方向は、構造の主面に実質的に垂直な方向である。構造の主面は、構造の他の表面と比較して相対的に大きな面積を有する構造の表面によって規定される。
本明細書で使用される場合、互いに「近い」として説明される特徴（例えば、領域、構造、デバイス）は、互いに最も近接して（例えば最も近くに）配置された開示される特定の性質の特徴を意味し、それを含む。「近い」特徴の開示される特定の性質と一致しない追加の特徴（例えば、追加領域、追加構造、追加デバイス）は、「近い」特徴の間に配置され得る。言い換えれば、「近い」特徴は、「近い」特徴の間に他の特徴が介在しないように互いに直接的に隣り合って配置されてもよく、又は、少なくとも１つの「近い」特徴と関連するもの以外の特定の性質を有する少なくとも１つの特徴が「近い」特徴の間に配置されるように、「近い」特徴が互いに間接的に隣り合って配置されてもよい。したがって、互いに「垂直方向で近い」と説明される特徴は、互いに垂直方向で最も近接して（例えば、垂直方向で最も近くに）配置された開示される特定の性質の特徴を意味し、それを含む。さらに、互いに「水平方向で近い」と説明される特徴は、互いに水平方向で最も近接して（例えば、水平方向で最も近くに）配置された開示される特定の性質の特徴を意味し、それを含む。
本明細書で使用される場合、「下方」、「下」、「低」、「最下」、「上」、「上方」、「最上」、「前」、「後」、「左」、「右」などの空間相対的な用語は、図面に示されるような、別の要素又は特徴に対する要素又は特徴の関係を説明する説明を容易にするために使用され得る。特記しない限り、空間相対的な用語は、図面に示された向きに加えて、材料の異なる向きを包含することが意図される。例えば、図中の材料が反転している場合、他の要素若しくは特徴の「下」又は「下方」又は「下部」又は「の最下に」にあるとして説明された要素は、他の要素若しくは特徴の「上」又は「最上」に向けられていることになる。したがって「下」という語は、その語が使用される文脈に応じて上と下との両方の向きを包含することができ、当業者にとって明らかであろう。材料は、他の向きを有する場合があり（例えば、９０度回転、逆転、若しくは反転）、本明細書で使用される空間相対的な記述子は、それに応じて解釈され得る。
本明細書で使用される場合、文脈が明確に示さない限り、単数形「１つの（ａ）」、「１つの（ａｎ）」、及び「その（ｔｈｅ）」は複数形も同様に含むことが意図される。
本明細書で使用される場合、「及び／又は」は、関連する列挙項目のうちの１つ又は複数の項目のいずれか及び全ての組合わせを含む。
本明細書で使用される場合、「構成される」という用語は、構造及び装置のうちの１つ又は複数の構造及び装置の動作を所定のやり方で容易にする、少なくとも１つの構造及び少なくとも１つの装置のうちの１つ又は複数の構造及び装置のサイズ、形状、材料組成、向き、配置を指す。
本明細書で使用される場合、「～に結合される」という表現は、直接的なオーミック接続又は間接的接続（例えば、他の構造を介する）によって電気的に接続されるなど、互いに動作可能なように接続された構造を指す。
本明細書で使用される場合、所与のパラメータ、特性、又は条件を基準とした「実質的に」という用語は、その所与のパラメータ、特性、条件が、許容範囲内などの変化の度合をもって満たされることを当業者が理解するであろう程度を意味し、それを含む。例として、実質的に満たされた特定のパラメータ、特性、又は条件に応じて、そのパラメータ、特性、又は条件は、少なくとも９０．０パーセント満たされ、少なくとも９５．０パーセント満たされ、少なくとも９９．０パーセント満たされ、少なくとも９９．９パーセント満たされ、又は１００．０パーセントも満たされる場合がある。
本明細書で使用される場合、特定のパラメータの数値を基準とした「約」又は「およそ」は、その数値を含み、当業者が理解するであろうその数値からの変化の度合は、特定のパラメータの許容範囲内である。例えば数値を基準とした「約」又は「およそ」は、数値の９５．０パーセントから１０５．０パーセントの範囲内、数値の９７．５パーセントから１０２．５パーセントの範囲内、数値の９９．０パーセントから１０１．０パーセントの範囲内、数値の９９．５パーセントから１００．５パーセントの範囲内、又は数値の９９．９パーセントから１００．１パーセントの範囲内など、数値の９０．０パーセントから１１０．０パーセントの範囲内の追加の数値を含み得る。
図１Ａは、本開示の実施形態による、マイクロ電子デバイス（例えば、半導体デバイス、３Ｄ ＮＡＮＤフラッシュメモリデバイスなどのメモリデバイス）のマイクロ電子デバイス構造１００の簡略化された部分的断面図である。マイクロ電子デバイス構造１００は、例えば、メモリデバイス（例えば、３Ｄ ＮＡＮＤフラッシュメモリデバイス）の部分を備え得る。図１Ｂは、図１Ａに示されるマイクロ電子デバイス構造１００の断面Ａ１（例えば部分、領域）の簡略化された部分的上面図である。図面と関連の記載とを明瞭にし、理解を容易にするために、マイクロ電子デバイス構造１００の相対的に垂直方向で低い構成要素の上に置かれたマイクロ電子デバイス構造１００の何らかの垂直方向で高い構成要素（例えば、特徴、構造、デバイス）は、図１Ｂのマイクロ電子デバイス構造１００の特定の態様に焦点を当てるために図１Ｂでは省略されている。
図１Ａを参照すると、マイクロ電子デバイス構造１００は、導電構造１０４（例えば、アクセス線プレート、ワード線プレート）と、層１０８に配置された絶縁構造１０６との垂直方向に交互（例えば、Ｚ方向）の配列を含むスタック構造１０２を含む。スタック構造１０２の層１０８のそれぞれは、絶縁構造１０６のうちの少なくとも１つと垂直方向で近い導電構造１０４のうちの少なくとも１つを含み得る。スタック構造１０２は、所望の量の層１０８を含み得る。例えば、スタック構造１０２は、導電構造１０４及び絶縁構造１０６の１０以上の層１０８、２５以上の層１０８、５０以上の層１０８、１００以上の層１０８、１５０以上の層１０８、又は２００以上の層１０８を含み得る。
スタック構造１０２の層１０８の導電構造１０４は、少なくとも１つの金属（例えば、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、ニオビウム（Ｎｂ）、バナジウム（Ｖ）、ハフニウム（Ｈｆ）、タンタル（Ｔａ）、クロム（Ｃｒ）、ジルコニウム（Ｚｒ）、鉄（Ｆｅ）、ルテニウム（Ｒｕ）、オスミウム（Ｏｓ）、コバルト（Ｃｏ）、ロジウム（Ｒｈ）、イリジウム（Ｉｒ）、ニッケル（Ｎｉ）、パラジウム（Ｐａ）、白金（Ｐｔ）、銅（Ｃｕ）、銀（Ａｇ）、金（Ａｕ）、及びアルミニウム（Ａｌ）のうちの１つ又は複数）、少なくとも１つの合金（例えば、Ｃｏ基合金、Ｆｅ基合金、Ｎｉ基合金、Ｆｅ及びＮｉ基合金、Ｃｏ及びＮｉ基合金、Ｆｅ及びＣｏ基合金、Ｃｏ及びＮｉ及びＦｅ基合金、Ａｌ基合金、Ｃｕ基合金、マグネシウム（Ｍｇ）基合金、Ｔｉ基合金、鋼、低炭素鋼、及びステンレス鋼のうちの１つ又は複数）、少なくとも１つの導電的にドープされた半導体材料（例えば、導電的にドープされたポリシリコン、導電的にドープされたゲルマニウム（Ｇｅ）、及び導電的にドープされたシリコンゲルマニウム（ＳｉＧｅ）のうちの１つ又は複数）、及び少なくとも１つの導電性金属含有材料（例えば、導電性金属窒化物、導電性金属シリサイド、導電性金属炭化物、及び導電性金属酸化物のうちの１つ又は複数）のうちの１つ又は複数など、１つ又は複数の導電材料から形成され、それを含み得る。いくつかの実施形態では、導電構造１０４はＷから形成され、それを含む。導電構造１０４のそれぞれは、個々に、少なくとも１つの導電材料の実質的に均質な分布、又は少なくとも１つの導電材料の実質的に不均質な分布を含み得る。本明細書で使用される場合、「均質な分布」という用語は、構造の異なる部分（例えば、異なる水平部分、異なる垂直部分）全体にわたって材料の量が変動しないことを意味する。逆に、本明細書で使用される場合、「不均質な分布」という用語は、構造の異なる部分全体にわたって材料の量が変動することを意味する。材料の量は、構造の異なる部分の全体において、段階的に変動する（例えば、急激に変化）場合があり、若しくは連続して変動する（例えば、直線状、対物線状など、徐々に変化する）場合もある。いくつかの実施形態では、スタック構造１０２の層１０８のそれぞれの導電構造１０４のそれぞれは、導電材料の実質的に均質な分布を呈する。さらなる実施形態では、スタック構造１０２の層１０８のうちの少なくとも１つの導電構造１０４の少なくとも１つは、少なくとも１つの導電材料の実質的に不均質な分布を呈する。導電構造１０４は、例えば少なくとも２つの異なる導電材料のスタックから形成され、それを含み得る。スタック構造１０２の層１０８のそれぞれの導電構造１０４は、それぞれ実質的に平面的でもよく、それぞれ所望の厚さを呈してもよい。
スタック構造１０２の層１０８の絶縁構造１０６は、少なくとも１つの誘電酸化物材料（例えば、酸化ケイ素（ＳｉＯｘ）、リンケイ酸ガラス、ホウケイ酸ガラス、ホウリンケイ酸ガラス、フルオロケイ酸ガラス、酸化アルミニウム（ＡｌＯｘ）、酸化ハフニウム（ＨｆＯｘ）、酸化ニオビウム（ＮｂＯｘ）、酸化チタン（ＴｉＯｘ）、酸化ジルコニウム（ＺｒＯｘ）、酸化タンタル（ＴａＯｘ）、及び酸化マグネシウム（ＭｇＯｘ）のうちの１つ又は複数）、少なくとも１つの誘電窒化物材料（例えば、窒化ケイ素（ＳｉＮｙ））、少なくとも１つの誘電酸窒化物材料（例えば、酸窒化ケイ素（ＳｉＯｘＮｙ））、及び少なくとも１つの誘電炭酸窒化物材料（例えば、炭酸窒化ケイ素（ＳｉＯｘＣｚＮｙ））のうちの１つ又は複数など、少なくとも１つの誘電材料から形成され、それを含み得る。本明細書で「ｘ」、「ｙ」、及び「ｚ」のうちの１つ又は複数を含む式（例えば、ＳｉＯｘ、ＡｌＯｘ、ＨｆＯｘ、ＮｂＯｘ、ＴｉＯｘ、ＳｉＮｙ、ＳｉＯｘＮｙ、ＳｉＯｘＣｚＮｙ）は、別の元素（例えば、Ｓｉ、Ａｌ、Ｈｆ、Ｎｂ、Ｔｉ）のそれぞれ１個の原子に対する、ある元素の「ｘ」個の原子、別の元素の「ｙ」個の原子、及びさらなる元素（存在する場合）の「ｚ」個の原子の平均比率を含む材料を表す。式が相対原子比を表し、厳密な化学構造を表していない場合、絶縁構造１０６は、１つ若しくは複数の化学量論化合物及び／又は１つ若しくは複数の非化学量論化合物を含む場合があり、「ｘ」、「ｙ」、及び「ｚ」（存在する場合）の値は、整数でもよく、又は整数以外でもよい。本明細書で使用される場合、「非化学量論化合物」という用語は、明確な自然数の比率によって表されることができずに定比例の法則に反する元素組成を有する化学化合物を意味し、それを含む。いくつかの実施形態では、絶縁構造１０６は、ＳｉＯ２から形成され、それを含む。絶縁構造１０６のそれぞれは、少なくとも１つの絶縁材料の実質的に均質な分布、又は少なくとも１つの絶縁材料の実質的に不均質な分布を個々に含み得る。いくつかの実施形態では、スタック構造１０２の層１０８のそれぞれの絶縁構造１０６のうちのそれぞれは、絶縁材料の実質的に均質な分布を呈する。さらなる実施形態では、スタック構造１０２の層１０８のうちの少なくとも１つの絶縁構造１０６の少なくとも１つは、少なくとも１つの絶縁材料の実質的に不均質な分布を呈する。絶縁構造１０６は、少なくとも２つの異なる絶縁材料のスタック（積層）から形成され、それを含み得る。スタック構造１０２の層１０８のそれぞれの絶縁構造１０６は、それぞれ実質的に平面的でもよく、それぞれ個々に所望の厚さを呈してもよい。
スタック構造１０２の少なくとも１つの下方導電構造１０４は、マイクロ電子デバイス構造１００の少なくとも１つの下方選択ゲート（例えば、少なくとも１つのソース側選択ゲート（ＳＧＳ））として用いられ得る。いくつかの実施形態では、スタック構造１０２の垂直方向の最下層１０８の単一（例えば、唯一）の導電構造１０４は、マイクロ電子デバイス構造１００の下方選択ゲート（例えば、ＳＧＳ）として用いられる。さらに、スタック構造１０２の上方導電構造１０４は、マイクロ電子デバイス構造１００の上方選択ゲート（例えば、ドレイン側選択ゲート（ＳＧＤ））として用いられ得る。いくつかの実施形態では、スタック構造１０２の垂直方向の最上層１０８の水平方向で近い導電構造１０４は、マイクロ電子デバイス構造１００の上方選択ゲート（例えば、ＳＧＤ）として用いられる。
続けて図１Ａを参照すると、マイクロ電子デバイス構造１００は、スタック構造１０２内に少なくとも１つのスタジアム構造１１０をさらに含む。いくつかの実施形態では、スタジアム構造１１０は、スタック構造１０２内に含まれた複数の（例えば、１つより多い）スタジアム構造のうちの１つである。スタジアム構造１１０は、例えば、以下でさらに詳細に説明するように、複数のスタジアム構造のうちの少なくとも１つの他のスタジアム構造とは異なる垂直方向の高さ（例えば、Ｚ方向の深さ）に配置され得る。いくつかの実施形態では、スタジアム構造１１０は、スタック構造１０２内の１つ又は複数の他のスタジアム構造と比較して、スタック構造１０２内で低い垂直方向の高さに配置される。例えば、スタジアム構造１１０は、スタック構造１０２の最も低い垂直境界における、又はそれに近い垂直方向の高さなど、スタック構造１０２内の最も低い垂直方向の高さに配置され得る。
図１Ａに示すように、スタジアム構造１１０は、順階段構造１１２と、逆階段構造１１４と、順階段構造１１２と逆階段構造１１４との間に水平方向に介在する中央領域１１６とを含み得る。順階段構造１１２の最上部から順階段構造１１２の最下部へ延びる仮想線は右上がりの斜線を有する場合があり、逆階段構造１１４の最上部から逆階段構造１１４の最下部へ延びる別の仮想線は右下がりの斜線を有する場合がある。スタジアム構造２１０の順階段構造１１２及び逆階段構造１１４は、スタック構造１０２の層１０８のうちの１つ又は複数に接続する冗長及び／又は代替の手段の役割を果たし得る。さらなる実施形態では、スタジアム構造１１０は、図１Ａに示される構成とは異なる構成を呈する。非限定的な例として、スタジアム構造１１０は、順階段構造１１２を含むが逆階段構造１１４は含まない（例えば、逆階段構造１１４が存在しない場合がある）ように修正されてもよく、又は、スタジアム構造１１０は、逆階段構造１１４を含むが順階段構造１１２を含まない（例えば、順階段構造１１２が存在しない場合がある）ように修正されてもよい。そのような実施形態では、中央領域１１６は、順階段構造１１２の最下部に水平方向で近く（例えば、逆階段構造１１４が存在しない場合）、又は、逆階段構造１１４の最下部と水平方向で近い（例えば、順階段構造１１２が存在しない場合）。
さらに図１Ａを参照すると、順階段構造１１２は、スタック構造１０２の層１０８の縁（例えば、水平方向端部）によって画定された段１１８（例えば、接触領域）を含み、逆階段構造１１４は、層１０８の追加縁（例えば、追加の水平方向端部）によって画定された追加段１２０（例えば、追加接触領域）を含む。いくつかの実施形態では、逆階段構造１１４は、順階段構造１１２の鏡像である。順階段構造１１２の各段１１８は、実質的に同一の幾何学構成（例えば、形状、寸法）、垂直方向位置（例えば、Ｚ方向）、及びスタジアム構造１１０の中央領域１１６の水平方向中心（例えば、Ｘ方向）からの水平方向距離（例えば、Ｘ方向）を有する逆階段構造１１４内に対応追加段１２０を有してもよい。さらなる実施形態では、逆階段構造１１４は順階段構造１１２の鏡像ではない。例えば、順階段構造１１２の少なくとも１つの段１１８は、実質的に同一の幾何学構成（例えば、形状、寸法）、垂直方向位置（例えば、Ｚ方向）、及び／若しくはスタジアム構造１１０の中央領域１１６の水平方向中心（例えば、Ｘ方向）からの水平方向距離（例えば、Ｘ方向）を有する逆階段構造１１４内の対応追加段１２０を有さなくてもよく、並びに／又は、逆階段構造１１４の少なくとも１つの追加段１２０は、実質的に同一の幾何学構成（例えば、形状、寸法）、垂直方向位置（例えば、Ｚ方向）、及び／若しくはスタジアム構造１１０の中央領域１１６の水平方向中心（例えば、Ｘ方向）からの水平方向距離（例えば、Ｘ方向）を有する順階段構造１１２内の対応段１１８を有さなくてもよい。
図１Ａに示されるように、いくつかの実施形態では、Ｘ方向において直接水平方向で互いに隣り合った順階段構造１１２の段１１８が、直接垂直方向で互いに隣り合った（例えば、Ｚ方向）スタック構造１０２の層１０８に対応するように、さらにＸ方向において直接水平方向で互いに隣り合った逆階段構造１１４の追加段１２０が、直接垂直方向で互いに隣り合った（例えば、Ｚ方向）スタック構造１０２の層１０８に対応するように、順階段構造１１２の段１１８及び逆階段構造１１４の追加段１２０は順に配置される。さらなる実施形態では、Ｘ方向において直接水平方向で互いに隣り合った順階段構造１１２の少なくともいくつかの段１１８が、互いに直接垂直方向では隣り合わない（例えば、Ｚ方向）スタック構造１０２の層１０８に対応するように、及び／又はＸ方向において直接水平方向で互いに隣り合った逆階段構造１１４の少なくともいくつかの追加段１２０が、直接垂直方向では互いに隣り合わない（例えば、Ｚ方向）スタック構造１０２の層１０８に対応するように、順階段構造１１２の段１１８及び／又は逆階段構造１１４の追加段１２０は順序通りでなく配置される。
続けて図１Ａを参照すると、スタジアム構造１１０の中央領域１１６は、スタジアム構造１１０の順階段構造１１２と逆階段構造１１４との間に水平方向に介在し（例えば、Ｘ方向）、それらを分離する。中央領域１１６は、順階段構造１１２の垂直方向で最も低い段１１８に水平方向で近くてもよく、逆階段構造１１４の垂直方向の最も低い追加段１２０に水平方向で近くてもよい。いくつかの実施形態では、スタジアム構造１１０の中央領域１１６は、スタック構造１０２の垂直方向で直接下に置かれた少なくとも１つの構造の上方境界（例えば、上面）の部分によって画定される。スタジアム構造１１０の中央領域１１６は、以下で詳細に説明されるように、マイクロ電子デバイス（例えば、３Ｄ ＮＡＮＤメモリデバイスなどのメモリデバイス）内でのマイクロ電子デバイス構造１００の所定の使用（スタック構造１０２とそのスタジアム構造１１０の所定の使用を含む）を容易にする任意の水平方向の寸法を有し得る。
図１Ａに示すように、スタジアム構造１１０（順階段構造１１２、逆階段構造１１４、及びその中央領域１１６を含む）は、スタック構造１０２を通って垂直方向に延びる（例えば、Ｚ方向）トレンチ１２７の境界（例えば、水平境界、垂直境界）を少なくとも部分的に画定し得る。トレンチ１２７は、スタジアム構造１１０の順階段構造１１２及び逆階段構造１１４を画定する、スタック構造１０２の層１０８を通って垂直にのみ延びてもよく、又はスタジアム構造１１０の垂直方向の上に置かれたスタック構造１０２の追加層１０８など、スタジアム構造１１０の順階段構造１１２及び逆階段構造１１４を画定しないスタック構造１０２の追加層１０８を通って同様に垂直方向に延びてもよい。スタック構造１０２の追加層１０８の縁は、例えば、スタジアム構造１１０の垂直方向で上に置かれた水平方向でスタジアム構造１１０から片寄った１つ又は複数の追加スタジアム構造を画定してもよい。トレンチ１２７は、少なくとも１つの誘電酸化物材料（例えば、ＳｉＯｘ、リンケイ酸ガラス、ホウケイ酸ガラス、ホウリンケイ酸ガラス、フルオロケイ酸ガラス、ＡｌＯｘ、ＨｆＯｘ、ＮｂＯｘ、ＴｉＯｘ、ＺｒＯｘ、ＴａＯｘ、及びＭｇＯｘのうちの１つ若しくは複数）、少なくとも１つの誘電窒化物材料（例えば、ＳｉＮｙ）、少なくとも１つの誘電酸窒化物材料（例えば、ＳｉＯｘＮｙ）、少なくとも１つの誘電炭酸窒化物材料（例えば、ＳｉＯｘＣｚＮｙ）、及び無定形炭素のうちの１つ又は複数など、少なくとも１つの誘電充填材料が充填され得る。いくつかの実施形態では、トレンチ１２７は、ＳｉＯ２が充填される。
図１Ｂを参照すると、スタック構造１０２は、溝穴１３６によって、Ｘ方向に直交したＹ方向において分断され得る。いくつかの実施形態では、溝穴１３６は、スタック構造１０２を貫通して垂直方向に延びる（例えば、ＦＩＧ．１Ａに示されるＺ方向）。溝穴１３６は、スタック構造１０２を複数のブロック１３８に分割し得る（例えば、Ｙ方向）。溝穴１３６のそれぞれは、少なくとも１つの誘電酸化物材料（例えば、ＳｉＯｘ、リンケイ酸ガラス、ホウケイ酸ガラス、ホウリンケイ酸ガラス、フルオロケイ酸ガラス、ＡｌＯｘ、ＨｆＯｘ、ＮｂＯｘ、ＴｉＯｘ、ＺｒＯｘ、ＴａＯｘ、及びＭｇＯｘのうちの１つ若しくは複数）、少なくとも１つの誘電窒化物材料（例えば、ＳｉＮｙ）、少なくとも１つの誘電酸窒化物材料（例えば、ＳｉＯｘＮｙ）、少なくとも１つの誘電炭酸窒化物材料（例えば、ＳｉＯｘＣｚＮｙ）、及び無定形炭素のうちの１つ又は複数など、少なくとも１つの誘電充填材料が充填され得る。溝穴１３６内の誘電充填材料は、トレンチ１２７（図１Ａ）内の誘電充填材料と実質的に同一であってもよく、又は異なってもよい。いくつかの実施形態では、溝穴１３６のそれぞれは、ＳｉＯ２が充填される。
図１Ａに戻って参照すると、マイクロ電子デバイス構造１００は、さらに、スタック構造１０２の下に置かれたソース層１２２と、ソース層１２２の下に置かれた導電配線層１２４（例えば、メタライゼーション層）とを含む。導電配線層１２４は、以下で詳細に説明されされるように、（例えば、１つ又は複数の導電インターコネクト構造を介して）ソース層１２２の部分（例えば、異なる導電構造）と電気通信状態にあってもよく、マイクロ電子デバイス構造１００を含むマイクロ電子デバイス（例えば、メモリデバイス）の構成要素に対してソース層１２２の部分を電気的に接続してもよい。
ソース層１２２は、水平方向で互いに分離された（例えば、Ｘ方向と、Ｘ方向に垂直なＹ方向（図１Ｂ））ディスクリート導電構造１２８（例えば、ディスクリートの導電島状構造）を含む。ディスクリート導電構造１２８は、マイクロ電子デバイス構造１００内で互いに実質的に同一の垂直方向位置（例えば、Ｚ方向）に配置され得る。少なくとも１つの誘電材料１２６は、ディスクリート導電構造１２８を囲んで（例えば、水平方向に囲む、垂直方向に囲む）、それらの間に介在し得る（例えば、Ｘ方向及びＹ方向（図１Ｂ））。誘電材料１２６は、ソース層１２２のディスクリート導電構造１２８の垂直方向で上に存在し、垂直方向で下に存在してもよく、ソース層１２２の水平方向で近いディスクリート導電構造１２８の水平方向に介在して、それらを分離してもよい。誘電材料１２６は、少なくとも１つの誘電酸化物材料（例えば、ＳｉＯｘ、リンケイ酸ガラス、ホウケイ酸ガラス、ホウリンケイ酸ガラス、フルオロケイ酸ガラス、ＡｌＯｘ、ＨｆＯｘ、ＮｂＯｘ、ＴｉＯｘ、ＺｒＯｘ、ＴａＯｘ、及びＭｇＯｘのうちの１つ若しくは複数）、少なくとも１つの誘電窒化物材料（例えば、ＳｉＮｙ）、少なくとも１つの誘電酸窒化物材料（例えば、ＳｉＯｘＮｙ）、少なくとも１つの誘電炭酸窒化物材料（例えば、ＳｉＯｘＣｚＮｙ）、及び無定形炭素のうちの１つ又は複数から形成され、それを含んでもよい。いくつかの実施形態では、誘電材料１２６はＳｉＯ２を含む。
ディスクリート導電構造１２８は、それぞれ、個々に、少なくとも１つの金属（例えば、Ｗ、Ｔｉ、Ｍｏ、Ｎｂ、Ｖ、Ｈｆ、Ｔａ、Ｃｒ、Ｚｒ、Ｆｅ、Ｒｕ、Ｏｓ、Ｃｏ、Ｒｈ、Ｉｒ、Ｎｉ、Ｐａ、Ｐｔ、Ｃｕ、Ａｇ、Ａｕ、及びＡｌのうちの１つ若しくは複数）、少なくとも１つの合金（例えば、Ｃｏ基合金、Ｆｅ基合金、Ｎｉ基合金、Ｆｅ及びＮｉ基合金、Ｃｏ及びＮｉ基合金、Ｆｅ及びＣｏ基合金、Ｃｏ及びＮｉ及びＦｅ基合金、Ａｌ基合金、Ｃｕ基合金、Ｍｇ基合金、Ｔｉ基合金、鋼、低炭素鋼、並びにステンレス鋼のうちの１つ若しくは複数）、少なくとも１つの導電性金属含有材料（例えば、導電性金属窒化物、導電性金属シリサイド、及び導電性金属炭化物、導電性金属酸化物のうちの１つ若しくは複数）、並びに少なくとも１つの導電的にドープされた半導体材料（例えば、導電的にドープされたＳｉ、導電的にドープされたＧｅ、及び導電的にドープされたＳｉＧｅのうちの１つ若しくは複数）のうちの１つ又は複数など、少なくとも１つの導電材料から形成されてそれを含んでもよい。いくつかの実施形態では、ディスクリート導電構造１２８は、導電的にドープされた多結晶シリコンから形成され、それを含んでもよい。ディスクリート導電構造１２８のそれぞれは、個々に、少なくとも１つの導電材料の実質的に均質な分布、又は少なくとも１つの導電材料の実質的に非均質な分布を含み得る。いくつかの実施形態では、ソース層１２２のディスクリート導電構造１２８のそれぞれは、導電材料の実質的に均質な分布を呈する。さらなる実施形態では、ソース層１２２のディスクリート導電構造１２８のうちの少なくとも１つ（例えば、それぞれ）は、少なくとも１つの導電材料の実質的に非均質な分布を呈する。ディスクリート導電構造１２８は、例えば、個々に、少なくとも２つの異なる導電材料のスタックから形成され、それを含み得る。いくつかの実施形態では、ディスクリート導電構造１２８は、互いに、実質的に同一の材料組成と、同一の材料分布を有する。例えば、ディスクリート導電構造１２８は、導電材料にパターンを付ける（例えば、所定の十字線構成を使用して）ことによって形成され得る（例えば、実質的に同時に形成され得る）。
ディスクリート導電構造１２８は、それぞれ、個々に、任意の所望の幾何学構成（例えば、寸法及び形状）と間隔とを呈してもよい。ディスクリート導電構造１２８の幾何学構成及び間隔は、マイクロ電子デバイス構造１００の他の構成要素の構成及び位置に少なくとも部分的に基づいて選択され得る。いくつかの実施形態では、ディスクリート導電構造１２８の１つ若しくは複数の（例えば、それぞれ）は、略四角形（例えば、略長方形、略正方形）の水平方向の断面形状を呈する。ディスクリート導電構造１２８のそれぞれは、ディスクリート導電構造１２８の互いに実質的に同一の幾何学構成（例えば、同一の寸法及び同一の形状）と水平方向の間隔（例えば、Ｘ方向、Ｘ方向に直交するＹ方向（図１Ｂ））を呈してもよく、又はディスクリート導電構造１２８の少なくともいくつかは、ディスクリート導電構造１２８の少なくとも何らかの他のものとは異なる幾何学構成（例えば、１つ若しくは複数の異なる寸法、異なる形状）及び／若しくは異なる水平方向の間隔を呈してもよい。いくつかの実施形態では、ディスクリート導電構造１２８は、少なくとも部分的に不均一に離れて配置される。例えば、少なくともいくつかの水平方向で近いディスクリート導電構造１２８は、少なくともいくつかの他の水平方向で近いディスクリート導電構造１２８とは異なる距離だけ互いに離れて配置され得る。
図１Ｂを参照すると、いくつかの実施形態では、スタック構造１０２のブロック１３８のそれぞれは、個々に、垂直方向で下方に（例えば、Ｚ方向（図１Ａ））ディスクリート導電構造１２８の４行を含み、その水平境界（例えば、Ｙ方向及びＸ方向）内に実質的に閉じ込められる。ディスクリート導電構造１２８の各行は、Ｘ方向に水平に延びてもよく、個々に、ソース層１２２（図１Ａ）に含まれるディスクリート導電構造１２８の部分を含んでもよい。さらなる実施形態では、ディスクリート導電構造１２８の異なる数の行が、スタック構造１０２のブロック１３８の１つ又は複数の（例えば、それぞれ）の水平境界の垂直方向で下方に配置され、その内部に実質的に閉じ込められる。例えば、スタック構造１０２のブロック１３８のそれぞれは、個々に、垂直方向でその下方にディスクリート導電構造１２８の４行より多い数の行を含んでその水平境界内に実質的に閉じ込められてもよく、又は、スタック構造１０２のブロック１３８のそれぞれは、個々に、垂直方向でその下方にディスクリート導電構造１２８の４行より少ない数の行を含んでその水平境界内に実質的に閉じ込められてもよい。さらに、図１Ｂに示されるように、ディスクリート導電構造１２８の列は、同様に、スタック構造１０２の垂直方向で下方に（例えば、Ｚ方向（図１Ａ））配置されてもよく、Ｘ方向に直交するＹ方向に水平に延びてもよい。いくつかの実施形態では、スタック構造１０２のブロック１３８のそれぞれに対して、ディスクリート導電構造１２８の３列がスタジアム構造１１０の中央領域１１６のＸ方向において水平境界内に完全に配置され、ディスクリート導電構造の２列がスタジアム構造１１０の中央領域１１６のＸ方向において水平境界内に部分的に（例えば、完全ではなく）配置される。さらなる実施形態では、異なる量（例えば、３より多い、３より少ない）の列のディスクリート導電構造１２８がスタジアム構造１１０の中央領域１１６のＸ方向における水平境界内に完全に配置され、及び／又は、異なる量（例えば、２より少ない）の列のディスクリート導電構造１２８がスタジアム構造１１０の中央領域１１６のＸ方向における水平境界内に部分的に配置される。
図１Ａに戻って参照すると、スタジアム構造１１０の中央領域１１６の水平境界内のソース層１２２のディスクリート導電構造１２８は、スタジアム構造１１０の中央領域１１６の水平境界から、その間を連続して水平方向に延びる単一の導電構造と比較すると、例えば、スタジアム構造１１０によって少なくとも部分的に画定されるトレンチ１２７内に誘電充填材料（例えば、ＳｉＯ２）の形成（例えば、堆積）中に剥離抵抗性を改善し得る。ディスクリート導電構造１２８のセグメント化された特性、並びにディスクリート導電構造１２８を囲みその間に介在する誘電材料１２６は、例えば、垂直方向でその下方の材料からの従来の連続した導電構造を他の方法で少なくとも部分的に剥離させ得る誘電充填材料の形成によって発生した応力を良好に扱い得る。
図１Ａをさらに参照すると、ソース層１２２のディスクリート導電構造１２８のいくつかは、導電配線層１２４に電気的に接続されてもよく、ソース層１２２のディスクリート導電構造１２８の他は、導電配線層１２４から電気的に絶縁されてもよい。例えば、ソース層１２２のディスクリート導電構造１２８のいくつかは、導電配線層１２４内の導電配線構造１２９（例えば、水平方向に延びる導電構造）に（例えば、垂直方向に延びる導電インターコネクト構造を介して）電気的に接続されてもよい。一方、導電配線層１２４の導電配線構造１２９は、マイクロ電子デバイス構造１００のソース層１２２の垂直方向で下に置かれた、追加の構造及び／又はデバイス（例えば、バックエンド（ＢＥＯＬ）デバイス、相補型金属酸化膜半導体（ＣＭＯＳ）回路を含む制御ロジックデバイスなどの制御ロジックデバイス）に電気的に接続され得る。１つ又は複数の誘電材料（例えば、少なくとも１つの誘電酸化物材料、少なくとも１つの誘電窒化物材料、少なくとも１つの誘電酸窒化物材料、少なくとも１つの誘電炭酸窒化物材料、及び無定形炭素のうちの１つ若しくは複数）が、導電配線層１２４の導電配線構造１２９間に水平方向に介在し得る。
図１Ａを続けて参照すると、マイクロ電子デバイス構造１００は、さらに、スタジアム構造１１０の中央領域１１６の水平境界内でソース層１２２のディスクリート導電構造１２８の垂直方向で上に置く少なくとも１つのマスキング構造１３０を含む。マスキング構造１３０は、個々に、スタジアム構造１１０の中央領域１１６の水平境界内でソース層１２２のディスクリート導電構造１２８間に水平方向で介在する誘電材料１２６の部分の垂直方向で上に置かれ実質的に水平に被覆する一体化セグメント１３１（例えば、一体化部、一体化セクション）を含み得る。図１Ａに示されるように、マスキング構造１３０は、そこを通ってマスキング構造１３０の垂直方向の下に置かれたソース層１２２のディスクリート導電構造１２８のうちのいくつかを通ってその水平境界内において垂直方向に延びる開口１３２をさらに含み得る。開口１３２は、マスキング構造１３０の一体化セグメント１３１間に水平に配置されてもよく、垂直方向でその下方のディスクリート導電構造１２８の水平方向の面積よりも小さい水平方向の面積を有してもよい。それに応じて、マスキング構造１３０の一体化セグメント１３１は、マスキング構造１３０の垂直方向で下に置かれたソース層１２２のディスクリート導電構造１２８のうちのいくつかと水平方向で重なり得る。マスキング構造１３０は、ソース層１２２のディスクリート導電構造１２８の垂直方向で上に置かれた誘電材料１２６の追加部分内に配置され得る。誘電材料１２６は、例えば、マスキング構造１３０の外周（例えば、最も外側の水平及び垂直境界）を囲み、さらに、マスキング構造１３０の開口１３２を充填し得る。
マスキング構造１３０は、ディスクリート導電構造１２８を囲みその間に介在する誘電材料１２６とは選択的に異なるエッチングを有する少なくとも１つの材料から形成され、それを含み得る。マスキング構造１３０は、例えば、少なくとも１つの材料除去プロセス（例えば、少なくとも１つのチョッピングプロセス）によってスタジアム構造１１０（及び、したがってトレンチ１２７）を形成するために用いられる少なくとも１つのエッチング液との相互作用中に、誘電材料１２６よりも除去に対して相対的により耐性があってもよい。マスキング構造１３０は、垂直方向でその下方でソース層１２２のディスクリート導電構造１２８間に水平方向に介在する誘電材料１２６の部分を、材料除去プロセス中の除去から保護し得る。誘電材料１２６の部分を材料除去プロセス中の除去から保護することによって、マスキング構造１３０は、さらに、マイクロ電子デバイス構造１００のソース層１２２の垂直方向の下に置かれた１つ又は複数の構造（例えば、導電配線層１２４の導電配線構造１２９のうちの１つ若しくは複数）に対する望ましくない損傷を妨げる、又は防止し得る。
非限定的な例として、マスキング構造１３０は、少なくとも１つの金属（例えば、Ｗ、Ｔｉ、Ｍｏ、Ｎｂ、Ｖ、Ｈｆ、Ｔａ、Ｃｒ、Ｚｒ、Ｆｅ、Ｒｕ、Ｏｓ、Ｃｏ、Ｒｈ、Ｉｒ、Ｎｉ、Ｐａ、Ｐｔ、Ｃｕ、Ａｇ、Ａｕ、及びＡｌのうちの１つ若しくは複数）、少なくとも１つの合金（例えば、Ｃｏ基合金、Ｆｅ基合金、Ｎｉ基合金、Ｆｅ及びＮｉ基合金、Ｃｏ及びＮｉ基合金、Ｆｅ及びＣｏ基合金、Ｃｏ及びＮｉ及びＦｅ基合金、Ａｌ基合金、Ｃｕ基合金、Ｍｇ基合金、Ｔｉ基合金、鋼、低炭素鋼、並びにステンレス鋼のうちの１つ若しくは複数）、少なくとも１つの導電性金属含有材料（例えば、導電性金属窒化物、導電性金属シリサイド、及び導電性金属炭化物、導電性金属酸化物のうちの１つ若しくは複数）、並びに少なくとも１つの導電的にドープされた半導体材料（例えば、導電的にドープされたＳｉ、導電的にドープされたＧｅ、及び導電的にドープされたＳｉＧｅのうちの１つ若しくは複数）のうちの１つ又は複数など、少なくとも１つの導電材料から形成され、それを含み得る。いくつかの実施形態では、マスキング構造１３０は、Ｗ（例えば、元素として存在するＷ）から形成され、それを含む。さらなる実施形態では、マスキング構造１３０は、スタジアム構造１１０を形成するために用いられた少なくとも１つのエッチング液との相互作用中に誘電材料１２６よりも除去に対する耐性がある少なくとも１つの半導電材料、及び／若しくはスタジアム構造１１０を形成するために用いられる少なくとも１つのエッチング液との相互作用中に誘電材料１２６よりも除去に対する耐性がある少なくとも１つの他の誘電材料のうちの１つ又は複数から形成され、それを含み得る。マスキング構造１３０は、材料（例えば、導電材料、半導電材料、誘電材料）の実質的に均質な分布又は材料の実質的に非均質な分布を含んでもよい。いくつかの実施形態では、マスキング構造１３０は、導電材料（例えば、Ｗ）の実質的に均質な分布を有する。さらなる実施形態では、マスキング構造１３０は、１つ又は複数の材料の実質的に非均質な分布を有する。マスキング構造１３０は、例えば、少なくとも２つの異なる材料のスタックから形成され、それを含み得る。
マスキング構造１３０は、所望の幾何学構成及び所望の水平方向位置（例えば、スタジアム構造１１０の中央領域１１６の水平境界内）を呈し得る。以下でさらなる詳細で説明されるように、マスキング構造１３０の幾何学構成及び水平方向位置は、マイクロ電子デバイス構造１００の他の構成要素（例えば、スタック構造１０２、スタジアム構造１１０の中央領域１１６、ソース層１２２のディスクリート導電構造１２８）の幾何学構成及び水平方向位置に少なくとも部分的に基づいて選択され得る。例えば、マスキング構造１３０は、垂直方向でその下方でソース層１２２のディスクリート導電構造１２８間に水平方向に介在した誘電材料１２６の部分が、スタック構造１０２においてスタジアム構造１１０（さらに、したがって、トレンチ１２７）を形成するために用いられる１つ又は複数のプロセス（例えば、従来のチョッピングプロセス）中に除去されるのを妨げる（例えば、実質的に防ぐ）ために、マイクロ電子デバイス構造１００の他の構成要素の幾何学構成及び水平方向位置を補完する幾何学構成及び水平方向位置を有し得る。
図１Ｂを参照すると、スタック構造１０２の各ブロック１３８の水平境界（例えば、Ｘ方向、Ｙ方向）内で、その一体化セグメント１３１がスタジアム構造１１０の中央領域１１６の水平境界内においてソース層１２２の水平方向で近いディスクリート導電構造１２８間に介在するように、マスキング構造１３０が水平方向に配置され得る。マスキング構造１３０の最も外側の水平境界（例えば、Ｘ方向の幅Ｗ及びＹ方向の長さＬ）は、スタジアム構造１１０の中央領域１１６の水平境界内のブロック１３８の部分の最も外側の水平境界より小さくなり得る。例えば、スタック構造１０２の各ブロック１３８に対して、マスキング構造１３０は、スタジアム構造１１０の中央領域１１６の水平境界内に配置されたディスクリート導電構造１２８の実質的に全てよりも少なくにわたり水平方向に延びてもよい（例えば、Ｘ方向及びＹ方向）。図１Ｂに示されるように、スタック構造１０２の各ブロック１３８に対して、マスキング構造１３０は、スタジアム構造１１０の中央領域１１６の水平境界内に少なくとも部分的に配置されたディスクリート導電構造１２８の実質的に全ての列よりも少ない列にわたりＸ方向において水平に延びてもよく、スタジアム構造１１０の中央領域１１６の水平境界内に配置されたディスクリート導電構造１２８の全ての行よりも少ない行にわたりＹ方向で水平に延びてもよい。非限定的な例として、スタック構造１０２の個々のブロック１３８に対して、ディスクリート導電構造１２８の４行及び５列がスタジアム構造１１０の中央領域１１６の水平境界内に少なくとも部分的に配置された場合、マスキング構造１３０は、ディスクリート導電構造１２８の４行のうちの中側の２行を横切って越えてＹ方向で水平に延びてもよいが、ディスクリート導電構造１２８の４行のうちの外側の２行を横切ってＹ方向で実質的に水平に延びなくてもよく、ディスクリート導電構造１２８の５列のうちの中側の３列を横切って越えてＸ方向で水平に延びてもよいが、ディスクリート導電構造１２８の５列のうちの外側の２列を横切ってＸ方向で実質的に水平に延びなくてもよい。そのような実施形態において、スタック構造１０２の個々のブロック１３８に対して、ディスクリート導電構造１２８のうちの６つのみがマスキング構造１３０の最も外側の水平境界内に完全に配置される。図１Ｂに示されるように、マスキング構造１３０は、ディスクリート導電構造１２８の５列のうちの外側の２列のそれぞれの内部でディスクリート導電構造１２８の中側の２つ（例えば、Ｙ方向）と部分的に水平方向で重なってもよいが（例えば、Ｘ方向）、ディスクリート導電構造１２８の４行のうちの外側の２行の内部でディスクリート導電構造１２８のうちのいずれかと水平方向で重なってもよい（例えば、Ｙ方向）。いくつかの実施形態では、Ｘ方向におけるマスキング構造１３０の幅Ｗは、約３５００ナノメートル（ｎｍ）から約４５００ｎｍ（例えば、約３７５０ｎｍから約４２５０ｎｍ、約３８５０ｎｍから約４０００ｎｍ）の範囲内であり、Ｙ方向におけるマスキング構造１３０の長さＬは、約１０００ｎｍから約２０００ｎｍ（例えば、約１２５０ｎｍから約１７５０ｎｍ、約１３５０ｎｍから約１５００ｎｍ）の範囲内にある。
図１Ｂに示されるように、いくつかの実施形態では、スタック構造１０２の個々のブロック１３８の水平境界内のマスキング構造１３０は、スタック構造１０２のブロック１３８のＹ方向における水平方向中心線Ｂ１－Ｂ１に沿って水平方向中心に配置される。さらなる実施形態において、スタック構造１０２の個々のブロック１３８の水平境界内のマスキング構造１３０は、ブロック１３８の水平方向中心線Ｂ１－Ｂ１からＹ方向において水平方向で片寄っている。
続けて図１Ｂを参照すると、スタック構造１０２の個々のブロック１３８の水平境界内では、マスキング構造１３０における各開口１３２は、個々に、マスキング構造１３０の垂直方向で下に置かれた個々のディスクリート導電構造１２８の水平方向中心に関して水平方向中心に配置され得る。さらに、開口１３２は、それと関連したディスクリート導電構造１２８の水平方向の寸法より小さい水平方向の寸法（例えば、Ｘ方向及びＹ方向における）を有し得る。その結果、マスキング構造１３０の一体化セグメント１３１の部分１３３は、マスキング構造１３０の垂直方向で下に置かれたディスクリート導電構造１２８のいくつかと水平方向で重なり得る。図１Ｂにおいて、ディスクリート導電構造１２８と水平方向で重なった一体化セグメント１３１の部分１３３をより明瞭に示すために、マスキング構造１３０の開口１３２の垂直方向で下に置かれて実質的に水平方向で整列したディスクリート導電構造１２８の水平方向の領域が点線で図示される。開口１３２のそれぞれの水平方向のサイズ及び形状、並びにマスキング構造１３０の一体化セグメント１３１と、それと水平方向で隣り合ったディスクリート導電構造１２８との間の水平方向の重なりの量（例えば、大きさ）は、スタジアム構造１１０の中央領域１１６の水平境界内のディスクリート導電構造１２８の水平方向の形状、水平方向のサイズ、及び水平方向位置に少なくとも部分的に基づいて選択され得る。いくつかの実施形態では、ディスクリート導電構造１２８と重なったマスキング構造１３０の個々の一体化セグメント１３１の各部分１３３は、約５ナノメートル（ｎｍ）以上、約１０ｎｍ以上、約２０ｎｍ以上、約３０ｎｍ以上、又は約１ｎｍから約３０ｎｍの範囲内（例えば、約１０ｎｍから約３０ｎｍ、約２０ｎｍから約３０ｎｍ、約３０ｎｍ）など、約１ｎｍ以上だけ、ディスクリート導電構造１２８と重なっている。
図１Ａに戻って参照すると、任意で、誘電内張り材料１３４が、水平境界（例えば、開口１３２を画定する内側の面と外側の面などの側面）と、マスキング構造１３０の下方垂直境界（例えば、下面）を実質的に被覆して囲んでもよい。誘電内張り材料１３４は、マスキング構造１３０の水平境界と誘電材料１２６との間に水平方向で介在してもよく、マスキング構造１３０の垂直境界と、ソース層１２２の誘電材料１２６及びディスクリート導電構造１２８のそれぞれとの間に垂直方向で介在してもよい。存在するのであれば、誘電内張り材料１３４は、少なくとも１つの誘電酸化物材料（例えば、ＳｉＯｘ、リンケイ酸ガラス、ホウケイ酸ガラス、ホウリンケイ酸ガラス、フルオロケイ酸ガラス、ＡｌＯｘ、ＨｆＯｘ、ＮｂＯｘ、ＴｉＯｘ、ＺｒＯｘ、ＴａＯｘ、及びＭｇＯｘのうちの１つ若しくは複数）、少なくとも１つの誘電窒化物材料（例えば、ＳｉＮｙ）、少なくとも１つの誘電酸窒化物材料（例えば、ＳｉＯｘＮｙ）、少なくとも１つの誘電炭酸窒化物材料（例えば、ＳｉＯｘＣｚＮｙ）、及び無定形炭素のうちの１つ又は複数から形成され、それを含んでもよい。いくつかの実施形態では、誘電内張り材料１３４が存在し、ＳｉＯ２を含む。
それによって、本開示の実施形態によれば、マイクロ電子デバイスは、スタック構造と、そのスタック構造内のスタジアム構造と、スタック構造の下に置かれたソース層と、マスキング構造とを備える。スタック構造は、それぞれが導電構造と、その導電構造と垂直方向で近い絶縁構造とを備える層を有する。スタジアム構造は、その層の縁を含む段を有する順階段構造と、順階段構造に対向し、層の追加縁を備える追加段を有する逆階段構造と、順階段構造と逆階段構造との間に水平方向で介在する中央領域とを備える。ソース層は、スタジアム構造の中央領域の水平境界内にディスクリート導電構造を備える。ディスクリート導電構造は、誘電材料によって互いから水平方向で分離している。マスキング構造は、スタジアム構造の中央領域の水平境界内に閉じ込められ、ソース層のディスクリート導電構造とスタジアム構造の中央領域との間に垂直方向で介在している。マスキング構造は、ディスクリート導電構造間に水平方向で介在している誘電材料の部分を水平方向で被覆しているセグメントを備える。
本開示の実施形態による、マイクロ電子デバイス構造（例えば、図１Ａ及び図１Ｂを参照して上述されたマイクロ電子デバイス構造１００）は、本開示のマイクロ電子デバイス（例えば、３Ｄ ＮＡＮＤフラッシュメモリデバイスなどのメモリデバイス）の実施形態に含まれ得る。例えば、図２は、マイクロ電子デバイス構造２０１を含むマイクロ電子デバイスであるマイクロ電子デバイス２００の簡略化された部分断面図である。マイクロ電子デバイス構造２０１は、図１Ａ及び図１Ｂを参照して上述したマイクロ電子デバイス構造１００と実質的に同様であり得る。
図２を参照すると、マイクロ電子デバイス２００は、層２０８に配置された導電構造２０４（例えば、アクセス線プレート、ワード線プレート）と絶縁構造２０６との垂直方向に交互（例えば、Ｚ方向）の配列を含むスタック構造２０２を含む。スタック構造２０２（その導電構造２０４及び絶縁構造２０６を含む）の層２０８は、それぞれ、図１Ａ及び図１Ｂを参照して上述したスタック構造１０２（その導電構造１０４及び絶縁構造１０６を含む）の層１０８と実質的に同様であり得る。さらに、図２に示すように、スタック構造１０２は、メモリアレイ領域２０３と、メモリアレイ領域２０３と水平方向で近い（例えば、Ｘ方向）分散スタジアム領域２０５とを含む。以下でさらに詳述されるように、マイクロ電子デバイス２００は、スタック構造１０２の異なる水平領域（例えば、メモリアレイ領域２０３、分散スタジアム領域２０５）の境界内に追加の構成要素（例えば、特徴、構造、デバイス）をさらに含む。
スタック構造２０２のメモリアレイ領域２０３の水平境界（例えば、Ｘ方向）内において、マイクロ電子デバイス２００は、垂直方向に延びるピラー構造２３６、ソース構造２３７（例えば、ソースプレート）、デジット線２４０（例えば、ビット線）、及び制御部２４６を含み得る。制御部２４６は、スタック構造２０２のメモリアレイ領域２０３の垂直方向で下に存在し得る（例えば、Ｚ方向）。ソース構造２３７は、スタック構造２０２と制御部２４６との間に垂直方向で介在するソース層２２２に含まれ得る。ソース層２２２は、スタック構造２０２のメモリアレイ領域２０３の水平境界内にソース構造２３７、さらにスタック構造２０２の分散スタジアム領域２０５内にディスクリート導電構造２２８を含み得る。ディスクリート導電構造２２８は、図１Ａ及び図１Ｂを参照して上述したソース層１２２のディスクリート導電構造１２８と実質的に同様であり得る。デジット線２４０は、スタック構造２０２のメモリアレイ領域２０３の垂直方向で上に存在し得る。垂直方向に延びるピラー構造２３６は、デジット線２４０から、又はその近くからスタック構造２０２のメモリアレイ領域２０３を介してソース構造２３７へ、又はその近くへ垂直方向に延びる。
垂直方向に延びるピラー構造２３６のそれぞれは、１つ又は複数の電荷蓄積構造（例えば、酸化物－窒化物－酸化物（「ＯＮＯ」）材料、フローティングゲート構造を含む電荷トラップ構造などの電荷トラップ構造）によって少なくとも部分的に囲まれた半導電ピラー（例えば、ポリシリコンピラー、シリコンゲルマニウムピラー）を含み得る。垂直方向に延びるピラー構造２３６と、スタック構造２０２の層２０８の導電構造２０４との交差点は、スタック構造２０２のメモリアレイ領域２０３内に互いに直列で結合されたメモリセル２３８の垂直方向に延びるストリングを画定し得る。いくつかの実施形態では、スタック構造２０２の各層２０８の内部の導電構造２０４と、垂直方向に延びるピラー構造２３６との交差点に形成されるメモリセル２３８は、いわゆる「ＭＯＮＯＳ」（金属－酸化物－窒化物－酸化物－半導体）メモリセルを備える。さらなる実施形態では、メモリセル２３８は、それぞれがＭＯＮＯＳメモリセルのサブセットである、いわゆる「ＴＡＮＯＳ」（窒化タンタル－酸化アルミニウム－窒化物－酸化物－半導体）メモリセル、又はいわゆる「ＢＥＴＡＮＯＳ」（バンド障壁設計ＴＡＮＯＳ）メモリセルを備える。さらなる実施形態において、メモリセル２３８は、電荷蓄積構造としてフローティングゲート（例えば、金属フローティングゲート）を含むいわゆる「フローティングゲート」メモリセルを備える。フローティングゲートは、垂直方向に延びるピラー構造２３６の中央構造と、スタック構造２０２の異なる層２０８の導電構造２０４との間に水平方向で介在する。マイクロ電子デバイス２００は、スタック構造２０２のメモリアレイ領域２０３内に垂直方向に延びるピラー構造２３６を任意の所望の量及び分布で含み得る。
デジット線２４０は、スタック構造２０２の最上層２０８の垂直方向で上に存在し得る（例えば、Ｚ方向）。デジット線２４０のそれぞれの少なくとも部分は、スタック構造２０２のメモリアレイ領域２０３の水平境界（例えば、Ｘ方向）内に配置され得る。デジット線２４０は、少なくとも１つの金属（例えば、Ｗ、Ｔｉ、Ｍｏ、Ｎｂ、Ｖ、Ｈｆ、Ｔａ、Ｃｒ、Ｚｒ、Ｆｅ、Ｒｕ、Ｏｓ、Ｃｏ、Ｒｈ、Ｉｒ、Ｎｉ、Ｐａ、Ｐｔ、Ｃｕ、Ａｇ、Ａｕ、及びＡｌのうちの１つ若しくは複数）、少なくとも１つの合金（例えば、Ｃｏ基合金、Ｆｅ基合金、Ｎｉ基合金、Ｆｅ及びＮｉ基合金、Ｃｏ及びＮｉ基合金、Ｆｅ及びＣｏ基合金、Ｃｏ及びＮｉ及びＦｅ基合金、Ａｌ基合金、Ｃｕ基合金、Ｍｇ基合金、Ｔｉ基合金、鋼、低炭素鋼、及びステンレス鋼のうちの１つ若しくは複数）、少なくとも１つの導電性金属含有材料（例えば、導電性金属窒化物、導電性金属シリサイド、導電性金属炭化物、及び導電性金属酸化物のうちの１つ若しくは複数）、並びに少なくとも１つの導電的にドープされた半導体材料（例えば、導電的にドープされたＳｉ、導電的にドープされたＧｅ、及び導電的にドープされたＳｉＧｅのうちの１つ若しくは複数）のうちの１つ又は複数など、少なくとも１つの導電材料から形成され、それを含み得る。デジット線２４０は、垂直方向に延びるピラー構造２３６（例えば、導電接触構造を介して）に電気的に結合され得る。
ソース層２２２のソース構造２３７は、マイクロ電子デバイス構造１００内でソース層２２２のディスクリート導電構造２２８と実質的に同一の垂直方向位置（例えば、Ｚ方向）に配置され得る。少なくとも１つの誘電材料（例えば、図１Ａ及び図１Ｂを参照して上述された誘電材料１２６）は、ディスクリート導電構造２２８とソース構造２３７との間において水平方向で介在していてもよく、さらに、ディスクリート導電構造２２８間に水平方向で介在してもよい。言い換えれば、誘電材料は、ソース層２２２の水平方向で近いディスクリート導電構造２２８間に水平方向で介在して分離してもよく、さらにソース層２２２のソース構造２３７とディスクリート導電構造２２８との間に水平方向で介在して分離してもよい。ソース構造は、少なくとも１つの金属（例えば、Ｗ、Ｔｉ、Ｍｏ、Ｎｂ、Ｖ、Ｈｆ、Ｔａ、Ｃｒ、Ｚｒ、Ｆｅ、Ｒｕ、Ｏｓ、Ｃｏ、Ｒｈ、Ｉｒ、Ｎｉ、Ｐａ、Ｐｔ、Ｃｕ、Ａｇ、Ａｕ、及びＡｌのうちの１つ若しくは複数）、少なくとも１つの合金（例えば、Ｃｏ基合金、Ｆｅ基合金、Ｎｉ基合金、Ｆｅ及びＮｉ基合金、Ｃｏ及びＮｉ基合金、Ｆｅ及びＣｏ基合金、Ｃｏ及びＮｉ及びＦｅ基合金、Ａｌ基合金、Ｃｕ基合金、Ｍｇ基合金、Ｔｉ基合金、鋼、低炭素鋼、及びステンレス鋼のうちの１つ若しくは複数）、少なくとも１つの導電性金属含有材料（例えば、導電性金属窒化物、導電性金属シリサイド、導電性金属炭化物、及び導電性金属酸化物のうちの１つ若しくは複数）、並びに少なくとも１つの導電的にドープされた半導体材料（例えば、導電的にドープされたＳｉ、導電的にドープされたＧｅ、及び導電的にドープされたＳｉＧｅのうちの１つ若しくは複数）のうちの１つ又は複数など、少なくとも１つの導電材料から形成され、それを含んでもよい。いくつかの実施形態では、ソース構造２３７及びディスクリート導電構造２２８は、互いに実質的に同一の材料組成及び実質的に同一の材料分布を有する。例えば、ソース構造２３７及びディスクリート導電構造２２８は、同一の導電材料にパターンを付ける（例えば、所定の十字線構成を使用して）ことによって形成され得る（例えば、実質的に同時に形成され得る）。
制御部２４６（例えば、制御デバイス）は、ストリングドライバ回路構成、パスゲート、ゲートを選択するための回路構成、導電線を選択するための回路構成、信号を増幅するための回路構成、及び信号を感知するための回路構成のうちの１つ又は複数を含み得る。いくつかの実施形態では、制御部２４６は、スタック構造２０２のメモリアレイ領域２０３の水平境界内に実質的に閉じ込められる。制御部２４６は、デジット線２４０、ソース層２２２のソース構造２３７、及び導電配線構造２２９に例えば電気的に結合され得る。いくつかの実施形態では、制御部２４６は、ＣＭＯＳ回路構成を含み得る。そのような実施形態では、制御部２４６は、「ＣＭＯＳ ｕｎｄｅｒ Ａｒｒａｙ」（「ＣｕＡ」）構成を有するとして特徴付けられ得る。
続けて図２を参照すると、スタック構造２０２の分散スタジアム領域２０５の水平境界（例えば、Ｘ方向）の内部で、マイクロ電子デバイス２００は、スタック構造２０２内に分散されたスタジアム構造２１０を含み得る。スタジアム構造２１０のそれぞれは、個々に、層２０８のうちのいくつかの縁によって画定される段２１８（例えば、接触領域）を含む順階段構造２１２と、層２０８のいくつかの追加縁によって画定される追加段２２０（例えば、接触領域）を含む逆階段構造２１４と、順階段構造２１２と逆階段構造２１４との間に水平方向で介在する中央領域２１６とを含み得る。順階段構造２１２（その段２１８を含む）、逆階段構造２１４（その追加段２２０を含む）、及び中央領域２１６は、それぞれ、図１Ａ及び図１Ｂを参照して上述されたスタジアム構造１１０の順階段構造１１２（その段１１８を含む）、逆階段構造１１４（その追加段１２０を含む）、及び中央領域１１６と実質的に同様であり得る。さらに、スタック構造２０２の分散スタジアム領域２０５の水平境界内では、マイクロ電子デバイス２００は、スタック構造２０２の導電構造２０４に対して電気的アクセスを提供するためにスタジアム構造２１０の段２１８及び／又は追加段２２０と接触する（例えば、物理的接触、電気的接触）導電接触構造２４２（例えば、アクセス線接触、ワード線接触）と、導電接触構造２４２及び制御部２４６から、その間に延びる導電配線構造２２９（例えば、アクセス線配線構造、ワード線配線構造）と、マスキング構造２３０と、ソース層２２２のディスクリート導電構造２２８とをさらに含み得る。
図２に示すように、スタック構造２０２の分散スタジアム領域２０５は、スタック構造２０２内で互いに異なる高さに配置された複数の（例えば、１つより多い）スタジアム構造２１０を含み得る。例えば、スタック構造１０２の分散スタジアム領域２０５は、第１のスタジアム構造２１０Ａと、スタック構造２０２内で第１のスタジアム構造２１０Ａよりも相対的に高い垂直方向位置（例えば、Ｚ方向）の第２のスタジアム構造２１０Ｂと、スタック構造２０２内で第２のスタジアム構造２１０Ｂよりも相対的に高い垂直方向位置の第３のスタジアム構造２１０Ｃと、スタック構造２０２内で第３のスタジアム構造２１０Ｃよりも相対的に高い垂直方向位置の第４のスタジアム構造２１０Ｄとを含み得る。異なるスタジアム構造２１０（例えば、第１のスタジアム構造２１０Ａ、第２のスタジアム構造２１０Ｂ、第３のスタジアム構造２１０Ｃ、第４のスタジアム構造２１０Ｄ）の異なる垂直方向位置は、異なるスタジアム構造２１０の異なる垂直方向位置の層２０８の導電構造２０４と、マイクロ電子デバイス２００の他の構成要素（例えば、制御部２４６）との間の電気接続を可能とする。例えば、図２に示すように、第１のスタジアム構造２１０Ａの垂直方向位置は、スタック構造２０２の相対的に低い層２０８の導電構造２０４への電気接続を容易にすることができ、第２のスタジアム構造２１０Ｂの垂直方向位置は、スタック構造２０２の相対的に高い層２０８の導電構造２０４への電気接続を容易にすることができ、第３のスタジアム構造２１０Ｃの垂直方向位置は、スタック構造２０２の相対的にさらに高い層２０８の導電構造２０４への電気接続を容易にすることができ、第４のスタジアム構造２１０Ｄの垂直方向位置は、スタック構造２０２の相対的にさらにより高い層２０８の導電構造２０４への電気接続を容易にすることができる。第１のスタジアム構造２１０Ａは、例えば、図１Ａ及び図１Ｂを参照して上述したスタジアム構造１１０に対応し得る。
スタック構造２０２の分散スタジアム領域２０５は、任意の所望の量及び分布（例えば、間隔及び配置）のスタジアム構造２１０を含み得る。図２に示すように、いくつかの実施形態では、スタック構造２０２の分散スタジアム領域２０５は、４つのスタジアム構造２１０を含み、スタジアム構造２１０は、実質的に均一に（例えば、等しく、一様に）離れて配置され、スタック構造２０２内のスタジアム構造２１０の垂直方向位置（例えば、Ｚ方向）は、スタック構造２０２のメモリアレイ領域２０３（さらに、したがって、その垂直方向に延びるピラー構造２３６）から離れて水平方向に延びる方向（例えば、Ｘ方向）においてより深くなる（例えば、スタック構造２０２の最上面から垂直方向でより遠くなり、スタック構造２０２の最下面に垂直方向でより近くなる）。さらなる実施形態では、スタック構造２０２の分散スタジアム領域２０５は、図２に図示されるものとは異なる量のスタジアム構造２１０及び／又は異なる分布のスタジアム構造２１０を含み得る。例えば、スタック構造２０２の分散スタジアム領域２０５は、４つよりも多いスタジアム構造２１０（例えば、５つ以上のスタジアム構造２１０、１０以上のスタジアム構造２１０、２５以上のスタジアム構造２１０、５０以上のスタジアム構造２１０）、又は４つ未満のスタジアム構造２１０（例えば、３つ以下のスタジアム構造２１０、２つ以下のスタジアム構造２１０、１つのみのスタジアム構造２１０）を含み得る。他の例として、少なくとも１つのスタジアム構造２１０が、少なくとも１つのスタジアム構造２１０と水平方向で近い（例えば、Ｘ方向）少なくとも２つの他のスタジアム構造２１０から、異なる（例えば、等しくない）距離だけ分離されるように、スタジアム構造２１０は、少なくとも部分的に不均一に（例えば、等しくなく、不一様に）離れて配置され得る。さらなる非限定的な例として、スタック構造２０２内のスタジアム構造２１０の垂直方向位置（例えば、Ｚ方向）は、スタック構造２０２のメモリアレイ領域２０３から離れて水平方向に延びる方向（例えば、Ｘ方向）においてより浅く（例えば、スタック構造２０２の最上面と垂直方向でより近く、スタック構造２０２の最下面から垂直方向でより遠く）なってもよく、或いはスタック構造２０２のメモリアレイ領域２０３から離れて水平方向に延びる方向において他の手法で異なってもよい（例えば、相対的により深い垂直方向位置と相対的により浅い垂直方向位置とを交互に有してもよく、相対的により浅い垂直方向位置と相対的により深い垂直方向位置とを交互に有してもよい）。
図２を続けて参照すると、スタック構造２０２の分散スタジアム領域２０５内のマスキング構造２３０は、第１のスタジアム構造２１０Ａの中央領域２１６の水平境界内に配置され得る。マスキング構造２３０は、第１のスタジアム構造２１０Ａとソース層２２２のディスクリート導電構造２２８との間に垂直方向で介在し得る。マスキング構造２３０は、図１Ａ及び図１Ｂを参照して上述したマスキング構造１３０と実質的に同様であり得る。
さらに図２を参照すると、導電接触構造２４２は、スタジアム構造２１０の段２１８及び／又は追加段２２０における層２０８の導電構造２０４に結合されてもよく、導電構造２０４を、マイクロ電子デバイス２００の導電配線構造２２９（さらに、したがって、制御部２４６）に電気的に結合してもよい。導電接触構造２４２は、少なくとも１つの金属（例えば、Ｗ、Ｔｉ、Ｍｏ、Ｎｂ、Ｖ、Ｈｆ、Ｔａ、Ｃｒ、Ｚｒ、Ｆｅ、Ｒｕ、Ｏｓ、Ｃｏ、Ｒｈ、Ｉｒ、Ｎｉ、Ｐａ、Ｐｔ、Ｃｕ、Ａｇ、Ａｕ、及びＡｌのうちの１つ若しくは複数）、少なくとも１つの合金（例えば、Ｃｏ基合金、Ｆｅ基合金、Ｎｉ基合金、Ｆｅ及びＮｉ基合金、Ｃｏ及びＮｉ基合金、Ｆｅ及びＣｏ基合金、Ｃｏ及びＮｉ及びＦｅ基合金、Ａｌ基合金、Ｃｕ基合金、Ｍｇ基合金、Ｔｉ基合金、鋼、低炭素鋼、及びステンレス鋼のうちの１つ若しくは複数）、少なくとも１つの導電性金属含有材料（例えば、導電性金属窒化物、導電性金属シリサイド、導電性金属炭化物、及び導電性金属酸化物のうちの１つ若しくは複数）、並びに少なくとも１つの導電的にドープされた半導体材料（例えば、導電的にドープされたＳｉ、導電的にドープされたＧｅ、及び導電的にドープされたＳｉＧｅのうちの１つ若しくは複数）のうちの１つ又は複数など、少なくとも１つの導電材料から形成され、それを含んでもよい。導電接触構造２４２のそれぞれは、実質的に同一の材料組成を有してもよく、又は導電接触構造２４２の少なくとも１つは、少なくとも１つの他の導電接触構造２４２とは異なる材料組成を有してもよい。
スタック構造２０２の層２０８のそれぞれは、スタジアム構造２１０のうちの１つ或いは複数のスタジアム構造２１０の段２１８及び／又は追加段２２０のうちの１つ若しくは複数において導電接触構造２４２のうちの少なくとも１つに結合され得る。スタジアム構造２１０のそれぞれ（例えば、第１のスタジアム構造２１０Ａ、第２のスタジアム構造２１０Ｂ、第３のスタジアム構造２１０Ｃ、第４のスタジアム構造２１０Ｄ）に対して、導電接触構造２４２は、その単一（例えば、唯一）の階段構造（例えば、その順階段構造２１２若しくはその逆階段構造２１４）上、又はそれにわたって形成されてもよく、或いはその階段構造（例えば、その順階段構造２１２及びその逆階段構造２１４）のうちの複数の（例えば、１つより多い）階段構造上に、又はそれにわたって形成されてもよい。さらに、同一のスタジアム構造２１０（例えば、第１のスタジアム構造２１０Ａ、第２のスタジアム構造２１０Ｂ、第３のスタジアム構造２１０Ｃ、若しくは第４のスタジアム構造２１０Ｄ）の同一の階段構造（例えば、順階段構造２１２若しくは逆階段構造２１４）上、又はそれにわたって形成される導電接触構造２４２は、（例えば、図２に示すＸ方向に直交する水平方向において）互いに実質的に水平に整列されてもよく、或いは、（例えば、図２に示すＸ方向に直交する水平方向において）互いに少なくとも部分的に整列しなくてもよい（例えば、片寄っていてもよい）。
続けて図２を参照すると、導電配線構造２２９は、導電接触構造２４２と、制御部２４６の制御ロジックデバイス（例えば、ストリングドライバ）とを電気的に接続し得る。導電配線構造２２９は、例えば、導電接触構造２４２からスタック構造２０２の分散スタジアム領域２０５を通って制御部２４６の制御ロジックデバイスへ延在してもよい。図２に示すように、導電配線構造２２９は、水平方向に延びる導電配線構造２２９Ａと、垂直方向に延びる導電配線構造２２９Ｂと、追加の水平方向に延びる導電配線構造２２９Ｃとを含み得る。水平方向に延びる導電配線構造２２９Ａのうちの少なくともいくつかは、（例えば、Ｘ方向及びＹ方向のうちの１つ又は複数において）導電接触構造２４２から少なくともいくつかの垂直方向に延びる導電配線構造２２９Ｂへ水平方向に延在してもよく、追加の水平方向に延びる導電配線構造２２９Ｃの少なくともいくつかは、（例えば、Ｘ方向及びＹ方向のうちの１つ又は複数において）垂直方向に延びる導電配線構造２２９Ｂから制御部２４６へ水平方向に延在してもよい。したがって、導電配線構造２２９は、（例えば、スタック構造２０２のメモリアレイ領域２０３内のメモリセル２３８と関連したデータの読み出し、書き込み、又は消去のために）導電構造２０４に電気的アクセスを提供するために、制御部２４６の制御ロジックデバイスとスタック構造２０２の異なる層２０８の導電構造２０４との間に電気接続を形成できる。
導電配線構造２２９は、少なくとも１つの金属（例えば、Ｗ、Ｔｉ、Ｍｏ、Ｎｂ、Ｖ、Ｈｆ、Ｔａ、Ｃｒ、Ｚｒ、Ｆｅ、Ｒｕ、Ｏｓ、Ｃｏ、Ｒｈ、Ｉｒ、Ｎｉ、Ｐａ、Ｐｔ、Ｃｕ、Ａｇ、Ａｕ、及びＡｌのうちの１つ若しくは複数）、少なくとも１つの合金（例えば、Ｃｏ基合金、Ｆｅ基合金、Ｎｉ基合金、Ｆｅ及びＮｉ基合金、Ｃｏ及びＮｉ基合金、Ｆｅ及びＣｏ基合金、Ｃｏ及びＮｉ及びＦｅ基合金、Ａｌ基合金、Ｃｕ基合金、Ｍｇ基合金、Ｔｉ基合金、鋼、低炭素鋼、及びステンレス鋼のうちの１つ若しくは複数）、少なくとも１つの導電性金属含有材料（例えば、導電性金属窒化物、導電性金属シリサイド、導電性金属炭化物、及び導電性金属酸化物のうちの１つ若しくは複数）、並びに少なくとも１つの導電的にドープされた半導体材料（例えば、導電的にドープされたＳｉ、導電的にドープされたＧｅ、及び導電的にドープされたＳｉＧｅのうちの１つ若しくは複数）のうちの１つ又は複数など、少なくとも１つの導電材料から形成され、それを含んでもよい。導電配線構造２２９のそれぞれは、実質的に同一の材料組成を有してもよく、又は導電配線構造２２９の少なくとも１つは、少なくとも１つの他の導電配線構造２２９とは異なる材料組成を有してもよい。
したがって、本開示の実施形態によれば、メモリデバイスは、スタック構造と、スタジアム構造と、ディスクリート導電構造と、導電マスキング構造と、メモリセルのストリングとを含む。スタック構造は、層に配置された導電構造と絶縁構造との垂直方向に交互の配列を含む。層のそれぞれは、個々に、導電構造のうちの少なくとも１つ及び絶縁構造のうちの少なくとも１つを含む。スタジアム構造は、スタック構造内にあり、個々に、少なくともいくつかの層の水平方向端部を含む段を有する対向階段構造と、対向階段構造間に水平方向で介在する中央領域と、を含む。ディスクリート導電構造は、スタック構造の下に置かれる。ディスクリート導電構造のグループは、スタジアム構造の中央領域の水平境界内に配置される。導電マスキング構造は、ディスクリート導電構造と、スタジアム構造の中央領域との間に介在する。メモリセルのストリングは、スタック構造を通って垂直方向に延びる。
さらに、本開示のさらなる実施形態によれば、３Ｄ ＮＡＮＤフラッシュメモリデバイスは、スタック構造と、ソース層と、マスキング構造と、半導電ピラー構造とを含む。スタック構造は、層に配置された垂直方向に交互の導電構造と絶縁構造とを含む。スタック構造は、分散スタジアム領域と、分散スタジアム領域と水平方向で近いメモリアレイ領域とをさらに含む。分散スタジアム領域は、スタック構造内で互いに異なる垂直方向位置に配置されたスタジアム構造を含む。スタジアム構造は、それぞれ、個々に、層の部分の縁を含む順階段構造と、順階段構造の鏡像であり、層の部分の追加縁を含む逆階段構造と、順階段構造と逆階段構造との間に水平方向で介在する中央領域とを含む。ソース層は、スタック構造の垂直方向で下に置かれ、スタック構造のメモリアレイ領域の水平境界内のソース構造と、スタック構造の分散スタジアム領域の水平境界内のディスクリート導電構造とを含む。マスキング構造は、ディスクリート導電構造とスタック構造との間に垂直方向で介在し、スタック構造内の相対的に低い垂直方向位置に配置されたスタジアム構造のうちの１つの中央領域の水平境界内に実質的に水平方向で閉じ込められる。半導電ピラー構造は、スタック構造のメモリアレイ領域の水平境界内にあり、スタック構造を通って垂直方向に延びる。
さらなる実施形態では、本開示のマイクロ電子デバイス構造は、図１Ａ及び図１Ｂを参照して上述されたマイクロ電子デバイス構造１００（及び図２を参照して上述されたマイクロ電子デバイス２００のマイクロ電子デバイス構造２０１）とは異なる特徴（例えば、構造、材料、層）を含み得る。例えば、図３Ａは、本開示のさらなる実施形態による、マイクロ電子デバイス（例えば、半導体デバイス、３Ｄ ＮＡＮＤフラッシュメモリデバイスなどのメモリデバイス）のマイクロ電子デバイス構造３００の簡略化された部分的断面図である。図３Ｂは、図３Ａに示されるマイクロ電子デバイス構造１００の断面Ａ２（例えば部分、領域）の簡略化された部分的上面図である。図面と関連の記載とを明瞭にし、理解を容易にするために、マイクロ電子デバイス構造３００の相対的に垂直方向に低い構成要素の上に置かれたマイクロ電子デバイス構造３００の何らかの垂直方向に高い構成要素（例えば、特徴、構造、デバイス）は、図３Ｂのマイクロ電子デバイス構造３００の特定の態様に焦点を当てるために図３Ｂでは省略されている。図３Ａ及び図３Ｂ並びに以下の関連の記載にわたって、図１Ａ及び図１Ｂのうちの１つ若しくは複数を参照して上述されたマイクロ電子デバイス構造１００の特徴と機能的に類似した特徴（例えば、構造、材料、領域）は、１００だけ増やした類似の参照番号で言及される。繰り返しを避けるため、図３Ａ及び図３Ｂに示された全特徴が本明細書で詳述されるわけではない。むしろ、以下に特記しない限り、図３Ａ及び図３Ｂにおいて、図１Ａ及び図１Ｂのうちの１つ又は複数を参照して上述された特徴の参照番号を１００だけ増やした参照番号で示された特徴は、上述した特徴と実質的に同様であり、実質的に同様の手法で形成されることが理解されるであろう。
図３Ａ及び図３Ｂを共に参照すると、マイクロ電子デバイス構造３００のソース層３２２（図３Ａ）の構成は、図１Ａ及び図１Ｂを参照して上述されたマイクロ電子デバイス構造１００のソース層１２２（図１Ｂ）の構成と異なってもよい。例えば、図３Ａに図示するように、マイクロ電子デバイス構造３００のソース層３２２は、ディスクリート導電構造３２８及び追加ディスクリート導電構造３２３を含み得る。ソース層３２２の個々の追加ディスクリート導電構造３２３は、ソース層３２２の個々のディスクリート導電構造３２８よりも相対的に大きい水平方向の寸法を有してもよく、ソース層３２２のいくつかの水平方向で近いディスクリート導電構造３２８の間に水平方向で介在してもよい（例えば、Ｘ方向）。
マイクロ電子デバイス構造３００のスタック構造３０２の個々のブロック３３８（図３Ｂ）の水平境界内において、単一（例えば、唯一）の追加ディスクリート導電構造３２３が、スタジアム構造３１０の中央領域３１６の水平境界内に配置され得る。追加ディスクリート導電構造３２３は、スタジアム構造３１０の順階段構造３１２の垂直方向で最も低い段３１８の水平境界における位置又は水平境界内の位置からスタジアム構造３１０の逆階段構造３１４の垂直方向に最も低い追加段３２０の水平境界における位置又は水平境界内の位置へ、中央領域３１６を横切って、第１の水平方向（例えば、Ｘ方向）に連続して延在し得る。さらに、図３Ｂに示すように、追加ディスクリート導電構造３２３は、ブロック３３８の第１の側と水平方向で近い第１の溝穴３３６における位置又は第１の溝穴３３６と水平方向で近接した位置からブロック３３８の第２の対向側と水平方向で近い第２の溝穴３３６における他の位置又は第２の溝穴３３６と水平方向で近接した他の位置へ、中央領域３１６を横切って、第１の方向に直交した第２の水平方向（例えば、Ｙ方向）で連続して延在し得る。図３Ｂに示すように、追加ディスクリート導電構造３２３は、スタジアム構造３１０の中央領域３１６の水平部分の実質的に全てを横切って水平方向に延在し得る。スタック構造３０２の個々のブロック３３８（図３Ｂ）の水平境界内のディスクリート導電構造３２８（図３Ａ）は、それぞれがスタジアム構造３１０の中央領域３１６の水平境界の外側に配置され得る。
ソース層３２２の追加ディスクリート導電構造３２３は、それぞれ、個々に、スタジアム構造３１０の中央領域３１６の水平方向の形状と相補関係にある水平方向の断面形状を、その垂直方向の全体にわたって呈し得る。いくつかの実施形態では、追加ディスクリート導電構造３２３のうちの１つ又は複数の（例えば、それぞれ）は、略四角形（例えば、略長方形、略正方形）の水平方向の断面形状を呈する。追加ディスクリート導電構造３２３のそれぞれは、追加ディスクリート導電構造３２３の互いにほぼ同一の幾何学構成（例えば、同一の寸法及び同一の形状）を呈してもよく、又は追加ディスクリート導電構造３２３のうちの少なくとも１つは、追加ディスクリート導電構造３２３のうちの少なくとも１つの他のものとは異なる幾何学構成（例えば、１つ若しくは複数の異なる寸法、異なる形状）を呈してもよい。
図３Ｂに示されるように、いくつかの実施形態では、スタック構造３０２の個々のブロック３３８の水平境界内の各追加ディスクリート導電構造３２３は、スタック構造３０２のブロック３３８のＹ方向における水平方向中心線Ｂ２－Ｂ２に沿って水平方向中心に配置される。さらなる実施形態において、スタック構造３０２の個々のブロック３３８の水平境界内の１つ若しくは複数の追加ディスクリート導電構造３２３は、ブロック３３８の水平方向中心線Ｂ２－Ｂ２からＹ方向において水平方向で片寄っている。さらに、図３Ａを参照すると、ソース層３２２の追加ディスクリート導電構造３２３は、マイクロ電子デバイス構造３００内でソース層３２２のディスクリート導電構造３２８と実質的に同一の垂直方向位置（例えば、Ｚ方向）に配置され得る。
追加ディスクリート導電構造３２３は、それぞれ、個々に、少なくとも１つの金属（例えば、Ｗ、Ｔｉ、Ｍｏ、Ｎｂ、Ｖ、Ｈｆ、Ｔａ、Ｃｒ、Ｚｒ、Ｆｅ、Ｒｕ、Ｏｓ、Ｃｏ、Ｒｈ、Ｉｒ、Ｎｉ、Ｐａ、Ｐｔ、Ｃｕ、Ａｇ、Ａｕ、及びＡｌのうちの１つ若しくは複数）、少なくとも１つの合金（例えば、Ｃｏ基合金、Ｆｅ基合金、Ｎｉ基合金、Ｆｅ及びＮｉ基合金、Ｃｏ及びＮｉ基合金、Ｆｅ及びＣｏ基合金、Ｃｏ及びＮｉ及びＦｅ基合金、Ａｌ基合金、Ｃｕ基合金、Ｍｇ基合金、Ｔｉ基合金、鋼、低炭素鋼、及びステンレス鋼のうちの１つ若しくは複数）、少なくとも１つの導電性金属含有材料（例えば、導電性金属窒化物、導電性金属シリサイド、及び導電性金属炭化物、導電性金属酸化物のうちの１つ若しくは複数）、並びに少なくとも１つの導電的にドープされた半導体材料（例えば、導電的にドープされたＳｉ、導電的にドープされたＧｅ、及び導電的にドープされたＳｉＧｅのうちの１つ若しくは複数）のうちの１つ又は複数など、少なくとも１つの導電材料から形成されて含んでもよい。追加ディスクリート導電構造３２３の材料組成は、ディスクリート導電構造３２８の材料組成と実質的に同一でもよく、又は追加ディスクリート導電構造３２３の材料組成は、ディスクリート導電構造３２８の材料組成と異なってもよい。いくつかの実施形態では、追加ディスクリート導電構造３２３は、それぞれ導電的にドープされた多結晶シリコンから形成され、それを含んでもよい。追加ディスクリート導電構造３２３のそれぞれは、個々に、少なくとも１つの導電材料の実質的に均質な分布、又は少なくとも１つの導電材料の実質的に非均質な分布を含み得る。いくつかの実施形態では、ソース層３２２の追加ディスクリート導電構造３２３のそれぞれは、導電材料の実質的に均質な分布を呈する。さらなる実施形態では、ソース層３２２の追加ディスクリート導電構造３２３のうちの少なくとも１つ（例えば、それぞれ）は、少なくとも１つの導電材料の実質的に非均質な分布を呈する。追加ディスクリート導電構造３２３は、例えば、個々に、少なくとも２つの異なる導電材料のスタックから形成され、それを含み得る。
図３Ａに示すように、少なくとも１つの誘電材料３２６は、ディスクリート導電構造３２８と追加ディスクリート導電構造３２３との間に水平方向で介在してもよい。言い換えれば、誘電材料３２６は、ソース層３２２の追加ディスクリート導電構造３２３とディスクリート導電構造３２８との間に水平方向に介在し、それらを分離し得る。
図３Ａ及び図３Ｂに示すように、マイクロ電子デバイス構造３００は、図１Ａ及び図１Ｂを参照して上述したマイクロ電子デバイス構造１００のマスク構造１３０及び誘電内張り材料１３４とそれぞれ類似したマスキング構造及び誘電内張り材料が実質的になくてもよい。例えば、スタック構造３０２を有するスタジアム構造３１０の中央領域３１６の水平境界内において、誘電材料３２６のみが、最も低い垂直境界であるスタック構造３０２と、ソース層３２２の追加ディスクリート導電構造３２３の最も上方の垂直境界との間に垂直方向で介在する空間内に存在し得る。追加ディスクリート導電構造３２３の構成及び位置は、最も低い垂直境界であるスタック構造３０２と追加ディスクリート導電構造３２３の最も上方の垂直境界との間に垂直にマスク構造（例えば、マスク構造１３０（図１Ａ及び図１Ｂ））を形成する必要なくても、スタジアム構造３１０（さらに、したがってトレンチ３２７）を形成するために用いられる少なくとも１つの材料除去プロセス中にソース層３２２の垂直方向で下に置かれる１つ又は複数の構造（例えば、導電配線層３２４の導電配線構造３２９のうちの１つ又は複数）に対する望ましくない損傷を実質的に防ぐ、又は防止できる。
マイクロ電子デバイス構造３００は、本開示のマイクロ電子デバイスの実施形態に含まれ得る。例えば、マイクロ電子デバイス構造３００は、マイクロ電子デバイス構造２０１（上述したように、図１Ａ及び図１Ｂを参照して上述されたマイクロ電子デバイス構造１００と実質的に同様であり得る）の代わりに、図２を参照して上述されたマイクロ電子デバイス２００内に含まれてもよい。
したがって、本開示の実施形態によれば、マイクロ電子デバイスは、スタック構造と、スタック構造内のスタジアム構造と、スタック構造の垂直方向で下方のソース層とを含む。スタック構造は、それぞれが導電構造と、その導電構造に垂直方向で近い誘電構造とを含む層を含む。スタジアム構造は、スタック構造内にあり、対向階段構造と中央領域とを含む。対向階段構造は、互いの鏡像であり、それぞれが層のうちの少なくともいくつかの縁を含む段を有する。中央領域は、対向階段構造間に水平方向で介在する。ソース層は、スタック構造の垂直方向で下方にあり、ディスクリート導電構造と、追加ディスクリート導電構造とを含む。ディスクリート導電構造は、スタジアム構造の対向階段構造の水平境界内にある。追加ディスクリート導電構造は、スタジアム構造の中央領域の水平境界内にあり、ディスクリート導電構造のうちの１つ又は複数よりも相対的に大きい水平方向の寸法を有する。
本開示の実施形態による、マイクロ電子デバイス構造（例えば、図１Ａ及び図１Ｂを参照して上述されたマイクロ電子デバイス構造１００、図３Ａ及び図３Ｂを参照して上述されたマイクロ電子デバイス構造３００）及びマイクロ電子デバイス（例えば、図２を参照して上述されたマイクロ電子デバイス２００）は、本開示の電子システムの実施形態において使用されてもよい。例えば、図４は、本開示の実施形態による例示的な電子システム４００のブロック図である。電子システム４００は、例えば、コンピュータ又はコンピュータハードウェアコンポーネント、サーバ又は他のネットワーキングハードウェアコンポーネント、セルラ電話、デジタルカメラ、パーソナルデジタルアシスタント（ＰＤＡ）、ポータブルメディア（例えば、音楽）プレーヤー、例えばｉＰａｄ（登録商標）又はＳＵＲＦＡＣＥ（登録商標）のタブレットなどのＷｉ－Ｆｉ又はセルラが可能なタブレット、電子ブック、ナビゲーションデバイスなどを含み得る。電子システム４００は、少なくとも１つのメモリデバイス４０２を含む。メモリデバイス４０２は、例えば、本明細書で上述されたマイクロ電子デバイス構造（例えば、図１Ａ及び図１Ｂを参照して上述されたマイクロ電子デバイス構造１００）及びマイクロ電子デバイス（例えば、図２を参照して上述されたマイクロ電子デバイス２００）のうちの１つ又は複数の実施形態を含み得る。電子システム４００は、さらに、少なくとも１つの電子信号プロセッサデバイス４０４（「マイクロプロセッサ」と呼ばれることも多い）を含み得る。電子信号プロセッサデバイス４０４は、任意で、マイクロ電子デバイス構造（例えば、図１Ａ及び図１Ｂを参照して上述されたマイクロ電子デバイス構造１００、図３Ａ及び図３Ｂを参照して上述されたマイクロ電子デバイス構造３００）及びマイクロ電子デバイス（例えば、図２を参照して上述されたマイクロ電子デバイス２００）のうちの１つ又は複数の実施形態を含み得る。メモリデバイス４０２及び電子信号プロセッサデバイス４０４が２つの分離したデバイスとして図４に図示されているが、さらなる実施形態では、メモリデバイス４０２及び電子信号プロセッサデバイス４０４の機能性を有する単一（例えば、唯一）のメモリ／プロセッサデバイスが電子システム４００に含まれる。そのような実施形態では、メモリ／プロセッサデバイスは、例えば、本明細書で上述されたマイクロ電子デバイス構造（例えば、図１Ａ及び図１Ｂを参照して上述されたマイクロ電子デバイス構造１００）及びマイクロ電子デバイス（例えば、図２を参照して上述されたマイクロ電子デバイス２００）のうちの１つ又は複数を含み得る。電子システム４００は、例えば、マウス若しくは他のポインティングデバイス、キーボード、タッチパッド、ボタン、又は制御パネルなど、ユーザによって電子システム４００へ情報を入力するための１つ又は複数の入力デバイス４０６をさらに含み得る。電子システム４００は、さらに、情報（例えば、視覚又は音声出力）をユーザへ出力するための、例えば、モニター、ディスプレイ、プリンター、音声出力ジャック、スピーカーなどの１つ又は複数の出力デバイス４０８を含み得る。いくつかの実施形態では、入力デバイス４０６及び出力デバイス４０８は、情報を電子システム４００に入力するためと、視覚情報をユーザに出力するためとの両方のために使用可能な単一のタッチスクリーンデバイスを含み得る。入力デバイス４０６及び出力デバイス４０８は、メモリデバイス４０２及び電子信号プロセッサデバイス４０４のうちの１つ又は複数と電気的に通信し得る。
したがって、本開示の実施形態によれば、電子システムは、入力デバイスと、出力デバイスと、入力デバイス及び出力デバイスに動作可能に結合されたプロセッサデバイスと、プロセッサデバイスと動作可能に結合されたメモリデバイスとを含む。メモリデバイスは、スタック構造と、スタジアム構造と、ソース層と、マスキング構造とを含む少なくとも１つのマイクロ電子デバイス構造を含む。スタック構造は、それぞれが導電構造と、その導電構造に垂直方向で近い誘電構造とを含む層を含む。スタジアム構造は、スタック構造内にあり、層のうちの少なくともいくつかの縁を含む段を呈する。ソース層は、スタック構造の垂直方向で下方にあり、スタジアム構造の水平境界内にディスクリート導電構造を含む。マスキング構造は、段を有さないスタジアム構造の水平方向中央領域の水平境界内に実質的に閉じ込められる。マスキング構造は、スタジアム構造の水平方向中央領域の水平境界内でソース層のディスクリート導電構造のいくつかの間に水平方向に延びてディスクリート導電構造のいくつかと部分的に水平方向で重なる少なくとも１つのマスキング材料を含む。
本開示の構造（例えば、マイクロ電子デバイス構造１００、マイクロ電子デバイス構造３００）、デバイス（例えば、マイクロ電子デバイス２００）、及びシステム（例えば、電子デバイス４００）は、従来の構造、従来のデバイス、及び従来のシステムと比較して、性能、信頼性及び耐久性の改善、低コスト化、部品のさらなる小型化、パターン品質の改善、及び高実装密度のうちの１つ又は複数を促進するため、有益である。非限定的な例として、本開示のソース層及びマスキング構造の構成は、従来のマイクロ電子デバイス構成と比較した場合、本開示のマイクロ電子デバイスの１つ又は複数の構成要素に対する望ましくない損傷（例えば、望ましくない剥離、望ましくないエッチング）のおそれを低減し得る。
さらなる非限定的で例示的な、本開示の実施形態が以下に記載される。
実施形態１：それぞれが導電構造と、導電構造に垂直方向で近い絶縁構造とを含む層を有するスタック構造と、スタック構造内にあり、層の縁を含む段を有する順階段構造、順階段構造に対向し、層の追加縁を含む追加段を有する逆階段構造、及び順階段構造と逆階段構造との間に水平方向で介在する中央領域を含むスタジアム構造と、スタック構造の下に置かれ、スタジアム構造の中央領域の水平境界内にディスクリート導電構造を含み、ディスクリート導電構造が、誘電材料によって水平方向で互いに分離されるソース層と、スタジアム構造の中央領域の水平境界内に閉じ込められてソース層のディスクリート導電構造とスタジアム構造の中央領域との間に垂直方向で介在するマスキング構造であって、ディスクリート導電構造間に水平方向で介在する誘電材料の部分を水平方向で被覆するセグメントを含むマスキング構造と、を含むマイクロ電子デバイス。
実施形態２：ソース層は、第１の水平方向に延びるディスクリート導電構造の行と、第１の水平方向に直交する第２の水平方向に延びるディスクリート導電構造の列とを含む、実施形態１に記載のマイクロ電子デバイス。
実施形態３：ソース層のディスクリート導電構造は、導電的にドープされた多結晶シリコンを含む、実施形態１及び２の一項に記載のマイクロ電子デバイス。
実施形態４：マスキング構造の最も外側の水平境界は、スタジアム構造の中央領域の水平境界よりも小さい、実施形態１から３のいずれか一項に記載のマイクロ電子デバイス。
実施形態５：マスキング構造のセグメントのいくつかは、ディスクリート導電構造のいくつかに部分的に水平方向で重なる、実施形態１から４のいずれか一項に記載のマイクロ電子デバイス。
実施形態６：マスキング構造を通って垂直方向に延び、マスキング構造のセグメント間に水平方向で配置される開口部をさらに含む、実施形態１から５のいずれか一項に記載のマイクロ電子デバイス。
実施形態７：マスキング構造内の開口部は、ディスクリート導電構造のいくつかの水平境界内に閉じ込められる、実施形態６に記載のマイクロ電子デバイス。
実施形態８：マスキング構造内の開口部は、誘電充填材料が充填される、実施形態６及び７の一項に記載のマイクロ電子デバイス。
実施形態９：マスキング構造は、導電材料を含む、実施形態１から８のいずれか一項に記載のマイクロ電子デバイス。
実施形態１０：導電材料は、元素として存在するタングステンを含む、実施形態９に記載のマイクロ電子デバイス。
実施形態１１：それぞれが導電構造と、導電構造に垂直方向で近い誘電構造とを含む層を含むスタック構造と、スタック構造内にあるスタジアム構造であって、互いの鏡像であり、それぞれが層のうちの少なくともいくつかの縁を含む段を有する対向階段構造、及び対向階段構造間に水平方向で介在する中央領域を含むスタジアム構造と、スタック構造の垂直方向で下方にあるソース層であって、スタジアム構造の対向階段構造の水平境界内のディスクリート導電構造、及びスタジアム構造の中央領域の水平境界内にあり、ディスクリート導電構造のうちの１つ又は複数よりも相対的に大きい水平方向の寸法を有する追加ディスクリート導電構造を含むソース層と、を含むマイクロ電子デバイス。
実施形態１２：ソース層の追加ディスクリート導電構造は、スタジアム構造の対向階段構造のうちの第１の階段構造の垂直方向の最も低い段からスタジアム構造の対向階段構造のうちの第２の階段構造の垂直方向の最も低い段へ、スタジアム構造の中央領域を横切って、第１の水平方向に連続して延びる、実施形態１１に記載のマイクロ電子デバイス。
実施形態１３：ソース層の追加ディスクリート導電構造は、スタジアム構造の中央領域の水平領域の実質的に全てを横切って水平方向に延びる、実施形態１１に記載のマイクロ電子デバイス。
実施形態１４：ソース層の追加ディスクリート導電構造は、ソース層のディスクリート導電構造と実質的に同一の垂直方向位置及び実質的に同一の材料組成を有する、実施形態１１から１３のいずれか一項に記載のマイクロ電子デバイス。
実施形態１５：層に配置された導電構造と絶縁構造との垂直方向に交互の配列を含み、層のそれぞれは、個々に、導電構造のうちの少なくとも１つ及び絶縁構造のうちの少なくとも１つを含む、スタック構造と、前記スタック構造内にあるスタジアム構造であって、個々に、少なくともいくつかの層の水平方向端部を含む段を有する対向階段構造、及び対向階段構造間に水平方向で介在する中央領域を含むスタジアム構造と、スタック構造の下に置かれたディスクリート導電構造であって、ディスクリート導電構造のグループが、スタジアム構造の中央領域の水平境界内に配置されるディスクリート導電構造と、ディスクリート導電構造とスタジアム構造の中央領域との間に介在する導電マスキング構造と、スタック構造を通って垂直方向に延びるメモリセルのストリングと、を含むメモリデバイス。
実施形態１６：スタック構造の上に置かれ、メモリセルのストリングに電気的に結合されたデジット線と、スタック構造の下に置かれ、メモリセルのストリングに電気的に結合されたソース構造と、スタジアム構造の対向階段構造の段のうちの少なくともいくつかの上の導電接触構造と、導電接触構造に電気的に結合された導電配線構造と、ソース構造、デジット線、及び導電配線構造に電気的に結合された制御デバイスと、をさらに含む、実施形態１５に記載のメモリデバイス。
実施形態１７：ソース構造及びディスクリート導電構造は、互いに実質的に同一の垂直方向位置に配置される、実施形態１６に記載のメモリデバイス。
実施形態１８：導電マスキング構造は、スタジアム構造の中央領域の水平境界内に実質的に閉じ込められ、導電マスキング構造は、スタジアム構造の中央領域の水平境界内に配置されたディスクリート導電構造のグループの全体よりも少ないグループにわたって水平方向に延びる、実施形態１５から１７のいずれか一項に記載のメモリデバイス。
実施形態１９：導電マスキング構造の水平方向中心は、スタジアム構造の中央領域の水平方向中心と実質的に整列している、実施形態１８に記載のメモリデバイス。
実施形態２０：導電マスキング構造は、導電マスキング構造を通って垂直方向に延びる開口部をさらに含み、水平方向中心開口部は、ディスクリート導電構造のグループのディスクリート導電構造のうちのいくつかの水平方向中心と実質的に整列している、実施形態１８に記載のメモリデバイス。
実施形態２１：ディスクリート導電構造のグループの水平方向で近いディスクリート導電構造間に水平方向で介在し、ディスクリート導電構造のグループと導電マスキング構造との間に垂直方向で介在し、導電マスキング構造内で開口部を充填する誘電材料をさらに含む、実施形態２０に記載のメモリデバイス。
実施形態２２：３Ｄ ＮＡＮＤフラッシュメモリデバイスであって、前記３Ｄ ＮＡＮＤフラッシュメモリデバイスは、層に配置された垂直方向に交互の導電構造と絶縁構造とを含むスタック構造を含み、スタック構造は、スタック構造内で互いに異なる垂直方向位置に配置されたスタジアム構造を含む分散スタジアム領域を含み、スタジアム構造は、それぞれ、個々に、層の部分の縁を含む順階段構造と、順階段構造の鏡像であり、層の部分の追加縁を含む逆階段構造と、順階段構造と逆階段構造との間に水平方向で介在する中央領域とを含み、スタック構造は、分散スタジアム領域と水平方向で近いメモリアレイ領域をさらに含み、３Ｄ ＮＡＮＤフラッシュメモリデバイスは、スタック構造の垂直方向で下に置かれたソース層をさらに含み、ソース層は、スタック構造のメモリアレイ領域の水平境界内のソース構造と、スタック構造の分散スタジアム領域の水平境界内のディスクリート導電構造とを含み、３Ｄ ＮＡＮＤフラッシュメモリデバイスは、ディスクリート導電構造とスタック構造との間に垂直方向で介在し、スタック構造内の相対的に低い垂直方向位置に配置されたスタジアム構造のうちの１つの中央領域の水平境界内に実質的に水平方向で閉じ込められたマスキング構造と、スタック構造のメモリアレイ領域の水平境界内にあり、スタック構造を通って垂直方向に延びる半導電ピラー構造とをさらに含む、３Ｄ ＮＡＮＤフラッシュメモリデバイス。
実施形態２３：３Ｄ ＮＡＮＤフラッシュメモリデバイスは、スタック構造のメモリアレイ領域の水平境界の垂直方向で上に置かれ、その内部にあるデジット線をさらに含み、半導電ピラー構造は、デジット線とソース構造と電気通信状態にあり、３Ｄ ＮＡＮＤフラッシュメモリデバイスは、メモリアレイ領域の垂直方向で上に置かれメモリアレイ領域の水平境界内にある制御デバイスをさらに含み、制御デバイスは、スタック構造の層のソース構造、デジット線、及び導電構造と電気通信状態にあるＣＭＯＳ回路構成を含む、実施形態２２に記載の３Ｄ ＮＡＮＤフラッシュメモリデバイス。
実施形態２４：ソース層のディスクリート導電構造は、少なくとも１つの誘電材料によって、別のもの、さらに前記ソース構造から電気的に絶縁されている、実施形態２２及び２３の一項に記載の３Ｄ ＮＡＮＤフラッシュメモリデバイス。
実施形態２５：マスキング構造は、スタジアム構造のうちの１つの中央領域の水平境界内で、互いに水平方向で近いディスクリート導電構造のうちのいくつかの間で水平方向に延び、水平方向で部分的にそのいくつかと重なる導電材料を含む、実施形態２２から２４のいずれか一項に記載の３Ｄ ＮＡＮＤフラッシュメモリデバイス。
実施形態２６：マスキング構造は、導電材料を通って垂直方向に延び、ディスクリート導電構造のうちのいくつかと水平方向で重なる充填済み開口部をさらに含み、充填済み開口部はここにおける誘電材料を有する、実施形態２５に記載の３Ｄ ＮＡＮＤフラッシュメモリデバイス。
実施形態２７：マスキング構造の水平境界及びより低い垂直境界を実質的に被覆して囲む誘電内張り材料をさらに含む、実施形態２２から２６のいずれか一項に記載の３Ｄ ＮＡＮＤフラッシュメモリデバイス。
実施形態２８：入力デバイスと、出力デバイスと、入力デバイス及び出力デバイスに動作可能に結合されたプロセッサデバイスと、プロセッサデバイスと動作可能に結合され、少なくとも１つのマイクロ電子デバイス構造を含むメモリデバイスとを含む電子システムであって、少なくとも１つのマイクロ電子デバイス構造は、それぞれが導電構造と、導電構造に垂直方向で近い誘電構造とを含む層を含むスタック構造と、スタック構造内にあり、層のうちの少なくともいくつかの縁を含む段を呈するスタジアム構造と、スタック構造の垂直方向で下方にあり、スタジアム構造の水平境界内にディスクリート導電構造を含むソース層と、段を有さないスタジアム構造の水平方向中央領域の水平境界内に実質的に閉じ込められたマスキング構造とを含み、マスキング構造は、スタジアム構造の水平方向中央領域の水平境界内でソース層のディスクリート導電構造のいくつかの間に水平方向に延びて部分的に水平方向でそのいくつかと重なる少なくとも１つのマスキング材料を含む、電子システム。
実施形態２９：メモリデバイスは、３Ｄ ＮＡＮＤフラッシュメモリデバイスを含む、実施形態２８に記載の電子システム。
本開示は、様々な修正及び代替的な形態の影響を受けやすいが、特定の実施形態は、本明細書で詳細に説明された例として示されたものである。ただし、本開示は、開示される特定の形態に限定されない。むしろ、本開示は、以下の添付の請求項及びそれらの法的な等価物の範囲内に存在する全ての修正、等価物、及び代替を網羅するものである。
Claims (29)
- それぞれが導電構造と、前記導電構造に垂直方向で近い絶縁構造とを含む層を有するスタック構造と、
前記スタック構造内にあるスタジアム構造であって、
前記層の縁を含む段を有する順階段構造、
前記順階段構造に対向し、前記層の追加縁を含む追加段を有する逆階段構造、及び
前記順階段構造と前記逆階段構造との間に水平方向で介在する中央領域を含む
スタジアム構造と、
前記スタック構造の下に置かれ、前記スタジアム構造の前記中央領域の水平境界内にディスクリート導電構造を含み、前記ディスクリート導電構造が、誘電材料によって水平方向で互いに分離されるソース層と、
前記スタジアム構造の前記中央領域の前記水平境界内に閉じ込められて前記ソース層の前記ディスクリート導電構造と前記スタジアム構造の前記中央領域との間に垂直方向で介在するマスキング構造であって、前記ディスクリート導電構造間に水平方向で介在する前記誘電材料の部分を水平方向で被覆するセグメントを含むマスキング構造と、
を含むマイクロ電子デバイス。 - 前記ソース層は、
第１の水平方向に延びる前記ディスクリート導電構造の行と、
前記第１の水平方向に直交する第２の水平方向に延びる前記ディスクリート導電構造の列とを含む、
請求項１に記載のマイクロ電子デバイス。 - 前記ソース層の前記ディスクリート導電構造は、導電的にドープされた多結晶シリコンを含む、請求項１に記載のマイクロ電子デバイス。
- 前記マスキング構造の最も外側の水平境界は、前記スタジアム構造の前記中央領域の水平境界よりも小さい、請求項１に記載のマイクロ電子デバイス。
- 前記マスキング構造の前記セグメントのいくつかは、前記ディスクリート導電構造のいくつかに部分的に水平方向で重なる、請求項１に記載のマイクロ電子デバイス。
- 前記マスキング構造を通って垂直方向に延び、前記マスキング構造の前記セグメント間に水平方向で配置される開口部をさらに含む、請求項１から５のいずれか一項に記載のマイクロ電子デバイス。
- 前記マスキング構造内の前記開口部は、前記ディスクリート導電構造のいくつかの水平境界内に閉じ込められる、請求項６に記載のマイクロ電子デバイス。
- 前記マスキング構造内の前記開口部は、誘電充填材料が充填される、請求項６に記載のマイクロ電子デバイス。
- 前記マスキング構造は、導電材料を含む、請求項１から５のいずれか一項に記載のマイクロ電子デバイス。
- 前記導電材料は、元素として存在するタングステンを含む、請求項９に記載のマイクロ電子デバイス。
- それぞれが導電構造と、前記導電構造に垂直方向で近い誘電構造とを含む層を含むスタック構造と、
前記スタック構造内にあるスタジアム構造であって、
互いの鏡像であり、それぞれが前記層のうちの少なくともいくつかの縁を含む段を有する対向階段構造、及び
前記対向階段構造間に水平方向で介在する中央領域を含む
スタジアム構造と、
前記スタック構造の垂直方向で下方にあるソース層であって、
前記スタジアム構造の前記対向階段構造の水平境界内のディスクリート導電構造、及び
前記スタジアム構造の前記中央領域の水平境界内にあり、前記ディスクリート導電構造のうちの１つ又は複数よりも相対的に大きい水平方向の寸法を有する追加ディスクリート導電構造を含む
ソース層と、
を含むマイクロ電子デバイス。 - 前記ソース層の前記追加ディスクリート導電構造は、前記スタジアム構造の前記対向階段構造のうちの第１の階段構造の垂直方向の最も低い段から前記スタジアム構造の前記対向階段構造のうちの第２の階段構造の垂直方向の最も低い段へ、前記スタジアム構造の前記中央領域を横切って、第１の水平方向に連続して延びる、請求項１１に記載のマイクロ電子デバイス。
- 前記ソース層の前記追加ディスクリート導電構造は、前記スタジアム構造の前記中央領域の水平領域の実質的に全てを横切って水平方向に延びる、請求項１１に記載のマイクロ電子デバイス。
- 前記ソース層の前記追加ディスクリート導電構造は、前記ソース層の前記ディスクリート導電構造と実質的に同一の垂直方向位置及び実質的に同一の材料組成を有する、請求項１１から１３のいずれか一項に記載のマイクロ電子デバイス。
- 層に配置された導電構造と絶縁構造との垂直方向に交互の配列を含み、前記層のそれぞれは、個々に、前記導電構造のうちの少なくとも１つ及び前記絶縁構造のうちの少なくとも１つを含む、スタック構造と、
前記スタック構造内にあるスタジアム構造であって、
個々に、少なくともいくつかの前記層の水平方向端部を含む段を有する対向階段構造、及び
前記対向階段構造間に水平方向で介在する中央領域を含む
スタジアム構造と、
前記スタック構造の下に置かれたディスクリート導電構造であって、前記ディスクリート導電構造のグループが、前記スタジアム構造の前記中央領域の水平境界内に配置されるディスクリート導電構造と、
前記ディスクリート導電構造とスタジアム構造の前記中央領域との間に介在する導電マスキング構造と、
前記スタック構造を通って垂直方向に延びるメモリセルのストリングと、
を含むメモリデバイス。 - 前記スタック構造の上に置かれ、メモリセルの前記ストリングに電気的に結合されたデジット線と、
前記スタック構造の下に置かれ、メモリセルの前記ストリングに電気的に結合されたソース構造と、
前記スタジアム構造の前記対向階段構造の前記段のうちの少なくともいくつかの上の導電接触構造と、
前記導電接触構造に電気的に結合された導電配線構造と、
前記ソース構造、前記デジット線、及び前記導電配線構造に電気的に結合された制御デバイスと、
をさらに含む、請求項１５に記載のメモリデバイス。 - 前記ソース構造及び前記ディスクリート導電構造は、互いに実質的に同一の垂直方向位置に配置される、請求項１６に記載のメモリデバイス。
- 前記導電マスキング構造は、前記スタジアム構造の前記中央領域の水平境界内に実質的に閉じ込められ、前記導電マスキング構造は、前記スタジアム構造の前記中央領域の前記水平境界内に配置された前記ディスクリート導電構造の前記グループの全体よりも少ないグループにわたって水平方向に延びる、請求項１５から１７のいずれか一項に記載のメモリデバイス。
- 導電マスキング構造の水平方向中心は、前記スタジアム構造の前記中央領域の水平方向中心と実質的に整列している、請求項１８に記載のメモリデバイス。
- 前記導電マスキング構造は、前記導電マスキング構造を通って垂直方向に延びる開口部をさらに含み、水平方向中心前記開口部は、前記ディスクリート導電構造の前記グループの前記ディスクリート導電構造のうちのいくつかの水平方向中心と実質的に整列している、請求項１８に記載のメモリデバイス。
- 前記ディスクリート導電構造の前記グループの水平方向で近いディスクリート導電構造間に水平方向で介在し、前記ディスクリート導電構造の前記グループと前記導電マスキング構造との間に垂直方向で介在し、前記導電マスキング構造内で前記開口部を充填する誘電材料をさらに含む、請求項２０に記載のメモリデバイス。
- ３Ｄ ＮＡＮＤフラッシュメモリデバイスであって、前記３Ｄ ＮＡＮＤフラッシュメモリデバイスは、
層に配置された垂直方向に交互の導電構造と絶縁構造とを含むスタック構造を含み、前記スタック構造は、
スタック構造内で互いに異なる垂直方向位置に配置されたスタジアム構造を含む分散スタジアム領域を含み、前記スタジアム構造は、それぞれ、個々に、
前記層の部分の縁を含む順階段構造と、
前記順階段構造の鏡像であり、前記層の前記部分の追加縁を含む逆階段構造と、
前記順階段構造と前記逆階段構造との間に水平方向で介在する中央領域とを含み、
前記スタック構造は、前記分散スタジアム領域と水平方向で近いメモリアレイ領域をさらに含み、
前記３Ｄ ＮＡＮＤフラッシュメモリデバイスは、前記スタック構造の垂直方向で下に置かれたソース層をさらに含み、前記ソース層は、
前記スタック構造の前記メモリアレイ領域の水平境界内のソース構造と、
前記スタック構造の前記分散スタジアム領域の水平境界内のディスクリート導電構造とを含み、
前記３Ｄ ＮＡＮＤフラッシュメモリデバイスは、前記ディスクリート導電構造と前記スタック構造との間に垂直方向で介在し、前記スタック構造内の相対的に低い垂直方向位置に配置された前記スタジアム構造のうちの１つの前記中央領域の水平境界内に実質的に水平方向で閉じ込められたマスキング構造と、
前記スタック構造の前記メモリアレイ領域の水平境界内にあり、前記スタック構造を通って垂直方向に延びる半導電ピラー構造とをさらに含む、
３Ｄ ＮＡＮＤフラッシュメモリデバイス。 - 前記３Ｄ ＮＡＮＤフラッシュメモリデバイスは、前記スタック構造の前記メモリアレイ領域の水平境界の垂直方向で上に置かれ、その内部にあるデジット線をさらに含み、前記半導電ピラー構造は、前記デジット線及び前記ソース構造と電気通信状態にあり、
前記３Ｄ ＮＡＮＤフラッシュメモリデバイスは、前記メモリアレイ領域の垂直方向で上に置かれ前記メモリアレイ領域の水平境界内にある制御デバイスをさらに含み、前記制御デバイスは、前記スタック構造の前記層の前記ソース構造、前記デジット線、及び前記導電構造と電気通信状態にあるＣＭＯＳ回路構成を含む、
請求項２２に記載の３Ｄ ＮＡＮＤフラッシュメモリデバイス。 - 前記ソース層の前記ディスクリート導電構造は、少なくとも１つの誘電材料によって、別のディスクリート導電構造及び前記ソース構造から電気的に絶縁されている、請求項２２に記載の３Ｄ ＮＡＮＤフラッシュメモリデバイス。
- 前記マスキング構造は、前記スタジアム構造のうちの前記１つの前記中央領域の前記水平境界内で、互いに水平方向で近い前記ディスクリート導電構造のうちのいくつかの間で水平方向に延び、互いに水平方向で近い前記ディスクリート導電構造のうちのいくつかと水平方向で部分的に重なる導電材料を含む、請求項２２から２４のいずれか一項に記載の３Ｄ ＮＡＮＤフラッシュメモリデバイス。
- 前記マスキング構造は、前記導電材料を通って垂直方向に延び、前記ディスクリート導電構造のうちの前記いくつかと水平方向で重なる充填済み開口部をさらに含み、前記充填済み開口部は当該開口部内に誘電材料を有する、請求項２５に記載の３Ｄ ＮＡＮＤフラッシュメモリデバイス。
- 前記マスキング構造の水平境界及びより低い垂直境界を実質的に被覆して囲む誘電内張り材料をさらに含む、請求項２２から２４のいずれか一項に記載の３Ｄ ＮＡＮＤフラッシュメモリデバイス。
- 入力デバイスと、
出力デバイスと、
前記入力デバイス及び前記出力デバイスに動作可能に結合されたプロセッサデバイスと、
前記プロセッサデバイスと動作可能に結合され、少なくとも１つのマイクロ電子デバイス構造を含むメモリデバイスとを含む電子システムであって、前記少なくとも１つのマイクロ電子デバイス構造は、
それぞれが導電構造と、前記導電構造に垂直方向で近い誘電構造とを含む層を含むスタック構造と、
前記スタック構造内にあり、前記層のうちの少なくともいくつかの縁を含む段を呈するスタジアム構造と、
前記スタック構造の垂直方向で下方にあり、前記スタジアム構造の水平境界内にディスクリート導電構造を含むソース層と、
前記段を有さない前記スタジアム構造の水平方向中央領域の水平境界内に実質的に閉じ込められたマスキング構造であって、前記スタジアム構造の前記水平方向中央領域の前記水平境界内で、前記ソース層の前記ディスクリート導電構造のいくつかの間に水平方向に延びて、且つ、前記ソース層の前記ディスクリート導電構造のいくつかと重なる少なくとも１つのマスキング材料を含むマスキング構造を含む、
電子システム。 - 前記メモリデバイスは、３Ｄ ＮＡＮＤフラッシュメモリデバイスを含む、請求項２８に記載の電子システム。
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