CN109904165B - 三维存储器的制造方法及三维存储器 - Google Patents

Abstract

本发明涉及半导体制造技术领域，尤其涉及一种三维存储器的制造方法及三维存储器。所述三维存储器的制造方法包括如下步骤：提供一衬底，所述衬底上具有依次叠置的下层堆叠结构和上层堆叠结构，所述下层堆叠结构中具有下沟道孔以及填充于所述下沟道孔内的填充层，所述上层堆叠结构中具有与所述下沟道孔连通的上沟道孔；形成至少覆盖所述上沟道孔的侧壁的保护层；去除所述填充层与所述保护层，形成具有相同平坦度的上沟道孔侧壁和下沟道孔侧壁。本发明避免了在去除下沟道孔内的填充物时对上沟道孔侧壁的损伤，实现了对三维存储器电性能的改善。

Description

三维存储器的制造方法及三维存储器

技术领域

本发明涉及半导体制造技术领域，尤其涉及一种三维存储器的制造方法及三维存储器。

背景技术

随着平面型闪存存储器的发展，半导体的生产工艺取得了巨大的进步。但是最近几年，平面型闪存的发展遇到了各种挑战：物理极限、现有显影技术极限以及存储电子密度极限等。在此背景下，为解决平面闪存遇到的困难以及追求更低的单位存储单元的生产成本，各种不同的三维(3D)闪存存储器结构应运而生，例如3D NOR(3D或非)闪存和3D NAND(3D与非)闪存。

其中，3D NAND存储器以其小体积、大容量为出发点，将储存单元采用三维模式层层堆叠的高度集成为设计理念，生产出高单位面积存储密度，高效存储单元性能的存储器，已经成为新兴存储器设计和生产的主流工艺。

随着集成度的越来越高，3D NAND存储器已经从32层发展到64层、128层，甚至更高的层数。然而，在具有SCF(Single Channel Formation，单沟道构造)结构的3D NAND存储器中，上层沟道孔的形貌与下层沟道孔的形貌存在显著差异，从而严重影响3D NAND存储器的电性能。

因此，如何提高三维存储器的电性能，是目前亟待解决的技术问题。

发明内容

本发明提供一种三维存储器的制造方法及三维存储器，用于解决现有的三维存储器电性能较差的问题。

为了解决上述问题，本发明提供了一种三维存储器的制造方法，包括如下步骤：

提供一衬底，所述衬底上具有沿垂直于所述衬底的方向依次叠置的下层堆叠结构和上层堆叠结构，所述下层堆叠结构中具有沿垂直于所述衬底的方向贯穿所述下层堆叠结构的下沟道孔以及填充于所述下沟道孔内的填充层，所述上层堆叠结构中具有沿垂直于所述衬底的方向贯穿所述上层堆叠结构且与所述下沟道孔连通的上沟道孔；

形成至少覆盖所述上沟道孔的侧壁的保护层；

去除所述填充层与所述保护层，形成具有相同平坦度的上沟道孔侧壁和下沟道孔侧壁。

优选的，形成至少覆盖所述上沟道孔的侧壁的保护层的具体步骤包括：

沿所述上沟道孔沉积保护层材料，形成覆盖所述上沟道孔的侧壁与所述填充层端部的保护层。

优选的，去除所述填充层与所述保护层的具体步骤包括：

去除覆盖于所述填充层端部的所述保护层，暴露所述填充层。

优选的，去除覆盖于所述填充层端部的所述保护层的具体步骤包括：

采用等离子体刻蚀工艺刻蚀所述填充层端部的所述保护层，暴露所述填充层。

优选的，暴露所述填充层之后还包括如下步骤：

去除所述保护层表面与暴露的所述填充层表面的自然氧化物。

优选的，所述保护层的材料与所述填充层的材料相同；暴露所述填充层之后还包括如下步骤：

刻蚀所述保护层与暴露的所述填充层，形成平坦的上沟道孔侧壁、并同时形成平坦的下沟道孔侧壁。

优选的，所述保护层与所述填充层的材料均为多晶硅。

优选的，所述保护层的厚度为9nm～13nm。

为了解决上述问题，本发明还提供了一种三维存储器，包括：

衬底，所述衬底上具有沿垂直于所述衬底的方向依次叠置的下层堆叠结构和上层堆叠结构，所述下层堆叠结构中具有沿垂直于所述衬底的方向贯穿所述下层堆叠结构的下沟道孔，所述上层堆叠结构中具有沿垂直于所述衬底的方向贯穿所述上层堆叠结构且与所述下沟道孔连通的上沟道孔；

所述上沟道孔的侧壁的平坦度与所述下沟道孔的侧壁的平坦度相同。

优选的，还包括：

位于所述下层堆叠结构与所述上层堆叠结构之间的连接层；

位于所述连接层中的开口，所述开口连通所述上沟道孔与所述下沟道孔。

优选的，所述开口的宽度小于所述下沟道孔顶端的宽度。

优选的，所述上层堆叠结构和所述下层堆叠结构均包括沿垂直于所述衬底的方向交替堆叠的层间绝缘层和牺牲层；

相邻的所述层间绝缘层与所述牺牲层的同侧端面之间的距离小于预设值。

优选的，所述上沟道孔顶端的特征尺寸与所述下沟道孔顶端的特征尺寸相同。

本发明提供的三维存储器的制造方法及三维存储器，包括依次叠置于衬底表面的下层堆叠结构和上层堆叠结构，所述上层堆叠结构中具有与下层堆叠结构中的下沟道孔连通的上沟道孔，通过在所述上沟道孔的侧壁表面形成保护层，避免了在去除下沟道孔内的填充物时对上沟道孔侧壁的损伤，使得最终形成的上沟道孔侧壁与下沟道孔侧壁具有相同的平坦度，从而实现对三维存储器电性能的改善。

附图说明

附图1是本发明具体实施方式中三维存储器的制造方法流程图；

附图2A-2D是本发明具体实施方式中三维存储器在制造过程中的主要工艺截面示意图；

附图3是本发明具体实施方式中三维存储器的结构示意图。

具体实施方式

下面结合附图对本发明提供的三维存储器的制造方法及三维存储器的具体实施方式做详细说明。

随着集成度的越来越高，3D NAND存储器已经从32层发展到64层、128层，甚至更高的层数。然而，在具有SCF(Single Channel Formation，单沟道构造)结构的3D NAND存储器中，位于下层堆叠结构中的下沟道孔(Low Channel Hole，LCH)与位于上层堆叠结构中的上沟道孔(Upper Channel Hole，UCH)连通，保持上沟道孔侧壁形貌与下沟道孔侧壁形貌的一致性是确保三维存储器电性能的关键。

然而，由于TMAH(Tetramethylammonium Hydroxide，四甲基氢氧化铵)具有较高的刻蚀选择性，其对下沟道孔内的多晶硅填充物的刻蚀速度很快，但对氧化物和氮化物的刻蚀率非常低，所以，当前在完成上沟道孔的刻蚀之后、去除位于下沟道孔内的填充物之前，通常需要采用氟化氢等气体去除所述多晶硅填充物表面经自然氧化形成的自然氧化物。而氟化氢等气体去除所述多晶硅填充物表面的自然氧化物的同时，也会与所述上沟道孔的侧壁接触，从而刻蚀形成所述上沟道孔侧壁的层间绝缘层，使得所述上沟道孔的侧壁表面呈现凹凸不平的锯齿状形状，导致最终形成的上沟道孔形貌与下沟道孔形貌存在较大差异，从而严重影响三维存储器的电性能。

为了解决上述问题，本具体实施方式提供了一种三维存储器的制造方法，附图1是本发明具体实施方式中三维存储器的制造方法流程图，附图2A-2D是本发明具体实施方式中三维存储器在制造过程中的主要工艺截面示意图。本具体实施方式中所述的三维存储器可以是但不限于3D NAND存储器。如图1、图2A-图2D所示，本具体实施方式提供的三维存储器的制造方法，包括如下步骤：

步骤S11，提供一衬底20，所述衬底20上具有沿垂直于所述衬底20的方向依次叠置的下层堆叠结构21和上层堆叠结构22，所述下层堆叠结构21中具有沿垂直于所述衬底20的方向贯穿所述下层堆叠结构21的下沟道孔26以及填充于所述下沟道孔26内的填充层27，所述上层堆叠结构22中具有沿垂直于所述衬底20的方向贯穿所述上层堆叠结构22且与所述下沟道孔26连通的上沟道孔28，如图2A所示。

具体来说，首先，在所述衬底20表面形成所述下层堆叠结构21，所述下层堆叠结构21包括沿垂直于所述衬底20的方向交替堆叠的层间绝缘层23和牺牲层24；然后，刻蚀所述下层堆叠结构21，形成沿垂直于所述衬底20的方向贯穿所述下层堆叠结构21的所述下沟道孔26，并于所述下沟道孔26中沉积填充材料，形成所述填充层27，以避免在形成所述上层堆叠结构22的过程中出现坍塌；接着，在所述下层堆叠结构21表面形成所述上层堆叠结构22，所述上层堆叠结构也包括沿垂直于所述衬底20的方向交替堆叠的所述层间绝缘层23和所述牺牲层24；最后，刻蚀所述上层堆叠结构22，形成沿垂直于所述衬底20的方向贯穿所述上层堆叠结构22的所述上沟道孔28，且所述上沟道孔28与所述下沟道孔26连通。

其中，所述层间绝缘层23的材料可以是但不限于氧化物材料，例如二氧化硅；所述牺牲层24的材料可以是但不限于氮化物材料，例如氮化硅。所述下层堆叠结构21的堆叠层数与所述上层堆叠结构22的堆叠层数本领域技术人员均可以根据实际需要进行设置，例如所述下层堆叠结构21中所述牺牲层24的层数可以为69层。

步骤S12，形成至少覆盖所述上沟道孔28的侧壁的保护层29，如图2B所示。

优选的，形成至少覆盖所述上沟道孔28的侧壁的保护层29的具体步骤包括：

沿所述上沟道孔28沉积保护层材料，形成覆盖所述上沟道孔28的侧壁与所述填充层27端部的保护层29。

具体来说，在完成所述上沟道孔28的刻蚀之后，采用化学气相沉积、物理气相沉积或者原子层沉积等方式沿所述上沟道孔28沉积保护层材料，形成所述保护层29，所述保护层29同时覆盖所述上沟道28的侧壁、所述填充层27的顶端以及所述上层堆叠结构22远离所述下层堆叠结构21的表面。

本领域技术人员可以根据实际需要选择形成的所述保护层29的厚度。为了对所述上沟道孔28的侧壁形成有效的保护，且便于后续除去所述保护层29，优选的，本具体实施方式中所述保护层29的厚度为9nm～13nm。

步骤S13，去除所述填充层27与所述保护层29，形成具有相同平坦度的上沟道孔28侧壁和下沟道孔26侧壁，如图2D所示。

优选的，去除所述填充层27与所述保护层29的具体步骤包括：

去除覆盖于所述填充层27端部的所述保护层29，暴露所述填充层27，如图2C所示。

优选的，去除覆盖于所述填充层27端部的所述保护层29的具体步骤包括：

采用等离子体刻蚀工艺刻蚀所述填充层27端部的所述保护层29，暴露所述填充层27。

具体来说，为了后续能够充分去除位于所述下沟道孔26中的所述填充层27，在完成所述保护层29的形成工艺之后，采用等离子体刻蚀(Plasma Etching，PET)工艺刻蚀位于所述上沟道孔28底部的所述保护层29，以于所述上沟道孔28底部形成一深度为20nm～50nm的凹孔，通过所述凹孔打开所述保护层29的底部，从而暴露所述填充层27。当所述保护层29的材料与所述填充层27的材料相同时，可以在刻蚀所述保护层29的底部之后，继续刻蚀掉部分所述填充层27，以提高后续步骤去除所述填充层27的效率。

优选的，暴露所述填充层27之后还包括如下步骤：

去除所述保护层29表面与暴露的所述填充层27表面的自然氧化物。

具体来说，可以采用HF等作为刻蚀剂，刻蚀所述保护层29与所述填充层27，以去除所述保护层29表面和所述填充层27表面的自然氧化物(native oxide)。

所述保护层29的表面与所述填充层27的表面暴露于环境中时，易被环境中的氧气等氧化，形成自然氧化物。本具体实施方式中，在去除所述填充层27表面的自然氧化物的过程中，对所述上沟道孔28的侧壁进行了保护，避免HF等刻蚀剂直接与所述上沟道孔28的侧壁接触，防止了对所述上沟道孔28侧壁处的氧化物的刻蚀(例如层间绝缘层23)，确保了所述上沟道孔28的形貌以及所述上沟道孔28顶部的特征尺寸(Critical Dimension，CD)；同时还能够确保在去除所述保护层29与所述填充层27之后，所述上沟道孔28的侧壁与所述下沟道孔26的侧壁具有相同的平坦度。

优选的，所述保护层29的材料与所述填充层27的材料相同；暴露所述填充层27之后还包括如下步骤：

刻蚀所述保护层29与暴露的所述填充层27，形成平坦的上沟道孔28侧壁、并同时形成平坦的下沟道孔26侧壁。

优选的，所述保护层29与所述填充层27的材料均为多晶硅。

具体来说，在去除所述保护层29表面与所述填充层27表面的自然氧化物之后，可以采用四甲基氢氧化铵(TMAH)作为刻蚀剂，沿所述上沟道孔28以及所述下沟道孔26刻蚀所述保护层29与所述填充层27。由于TMAH较高的刻蚀选择性，其对采用多晶硅材料构成的所述保护层29与所述填充层27具有较快的刻蚀速度，而对构成所述上层堆叠结构22和所述下层堆叠结构21的所述层间绝缘层23和所述牺牲层24的刻蚀率非常低，可以近乎认为不会刻蚀所述层间绝缘层23与所述牺牲层24，从而确保刻蚀后的所述上沟道孔28和所述下沟道孔26均具有平坦的侧壁表面。

通过采用同种材料形成所述填充层27与所述保护层29，从而使得可以通过一步刻蚀工艺，同时去除所述填充层27与所述保护层29，一方面可以简化所述三维存储器的制造步骤；另一方面还能进一步有助于确保所述上沟道孔28的侧壁与所述下沟道孔26的侧壁具有相同的平坦度，从而改善所述三维存储器的电性能。

不仅如此，本具体实施方式还提供了一种三维存储器，附图3是本发明具体实施方式中三维存储器的结构示意图。本具体实施方式提供的三维存储器可以采用如图1、图2A-图2D所示的方法制造而成。本具体实施方式中所述的三维存储器可以是但不限于3D NAND存储器。如图1、图2A-图2D以及图3所示，本具体实施方式提供的三维存储器，包括：

衬底20，所述衬底20上具有沿垂直于所述衬底20的方向依次叠置的下层堆叠结构21和上层堆叠结构22，所述下层堆叠结构21中具有沿垂直于所述衬底20的方向贯穿所述下层堆叠结构21的下沟道孔26，所述上层堆叠结构22中具有沿垂直于所述衬底20的方向贯穿所述上层堆叠结构22且与所述下沟道孔26连通的上沟道孔28；

所述上沟道孔28的侧壁的平坦度与所述下沟道孔26的侧壁的平坦度相同。

本具体实施方式中，通过控制所述上沟道孔28的侧壁与所述下沟道孔26的侧壁具有相同的平坦度，确保了所述上层堆叠结构22与所述下层堆叠结构21电性能的一致性。

具体来说，在所述上层堆叠结构22中完成所述上沟道孔28的刻蚀工艺之后，于所述上沟道孔28的表面形成所述保护层29，避免在去除所述下沟道孔26内的填充层27的过程中破坏所述上沟道孔28侧壁的平坦度。

优选的，所述三维存储器还包括：

位于所述下层堆叠结构21与所述上层堆叠结构22之间的连接层25；

位于所述连接层25中的开口，所述开口连通所述上沟道孔28与所述下沟道孔26。

所述连接层25的材料优选与所述层间绝缘层23的材料相同(例如均为氧化物材料)，从而可以同时作为所述上层堆叠结构22中的层间绝缘层。

优选的，所述开口的宽度小于所述下沟道孔26顶端的宽度。

优选的，所述上层堆叠结构22和所述下层堆叠结构21均包括沿垂直于所述衬底20的方向交替堆叠的层间绝缘层23和牺牲层24；

相邻的所述层间绝缘层23与所述牺牲层24的同侧端面之间的距离小于预设值。

其中，所述预设值的具体数值本领域技术人员可以根据实际需要进行选择，例如为1nm～2nm。由于在去除所述下沟道孔26内的所述填充层27时，采用所述保护层29对所述上沟道孔28的侧壁进行了保护，避免了HF等刻蚀剂在去除自然氧化物时对层间绝缘层的刻蚀，减小了所述上沟道孔28侧壁表面的粗糙度，使得构成所述上层堆叠结构22与所述下层堆叠结构21的相邻的所述层间绝缘层23与所述牺牲层24的同侧端面之间的距离均小于预设值，确保了所述上沟道孔28与所述下沟道孔26的形貌的一致性。

优选的，所述上沟道孔28顶端的特征尺寸与所述下沟道孔26顶端的特征尺寸相同。

本具体实施方式提供的三维存储器的制造方法及三维存储器，包括依次叠置于衬底表面的下层堆叠结构和上层堆叠结构，所述上层堆叠结构中具有与下层堆叠结构中的下沟道孔连通的上沟道孔，通过在所述上沟道孔的侧壁表面形成保护层，避免了在去除下沟道孔内的填充物时对上沟道孔侧壁的损伤，使得最终形成的上沟道孔侧壁与下沟道孔侧壁具有相同的平坦度，从而实现对三维存储器电性能的改善。

以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (10)

1.一种三维存储器的制造方法，其特征在于，包括如下步骤：

提供一衬底，所述衬底上具有沿垂直于所述衬底的方向依次叠置的下层堆叠结构和上层堆叠结构，所述下层堆叠结构中具有沿垂直于所述衬底的方向贯穿所述下层堆叠结构的下沟道孔以及填充于所述下沟道孔内的填充层，所述上层堆叠结构中具有沿垂直于所述衬底的方向贯穿所述上层堆叠结构且与所述下沟道孔连通的上沟道孔，所述上层堆叠结构和所述下层堆叠结构均包括沿垂直于所述衬底的方向交替堆叠的层间绝缘层和牺牲层，所述绝缘层及所述牺牲层的端面暴露于所述上沟道孔及所述下沟道孔；

形成至少覆盖所述上沟道孔的侧壁的保护层,所述保护层的材料与所述填充层的材料相同，所述保护层和所述填充层均能够被环境中的氧气氧化，形成自然氧化物；

去除覆盖于所述填充层端部的所述保护层；

去除所述保护层表面与暴露的所述填充层表面的自然氧化物；

同时去除所述填充层与所述保护层，形成具有相同平坦度的上沟道孔侧壁和下沟道孔侧壁。

2.根据权利要求1所述的三维存储器的制造方法，其特征在于，形成至少覆盖所述上沟道孔的侧壁的保护层的具体步骤包括：

沿所述上沟道孔沉积保护层材料，形成覆盖所述上沟道孔的侧壁与所述填充层端部的保护层。

3.根据权利要求2所述的三维存储器的制造方法，其特征在于，去除覆盖于所述填充层端部的所述保护层的具体步骤包括：

采用等离子体刻蚀工艺刻蚀所述填充层端部的所述保护层，暴露所述填充层。

4.根据权利要求1所述的三维存储器的制造方法，其特征在于，同时去除所述填充层与所述保护层的具体步骤包括：

刻蚀所述保护层与暴露的所述填充层，形成平坦的上沟道孔侧壁、并同时形成平坦的下沟道孔侧壁。

5.根据权利要求1所述的三维存储器的制造方法，其特征在于，所述保护层与所述填充层的材料均为多晶硅。

6.根据权利要求1所述的三维存储器的制造方法，其特征在于，所述保护层的厚度为9nm～13nm。

7.一种三维存储器，其特征在于，包括：

衬底，所述衬底上具有沿垂直于所述衬底的方向依次叠置的下层堆叠结构和上层堆叠结构，所述下层堆叠结构中具有沿垂直于所述衬底的方向贯穿所述下层堆叠结构的下沟道孔，所述上层堆叠结构中具有沿垂直于所述衬底的方向贯穿所述上层堆叠结构且与所述下沟道孔连通的上沟道孔，所述上层堆叠结构和所述下层堆叠结构均包括沿垂直于所述衬底的方向交替堆叠的层间绝缘层和牺牲层，相邻的所述层间绝缘层与所述牺牲层的同侧端面之间的距离小于预设值；

所述上沟道孔的侧壁的平坦度与所述下沟道孔的侧壁的平坦度相同；

所述三维存储器是根据权利要求1-6任一项所述的制造方法制造得到的。

8.根据权利要求7所述的三维存储器，其特征在于，还包括：

位于所述下层堆叠结构与所述上层堆叠结构之间的连接层；

位于所述连接层中的开口，所述开口连通所述上沟道孔与所述下沟道孔。

9.根据权利要求8所述的三维存储器，其特征在于，所述开口的宽度小于所述下沟道孔顶端的宽度。

10.根据权利要求7所述的三维存储器，其特征在于，所述上沟道孔顶端的特征尺寸与所述下沟道孔顶端的特征尺寸相同。

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