CN111162082B - 半导体结构及其制备方法和三维存储器件 - Google Patents

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Abstract

本发明提供一种半导体结构及其制备方法和三维存储器件，所述半导体结构包括至少一个堆叠单元，所述堆叠单元包括：第一堆叠结构，所述第一堆叠结构中形成有贯穿所述第一堆叠结构的第一沟道孔；填孔材料层，填充于所述第一沟道孔中；第二堆叠结构，形成于所述第一堆叠结构和所述填孔材料层上；第二沟道孔，形成于所述第二堆叠结构和所述填孔材料层中，所述第二沟道孔包括贯穿所述第二堆叠结构的主体部以及延伸进入所述填孔材料层中的延伸部，所述主体部的孔径大于所述延伸部的孔径以形成台阶孔。利用本发明，可以避免进行上层沟道孔蚀刻时破坏下层沟道孔的侧壁，并且工艺步骤少，可有效节约成本。

Description

半导体结构及其制备方法和三维存储器件
技术领域
本发明属于半导体设计及制造领域，特别是涉及半导体结构及其制备方法和三维存储器件。
背景技术
在现有的3D NAND闪存的制备工艺过程中需要形成由牺牲层及栅间介质层交替叠置的堆叠结构，然后再将所述牺牲层去除并填充形成栅极层以得到3D NAND闪存。随着工艺的发展，为了实现更高的存储密度，3D NAND闪存中堆叠的层数也需随之显著增加，如由32层发展到64层，再到96层甚至128层等，随着3D NAND闪存中堆叠的层数的增加，所述堆叠结构一般包括多个依次叠置的子堆叠结构构成，各子堆叠结构中有贯穿其中的子沟道孔，位于相邻两个子堆叠结构中的相应子沟道孔相互连通。
在双层沟道孔的形成工艺中，需要向下蚀刻上层的子堆叠结构以形成上沟道孔，由于上层沟道孔的倾斜或者上下两层沟道孔的对准度偏差会造成上下层沟道孔的错位，这样在蚀刻的过程中容易破坏下层沟道孔的侧壁，影响后续器件的性能。
因此，如何提供一种半导体结构及其制备方法，以解决现有技术上述问题实属必要。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种半导体结构及其制备方法和三维存储器件，用于解决现有技术中双层沟道孔形成工艺中，在进行上层沟道孔蚀刻过程中破坏下层沟道孔的侧壁的技术问题。
为实现上述目的及其他相关目的，本发明提供一种半导体结构，所述半导体结构包括至少一个堆叠单元，所述堆叠单元包括：
第一堆叠结构，所述第一堆叠结构中形成有贯穿所述第一堆叠结构的第一沟道孔；
填孔材料层，填充于所述第一沟道孔中；
第二堆叠结构，形成于所述第一堆叠结构和所述填孔材料层上；
第二沟道孔，形成于所述第二堆叠结构和所述填孔材料层中，所述第二沟道孔包括贯穿所述第二堆叠结构的主体部以及延伸进入所述填孔材料层中的延伸部，所述主体部的孔径大于所述延伸部的孔径以形成台阶孔。
在一实施例中，所述填孔材料层上表面与所述第一堆叠结构上表面平齐。
在一实施例中，所述第一堆叠结构和所述第二堆叠结构之间包含连接层，所述连接层形成有与所述第一沟道孔对应的贯通孔，所述填孔材料层填充于所述第一沟道孔和所述贯通孔中，且所述填孔材料层上表面与所述连接层上表面平齐。
在一实施例中，所述连接层的材料包括二氧化硅。
在一实施例中，所述延伸部的深度大于所述连接层的厚度。
在一实施例中，所述半导体结构包括多个堆叠单元，多个堆叠单元之间通过连接层连接。
在一实施例中，所述延伸部的上部具有圆弧倒角结构。
在一实施例中，所述第二沟道孔的所述主体部与所述延伸部同轴设置。
在一实施例中，所述第一堆叠结构、所述第二堆叠结构包括交替叠置的牺牲层及绝缘介质层。
在一实施例中，所述绝缘介质层的材料包括二氧化硅，所述牺牲层的材料包括氮化硅。
在一实施例中，在同一蚀刻工艺中，所述第一堆叠结构与所述填孔材料层的材料的刻蚀速率不同，所述第二堆叠结构与所述填孔材料层的材料的刻蚀速率不同。
在一实施例中，所述半导体结构还包括衬底，所述第一堆叠结构设置于所述衬底上。
在一实施例中，所述填孔材料层包括多晶硅。
在一实施例中，所述主体部的底部孔径与所述延伸部的底部孔径之差大于16纳米。
在一实施例中，所述延伸部的底表面与所述延伸部的侧壁下段的夹角介于90-93°。
为实现上述目的及其他相关目的，本发明还提供一种半导体结构，所述半导体结构至少包括形成至少一堆叠单元，所述堆叠单元的形成过程包括：
提供第一堆叠结构，所述第一堆叠结构中形成贯穿所述第一堆叠结构的第一沟道孔；
于所述第一沟道孔中填充填孔材料层；
于填充有所述填孔材料层的所述第一堆叠结构和所述填孔材料层上形成第二堆叠结构；
通过两步蚀刻以于所述第二堆叠结构和所述填孔材料层中形成第二沟道孔，所述第二沟道孔包括贯穿所述第二堆叠结构的主体部以及延伸进入所述填孔材料层中的延伸部，所述主体部的孔径大于所述延伸部的孔径以形成台阶孔。
在一实施例中，于填充有所述填孔材料层的所述第一堆叠结构和所述填孔材料层上形成第二堆叠结构之前，还包括使所述填孔材料层上表面与所述第一堆叠结构上表面平齐的步骤。
在一实施例中，所述第一堆叠结构中形成贯穿所述第一堆叠结构的第一沟道孔之前，还包括以下步骤：
在所述第一堆叠结构上形成连接层；
蚀刻所述连接层，以于所述连接层上形成与所述第一沟道孔对应的贯通孔。
在一实施例中，所述半导体结构制备方法还包括：于所述贯通孔内填充填孔材料层，且使得所述填孔材料层的上表面与所述连接层的上表面平齐的步骤。
在一实施例中，所述连接层的材料包括二氧化硅。
在一实施例中，通过两步蚀刻以于所述第二堆叠结构和所述填孔材料层中形成第二沟道孔的步骤中，第二步蚀刻工艺的蚀刻停止底面低于所述连接层的表面。
在一实施例中，所述第二沟道孔的所述主体部与所述延伸部同轴设置。
在一实施例中，形成所述第一堆叠结构/所述第二堆叠结构的步骤包括，依次交替形成牺牲层和绝缘介质层。
在一实施例中，所述绝缘介质层的材料包括二氧化硅，所述牺牲层的材料包括氮化硅。
在一实施例中，所述填孔材料层包括多晶硅。
在一实施例中，在进行所述第二通道孔的蚀刻过程中，通过控制蚀刻参数以使所述第二通道孔的所述主体部的底部孔径与所述第二通道孔的所述延伸部的底部孔径之差大于16纳米。
在一实施例中，在进行所述第二通道孔的蚀刻过程中，通过控制蚀刻参数以使所述延伸部的底表面与所述延伸部的侧壁下段的夹角介于90-93°。
在一实施例中，所述通过两步蚀刻以于所述第二堆叠结构和所述填孔材料层中形成第二沟道孔的步骤包括：
进行第一步蚀刻，以于所述第二堆叠结构中形成过渡孔，且所述过渡孔不穿透所述第二堆叠结构；
进行第二步蚀刻，沿所述过渡孔向下蚀刻，蚀刻停止于所述填孔材料层中，以形成所述第二通道孔；
其中，与第一步蚀刻相比，在进行第二次蚀刻时，通过改变蚀刻参数，降低了所述第二堆叠结构与所述填孔材料层的选择比。
在一实施例中，所述通过两步蚀刻以于所述第二堆叠结构和所述填孔材料层中形成第二沟道孔的步骤包括：
进行第一步蚀刻，以于所述第二堆叠结构中形成贯穿所述第二堆叠结构的过渡孔，所述过渡孔显露部分所述填孔材料层；
进行第二步蚀刻，沿所述过渡孔向下蚀刻所述显露的部分填孔材料层，以形成所述第二沟道孔；
其中，与第一步蚀刻相比，在进行第二次蚀刻时，通过改变蚀刻参数，降低了所述第二堆叠结构与所述填孔材料层的选择比。
在一实施例中，所述第一步蚀刻和所述第二步蚀刻采用干法蚀刻。
在一实施例中，通过改变蚀刻气体中各气体的占比来降低所述第二堆叠结构与所述填孔材料层的蚀刻选择比。
本发明的上述半导体结构可应用于制备三维存储器件，例如3D NAND闪存。
在本发明中，通过优化上层沟道孔的形成工艺，在填充于下层沟道孔的填孔材料层顶面形成收缩凹槽(延伸部)，扩大了上沟道孔对下沟道孔的套刻精度窗口(overlaywindow，OVL)，避免在进行上层沟道孔的蚀刻过程中破坏下层沟道孔的侧壁；
本发明的双层沟道孔的形成工艺中，不仅可以省去湿法蚀刻扩展上下两层堆叠结构接合处的下层堆叠结构的最顶层氧化物(也即连接层)的临界尺寸的步骤，而且在下层沟道孔中填充填孔材料层的工艺过程中，从两步多晶硅沉积变为一步多晶硅沉积，减少了工艺步骤，从而降低了生产成本。
附图说明
图1显示为第一种示例半导体结构中上下沟道孔发生错位时的横截面示意图。
图2显示为第二种示例半导体结构的制备中形成有第一沟道孔的第一堆叠结构的横截面示意图。
图3显示为第二种示例半导体结构的制备中于所述第一沟道孔中填充填孔材料层的横截面示意图。
图4显示为第二种示例半导体结构的制备中蚀刻去除第一堆叠结构表面的填孔材料层的横截面示意图。
图5显示为第二种示例半导体结构的制备中采用湿法蚀刻于所述第一堆叠结构的顶层绝缘介质层的上部以形成环形缺口的横截面示意图。
图6显示为第二种示例半导体结构的制备中于所述第一沟道孔的剩余空间中填充填孔材料层的横截面示意图。
图7显示为第二种示例半导体结构的制备中于填充有填孔材料层的第一堆叠结构上形成第二堆叠结构的横截面示意图。
图8显示为第二种示例半导体结构的制备中蚀刻形成第二沟道孔的横截面示意图。
图9显示为第二种示例半导体结构的SEM照片。
图10显示为第二种示例半导体结构中上下沟道孔发生错位时的横截面示意图。
图11显示为本发明的半导体结构制备方法的流程示意图。
图12显示为本发明的半导体结构制备中形成有第一通道孔的第一堆叠结构的横截面示意图。
图13显示为本发明的半导体结构制备中于所述第一沟道孔中填充填孔材料层的横截面示意图。
图14显示为本发明的半导体结构制备中于填充有填孔材料层的第一堆叠结构上形成第二堆叠结构的横截面示意图。
图15显示为本发明的半导体结构制备中在形成第二通道过程中的第一次蚀刻的横截面示意图。
图16显示为本发明的第一种实施方式的半导体结构制备中在形成第二通道过程中的第二次蚀刻的横截面示意图。
图17显示为利用本发明的半导体结构制备方法制备的半导体结构的SEM照片。
图18显示为本发明的半导体结构中上下沟道孔发生错位时的半导体结构的横截面示意图。
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。如在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
为了方便描述，此处可能使用诸如“之下”、“下方”、“低于”、“下面”、“上方”、“上”等的空间关系词语来描述附图中所示的一个元件或特征与其他元件或特征的关系。将理解到，这些空间关系词语意图包含使用中或操作中的器件的、除了附图中描绘的方向之外的其他方向。此外，当一层被称为在两层“之间”时，它可以是所述两层之间仅有的层，或者也可以存在一个或多个介于其间的层。在本申请的上下文中，所描述的第一特征在第二特征“之上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。需要说明的，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的形态、数量及比例可为一种随意的改变，组件布局形态也可能更为复杂。
图1示出了第一种示例半导体结构中上下沟道孔发生错位时的横截面示意图，所述半导体结构至少包括一堆叠单元12，所述堆叠单元12例如可形成于一半导体衬底11上，所述堆叠单元包括下堆叠单元12a和设置于所述下堆叠单元12a上堆叠单元12b,所述下堆叠单元12a中形成有贯穿其的上沟道孔(未图示)，其中填充有填孔材料层16；在上层沟道孔的形成工艺中，需要向下蚀刻上堆叠结构12b以形成上沟道孔13b，由于上层沟道孔13b的倾斜或者上下两层沟道孔的对准度偏差会造成上下层沟道孔的错位，这样在蚀刻的过程中容易破坏下层沟道孔的侧壁，也即出现图1中虚线椭圆所示区域的缺陷，影响后续器件的性能。需要说明的是，图1中的标号“1x”、“1xx”的结构分别对应下文实施例一和二中的“3x”、“3xx”，详见下文相关部分描述，在此不做赘述。
请参阅图2-8，显示为第二种示例半导体结构的制备方法各步骤所呈现的结构示意图。
请参阅图2，提供一第一堆叠结构22a(下堆叠结构)，所述第一堆叠结构22a形成于所述半导体衬底21上，所述第一堆叠结构22a包括由下至上依次交替叠置的所述绝缘介质层221及所述牺牲层222，所述第一堆叠结构22a中形成有贯穿所述第一堆叠结构22a的第一沟道孔23a。
请参阅图3，于所述第一沟道孔23a中填充填孔材料层,具体地，于所述第一沟道孔23a中填充填孔材料260，所述填孔材料260填充于所述第一沟道孔23a的内壁及所述第一堆叠结构22a的上表面。
请参阅图4，蚀刻去除第一堆叠结构22a表面的填孔材料260，具体地，例如可采用ICP等干法蚀刻工艺向下蚀刻所述填孔材料260，以暴露出位于所述第一沟道孔23a侧壁的所述第一堆叠结构22a顶层的绝缘介质层221(其作为第一堆叠结构22a与第二堆叠结构22b的连接层)的上部侧壁，在蚀刻的过程中，需要保证第一沟道孔23a底部的填孔材料260不被刻蚀穿。
请参阅图5，用湿法蚀刻于所述第一堆叠结构22a的顶层绝缘介质层221的上部以形成环形缺口,具体地，例如可采用湿法蚀刻工艺沿侧向蚀刻被所述第一填孔材料层26暴露出的所述绝缘介质层221，以在所述第一堆叠结构22a的最顶层的绝缘介质层221的上部(被所述第一填孔材料层26暴露出的部分)形成环形缺口，这样可以有效增大上下堆叠结构结合处氧化物的CD(joint OX CD),该结合处氧化物也即第一堆叠结构22a的顶层绝缘介质层221。需要说明的是，在蚀刻的过程中，需要保证第一沟道孔23a底部的填孔材料260不被刻蚀穿。
请参阅图6，于所述第一沟道孔23a的剩余空间中填充填孔材料层,具体地，进行第二次填孔材料260(例如可以是多晶硅)的沉积，以在所述第一堆叠结构22a的表面形成填孔材料260，并通过化学机械研磨CMP工艺将其顶部磨至与所述第一堆叠结构22a的顶部表面相平齐，从而于形成有扩张部28的所述第一沟道孔23a的剩余空间中填充入填孔材料260，且所述填孔材料260也填入所述扩张部28，从而在所述第一沟道孔23a中形成所述填孔材料层26，所述填孔材料层26在所述扩张部28位置形成环形外凸沿261，从而扩大了上下层沟道孔的OVL窗口，保证在进行上层沟道孔的蚀刻过程中即使发生上下沟道孔的错位，也不破坏下层沟道孔的侧壁，参见图10。
请参阅图7，于填充有填孔材料层26的第一堆叠结构22a上形成第二堆叠结构22b,所述第一堆叠结构22a和所述第二堆叠结构22b构成一堆叠单元22；所述第二堆叠结构22b也包括由下至上依次交替叠置的所述绝缘介质层221及所述牺牲层222，第一堆叠结构22a的顶层绝缘介质层221同时也作为第二堆叠结构22b的底层绝缘介质层221。
请参阅图7，在一可选实施例中，所述第一堆叠结构22a与半导体衬底21之间还形成有底部叠层结构27，所述底部叠层结构27包括由下往上依次叠置的底部介质层272和底部牺牲层271,所第一沟道孔23a的底部还填充有底部外延层24以及形成于底部外延层24上的氧化层25。
请参阅图8，蚀刻形成第二沟道孔23b，具体地，例如可采用干法蚀刻工艺于所述第二堆叠结构22b中形成贯穿所述第二堆叠结构22b的第二沟道孔23b，所述第二沟道孔23b延伸进入所述填孔材料层26中，且第二沟道孔23b延伸入所述填孔材料层26中的延伸部232的直径并未突变，整个第二沟道孔23b的直径从上到下依次逐渐减小。其中，图9显示第二种示例的半导体结构的扫描电子显微镜照片，可以看出，第二沟道孔23b的延伸部232的底部与侧壁的夹角α大于95°，相对来说比较倾斜，这样导致延伸部232的上段与第一堆叠结构22a的侧壁的距离较近。
需要说明的是，在第二种示例的半导体结构制备中，由于在所述第一堆叠结构22a的顶层绝缘介质层221形成环形凹槽结构28，扩大了接合处的氧化层(第一堆叠结构22a的顶层绝缘介质层221)CD，从而扩大了上沟道孔对下沟道孔的OVL窗口，在第二堆叠结构22b中形成第二沟道孔的过程中，即使上下沟道孔发生错位，也可以避免发生破坏第一沟道孔23a的孔壁，也即可以避免在进行第二沟道孔23b的蚀刻过程中出现图1中所示的由于上下沟道孔发生错位时(错位控制在一定范围内)破坏第一沟道孔23a的孔壁的情况。但是，该制备工艺过程，工艺步骤较多，例如需要两步的填孔材料层26(多晶硅)沉积，并且在两步填孔材料层26沉积的过程之间还需要执行两次蚀刻过程，蚀刻过程中一般还会涉及蚀刻结束后的去光胶(Asher)过步骤和湿法去除杂质颗粒(Wet stripe)步骤，并且在进行第二次填孔材料层26沉积之前还需要进行预清理的步骤，这无疑增加了工艺步骤，使工艺步骤更复杂，不仅增加了生产成本，而且增加了生产工艺难度；另外，所述填孔材料层26的环形外凸沿261的厚度一般不超过连接层的厚度，在蚀刻第二沟道孔23b的过程中必须要控制好蚀刻深度，以免蚀刻穿所述环形外凸沿261，对其底部的第一堆叠结构22a造成蚀刻损伤。
基于此，本发明提供一种新的半导体结构，用于改善上述问题，下面通过具体的实施例来说明本发明的技术方案。
实施例一
本实施例提供一种半导体结构，请参阅图16，显示为该半导体结构的结构示意图，所述半导体结构包括至少一堆叠单元32，所述堆叠单元32包括第一堆叠结构32a(下文也称为下层堆叠结构)，所述第一堆叠结构32a中形成有贯穿所述第一堆叠结构32a的第一沟道孔33a(下文也称为下层沟道孔)；填孔材料层36，填充于所述第一沟道孔33a中，以对所述第一堆叠结构32a的顶部结构形貌进行限定；第二堆叠结构32b(下文也称为上层堆叠结构)，形成于所述第一堆叠结构32a和所述填孔材料层36上；第二沟道孔(下文也称为上层沟道孔)，形成于所述第二堆叠结构32b和所述填孔材料层36中，所述第二沟道孔33b包括贯穿所述第二堆叠结构32b的主体部和延伸进入所述填孔材料层36中的延伸部332，所述主体部的孔径大于所述延伸部332的孔径以形成台阶孔。
如图16所示，在本实施例中，所述第一堆叠结构32a包括由下至上依次交替叠置的所述绝缘介质层321及所述牺牲层322，其最顶部和最底部为绝缘介质层321，位于顶层的所述绝缘介质层321的上表面即为所述第一堆叠结构32a的上表面，所述第一堆叠结构32a的所述绝缘介质层321包括但不限于二氧化硅层，所述牺牲层322包括但不限于氮化硅层。其中，可以采用如物理气相沉积(Physical Vapor Deposition，PVD)工艺、化学气相沉积(Chemical Vapor Deposition，CVD)工艺或原子层沉积(Atomic Layer Deposition，ALD)等工艺形成所述第一堆叠结构32a以及下文的第二堆叠结构32b。所述第一堆叠结构32a内所述绝缘介质层321及所述牺牲层322的层数可以包括32层、64层、96层或128层等等，具体的，所述堆叠结构内所述绝缘介质层321及所述牺牲层322的层数可以根据实际需要进行设定，此处不做限定。
请参阅图16和图12，在本实施例中，所述第一沟道孔33a垂直穿过所述第一堆叠结构32a，可采用刻蚀工艺在所述第一堆叠结构32a中形成第一沟道孔33a，所述刻蚀工艺例如可以是干法蚀刻或者湿法蚀刻。在一示例中，所述第一沟道孔33a延伸进入下文将要介绍的半导体衬底31中。需要说明的是，图16中只示出了第一堆叠结构32a包括一个第一沟道孔33a的情形，在实际应用中，所述第一堆叠结构32a中可以包括若干个第一沟道孔33a，所述第一沟道孔33a的数量与排布可以根据实际需求设置。
请参阅图16，所述第一沟道孔33a中填充有填孔材料层36，所述填孔材料层上表面与所述第一堆叠结构上表面平齐。该填孔材料层36的顶部在形成第二通道孔33b的过程中形成向下的凹槽(第二沟道孔33b的延伸部332)，凹槽在上段直径快速缩小，然后在中段和下段略微减小或者不变，并且该凹槽的上部周测边沿361具有向凹槽内的轴向凸起圆弧形状(圆弧形倒角)。
请参阅图16，在本实施例中，所述第二堆叠结构32b包括由下至上依次交替叠置的所述绝缘介质层321及所述牺牲层322，其最顶部和最底部为绝缘介质层321，所述第一堆叠结构32a和所述第二堆叠结构32b共用所述第一堆叠结构32a的顶部绝缘介质层321(其作为连接层)，位于顶层的所述绝缘介质层321的上表面即为所述第二堆叠结构32b的上表面，也即所述第一堆叠结构32a和第二堆叠结构32b之间通过该连接层连接，该连接层用于在形成第二沟道孔33b时对所述第一沟道孔33a和所述第二沟道孔33b的相对位置进行界定，且对所述第二沟道孔33b的形貌进行界定。在一示例中，所述第二堆叠结构32b的所述绝缘介质层321包括但不限于二氧化硅层，所述牺牲层322包括但不限于氮化硅层。所述第二堆叠结构32b内所述绝缘介质层321及所述牺牲层322的层数可以包括32层、64层、96层或128层等等，具体的，所述第二堆叠结构32b内所述绝缘介质层321及所述牺牲层322的层数可以根据实际需要进行设定，此处不做限定。
需要说明的是，在其他实施例中，所述第一堆叠结构32a和所述第二堆叠结构32b之间还可单独设置连接层，所述连接层形成有与所述第一沟道孔33a对应的贯通孔(未标示)，该贯通孔和第一沟道孔33a在一道蚀刻工艺中先后形成，所述填孔材料层36填充于所述第一沟道孔33a和所述贯通孔中，且所述填孔材料层36上表面与所述连接层上表面平齐。所述连接层形成有与所述第一沟道孔33a对应的贯通孔，所述填孔材料层36填充于所述第一沟道孔33a和所述贯通孔中，且所述填孔材料层36上表面与所述连接层上表面平齐。
请参阅图16，在本实施例中，所述第二堆叠结构32b中形成有贯穿所述第二堆叠结构32b的第二沟道孔33b，所述第二沟道孔33b垂直穿过所述第二堆叠结构32b，其中，所述第二沟道孔33b包括主体部和延伸进入所述填孔材料层36中的延伸部332，所述第二沟道孔33b在所述第一堆叠结构33a的上表面处的直径急速变小，在所述填孔材料层36的顶端向下形成凹槽，该凹槽也即上述的延伸部332，所述主体部的孔径大于所述延伸部332的孔径以形成台阶孔，所述第二沟道孔33b的所述主体部与所述延伸部332同轴设置。在一示例中，所述第二沟道孔33b的延伸部332的深度大于所述第一堆叠结构32a的顶层绝缘介质层321(也即连接层)的厚度，或者说位于所述第一沟道孔33a中的所述填孔材料层36顶部的所述凹槽的底部表面低于所述第一堆叠结构32a的顶层绝缘介质层321下表面。在其他示例中，所述第二沟道孔33b的延伸部332的深度也可以小于或等于所述第一堆叠结构32a的顶层绝缘介质层321(也即连接层)的厚度。
图17显示为本实施例的半导体结构的扫描电镜照片，从图中可以看出，所述第二沟道孔33b在填孔材料层36的界面处快速向内侧收缩形成延伸部332，该延伸部332的下段比较陡直，其延伸部332下段得底面与所述延伸部的侧壁下段的夹角β介于90～93°之间，这样可以保证延伸部332的侧壁距第一堆叠结构32a的侧壁具有较大厚度的填孔材料层36，扩大了上沟道孔对下沟道孔的套刻精度窗口(overlay window，OVL window)，也即增大了上沟道孔和下沟道孔之间的偏移量，从而在第二沟道孔33b的形成过程中即使发生图18所示的倾斜或者偏移，也可以有效避免第一堆叠结构32a的顶部的侧壁被蚀刻。
在一可选示例中，所述第二沟道孔33b的主体部的底部孔径与所述延伸部332的底部孔径之差大于16纳米，也即被所述第二沟道孔33b的主体部暴露出的凹槽的一侧端沿的宽度大于8nm，使OVL window增大了16nm，有效避免或减少下沟道孔蚀刻过程中由于偏移和倾斜而对下堆叠结构的顶部造成蚀刻破坏。需要说明的是，在其可选示例中，根据工艺要求和工艺精度，所述主体部的底部孔径与所述延伸部332的底部孔径之差可以灵活进行调整。
需要说明的是，当将该半导体结构用于制备3D NAND闪存时，所述第一堆叠结构32a和所述第二堆叠结构32b中所述绝缘介质层321与所述牺牲层322在同一刻蚀/腐蚀工艺中具有一定的选择比，以确保在将本实施例的半导体结构用于制备3D NAND闪存时去除所述牺牲层322时所述绝缘介质层321几乎不被去除。
请参阅图16，在一可选实施例中，所述第一堆叠结构32a例如可形成于一半导体衬底31上，所述半导体衬底31可以根据器件的实际需求进行选择，所述半导体衬底31可以包括硅衬底、锗(Ge)衬底、锗化硅(SiGe)衬底、SOI(Silicon-on-insulator，绝缘体上硅)衬底或GOI(Germanium-on-Insulator，绝缘体上锗)衬底等等，在其它实施例中，所述半导体衬底31还可以为包括其他元素半导体或化合物半导体的衬底，例如砷化镓、磷化铟或碳化硅等，所述半导体衬底31还可以为堆叠结构，例如硅/锗硅叠层等，本实施例中，所述半导体衬底31包括单晶硅衬底。另外，所述半导体衬底31可以为进行离子掺杂后的衬底，可以进行P型掺杂，也可以进行N型掺杂，所述半导体衬底31中还可以形成有多个外围器件，如场效应晶体管、电容、电感和/或pn结二极管等，所述半导体衬底31中还可以具有外围电路。
请参阅图16，在一可选实施例中，所述半导体结构中还包括位于所述第一沟道孔33a底部对应形成的底部外延层34，所述底部外延层34与所述填孔材料层36相接触，其中，所述底部外延层延伸至所述半导体衬底31中。在一示例中，所述底部外延层34的上表面例如还可以包括氧化层35，所述氧化层35与所述填孔材料层36相接触。在一可选示例中，所述底部外延层例如是外延生长的单晶硅层，可以通过湿法氧化的方式在所述单晶硅层上形成一层氧化层35。
请参阅图16，在一可选实施例中，所述第一堆叠结构32a与半导体衬底31之间还形成有底部叠层结构37，所述底部叠层结构37至少包括由下往上叠置的底部介质层372和底部牺牲层371，所述底部介质层372位于所述半导体衬底31上，所述底部牺牲层371与第一堆叠结构32a的底部绝缘介质层321接触；所述底部介质层372可以包括但不仅限于氧化硅层，所述底部牺牲层371可以包括但不仅限于氮化硅层，所述第一沟道孔33a穿透所述底部叠层结构37并延伸进入所述半导体衬底31中在所述第一沟道孔33a的底部填充有底部外延层34，所述底部外延层34的上表面低于所述第一堆叠结构32a的最底层绝缘介质层321的上表面。在一可选示例中，所述底部外延层34的顶部还形成有氧化层35，该氧化层35的上表面低于所述第一堆叠结构32a的最底层绝缘介质层321的上表面。
需要说明的是，在一可选实施例中，所述第一堆叠结构32a也可以形成于其他堆叠结构上，所述第一堆叠结构32a可作为上层堆叠结构，其下方的堆叠结构可作为下层堆叠结构，类似于图16所示的结构，所述上层堆叠结构的沟道孔(上层沟道孔)也可包括主体部和延伸部332的台阶孔，所述延伸部332延伸进入所述下层堆叠结构的下沟道孔中的填孔材料层36，所述主体部的孔径大于所述延伸部332的孔径。同样的，在另一些可选实施例中，所述第二堆叠结构32b上也可以形成其他堆叠结构，类似于图16所示的结构，所述第二堆叠结构32b可作为下层堆叠结构，其上方的堆叠结构可作为上层堆叠结构，上层堆叠结构的沟道孔(上层沟道孔)也可包括主体部和延伸部332的台阶孔，所述延伸部332延伸进入所述下层堆叠结构的下沟道孔中的填孔材料层36，所述主体部的孔径大于所述延伸部332的孔径。也就是说，该实施例的半导体结构还可以包括多个堆叠单元，各堆叠单元之间可通过连接层连接。
需要说明的是，当形成图16所示的半导体结构后，例如可以通过HF和TMAH蚀刻去除堆叠结构12(第一堆叠结构32a和第二堆叠结构32b)，以进行3D NAND的后续制备。
实施例二
本实施例介绍一种实施例一所述的半导体结构的制备方法。请参阅图11，所述半导体结构的制备方法形成至少一堆叠单元32，所述堆叠单元32的形成过程包括：步骤S11、提供第一堆叠结构32a，所述第一堆叠结构32a中形成有贯穿所述第一堆叠结构32a的第一沟道孔33a；步骤S12、于所述第一沟道孔33a中填充填孔材料层36，以对所述第一堆叠结构32a的顶部结构形貌进行限定；步骤S13、于填充有所述填孔材料层36的所述第一堆叠结构32a和所述填充材料层36上形成第二堆叠结构32b；步骤S14、通过两步蚀刻以于所述第二堆叠结构32b和所述填孔材料层中形成第二沟道孔33b，所述述第二沟道孔33b包括贯穿所述第二堆叠结构32b的主体部和延伸进入所述填孔材料层36中的延伸部332，所述主体部的孔径大于所述延伸部332的孔径以形成台阶孔。
下面将结合附图详细说明本实施例半导体结构的制备方法。
在步骤S11中，请参阅图12，提供第一堆叠结构32a，所述第一堆叠结构32a中形成有贯穿所述第一堆叠结构32a的第一沟道孔33a。如图11所示，在本实施例中，所述第一堆叠结构32a包括由下至上依次交替叠置的所述绝缘介质层321及所述牺牲层322，其顶部和底部为绝缘介质层321，位于顶层的所述绝缘介质层321的上表面即为所述第一堆叠结构32a的上表面，所述第一堆叠结构32a的所述绝缘介质层321包括但不限于二氧化硅层，所述牺牲层322包括但不限于氮化硅层。所述第一堆叠结构32a的顶部。其中所述第一堆叠结构32a的顶层的所述绝缘介质层321作为与所述第二堆叠结构32b的连接层，两者共用该连接层，该连接层被所述第一沟道孔33a贯通。
请参阅图11，在本实施例中，所述第一堆叠结构32a例如可形成于一半导体衬底31上，所述半导体衬底31可以根据器件的实际需求进行选择，详见实施例一种相关部分描述，在此不做赘述。
需要说明的是，在一些实施例中，所述第一堆叠结构32a也可以形成于其他堆叠结构上，所述第一堆叠结构32a可作为上层堆叠结构，其下方的堆叠结构可作为下层堆叠结构，构成一堆叠单元，类似于图16所示的结构，所述上层堆叠结构的沟道孔(上层沟道孔)也可包括主体部和延伸部332的台阶孔，所述延伸部332延伸进入所述下层堆叠结构的下沟道孔中的填孔材料层36，所述主体部的孔径大于所述延伸部332的孔径。同样的，在另一些实施例中，所述第二堆叠结构32b上也可以形成其他堆叠结构，类似于图16所示的结构，所述第二堆叠结构32b可作为下层堆叠结构，其上方的堆叠结构可作为上层堆叠结构，构成一堆叠单元，上层堆叠结构的沟道孔(上层沟道孔)也可包括主体部和延伸部332的台阶孔，所述延伸部332延伸进入所述下层堆叠结构的下沟道孔中的填孔材料层36，所述主体部的孔径大于所述延伸部332的孔径。
需要说明的是，所述第一堆叠结构32a具体结构和制备工艺，详见实施例一中相关部分描述，在此不做赘述。
请参阅图12，例如可采用刻蚀工艺在所述第一堆叠结构32a中形成第一沟道孔33a，所述刻蚀工艺例如可以是干法蚀刻或者湿法蚀刻，所述第一沟道孔33a延伸进入半导体衬底31中。在一可选示例中，所述第一沟道孔33a垂直穿过所述第一堆叠结构32a。需要说明的是，图11中只示出了第一堆叠结构32a包括一个第一沟道孔33a的情形，在实际应用中，所述第一堆叠结构32a中可以包括若干个第一沟道孔33a，所述第一沟道孔33a的数量与排布可以根据实际需求设置。
在步骤S12中，请参阅图13，于所述第一沟道孔33a中填充填孔材料层36。具体地，例如可以采用沉积工艺，沉积填孔材料于结构表面，再通过化学机械研磨CMP工艺将其顶部磨至与所述第一堆叠结构32a的顶部表面相平齐，从而得到所述填孔材料层36，其中，所述填孔材料层36的材料包括但不限于多晶硅。
需要说明的是，在其他实施例中，所述第一堆叠结构32a的上方还可单独设置连接层，在进行第一沟道孔33a的形成过程中，可以一道在所述连接层形成有与所述第一沟道孔33a对应的贯通孔(未标示)，所述填孔材料层36填充于所述第一沟道孔33a和所述贯通孔中，且所述填孔材料层36上表面与所述连接层上表面平齐。所述连接层形成有与所述第一沟道孔33a对应的贯通孔，所述填孔材料层36填充于所述第一沟道孔33a和所述贯通孔中，且可通过例如CMP工艺使所述填孔材料层36上表面与所述连接层上表面平齐。
在步骤S13中，请参阅图14，于填充有所述填孔材料层36的所述第一堆叠结构32a和所述填孔材料层上形成第二堆叠结构32b。需要说明的是，所述第二堆叠结构32b具体结构和制备工艺，详见实施例一中相关部分描述，在此不做赘述。所述第一堆叠结构32a和所述第二堆叠结构32b共用所述第一堆叠结构32a的最顶部绝缘介质层321，其作为上下两层堆叠结构的连接层，该连接层的上表面即为所述第二堆叠结构32b的上表面。
在步骤S14中，可通过两步刻蚀于所述第二堆叠结构32b和所述填孔材料层36中形成第二沟道孔33b。
在本实施例中，请参阅图15，在第一步蚀刻中，例如采用干法蚀刻工艺对所述第二堆叠结构32b进行刻蚀，以于所述第二堆叠结构32b中形成与所述第二沟道孔33b相对应的过渡孔331，且所述过渡孔331不穿透所述第二堆叠结构32b，也即第一次蚀刻不刻穿所述第二堆叠结构32b，这可以根据第二堆叠结构32b的厚度以及蚀刻速率来控制蚀刻时间来实现。请参阅图16，通过改变蚀刻参数，降低所述第二堆叠结构32b与所述填孔材料层36的蚀刻选择比，继续向下蚀刻所述过渡孔331(进行第二步蚀刻)，通过控制蚀刻时间，蚀刻停止于所述填孔材料层16中，以形成台阶状的第二沟道孔33b。作为示例，例如可以降低第二堆叠结构32b与填孔材料层36的蚀刻选择比，以使所述填孔材料层36的蚀刻速率大于所述第二堆叠结构32b的蚀刻速率，向下蚀刻过渡孔331，以在填孔材料层36中形成的凹槽(第二沟道孔33b的延伸部332)，该凹槽的孔径相比于位于所述第二堆叠结构32b的主体部(位于第一堆叠结构32a上表面之上的部分)的孔径小，形成台阶状孔，也即所述第二沟道孔33b的主体部暴露所述凹槽及凹槽的上端周测边沿361，上端周测边沿361为向第二沟道孔33b的轴向凸起圆弧形状(圆弧倒角结构)，所述第二沟道孔33b的直径开始从上到下先逐步减小(主体部)，并在填孔材料层36的上表面处急剧减小，形成突变部。作为示例，例如可通过改变蚀刻气体中各气体的占比来降低所述第二堆叠结构32b与所述填孔材料层36的选择比，在两次蚀刻过程中，蚀刻的气体例如可包括CxFy(例如CF4、C3F8、C4F8)、CHF3、N2、H2、O2中的多种，按照需求，通过改变蚀刻气体中的气体组分的含量，来调整第二堆叠结构32b及所述填孔材料层36的蚀刻速率，从而改变两者的蚀刻选择比。在一可选示例中，例如可以在蚀刻气体中加入氧气(或者提高氧气含量)来提高对氧化物刻蚀速率的氧化物和硅之间的选择比，使对第二堆叠结构32b(例如氧化硅和氮化硅)的蚀刻比对填孔材料层36(例如多晶硅)的蚀刻速率更快。少量的氧气能改善氧化物刻蚀速率。在另一可选示例中，可在蚀刻气体中加入氢气(或者提高氢气的含量)来减少对填孔材料层36(例如多晶硅)的蚀刻速率。
在其他实施例中，在第一步蚀刻时，例如可采用干法蚀刻与所述第二堆叠结构32b中形成贯穿所述第二堆叠结构32b的过渡孔，所述过渡孔显露部分所述填孔材料层；在第二步蚀刻时，可以先在所述过渡孔的底部形成一定厚度的第二堆叠结构材料(例如二氧化物或者氮化硅)，然后通过改变蚀刻参数，降低所述第二堆叠结构32b与所述填孔材料层36的蚀刻选择比，继续向下蚀刻，沿所述过渡孔向下蚀刻所述显露的部分填孔材料层，通过控制蚀刻时间，蚀刻停止于所述填孔材料层16中,也可形成图16所示的台阶状所述第二沟道孔33b。
其中图17显示通过本实施例的制备获取的半导体结构的扫描电子显微镜照片。图17显示为利用本实施例的半导体结构制备方法制备的半导体结构的扫描电镜照片，从图中可以看出，所述第二沟道孔33b在填孔材料层36的界面处快速向内侧收缩形成延伸部332，该延伸部332的下段比较陡直，其延伸部332下段得底面与侧壁的夹角β介于90～93°之间，这样可以保证延伸部332的侧壁距第一堆叠结构32a的侧壁具有较大厚度的填孔材料层36，扩大了上沟道孔对下沟道孔的套刻精度窗口(overlay window，OVL)，从而在第二沟道孔33b的形成过程中即使发生图18所示的倾斜或者偏移，也可以有效避免第一堆叠结构32a的顶部的侧壁被蚀刻。
需要说明的是，在本实施例中，在蚀刻过程中，沿所述第二沟道孔33b的周向的材料一致，蚀刻速率也基本一致，故所述第二沟道孔33b的所述主体部与所述延伸部332同轴设置。
请参阅图16，在一示例中，所述第二沟道孔33b的延伸部332的深度大于所述第一堆叠结构32a的顶层绝缘介质层321(也即连接层)的厚度，或者说位于所述第一沟道孔33a中的所述填孔材料层36顶部的所述凹槽的底部表面低于所述第一堆叠结构32a的顶层绝缘介质层321下表面。在另一示例中，所述第二沟道孔33b的延伸部332的深度也可以小于或等于所述第一堆叠结构32a的顶层绝缘介质层321(也即连接层)的厚度。
在一示例中，所述第二沟道孔33b的主体部的底部孔径与所述延伸部332的底部孔径之差大于16纳米，也即被所述第二沟道孔33b的主体部暴露出的凹槽的一侧端沿的宽度大于8nm，使OVL window增大了16nm，有效避免或减少下沟道孔蚀刻过程中由于偏移和倾斜而对下堆叠结构的顶部造成蚀刻破坏。需要说明的是，在其他示例中，根据工艺要求和工艺精度，所述主体部的底部孔径与所述延伸部332的底部孔径之差可以灵活进行调整。
请参阅图17，图17显示为利用本实施例的半导体结构制备方法制备的的扫描电镜照片，图中可以看出，所述第二沟道孔33b在填孔材料层36的界面处快速向内侧收缩形成延伸部332，该延伸部332的下段比较陡直，其延伸部332下段得底面与所述延伸部的侧壁下段的夹角β介于90～93°之间，这样可以保证延伸部332的侧壁距第一堆叠结构32a的侧壁具有较大厚度的填孔材料层36，扩大了上沟道孔对下沟道孔的套刻精度窗口(overlay window，OVL window)，也即增大了上沟道孔和下沟道孔之间的偏移量，从而在第二沟道孔33b的形成过程中即使发生图18所示的倾斜或者偏移，也可以有效避免第一堆叠结构32a的顶部的侧壁被蚀刻。
请参阅图12，在一可选实施例中，所述半导体结构的制备中还包括于所述第一沟道孔33a底部对应形成的底部外延层34的步骤，所述底部外延层34与所述填孔材料层36相接触，其中，所述底部外延层延伸至所述半导体衬底31中。在一示例中，所述底部外延层34的上表面例如还可以包括氧化层35，所述氧化层35与所述填孔材料层36相接触。在一可选示例中，所述底部外延层例如是外延生长的单晶硅层，可以通过湿法氧化的方式在所述单晶硅层上形成一层氧化层35。
请参阅图12，在一可选实施例中，所述半导体结构的制备中还包括于所述第一堆叠结构32a与半导体衬底31之间形成底部叠层结构37的步骤，所述底部叠层结构37至少包括由下往上叠置的底部介质层372和底部牺牲层371，所述底部介质层372位于所述半导体衬底31上，所述底部牺牲层371与第一堆叠结构32a的底部绝缘介质层321接触；所述底部介质层372可以包括但不仅限于氧化硅层，所述底部牺牲层371可以包括但不仅限于氮化硅层，所述第一沟道孔33a穿透所述底部叠层结构37并延伸进入所述半导体衬底31中在所述第一沟道孔33a的底部填充有底部外延层34，所述底部外延层34的上表面低于所述第一堆叠结构32a的最底层绝缘介质层321的上表面。在一可选示例中，所述底部外延层34的顶部还形成有氧化层35，该氧化层35的上表面低于所述第一堆叠结构32a的最底层绝缘介质层321的上表面。
本实施例的半导体制备方法中，在形成双层沟道孔时，不仅可以省去湿法蚀刻扩展上下两层堆叠结构接合处的下层堆叠结构的最顶层氧化物(也即连接层)的临界尺寸的步骤，而且在下层沟道孔中填充填孔材料层的工艺过程中，从两步多晶硅沉积变为一步多晶硅沉积，减少了工艺步骤，从而降低了生产成本。
综上所述，本发明的半导体结构及其制备方法和三维存储器件，可以避免在进行上层沟道孔的蚀刻过程中破坏下层沟道孔的侧壁，降低光刻对准工艺要求，提高产品良率，而且工艺步骤更少，能够有效降低生产成本。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (32)

1.一种半导体结构，其特征在于，所述半导体结构包括至少一个堆叠单元，所述堆叠单元包括：
第一堆叠结构，所述第一堆叠结构中形成有贯穿所述第一堆叠结构的第一沟道孔；
填孔材料层，填充于所述第一沟道孔中；
第二堆叠结构，形成于所述第一堆叠结构和所述填孔材料层上；
第二沟道孔，形成于所述第二堆叠结构和所述填孔材料层中，所述第二沟道孔包括贯穿所述第二堆叠结构的主体部以及延伸进入所述填孔材料层中的延伸部，所述主体部的孔径大于所述延伸部的孔径以形成台阶孔。
2.根据权利要求1所述的半导体结构，其特征在于，所述填孔材料层上表面与所述第一堆叠结构上表面平齐。
3.根据权利要求1所述的半导体结构，其特征在于，所述第一堆叠结构和所述第二堆叠结构之间包含连接层，所述连接层形成有与所述第一沟道孔对应的贯通孔，所述填孔材料层填充于所述第一沟道孔和所述贯通孔中，且所述填孔材料层上表面与所述连接层上表面平齐。
4.根据权利要求3所述的半导体结构，其特征在于，所述连接层的材料包括二氧化硅。
5.根据权利要求3所述的半导体结构，其特征在于，所述延伸部的深度大于所述连接层的厚度。
6.根据权利要求1所述的半导体结构，其特征在于，所述半导体结构包括多个堆叠单元，多个堆叠单元之间通过连接层连接。
7.根据权利要求1所述的半导体结构，其特征在于，所述延伸部的上部具有圆弧倒角结构。
8.根据权利要求1所述的半导体结构，其特征在于，所述第二沟道孔的所述主体部与所述延伸部同轴设置。
9.根据权利要求1所述的半导体结构，其特征在于，所述第一堆叠结构、所述第二堆叠结构包括交替叠置的牺牲层及绝缘介质层。
10.根据权利要求9所述的半导体结构，其特征在于，所述绝缘介质层的材料包括二氧化硅，所述牺牲层的材料包括氮化硅。
11.根据权利要求1所述的半导体结构，其特征在于，在同一蚀刻工艺中，所述第一堆叠结构与所述填孔材料层的材料的刻蚀速率不同，所述第二堆叠结构与所述填孔材料层的材料的刻蚀速率不同。
12.根据权利要求1所述的半导体结构，其特征在于，所述半导体结构还包括衬底，所述第一堆叠结构设置于所述衬底上。
13.根据权利要求1所述的半导体结构，其特征在于，所述填孔材料层包括多晶硅。
14.根据权利要求1-13中任意一项所述的半导体结构，其特征在于，所述主体部的底部孔径与所述延伸部的底部孔径之差大于16纳米。
15.根据权利要求14中所述的半导体结构，其特征在于，所述延伸部的底表面与所述延伸部的侧壁下段的夹角介于90-93°。
16.一种半导体结构制备方法，其特征在于，所述半导体结构制备方法包括形成至少一堆叠单元，所述堆叠单元的形成过程包括：
提供第一堆叠结构，所述第一堆叠结构中形成贯穿所述第一堆叠结构的第一沟道孔；
于所述第一沟道孔中填充填孔材料层；
于填充有所述填孔材料层的所述第一堆叠结构和所述填孔材料层上形成第二堆叠结构；
通过两步蚀刻以于所述第二堆叠结构和所述填孔材料层中形成第二沟道孔，所述第二沟道孔包括贯穿所述第二堆叠结构的主体部以及延伸进入所述填孔材料层中的延伸部，所述主体部的孔径大于所述延伸部的孔径以形成台阶孔。
17.根据权利要求16所述的半导体结构制备方法，其特征在于，于填充有所述填孔材料层的所述第一堆叠结构和所述填孔材料层上形成第二堆叠结构之前，还包括使所述填孔材料层上表面与所述第一堆叠结构上表面平齐的步骤。
18.根据权利要求16所述的半导体结构制备方法，其特征在于，所述第一堆叠结构中形成贯穿所述第一堆叠结构的第一沟道孔之前，还包括以下步骤：
在所述第一堆叠结构上形成连接层；
蚀刻所述连接层，以于所述连接层上形成与所述第一沟道孔对应的贯通孔。
19.根据权利要求18所述的半导体结构制备方法，其特征在于，所述半导体结构制备方法还包括：于所述贯通孔内填充填孔材料层，且使得所述填孔材料层的上表面与所述连接层的上表面平齐的步骤。
20.根据权利要求18所述的半导体结构制备方法，其特征在于，所述连接层的材料包括二氧化硅。
21.根据权利要求20所述的半导体结构制备方法，其特征在于，通过两步蚀刻以于所述第二堆叠结构和所述填孔材料层中形成第二沟道孔的步骤中，第二步蚀刻工艺的蚀刻停止底面低于所述连接层的表面。
22.根据权利要求16所述的半导体结构制备方法，其特征在于，所述第二沟道孔的所述主体部与所述延伸部同轴设置。
23.根据权利要求16所述的半导体结构制备方法，其特征在于，形成所述第一堆叠结构/所述第二堆叠结构的步骤包括，依次交替形成牺牲层和绝缘介质层。
24.据权利要求23所述的半导体结构制备方法，其特征在于，所述绝缘介质层的材料包括二氧化硅，所述牺牲层的材料包括氮化硅。
25.根据权利要求16所述的半导体结构制备方法，其特征在于，所述填孔材料层包括多晶硅。
26.根据权利要求16所述的半导体结构制备方法，其特征在于，在进行所述第二通道孔的蚀刻过程中，通过控制蚀刻参数以使所述第二通道孔的所述主体部的底部孔径与所述第二通道孔的所述延伸部的底部孔径之差大于16纳米。
27.根据权利要求16所述的半导体结构制备方法，其特征在于，在进行所述第二通道孔的蚀刻过程中，通过控制蚀刻参数以使所述延伸部的底表面与所述延伸部的侧壁下段的夹角介于90-93°。
28.根据权利要求16所述的半导体结构制备方法，其特征在于，所述通过两步蚀刻以于所述第二堆叠结构和所述填孔材料层中形成第二沟道孔的步骤包括：
进行第一步蚀刻，以于所述第二堆叠结构中形成过渡孔，且所述过渡孔不穿透所述第二堆叠结构；
进行第二步蚀刻，沿所述过渡孔向下蚀刻，蚀刻停止于所述填孔材料层中，以形成所述第二通道孔；
其中，与第一步蚀刻相比，在进行第二次蚀刻时，通过改变蚀刻参数，降低了所述第二堆叠结构与所述填孔材料层的选择比。
29.根据权利要求16所述的半导体结构制备方法，其特征在于，所述通过两步蚀刻以于所述第二堆叠结构和所述填孔材料层中形成第二沟道孔的步骤包括：
进行第一步蚀刻，以于所述第二堆叠结构中形成贯穿所述第二堆叠结构的过渡孔，所述过渡孔显露部分所述填孔材料层；
进行第二步蚀刻，沿所述过渡孔向下蚀刻所述显露的部分填孔材料层，以形成所述第二沟道孔；
其中，与第一步蚀刻相比，在进行第二次蚀刻时，通过改变蚀刻参数，降低了所述第二堆叠结构与所述填孔材料层的选择比。
30.根据权利要求28或29所述的半导体结构制备方法，其特征在于，所述第一步蚀刻和所述第二步蚀刻采用干法蚀刻。
31.根据权利要求30所述的半导体结构制备方法，其特征在于，通过改变蚀刻气体中各气体的占比来降低所述第二堆叠结构与所述填孔材料层的蚀刻选择比。
32.一种三维存储器件，其特征在于，所述三维存储器件采用权利要求1-13中任意一项所述的半导体结构制备而成。
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