CN111900167B - 半导体结构及其制作方法 - Google Patents
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Abstract
本公开提供一种半导体结构及其制造方法，包括：提供半导体基底；在所述半导体基底上形成接触沟槽；在所述接触沟槽沉积接触材料层；图形化所述接触材料层以形成接触插塞。本公开的接触插塞的制造方法，通过将现有的氧化物层间介质层的沉积直接替换为沉积多晶硅接触插塞材料，从而将后续的刻蚀开孔以沉积接触插塞材料形成接触插塞替换为刻蚀去除多余的多晶硅插塞材料以形成接触插塞，从而克服了在接触插塞制备中底部开孔不充分，垂直形貌不均匀的问题。
Description
技术领域
本公开涉及半导体技术领域，具体涉及一种半导体结构及其制作方法，特别是一种半导体存储器及电子设备。
背景技术
DRAM(Dynamic Random Access Memory，动态随机存取存储器)是一种广泛应用的集成电路组件。目前生产线上常见的动态随机存储器单元大多是由一晶体管和一电容器所构成。
在DRAM中，通常会以掺杂的多晶硅插塞(Poly Plug)作为存储单元接触区(CellContact)及位线(Bit Line)等数据线(Data Line)接触的导电回路。目前多晶硅插塞的制造方法，一般是先在沟道中沉积氧化物，随后回刻氧化物形成多晶硅插塞的沉积空间，随后再沉积多晶硅以形成多晶硅插塞。然而随着集成电路制作工艺中集成度的不断增加，提升DRAM的集成密度已成为趋势，但当关键尺寸小于18nm时，要确保形成多晶硅插塞时底部充分开孔和垂直形貌均匀，变得越来越难。
发明内容
本公开的目的是提供一种半导体结构及其制作方法、一种半导体存储器及一种电子设备。
本公开第一方面提供一种半导体结构，包括：
半导体基底，所述半导体基底上具有第一有源区；
所述第一有源区上的接触插塞；
其中，所述接触插塞包括侧墙部和导电部，所述导电部包括上部和下部，所述上部与下部连接处形成台阶，使得导电部具有上窄下宽的垂直截面形状；并且，所述侧墙位于所述台阶上的所述上部的侧壁外。
本公开第二方面提供一种半导体结构的制作方法，包括：
提供半导体基底，所述半导体基底上具有第一有源区；
在所述第一有源区上形成接触沟槽；
在所述接触沟槽沉积接触材料层；
图形化所述接触材料层以形成接触插塞。
本公开第三方面提供一种电子设备，包括上述的半导体结构。
本公开与现有技术相比的优点在于：
半导体结构中的线形功能部件，其侧壁外具有空气隙，能够有效降低寄生电容，同时空气隙的制备步骤少，工艺简单，能够很好地降低成本、提高产率。
附图说明
通过阅读下文优选实施方式的详细描述，各种其他的优点和益处对于本领域普通技术人员将变得清楚明了。附图仅用于示出优选实施方式的目的，而并不认为是对本公开的限制。而且在整个附图中，用相同的参考符号表示相同的部件。在附图中：
图1a-1-图1g是本公开中第一实施例制造方法的示意图；
图2a-图2c是本公开中第二实施例制造方法的横截面剖面示意图。
具体实施方式
以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。
在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。
在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。
为了解决上述现有技术中存在的问题，本公开的一个实施例提供一种半导体结构及其制作方法、一种半导体存储器及一种电子设备，以下具体描述根据本申请第一实施方式的接触插塞的产品结构及制造方法。
请先参考图1g，图1g示出了本公开所提供的一种半导体的纵截面示意图。如图1g所示，该半导体结构例如可以为DRAM(Dynamic Random Access Memory，动态随机存取存储器)，可以包括：半导体基底，以及位于半导体基底上的可以用于连接第一有源区和电容器的接触插塞区域，该接触插塞区域可以是在形成位线及位线侧墙之后再制备形成，也即，半导体基底可以包括位于其上的第二有源区，以及与第二有源区相接的位线接触部及其两侧的位线侧墙，而接触插塞可以位于相邻的两个位线侧墙之间。在本实施例中，接触插塞区域可以包括接触插塞100和位于接触插塞100之间的介质层200。其中，接触插塞100可以包括导电部110和侧墙120。导电部100可以包括上部111和下部112，上部111与下部112连接处形成台阶113，使得导电部具有上窄下宽的垂直截面形状。侧墙120可以位于113台阶上的上部111的侧壁外。其中，导电部110可以由掺杂的多晶硅(Doped Poly)材料形成，而侧墙120和介质层200可以由氮化硅材料形成。本公开的产品，通过在接触插塞上部形成侧墙，从而避免了常规方法制造接触插塞常见的底部开孔不充分，以及接触插塞垂直形貌不均匀的问题。
接下来，参考图1a-1-1g详细介绍本实施例中半导体结构的制造方法：
如图1a-1(图1a-1为横截面剖视图)和1a-2(图1a-2为图1a-1中B-B方向的剖视图)所示，首先，可以提供半导体基底，半导体基底上形成有位线6及位线侧墙7，位线6例如可以是金属W，而位线侧墙7例如可以是氮化硅。以位线6及位线侧墙7作为掩模，在半导体基底上刻蚀形成接触沟槽，并随后在接触沟槽内沉积接触材料层1，该接触材料层可以为掺杂多晶硅材料。本申请中，采用直接在整个接触沟槽中沉积接触材料，并在后续通过图形化工艺刻蚀掉多余的多晶硅、再沉积填充介质层实现节点分离的方法性形成接触插塞，替换了现有工艺中常见的先在沟槽中沉积氧化物层间介质层(ILD)、再随后对层间介质层刻蚀开孔并在开孔中沉积多晶硅材料形成接触插塞的方法，从而解决了对于小尺寸接触孔(SmallContact)时，底部难以充分开孔以及有效沉积多晶硅插塞材料的问题。
随后，如图1b(图1b及随后的附图为图1a-1中A-A方向剖视图)所示，可以在接触材料层上形成掩模层2，掩模层可以是氮化硅材料。
随后，如图1c所示，可以对掩模层2和其下的接触材料层1实施部分回刻以将接触材料层1形成接触插塞形成部3和牺牲部4。
随后，如图1d所示，可以沉积侧墙层，并可以随后刻蚀侧墙层的底部以在接触插塞形成部3外形成侧墙120，侧墙层可以也是氮化硅材料、氧化硅或氮氧化硅，沉积工艺例如可以采用原子层沉积工艺(ALD)。本申请通过侧墙120的形成，可以有效控制接触插塞顶部的尺寸，从而获得想要的接触插塞的关键尺寸。
随后，如图1e所示，可以以侧墙120为掩模刻蚀牺牲部3以将其去除形成介质层填充空间5。
随后，如图1f所示，可以沉积介质层以填充刻蚀去除牺牲部3后形成的介质层填充空间5，直至介质层200覆盖整个半导体结构表面，介质层可以选用氮化硅材料。
随后，如图1g所示，可以采用平坦化处理，以露出接触插塞形成部3的表面，最终形成由接触插塞100和接触插塞100之间的介质层200组成的接触插塞区域。平坦化处理可以采用化学机械平坦化(CMP)工艺。
本申请的另一个实施例，在不考虑控制接触插塞尺寸的情况，也可以不进行侧墙沉积的工序，而直接采用下述的制造方法，即：
如图2a(为横截面剖视图)所示，首先，可以提供半导体基底，半导体基底上形成有位线及位线侧。以位线及位线侧墙作为掩模，在半导体基底上形成接触沟槽，并随后在接触沟槽内沉积接触材料层1’，该接触材料层可以为掺杂多晶硅材料。
随后，如图2b(为横截面剖视图)所示，可以在接触材料层1’上形成掩模层，掩模层可以是氮化硅材料，随后可以图形化掩模层以形成掩模，并依据图形化的掩模刻蚀图形化接触材料层1’，以保留需形成接触插塞的部分3’而刻蚀去除其余的部分以形成介质层填充空间5’。
随后，如图2c(为横截面剖视图)所示，可以沉积介质层200’以填充质层填充空间5’，直至所述介质层200’覆盖整个半导体结构表面，随后可以进行CMP平坦化处理，以露出剩余的形成接触插塞的部分3’的表面，形成接触插塞100’。
本申请的接触插塞的制造方法，通过将现有的氧化物层间介质层的沉积，直接替换为在整个接触沟槽沉积多晶硅接触材料层，从而将后续的刻蚀开孔以沉积接触插塞材料形成接触插塞，替换为在后续通过图形化工艺刻蚀掉多余的多晶硅、再沉积填充介质层实现节点分离的方法性形成接触插塞，从而克服了在接触插塞制备中底部开孔不充分，垂直形貌不均匀的问题。并且通过形成侧墙的工艺，能够更好控制接触插塞的关键尺寸。
在以上的描述中，对于各层的构图、刻蚀等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。
以上对本公开的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本公开的范围。本公开的范围由所附权利要求及其等价物限定。不脱离本公开的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本公开的范围之。
Claims (13)
1.一种半导体结构，其特征在于，包括：
半导体基底，所述半导体基底上具有第一有源区；
所述第一有源区上的接触插塞；
其中，所述接触插塞包括侧墙部和导电部，所述导电部包括上部和下部，所述上部与下部连接处形成台阶，使得导电部具有上窄下宽的垂直截面形状；并且，所述侧墙位于所述台阶上的所述上部的侧壁外；
所述半导体基底还包括第二有源区；
所述半导体结构还包括与所述第二有源区相接的位线接触部及其两侧的位线侧墙；
所述接触插塞位于相邻的两个位线侧墙之间。
2.根据权利要求1所述的半导体结构，其特征在于：
所述接触插塞包括掺杂的多晶硅。
3.根据权利要求1所述的半导体结构，其特征在于：
所述侧墙包括氮化硅、氧化硅或氮氧化硅。
4.根据权利要求1～3中任一项所述的半导体结构，其特征在于：
所述半导体结构进一步包括位于所述接触插塞上的电容器。
5.一种半导体结构的制作方法，其特征在于，包括：
提供半导体基底，所述半导体基底上具有第一有源区；
在所述第一有源区上形成接触沟槽；
在所述接触沟槽沉积接触材料层；
图形化所述接触材料层以形成接触插塞；
其中，所述接触插塞包括侧墙部和导电部，所述导电部包括上部和下部，所述上部与下部连接处形成台阶，使得导电部具有上窄下宽的垂直截面形状；并且，所述侧墙位于所述台阶上的所述上部的侧壁外；
所述半导体基底还包括第二有源区；
所述半导体结构还包括与所述第二有源区相接的位线接触部及其两侧的位线侧墙；
所述接触插塞形成于相邻的两个位线侧墙之间。
6.根据权利要求5所述的制作方法，其特征在于：
所述图形化所述接触材料层以形成接触插塞，包括，
图形化所述接触材料层，以保留需形成接触插塞的部分而刻蚀去除其余的部分；
沉积介质层以填充刻蚀去除其余的部分后形成的空间，直至所述介质层覆盖整个半导体结构表面；
平坦化处理，以露出剩余的接触材料层的表面，形成接触插塞。
7.根据权利要求5所述的制作方法，其特征在于：
所述图形化所述接触材料层以形成接触插塞，包括，
部分回刻以将所述接触材料层形成接触插塞形成部和牺牲部；
在接触插塞形成部外形成侧墙；
以所述侧墙为掩模刻蚀所述牺牲部；
沉积介质层以填充刻蚀去除牺牲部后形成的空间，直至所述介质层覆盖整个半导体结构表面；
平坦化处理，以露出接触插塞形成部的表面，形成接触插塞。
8.根据权利要求5～7中任一项所述的制作方法，其特征在于：
所述侧墙包括氮化硅、氧化硅或氮氧化硅。
9.根据权利要求5～7中任意一项所述的制作方法，其特征在于：
所述接触材料层包括掺杂多晶硅。
10.根据权利要求6～7中任意一项所述的制作方法，其特征在于：
所述介质层包括氮化硅。
11.根据权利要求5～7中任意一项所述的制作方法，其特征在于：
所述接触插塞用以连接第一有源区与电容器。
12.一种电子设备，包括如权利要求1～4中任一项所述的半导体结构。
13.根据权利要求12所述的电子设备，包括智能电话、计算机、平板电脑、可穿戴智能设备、人工智能设备、移动电源。
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