CN113540348B - 电容器、半导体器件、电子设备及其制造方法 - Google Patents
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Abstract
本申请涉及一种电容器结构及半导体器件，包括半导体基底；位于半导体基底上的多个电容器，所述电容器包括下电极、介电层和上电极；所述下电极具有侧壁、封闭的底部和开放的顶部，所述介电层包括位于所述下电极侧壁和底壁上的第一介电层，所述上电极包括位于所述第一介电层内侧的第一上电极，所述下电极、第一介电层和第一上电极构成第一电容；位于所述下电极顶部和所述第一介电层顶部之上的支撑物。本申请中的制造方法得到的圆筒形电容器及半导体器件，能够在保证深宽比的同时，有效改善制造方法中发生的下电极的倾斜和塌陷的问题。
Description
技术领域
本申请涉及电容器及其制造方法，还涉及包括该电容器的半导体器件、电子设备及其制造方法；尤其是一种圆筒形电容器，及包括该电容器的半导体器件、电子设备及它们的制造方法。
背景技术
近年来，由于半导体用户要求半导体器件具有低功耗、高存储容量和高速特性，半导体制造商对高集成度、高速率的半导体器件的研究越来越多。特别是动态随机存取存储器（Dynamic Random Access Memory, DRAM）因其具有自由的数据输入输出能力和大的存储容量，被广泛用作半导体存储单元。
然而，为了快速提高存储器的集成度和可扩展性，半导体器件的集成密度被不断增加，半导体器件的设计尺寸标准也随之不断减小。例如通常，DRAM是单元的集合，而每个单元有一个MOS（Metal Oxide Semiconductor）晶体管和一个存储电容。随着集成度的增加，半导体芯片的尺寸减小，电容器的尺寸也必然减小，而电容器尺寸的减小会使得电极之间的间距逐渐减小进而相应地减小电容器的电容，从而减小电容器的电荷存储容量。但是，即使出于半导体存储器的集成度增加的考虑，也必须要使得电容器具有足够的电容，以确保半导体存储器装置的平稳运行和性能。
其中，电容器的电容取决于介电层的厚度、介电常数以及上电极（TE，TopElectrode）和下电极（BE，Bottom Electrode）之间的接触面积。相应的，为了解决上述缩小设计尺寸和提高存储电容之间的矛盾，包括增大存储电极（电容器下电极）的表面积、减小介电层的厚度以及使用具有高介电常数（High-k）的介电层，都是增加电容器电容的方法。
在这些方法中，扩大存储电极的表面积（包括最大化圆筒形电容器的高度）是最常用的。具体的，具有单圆筒形存储（OCS，One Cylinder Storage）结构的电容器，在这种结构中，通过增加垂直面积，同时减少半导体存储单元中电容器占用的水平面积，可以增加电容器的总有效面积，从而增加存储电容。
如图1a至1e所示，现有工艺中常用以下方法制造圆筒形电容器：
首先，参见图1a，可以在半导体衬底（未图示）的上表面上形成层间绝缘层102，随后在层间绝缘层上形成存储节点焊垫104，随后在层间绝缘层102和存储节点焊垫104的表面形成刻蚀停止层106，随后再在刻蚀停止层106表面形成模氧化层108；
接着，参见图1b，使用传统的光刻工艺，并利用硬掩模层（未图示），在模氧化物层108的上表面上形成光致抗蚀剂图案，从而形成沟槽110，使与存储节点焊垫104相应的下电极的预定区域暴露出来，随后去除硬掩模层；
接着，参见图1c，将导电材料沉积在图案化的模氧化物层108和沟槽110的表面以形成下电极层112；
接着，参见图1d，采用牺牲氧化物114进行覆盖填充，并随后进行平面化处理，以使得模氧化物层108和下电极层112的顶面露出；
接着，参见图1e，刻蚀去除模氧化物层108和牺牲氧化物114得到了下电极112；
接着，在下电极表面沉积介电层和上电极以最终形成圆筒形电容器（未图示）。
然而，使用具有上述OCS结构的电容器的存储节点电极具有相对高的深宽比（Aspect Ratio），也即其垂直高度要远远大于其宽度。这种高深宽比的存储节点电极很容易发生倾斜（Leaning）或塌陷（Collapse）。尤其是，当在存储电极节点之间形成的模氧化物层（Mold oxide）的去除过程中，由于表面张力而更容易导致下电极的倾斜或塌陷。为了解决上述电极的倾斜或塌陷问题，在制造下电极的工艺步骤中，增加了形成支撑层的工艺步骤，并且由于深宽比的不断增加，甚至需要增加多层支撑层来防止下电极的倾斜或塌陷，如图1f所示，在刻蚀停止层106的表面先形成了第一模氧化物层108a，然后形成了第一支撑层109a，随后再形成第二模氧化物层108b，以及第二支撑层109b，随后再在第二支撑层表面形成硬掩模层111，这样在经过如前所述的后续步骤和支撑层的开孔处理、去除模氧化物层和牺牲层后（如图1g），最终可以得到带有第一支撑层109a和第二支撑层109b的下电极112（如图1h）。
虽然支撑层的使用能够有效避免高深宽比引起的下电极的倾斜或塌陷，但支撑层的沉积步骤，以及后续的支撑层的开孔步骤都需要使用更多的材料，也由于增加更多的工艺步骤而增加整个制造工艺的完成时间，从而降低生产率和增加了成本。
发明内容
本申请的目的是通过以下技术方案实现的：
根据一个或多个实施例，本申请公开了一种电容器结构，包括：
半导体基底；
位于半导体基底上的多个电容器，所述电容器包括下电极、介电层和上电极；
所述下电极具有侧壁、封闭的底部和开放的顶部，所述介电层包括位于所述下电极侧壁和底壁上的第一介电层，所述上电极包括位于所述第一介电层内侧的第一上电极，所述下电极、第一介电层和第一上电极构成第一电容；
位于所述下电极顶部和所述第一介电层顶部之上的支撑物。
根据一个或多个实施例，本申请还公开了一种电容器结构的制造方法，其包括以下工艺步骤：
提供半导体基底，所述半导体基底上有牺牲模层；
在牺牲模层上形成支撑层；
刻蚀所述牺牲膜层和支撑层形成第一凹槽，所述第一凹槽与形成下电极的位置对应；
在所述第一凹槽中形成第一电容，包括依次形成下电极、第一介电层和第一上电极；
在第一电容上形成支撑盘，所述支撑盘包括位于第一上电极层顶部之上的上盘部分和位于上盘部分之下的、环绕所述第一上电极层的支撑环部分，所述支撑环部分位于所述下电极和第一介电层上；
以所述支撑盘为掩膜刻蚀剩余的所述牺牲模层，形成第二凹槽；
在所述第二凹槽中形成第二介电层和第二上电极。
根据一个或多个实施例，本申请还公开了包括了上述的电容器结构、或者包括了上述制造方法制备得到的电容器结构的半导体器件、电子设备等。
本申请的其他特征和优点将在随后的说明书中阐述，并且，部分地从说明书中变得显而易见，或者，部分特征和优点可以从说明书中推知或毫无疑义地确定，或者通过实施本申请实施例了解。本申请的目的和其他优点可通过在所写的说明书、权利要求书、以及附图中所特别指出的结构来实现和获得。
附图说明
通过阅读下文优选实施方式的详细描述，各种其他的优点和益处对于本领域普通技术人员将变得清楚明了。附图仅用于示出优选实施方式的目的，而并不认为是对本申请的限制。而且在整个附图中，用相同的参考符号表示相同的部件。在附图中：
图1a-图1h是传统的圆筒形电容器的制造方法示意图。
图2a-图2p是本申请实施方式的圆筒形电容器的制造方法示意图。
具体实施方式
下文将参照附图更完全地描述本申请，在附图中显示本申请的实施例。 然而，本申请不局限于在这里阐述的实施例。相反地，提供这些实施例以便彻底地并完全地说明，并完全地将本申请的范围传达给本领域的技术人员。在附图中，为了清楚起见可能夸大了层和区域的厚度。全文中相同的数字标识相同的元件。如这里所使用的，术语“和/或”包括相关所列项目的一个或多个的任何和所有组合。
这里所使用的术语仅仅是为了详细的描述实施例而不是想要限制本申请。如这里所使用的，除非本文清楚地指出外，否则单数形式“一”、“该”和“所述”等也包括复数形式。还应当理解的是说明书中使用的术语“包括”说明所述特征、整体、步骤、操作、元件和/或部件的存在，但是不排除一个或多个其他的特征、整体、步骤、操作、元件、部件、和/或其组合的存 在或者增加。
应该理解当将一元件例如层、区域或者衬底称为“在另一个元件上”或者延伸“到另一个元件之上”时，可以是直接在另一个元件上或者直接延伸到另一个元件之上或者存在中间元件。相反地，当将一元件称为“直接在另一个元件上”或者“直接延伸到另一个元件之上”，则就不存在中间元件。也应当理解的是当将一种元件称为“连接”或者“耦合”至另一个元件时，可以是直接地连接或者耦合到另一个元件或者存在中间元件。相反地，当将一种元件称为“直接连接”或者“直接耦合”至另一个元件时，就不存在中间元件。
应该理解，尽管这里可以使用术语第一、第二等等来描述不同的元件、 组件、区域、层和/或部分，但是这些元件、组件、区域、层和/或部分不受 这些术语的限制。这些术语仅仅用于将一个元件、组件、区域、层或者部分与另一个元件、组件、区域、层或者部分区分开。因而，在不脱离本申请精神的情况下，可以将下文论述的第一元件、组件、区域、层或者部分称作第二元件、组件、区域、层或者部分。
而且，相对术语，例如“下面”或者“底部”和“上面”或者“顶端”在这里用于描述如附图中展示的一个元件与另一个元件的关系。应该理解相对术语除了包括附图中所述的方向外还包括器件的不同方向。例如，如果翻转图中的器件，则被描述为在另一元件的下边的元件变为在另一个元件的上边。因此示范性术语“下面”根据图的具体方向包括“下面”和“上面”两个方向。同样地，如果翻转一个图中的装置，描述为“在其他的元件下面”或者“在其他的元件之下”的元件定向为在其它元件上方。因此，示范性术语“在下面”或者“在...之下”包括上面和下面两个方向。
这里参照示意性说明本申请的理想化实施例的横截面图(和/或平面图) 来描述本申请的实施例。同样地，可以预计会存在因例如制造工艺和/或容差而导致的与示意图形状的偏离。因而，不将本申请的实施例认为是对这里说 明的区域的具体形状的限制，而是包括由例如制造导致的形状的偏差。例如，说明为或者描述为矩形的蚀刻区域典型地具有圆的或者曲线特征。因而，图 中说明的区域本质上是示意性的，它们的形状不表示装置区域的精确的形状也不限制本申请的范围。
除非另有限定，这里使用的全部术语(包括技术和科学名词)与本申请所属领域的普通技术人员通常所理解的具有同样的意义。还应当理解的是术语，例如在常用词典中定义的术语应当被解释为与相关技术的文献中的意义 相协调，除非这里清楚地限定外，不解释为理想化或者过分形式意义。本领域的技术人员应当理解，对邻近另一部件配置的结构或功能部件的引用可能 具有重叠或者在另一部件之下的部分。
本申请公开了一种电容器结构及其制造方法。电容器的形状可以为圆筒形、球型、矩形，以及通过本领域技术可以得到的任何适宜的形状。以下的实施例以具有圆筒形结构的电容器为例，但本申请并不限制于此，本申请实施方式的之一，是采用设置一个支撑层，具体的电容器结构和制程工艺如下：
如图2o和2p所示，本申请实施方式中示例了一种包括电容器结构的半导体器件，该半导体器件可用于例如某种电子设备，电子设备可以是智能电话、计算机、平板电脑、可穿戴智能设备、人工智能设备、移动电源等等。半导体器件包括半导体基底，例如MOS（MetalOxide Semiconductor）晶体管的电路元件的半导体基底，半导体基底上例如形成有栅极、源/漏极、位线等功能部件（未图示）。半导体基底上形成有层间绝缘层201（InterlayerInsulation）； 在层间绝缘层201上形成有着陆焊垫202（Landing Pad）。在着陆焊垫202上部形成有下电极208，本实施方式中的下电极具有圆筒形的侧壁和底壁，上部开口，下电极208的侧壁和底壁形成下电极208的内部。在下电极侧壁的内侧和底壁表面依次形成有第一介电层209和第一上电极，其中第一上电极包括第一阻挡层210（在其它实施方式中，也可以根据需要不设置第一阻挡层）和第一上电极层211，第一介电层209和第一阻挡层210具有与下电极208基本相同的高度（也即下电极208、第一介电层209和第一阻挡层210的顶部基本平齐），而第一上电极层211将下电极内部空间填满，所述下电极208、第一介电层209和第一上电极构成第一电容。在下电极侧壁的外侧依次形成有第二介电层213和第二上电极，其中第二上电极包括第二阻挡层214（在其它实施方式中，也可以根据需要不设置第二阻挡层）和第二上电极层215，第二上电极层215将下电极外侧空间填满，所述下电极208、第二介电层213和第二上电极215构成第二电容。在下电极208的顶部覆盖形成有环状支撑物205’，该支撑物205’沿水平方向自所述下电极208的侧壁顶部向下电极208的内部延伸，因此即覆盖了第一介电层209和第一阻挡层210的顶部，而该支撑物205’并不向下电极208的外侧延伸，当然，在其它替代实施方式中，该支撑物205’也可以向下电极208的外侧延伸而突出于下电极208的侧壁外部。最上方是上电极板216，其将下电极208内部的第一上电极和下电极208外侧的第二上电极连通，以共同形成与下电极相对的上电极，从而完成内部第一电容和外侧第二电容的构造。第一电容和第二电容的结构为间隔分布的圆筒电容器结构。此外，在本实施方式中，如图2o和2p还可以看出，介电层包括位于所述下电极208侧壁内侧的第一介电层209和位于所述下电极208侧壁外侧的第二介电层213，所述第一、第二介电层是不连通（或称为不连续的）。同样的，在本实施方式中，如图2o和2p还可以看出，与现有技术中不同，阻挡层也包括位于所述下电极208侧壁内侧的第一阻挡层210和位于所述下电极208侧壁外侧的第二阻挡层214，所述第一、第二阻挡层也不连通（或称为不连续的）。
接下来，参照2a-2p所示，将进一步详细介绍根据本申请的一个实施例公开的，上述半导体器件的制程工艺和所采用的材料：
本申请的制程工艺，可以先提供有例如BCAT（Buried Channel ArrayTransistor）晶体管的电路元件的半导体衬底，半导体衬底上例如形成有栅极、源/漏极、位线等功能部件（未图示）。
如图2a所示，随后，可以在半导体衬底上形成有层间绝缘层201（InterlayerInsulation）； 在层间绝缘层201上形成有着陆焊垫202（Landing Pad），着陆焊垫202可以由W或Co等材料所构成。
随后，可以在层间绝缘层201和着陆焊垫202的表面上形成刻蚀停止层203（Stopper），刻蚀停止层203由氮化物材料构成，例如氮化硅。
随后，可以在刻蚀停止层203的表面形成牺牲模层204（Mold），所述牺牲模层204常见使用氧化物，即为氧化物牺牲模层（Mold Oxide），其材料可包含掺杂氧化物，例如，SiO2、SiOH 、PSG（Phosphosilicate glass，磷硅酸盐玻璃）、BPSG（Borophosphosilicate glass，硼磷硅酸盐玻璃）、SiCOH、TEOS（Tetraethylorthosilicate，正硅酸乙酯）中的任意一种或两种以上的组合；牺牲模层也可以采用复数层的层状结构，例如TEOS的层状结构。牺牲模层可以通过化学气相沉积 (CVD)、低压化学气相沉积 (LPCVD)或等离子增强化学气相沉积(PECVD)等适宜的工艺。
随后，可以在氧化物牺牲模层204表面沉积支撑材料形成支撑层205（Supporter），支撑材料为氮化物，具体可以采用SiN、SiCN、BNx中的任意一种或两种以上的组合，上述材料具有与电容器中的下电极、上电极和介电层材料的高的刻蚀选择性，从而更利于后续的选择性刻蚀。
随后，可以在支撑层205的表面形成硬掩模层206（HM，Hard Mask），硬掩模层可以包括利用CVD工艺形成的多晶硅（Poly-Si）、掺杂硅（Dope-Si）、无定形碳（ACL）、旋涂硅（SOH）层等常见的硬掩模材料。
随后，可以采用常规的光刻手段对硬掩模层206进行光刻处理以得到图形化的硬掩模层。
如图2b所示，随后，可以依据图形化的硬掩模层206刻蚀氧化物牺牲模层204，直至刻蚀掉刻蚀停止层203，以露出着陆焊垫202，形成第一凹槽207，刻蚀可采用常规的干法刻蚀工艺，例如，采用CH2F2/O2/Ar/CHF3的含氟气体的干法刻蚀工艺；也可以采用常规的湿法刻蚀工艺，例如，包括HF和NH4F的混合缓冲溶液，比如，以约1∶6至1∶10的比例混合了HF∶NH4F的LAL溶液。
随后，可以去除硬掩模层206，例如采用常规的灰化工艺等除去手段。
如图2c所示，随后，可以在第一凹槽207的内壁和支撑层205表面沉积第一导电材料以形成下电极层208（Bottom Electrode）；由于当前技术通常采用高介电常数的介电材料，例如，Ta2O5、Al2O3和/或者HfO2等用作电容器的介电层，而介电材料与多晶硅电极之间的界面质量可能降低。特别是，介电材料与多晶硅电极之间的界面质量可能随着介电常数的升高而降低，因此，优选采用高功函(work function)的金属，例如，TiNx、TaNx、WNx等难熔金属材料中的任意一种或两种以上的组合作下电极，以代替传统的多晶硅电极。沉积工艺可以采用常见的CVD、PECVD、ALD（原子层气相沉积）等工艺。
如图2d所示，随后，可以在下电极层208表面沉积高介电材料（High-kDielectrics）以形成第一介电层209，第一介电层用于将下电极层与后续沉积的第一上电极隔开形成电容器；高介电材料可以采用AlOx、HfOx、ZrOx、TaOx等中的任意一种或两种以上的组合。
如图2e所示，随后，可以在第一介电层209的表面沉积阻挡材料以形成第一阻挡层210（Barrier Metal），阻挡材料为TiNx、TaNx、WNx等难熔金属材料中的任意一种或两种以上的组合。阻挡层主要为了能够防止层间发生材料扩散，当然，形成阻挡层的工艺制程并不必须，根据需要可以省略该步骤，可以理解的，后续形成的结构中也将不具有第一阻挡层。
如图2f所示，随后，可以沉积第二导电材料以覆盖第一阻挡层210并填充第一凹槽207，以形成第一上电极层211（Top Electrode）；第二导电材料采用金属W或者掺杂硅等。第一阻挡层210和第一上电极层211共同构成了第一上电极。
如图2g所示，随后，可以对第一上电极层211的表面进行平坦化处理直至支撑层205暴露出来；平坦化处理采用化学机械平坦化（Chemical Mechanical Planarization，CMP）的工艺。
如图2h所示，随后，可以回刻下电极层208、第一介电层209以及第一阻挡层210，以形成回刻槽；具体地，可以采用湿法刻蚀工艺回刻下电极层208和第一阻挡层210，而采用干法刻蚀回刻第一介电层209；或者，也可以仅采用干法刻蚀工艺，同时回刻下电极层208、第一介电层209以及第一阻挡层210。其中，干法刻蚀采用包含氯基气体的混合气体的等离子干法刻蚀，具体的，所述氯基气体为Cl2、BCl3、SiCl4、CCl4中的任意一种或两种以上的组合，所述混合气体还含有氧基气体、氮基气体、惰性气体、氢基气体中的任意一种或两种以上的组合，其中氧基气体为O2、 CO、CO2、N2O中的任意一种或两种以上的组合，氮基气体为N2，惰性气体He、Ar氢基气体中的任意一种或两种以上的组合，氢基气体为H2、NH3中的任意一种或两种以上的组合。回刻后，确保第一介电层209与下电极层208、第一阻挡层210中任一的台阶高度Δh在±50nm之间。由于该回刻工艺制程，使得本申请中电容器结构中的下电极与第一介电层和第一阻挡层具有基本相同的高度。本申请的实施方式通过采用干法刻蚀将第一介电层刻蚀掉，能够获得以下的技术效果：①解决了由于湿法刻蚀而难以有效将介电层去除的问题，进而能有效控制回刻量，避免了介电层的凸起（High-k Oxide Bump）问题；②干法有效去除了介电层后，能够增加后续ALD回填支撑材料时的间隙填充余量（Gap-FillMargin），从而避免了在第一介电层两侧只有狭窄的回填空间（严重时介电层甚至由于湿法刻蚀不充分而导致变形，从而阻塞后续的回填空隙）而使得支撑层的回填修补变得困难，进而在支撑层内形成空穴或者开缝而没有填实，这些不实回填甚至可能造成顶、电极的暴露风险而导致半导体器件失效；③由于没有介电层的妨碍，后续为去除剩余氧化物模层而对支撑层的开孔将变得更为容易。
如图2i所示，随后，可以再次沉积支撑采材料以回填所述回刻槽，直至基本填平支撑层205’的表面，两次支撑层采用相同的支撑材料。沉积工艺采用ALD进行。正是由于该制程回刻槽的回填对于支撑层的修补，会使得本申请中支撑层的位置与现有技术中具有明显不同，即本申请中的电容器结构中，如图2p所示，位于下电极208顶部的支撑物205’沿水平方向自所述下电极208的侧壁顶部向下电极208的内部延伸，而现有技术中支撑物的高度都会低于下电极的顶部，并且位于下电极侧壁的外侧。
如图2j所示，随后，可以对填平的支撑层205’的表面进行开孔处理以使剩余的氧化物牺牲模层204暴露出来，而开孔后剩余的支撑层205’形成了支撑盘结构；开孔的单元图案具有一个以上的尺寸，并且该单元图案为圆形、四角形、线形缝（Linear Type Slit）或网格图案（Mesh Pattern）中的任意一种或两种以上的组合。由于本申请中支撑层的独特结构，特别是在回刻工艺中第一介电层被回刻，从而使得支撑层的开孔可以在支撑层与下电极不重叠的区域进行任意的刻蚀，因此获得更大的加工余量而降低了支撑层开孔处理的尺寸精度要求，使开孔变得更加容易，例如在本实施方式中，形成开孔的尺寸可以超出剩余的氧化物牺牲模层204的尺寸范围，这样的开孔方式，使得开孔后剩余的支撑层205’形成的支撑盘结构，具有上盘部分和上盘部分下面的支撑环部分的双层结构，且由于开孔的大尺寸而使得上盘部分的外径小于下面支撑环的外径，其中，上盘部分位于第一上电极层211顶部的上方，而支撑环部分则环绕在第一上电极层211的周侧，并且支撑环的底面覆盖在下电极层208和第一介电层209的顶部之上，如此，支撑盘成为了后续刻蚀的掩模。同时，上述支撑层及其形成支撑盘的特殊结构会使得最终的电容器产品，如图2p所示，位于下电极208顶部的支撑物205’沿水平方向仅自所述下电极208的侧壁顶部向下电极208的内部延伸，而不会向下电极208的外侧延伸。当然，在替代的实施方式中，也可以采用较小的开孔而使得开孔在剩余的氧化物牺牲模层204的尺寸范围之内，这样的开孔方式，将会使得支撑盘的上盘和支撑环的外径大小关系发生变化，从而也可以使得位于下电极208顶部的支撑物205’沿水平方向不仅自所述下电极208的侧壁顶部向下电极208的内部延伸，也会向下电极208的外侧延伸。
如图2k所示，随后，可以依据支撑盘作为掩模进行刻蚀，以去除剩余的氧化物牺牲模层204，以形成第二凹槽212；此处刻蚀采用湿法刻蚀工艺，虽然采用了湿法刻蚀工艺，但由于此时下电极层208并不是孤立的存在，而是受到了下电极208内部形成的第一介电层209、第一阻挡层210、以及特别是充满的第一上电极层211的支撑，因此其所受到的表面张力至少减为原制造方法的1/2，从而有效避免了由湿法刻蚀工艺引起的表面张力所导致的倾斜和塌陷问题。也正因为上述优势，与现有技术中必须要采用甚至两个以上的支撑层相比，本申请实施方式中可以减少支撑层的使用，例如可以仅设置一个支撑层，也自然减少了不必要的沉积、清洗等相关的工艺步骤，节省了工序，节约了成本。
如图2l所示，随后，可以在第二凹槽212内壁和支撑层205’的表面沉积高介电材料以形成第二介电层213；高介电材料可以采用AlOx、HfOx、ZrOx、TaOx等中的任意一种或两种以上的组合；沉积工艺例如为ALD工艺。
如图2m所示，随后，可以在第二介电层213表面沉积阻挡材料以形成第二阻挡层214；阻挡材料为TiNx、TaNx、WNx等难熔金属材料中的任意一种或两种以上的组合；沉积工艺为ALD工艺。阻挡层主要为了能够防止层间发生材料扩散，当然，形成阻挡层的工艺制程并不必须，根据需要可以省略该步骤，可以理解的，后续形成的结构中也将不具有第二阻挡层。
随后，可以沉积第二导电材料以覆盖第二阻挡层214并填充所述第二凹槽212，以形成第二上电极层215；第二导电材料采用金属W或者掺杂硅等。沉积工艺可以为CVD、PECVD等。第二上电极层215和第二阻挡层214共同构成第二上电极。
如图2n所示，随后，可以对第二上电极层215的表面进行平坦化处理直至支撑盘的顶面暴露出来；平坦化处理采用化学机械平坦化（Chemical Mechanical Planarization，CMP）的工艺。
如图2o所示，随后，可以回刻支撑盘以去除支撑盘的上盘部分而仅保留支撑环部分，以使得第一上电极层211暴露出来，残留的支撑环部分成为电容器结构中的环状支撑物205’，支撑物的存在，能起到对高深宽比下电极的支撑作用。其中，回刻支撑盘，是采用氟基气体或者含有氟基气体的混合气体，在低偏置功率（Low Bias Power）或无偏置功率（NoBias Power）的状态下进行的等离子刻蚀；其中，氟基气体选自CHF3、CH2F2、CHF3、CHxFy、NF3、SF6中的任意一种或者两种以上的混合。采用上述刻蚀气体，可以对支撑层材料和下电极、介电层以及顶电层材料产生高的选择性，从而能够有效回刻支撑层而保留下电极、介电层以及顶电层。
如图2p所示，随后，可以再次沉积第二导电材料以形成上电极板216（TE Plate）从而将暴露的第一上电极层211和第二上电极层215导通；第二导电材料采用金属W或者掺杂硅等。
除了上述实施方式，本申请也可以设置两个及以上的支撑层来获得比现有圆筒形电容器更大的深宽比，来满足更高集成度和设计尺寸不断减小的要求。而这仅需要分别沉积两层氧化物牺牲模层和两层支撑层，辅之以本申请中分别沉积第一、第二介电层、阻挡层和上电极的制造方法，即可实现。
本申请中的制造方法得到的圆筒形电容器及半导体器件，能够在保证深宽比的同时，有效改善制造方法中发生的下电极的倾斜和塌陷的问题。
在以上的描述中，对于各层的构图、刻蚀等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。
以上对本公开的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本公开的范围。本公开的范围由所附权利要求及其等价物限定。不脱离本公开的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本公开的范围之内。
Claims (18)
1.一种电容器结构，包括：
半导体基底；
位于半导体基底上的多个电容器，所述电容器包括下电极、介电层和上电极；
所述下电极具有侧壁、封闭的底部和开放的顶部，所述介电层包括位于所述下电极侧壁和底壁上的第一介电层，所述上电极包括位于所述第一介电层内侧的第一上电极，所述下电极、第一介电层和第一上电极构成第一电容；
位于所述下电极顶部和所述第一介电层顶部之上的支撑物，所述支撑物为环状；
所述介电层还包括位于所述下电极侧壁外侧的第二介电层，所述上电极还包括位于所述下电极侧壁外侧的第二上电极，所述下电极、第二介电层和第二上电极构成第二电容。
2.根据权利要求1所述的电容器结构，其特征在于：
所述第一电容和第二电容的结构为间隔分布的圆筒电容器。
3.根据权利要求1所述的电容器结构，其特征在于：
所述第一上电极和所述第二上电极连通。
4.根据权利要求1所述的电容器结构，其特征在于：
所述第一介电层的高度与所述下电极的高度相同。
5.根据权利要求1所述的电容器结构，其特征在于：
所述第一上电极包括第一阻挡层和第一上电极层；
所述第二上电极包括第二阻挡层和第二上电极层。
6.根据权利要求5所述的电容器结构，其特征在于：
所述第一阻挡层、第一介电层和下电极高度相同；
所述支撑物位于所述第一阻挡层、第一介电层和下电极顶部之上。
7.根据权利要求1所述的电容器结构，其特征在于：
所述支撑物包含氮化物材料。
8.根据权利要求7所述的电容器结构，其特征在于：
所述氮化物材料包含SiN、SiCN、BNx中的任意一种或两种以上的组合。
9.一种电容器结构的制造方法，其包括以下工艺步骤：
提供半导体基底，所述半导体基底上有牺牲模层；
在牺牲模层上形成支撑层；
刻蚀所述牺牲模层和支撑层形成第一凹槽，所述第一凹槽与形成下电极的位置对应；
在所述第一凹槽中形成第一电容，包括依次形成下电极、第一介电层和第一上电极；
在第一电容上形成支撑盘，所述支撑盘包括位于第一上电极顶部之上的上盘部分和位于上盘部分之下的、环绕所述第一上电极的支撑环部分，所述支撑环部分位于所述下电极和第一介电层上；
以所述支撑盘为掩膜刻蚀剩余的所述牺牲模层，形成第二凹槽；
在所述第二凹槽中形成第二介电层和第二上电极。
10.根据权利要求9所述的制造方法，其特征在于：
形成所述第一上电极包括：形成第一阻挡层和第一上电极层。
11.根据权利要求9所述的制造方法，其特征在于：
所述上盘的外径小于所述支撑环的外径。
12.根据权利要求10所述的制造方法，其特征在于：
所述在第一电容上形成支撑盘的步骤，包括：
进行平坦化处理露出所述支撑层；
对所述下电极、第一介电层和第一阻挡层进行回刻；
填充支撑材料层并进行刻蚀以形成所述支撑盘。
13.根据权利要求9所述的制造方法，其特征在于：
形成所述第二上电极包括形成第二阻挡层和第二上电极层；
所述制造方法还包括：进行平坦化处理使得所述支撑盘顶部露出；
将所述支撑盘的上盘刻蚀去除并留下所述支撑环。
14.根据权利要求9-13任意一项所述的制造方法，其特征在于：
所述牺牲模层包含掺杂氧化物。
15.根据权利要求14所述的制造方法，其特征在于：
所述掺杂的氧化物为SiO2、SiOH 、PSG、BPSG、SiCOH、TEOS中的任意一种或两种以上的组合。
16.根据权利要求12所述的制造方法，其特征在于：
对所述下电极、第一介电层和第一阻挡层进行回刻，包括：
采用湿法刻蚀回刻所述下电极，采用干法刻蚀回刻所述第一介电层和第一阻挡层；或者，
采用干法刻蚀一并回刻所述下电极、所述第一介电层和第一阻挡层。
17.一种半导体器件，包括如权利要求1-8任意一项所述的电容器结构，或者，包括权利要求9-16任意一项所述的制造方法制备得到的电容器结构。
18.一种电子设备，包括如权利要求17所述的半导体器件。
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| CN110504283A (zh) * | 2018-05-17 | 2019-11-26 | 长鑫存储技术有限公司 | 柱状电容器阵列结构及制备方法 |
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