CN110112133A - 三维存储器件及其制备方法 - Google Patents
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Abstract
本发明提供一种三维存储器件及其制备方法。该方法包括：提供形成有堆叠结构的衬底，所述堆叠结构包括堆栈层和位于所述堆栈层上的掩膜层，所述堆叠结构具有贯穿所述堆栈层和所述掩膜层的沟道孔，所述沟道孔包括至少穿过所述掩膜层的表层的掩膜部分和穿过所述堆栈层的堆栈部分，沿所述掩膜部分指向至所述堆栈部分的纵向方向上，所述掩膜部分的孔径逐渐增大，所述掩膜部分的孔径大于所述堆栈部分的孔径，且所述掩膜部分的斜度小于所述堆栈部分的斜度；在所述沟道孔形成NAND串。本发明所述三维存储器件的制备方法，减少了三维存储器件的制备步骤，简化三维存储器件的工艺流程，有利于提高三维存储器件的生产效率，进而提高产能。
Description
技术领域
本发明涉及半导体器件技术领域，具体涉及一种三维存储器件及其制备方法。
背景技术
三维(3Dimension,3D，)存储器是一种将存储单元三维地布置在衬底之上的存储设备，其具有集成密度高、存储容量大以及功耗低等优点，从而在电子产品中得到了广泛的应用。
在三维存储器件的发展过程中，随着堆叠层数的不断增加，对三维存储器制备工艺中蚀刻和沉积等工序的精确度要求也就越来越高，导致三维存储器件的整个工艺流程越来越繁琐，严重降低了三维存储器件的生产效率，大大降低了产能。
发明内容
鉴于此，本发明实施例提供了一种三维存储器件的制备方法，用于减少三维存储器件的制备步骤，简化三维存储器件的工艺流程，提高三维存储器件的生产效率，提高产能。
本发明实施例提供的三维存储器件的制备方法，包括：
提供形成有堆叠结构的衬底，所述堆叠结构包括堆栈层和位于所述堆栈层上的掩膜层，所述堆叠结构具有贯穿所述堆栈层和所述掩膜层的沟道孔，所述沟道孔包括至少穿过所述掩膜层的表层的掩膜部分和穿过所述堆栈层的堆栈部分，沿所述掩膜部分指向所述堆栈部分的纵向方向上，所述掩膜部分的孔径逐渐增大，所述掩膜部分的孔径大于所述堆栈部分的孔径，且所述掩膜部分的斜度小于所述堆栈部分的斜度；
在所述沟道孔内形成NAND串。
其中，所述掩膜部分的锥角大于10度。
其中，所述掩膜层由氧化物制成。
其中，所述“在所述沟道孔内形成NAND串”包括：在所述沟道孔内一次性填充绝缘材料，以在所述沟道孔内形成NAND串中芯柱的绝缘层。
其中，所述绝缘层的顶表面高于所述掩膜层面向所述堆栈层的表面。
其中，所述“在所述沟道孔内一次性填充绝缘材料，以在所述沟道孔内形成NAND串中芯柱的绝缘层”的过程中，采用原子层沉积的方式在所述沟道孔内形成所述绝缘层。
其中，所述在所述沟道孔内形成NAND串”包括：
采用原子层沉积的方式在所述沟道孔内一次性沉积绝缘材料，以在所述沟道孔内形成绝缘材料层；
蚀刻所述绝缘材料层，形成所述绝缘层和位于所述NAND串顶部的凹槽；
在所述凹槽内形成导电塞。
其中，所述“蚀刻所述绝缘材料层”的过程中，采用化学气体蚀刻的方式蚀刻所述绝缘材料层。
其中，所述“提供形成有堆叠结构的衬底”包括：
提供衬底，在所述衬底的表面依次形成堆栈层和掩膜层；
一次性形成贯穿所述堆栈层和所述掩膜层的所述沟道孔。
其中，所述“提供形成有堆叠结构的衬底”包括：
提供衬底，在所述衬底的表面依次形成堆栈层和掩膜层；
形成贯穿所述掩膜层和所述堆栈层的功能孔，所述功能孔包括至少穿过所述掩膜层的表层的过渡部分；
蚀刻所述过渡部分的孔壁以形成掩膜部分。
其中，所述堆栈部分为截顶锥形或圆柱形。
其中，所述掩膜部分穿过整个所述掩膜层。
本发明还提供一种三维存储器件，包括：
衬底；
位于所述衬底上的堆叠结构，所述堆叠结构包括堆栈层和位于所述堆栈层上的掩膜层；
以及穿过所述堆叠结构的NAND串，所述NAND串包括第一部分和第二部分，所述第一部分至少穿过所述掩膜层的表层，所述第二部分在纵向方向上位于所述第一部分靠近所述衬底的一侧；
在自所述第一部分指向所述第二部分的纵向方向上，所述第一部分的直径逐渐减小；
所述第一部分的直径大于所述第二部分的直径，且所述第一部分的斜度小于所述第二部分的斜度。
其中，所述第二部分为截顶锥形或圆柱形。
其中，所述第一部分的锥度大于10度。
其中，所述NAND串包括芯柱和包围所述芯柱的存储器层，所述芯柱包括沿所述纵向方向堆叠设置的绝缘层和导电塞，所述导电塞位于所述NAND串的顶部。
其中，所述绝缘层为一次性成型的原子层氧化层。
其中，所述绝缘层的顶表面高于所述掩膜层面向所述堆栈层的表面。
其中，所述第一部分穿过整个所述掩膜层。
其中，所述堆栈层包括位于表面的顶层选择晶体管的氧化层。
本申请实施例提供的三维存储器件的制备方法中，通过将沟道孔的掩膜部分设置成孔径渐变的结构，以增加沟道孔的开口尺寸，可通过一次性填充绝缘材料的方式形成NAND串中芯柱的绝缘层，相比于目前需要采用沉积-回刻-沉积三个步骤来形成绝缘层，本申请提供的三维存储器件的制备方法节省了工艺步骤，简化了工艺流程，有利于提高三维存储器的生产效率，提高产能。
本发明的优点将会在下面的说明书中部分阐明，一部分根据说明书是显而易见的，或者可以通过本发明实施例的实施而获知。
附图说明
图1-1至图1-8为业界普遍采用的三维存储器件的各工艺的剖面结构示意图。
图2为本发明一实施例制备三维存储器件的工艺流程示意图。
图3-1至图3-9为本发明一实施例制备三维存储器件的各工艺的剖面结构示意图。
图4为图3-9所示三维存储器件中A区域的结构放大示意图。
图5为本发明另一种实施例制备三维存储器件的部分工艺的剖面结构示意图。
图6为本发明第三种实施例制备三维存储器件的部分工艺的剖面结构示意图。
具体实施方式
下面将参照附图更详细地描述本发明的具体实施方式。虽然附图中显示了本发明的示例性实施方式，但应当理解的是，还可以采用不同于在此描述的其他方式来实施本发明，因此，本发明不受下面这些实施方式的限制。
在描述本发明的具体实施方式之前，先简单介绍下业界普遍采用的存储器件的形成工艺，其过程一般包括(参见图1-1至图1-4)：在有堆叠结构110的衬底100上沉积绝缘材料，以形成绝缘材料层121；回刻绝缘材料层121，以蚀刻掉位于掩膜层112表面的绝缘材料层121；再次沉积绝缘材料，以形成绝缘材料层120。后续可依次进行凹槽蚀刻、预清理、多晶硅沉积和化学机械掩膜形成多晶硅插塞130(参见图1-5至图1-8)。从图1-1至图1-4中可以明显看出，沟道孔110a为圆柱形(或者为斜度较小的截顶锥形)，在形成绝缘材料层120时，必须要采用沉积-回刻-沉积三步工艺才能保证最后形成的绝缘材料层120的上方没有间隙存在，以确保不会影响三维存储器中多晶硅插塞130导电性能。再者，堆叠结构110中掩膜层111由氧化物层111a、氮化物层111b和氧化层111c三层堆叠而成，沟道孔100a的孔壁上的氧化物层111a和氧化层111c容易在三维存储器件的制备工艺中发生凹陷，而氮化物层111b发生相对凸起，导致沟道孔100a的开口处形成瓶颈，不仅不利于后续沟道孔蚀刻工艺的进行，还不利于形成绝缘材料层120。此外，在采用沉积-回刻-沉积三步工艺形成绝材料缘层120的过程中，回刻工艺会减薄沟道层112，使得在对绝缘材料层120进行凹槽蚀刻时不能采用气体蚀刻，而只能采用干法蚀刻形成凹槽122，以避免沟道层112被蚀刻穿透，保证最终形成三维存储器件的电学性能。然而，采用干法蚀刻后，还需要采用预清理清理掉凹槽122槽壁上残留的绝缘材料以露出沟道层112，以保证后续形成的多晶硅插塞130能与沟道层112接触而导电。因而，整个三维存储器件的制备工艺繁琐复杂，严重降低了三维存储器件的生产效率，影响了产能。
鉴于此，本发明实施例提供了一种三维存储器件的制备方法，通过将沟道孔中位于掩膜层的掩摸部分设置成孔径渐变的结构，以增加沟道孔的开口尺寸，可通过一次性填充绝缘材料的方式形成绝缘层，以简化三维存储器件的制备工序。
请参阅图2以及图3-1至图3-9，本发明实施例提供一种三维存储器件的制备方法，包括以下步骤S11和步骤S12。
步骤S11，参见图3-1至图3-3，提供形成有堆叠结构210的衬底200。堆叠结构210包括堆栈层211和位于堆栈层211上的掩膜层212。堆叠结构210具有贯穿堆栈层211和掩膜层212的沟道孔202，沟道孔202包括至少穿过掩膜层212表层的掩膜部分202a和穿过堆栈层211的堆栈部分202b。沿掩膜部分202a指向堆栈部分202b的纵向方向上，掩膜部分202a的孔径逐渐增大，掩膜部分202a的孔径大于堆栈部分202b的孔径，且掩膜部分202a的斜度小于堆栈部分202b的斜度。其中，所述形成有堆叠结构210的衬底200为三维存储器件的半成品，即为衬底200上形成有堆叠结构210的结构件。
具体的，步骤S11可以通过如下的步骤S111至步骤S113来实现。
步骤S111，参见图3-1，提供一衬底200，在衬底200的表面201依次形成堆栈层211和掩膜层212。
其中，衬底200的材质例如为硅，当然还可以为其他含硅的衬底，例如SOI(绝缘体上硅)、SiGe、Si:C等，该衬底内可通过离子注入等工艺形成三维存储器件所需的p-型/n-型或深或浅的各种势阱。
堆栈层211形成于衬底200的表面201上。堆栈层211包括层间绝缘层2111和栅极牺牲层2112交替层叠的叠层。层间绝缘层2111和栅极牺牲层2112可以采用化学气相沉积(CVD)、原子层沉积(ALD)或其他合适的沉积方法，依次在衬底200的表面201上交替沉积。层间绝缘层2111例如由氧化硅构成，栅极牺牲层2112例如由氮化硅构成，其会在后续工艺中会被金属替换而作为栅极层。本发明中堆栈层211中以O/N(氧化硅作为层间绝缘层，氮化硅作为栅极牺牲层)叠层为例说明后续工艺过程。当然，层间绝缘层2111还可以由氮氧化硅等材料构成，栅极牺牲层2112还可以由无定型硅、多晶硅或氧化铝等材料构成。
进一步的，堆栈层211还包括位于表面的顶层选择晶体管的氧化层(TSG Oxide)2113和位于所述叠层和顶层选择晶体管的氧化层2113之间的化学机械研磨残留的氧化层(CMP Remain Oxide)2114。其中，TSG Oxide 2113和CMP Remain Oxide 2114的材料示例性地为氧化硅，通过采用CVD、ALD或其他合适的沉积方法沉积形成。当然，TSG Oxide 2113和CMP Remain Oxide 2114的材料还可以为氮氧化硅等其他绝缘性材料。
掩膜层212位于堆栈层211背离衬底200的表面。掩膜层212由氧化物制成，例如由氧化硅制成，可以通过采用CVD、ALD或其他合适的沉积方法沉积形成。相比于在目前三维存储器件的制备工艺中，掩膜层采用氧化物层-氮化物层-氧化物层三层堆叠的多层结构(如图1-1所示)，本申请中掩膜层212为由氧化物制成的单层结构，不仅减少了掩膜层的形成工序，节省了三维存储器件的制备工艺流程，还避免了氮化物层存在时产生凸起导致沟道孔开口形成瓶颈状结构的问题。
步骤S112，参见图3-2，一次性形成贯穿堆栈层211和掩膜层212的沟道孔202。具体的，采用蚀刻工艺蚀刻掩膜层212和堆栈层211，一次性形成贯穿掩膜层212和堆栈层211，至达衬底200的沟道孔202。
在步骤S112中，可以先选择对掩膜层212蚀刻速率高而对其他材料蚀刻速率低的方式来对掩膜层212进行蚀刻，在形成至少穿过掩膜层212表层的掩膜部分202a后，再选用蚀刻速率低的方式来对位于掩膜部分202a下方的层结构进行蚀刻，形成堆栈部分202b，进而形成完整的沟道孔202。其中，掩膜层212的表层为掩膜层212背离堆栈层211的部分。
相比于当前业界的三维存储器件的制备工艺流程，本实施例所述三维存储器件的制备工艺中掩膜层212的层数减少，堆叠结构210的层数减少，堆叠结构210的厚度也相应减小，也就相应减小了沟道孔的孔深和孔径的比值，有利于提高蚀刻沟道孔的精确度。
本实施例中，掩膜部分202a穿过整个掩膜层212，且掩膜部分202a示例性地为相对沟道孔202的中心线对称的截顶锥形孔，掩膜部分202a的锥角大于10度。其中，掩膜部分202a的锥角为掩膜部分202a的孔壁的连线的夹角θ，且掩膜部分202的斜度为掩膜部分202的孔壁与水平面的夹角α。其中，相邻沟道孔202的掩膜部分202a的孔壁不相交，即相邻的沟道孔202的掩膜部分202a间隔设置。
堆栈部分202b与掩膜部分202a连通且对齐，堆栈部分202b示例性地为相对沟道孔202的中心线对称的圆柱形孔，堆栈部分202b的斜度为堆栈部分202b与水平面的夹角β。其中，掩膜部分202a的斜度小于堆栈部分202b的斜度即α＜β。本实施例中，θ/2＝β-α，θ/2可以理解为掩膜部分202a的孔壁与堆栈部分202b的孔壁的夹角，θ/2＞5度。
可以理解的是，在其他实施例中，掩膜部分也可以为相对沟道孔的中心线对称的弧形等结构，也可以为不相对于沟道孔的中心线对称的结构，掩膜部分也可以仅与堆栈部分连通而不与堆栈部分对齐，且堆栈部分也可以为截顶锥形或圆锥台形，本申请中对此不作具体限定，只要掩膜部分的设置能够增大沟道孔的开口尺寸即可。
步骤S113，参见图3-3，在沟道孔202朝向衬底200的一端形成外延结构220。具体的，在沟道孔202的底部形成外延结构220。其中，外延结构220的示例性材料为硅，但不限于此，可以通过采用CVD、ALD或其他合适的沉积方法沉积形成。
步骤S12，参见图3-4至图3-9，在沟道孔202内形成NAND串300。
具体的，步骤S12可以通过如下的步骤S121至步骤S123来实现。
步骤S121，参见图3-4，在掩膜层212背离堆栈层211的表面及沟道孔202的孔壁上依次形成第一功能层230和第二功能层240。其中，第一功能层230和第二功能层240均位于外延结构20背离衬底200的表面上。
具体的，步骤S121可以通过如下的步骤S1211至步骤S1213来实现。
步骤S1211，在掩膜层212背离堆栈层211的表面及沟道孔202的孔壁上依次形成阻挡材料层231、存储材料层232和氧化材料层233，以形成第一功能层230。其中，阻挡材料层231和氧化材料层233的示例性材料为氧化硅，存储材料层232的示例性材料为氮化硅，这三层均可以通过采用CVD、ALD或其他合适的沉积方法沉积形成，以使第一功能层230形成了由氧化硅-氮化硅-氧化硅(ONO)三层堆叠而成的叠层结构。
步骤S1212，在第一功能层230的表面形成保护层，蚀刻位于外延结构220上方的所述保护层和第一功能层230，以露出外延结构220。其中，所述保护层的示例性材料为多晶硅，可以通过采用CVD、ALD或其他合适的沉积方法沉积形成。由于沟道孔202的掩膜部分202a为锥形结构，沟道孔202的开口处尺寸较大，便于对所述保护层和第一功能层230进行蚀刻。
步骤S1213，在所述保护层的表面沉积多晶硅材料，以形成与外延结构220导通的第二功能层240。具体的，可采用常用的ALD或CVD等沉积工艺来沉积多晶硅材料，以形成第二功能层240。可以理解的是，第二功能层240的材料与所述保护层的材料相同，且可随着可随着所述保护层的材料的变化而变化。
步骤S122，参见图3-5至图3-7，在沟道孔202内一次性填充绝缘材料，以在沟道孔202内形成NAND串中芯柱的绝缘层250。具体的，采用原子层沉积的方式在沟道孔202内形成绝缘层250。其中，绝缘层250的顶表面(即绝缘层250背离外延结构220的表面)高于掩膜层212面向堆栈层211的表面。
本实施例中，步骤S122可以通过如下的步骤S1221至步骤S1222来实现。
步骤S1221，参见图3-5至图3-6，采用原子层沉积的方式在沟道孔202内一次性沉积绝缘材料，以在沟道孔202内形成绝缘材料层251。
具体的，步骤S1221可以通过如下的步骤S12211至步骤S12212实现。
步骤S12211，参见图3-5，采用原子层沉积的方式沉积绝缘材料，一次性形成覆盖第二功能层240以及填充在沟道孔202内的绝缘材料层252。其中，绝缘材料示例性地为氧化硅。
相比于业界现有的制备方法，本实施例所述制备方法中掩膜部分202a为锥形结构，沟道孔202的开口尺寸较大，绝缘材料在沉积过程中不会聚集于沟道孔202的开口处，有效避免了位于沟道孔202内的绝缘材料层252的部分会存在缝隙的问题，也就不需要采用业界现有的沉积-回刻-沉积三个步骤来形成绝缘材料层，简化了绝缘材料层的形成工序。可以理解的是，在其他实施例中，本步骤中也可以采用CVD或者其他的沉积方法沉积绝缘层。
步骤S12212，请参阅图3-6，去除位于第二功能层240背离掩膜层212表面的绝缘材料层252，以形成位于沟道孔202内的绝缘材料层251。具体的，采用化学机械研磨的方法研磨掉位于绝缘牺牲层252中位于第二功能层240背离掩膜层212表面的部分，以露出位于掩膜层212上的第二功能层240。
步骤S1222，请参见图3-7，蚀刻绝缘材料层251，形成绝缘层250和位于NAND串顶部的凹槽202c。其中，绝缘层250的顶表面高于掩膜层212面向堆栈层211的表面，且凹槽202的高度大于或等于掩膜层211、TSG Oxide 2113和CMP Remian Oxide 2114三层厚度之和的1/2。
本实施例中，采用化学气体蚀刻(gas etch)的方法蚀刻绝缘材料层251以形成凹槽202c。具体的，蚀刻绝缘材料层251，以露出沟道孔202内的第二功能层240。其中，化学气体蚀刻所使用的蚀刻气体是由三氟甲烷(CHF3)、氩气(Ar)与氮气(N2)组成，化学气体蚀刻可以较为干净地清理掉绝缘材料，使得凹槽202c的槽壁上没有绝缘材料残留，以保证后续形成的导电塞的侧面能与沟道孔202内的第二功能层240完全贴合。进一步的，凹槽202c的槽底为平面，增加了后续在凹槽202c内形成的导电塞与沟道孔202内第二功能层240的接触面积，增加了整个制备工艺流程的可行性容限。
步骤S123，请参见图3-8和图3-9，在凹槽202c内形成导电塞260。其中，导电塞260位于绝缘层250的顶表面上，导电塞260和绝缘层250形成NAND串300的芯柱310。
具体的，步骤S123可以通过如下的步骤S1231和步骤S1232实现。
步骤S1231：请参阅图3-8，提供导电材料，以形成填充在凹槽202c以及覆盖第二功能层240的导电材料层261。具体的，导电材料示例性的为多晶硅，但不限于此。导电材料层261通过ALD或CVD的方式沉积于第二功能层240背离第一功能层230的表面和凹槽202c内。
步骤S1232：请参阅图3-9，去除位于掩膜层212背离堆栈层211表面上的导电材料层261、第二功能层240及第一功能层230，以形成填充在凹槽202c内的导电塞260。具体的，采用化学机械研磨的方式研磨掉导电材料层261、第二功能层240及第一功能层230中位于掩膜层212背离堆栈层211表面上的部分，研磨到掩膜层212时，停止研磨。
一并参阅图4，第一功能层230和第二功能层240残留在沟道孔202的部分分别形成NAND串300中包围芯柱310的存储器层(Charge Trapping Film，CTF)234和沟道层241，存储器层234和沟道层241位于外延结构220背离衬底200的表面上。存储器层234与沟道孔202的孔壁接触，沟道层241层叠于存储器层234背离沟道孔202的孔壁的表面上且与NAND串300的芯柱310接触。具体的，第一功能层230中阻挡材料层231、存储材料层232和氧化材料层233残留在沟道孔202的部分分别形成包括阻挡层235、存储层236和隧穿氧化层237的存储器层234，阻挡层235、存储层236和隧穿氧化层237沿沟道孔202的侧壁向沟道孔202中心的方向依次层叠设置。
本实施例中，导电塞260由多晶硅制成，且导电塞260的周缘与沟道层241完全贴合，以保证三维存储器较好的电学性能。此外，还可对形成的多晶硅塞进行p类掺杂离子注入。其中，进行p类掺杂离子注入可以降低导电塞260的阈值电压，便于其与金属走线的欧姆接触，也便于控制顶部选择栅极的阈值电压(Vt)，一致性更好。
本发明提供另一种三维存储器件的制备方法，与上述三维存储器件的制备方法不同之处在于，在步骤S112中，步骤S112可通过如下步骤S1121和步骤S1123实现。
步骤S1121，请参阅图5，形成贯穿掩膜层212和堆栈层211的功能孔203，功能孔203包括至少穿过掩膜层212的表层的过渡部分203a。具体的，通过蚀刻的工艺形成了贯穿掩膜层212和堆栈层211的功能孔203，其中，功能孔203为圆柱形。需要说明的是，在其他实施例中，功能孔可以为截顶锥形或圆锥台形。
步骤S1123，请参见图3-2，蚀刻过渡部分203a的孔壁以形成掩膜部分202a。
本实施例所述三维存储器件的制备方法中，采用两步蚀刻的方式形成沟道孔202，以提高形成沟道孔202的精准度。
本发明提供第三种三维存储器件的制备方法，与上述两种三维存储器件的制备方法不同之处在于，在步骤S112中，步骤S112可通过如下步骤S1121至步骤S1123实现。
步骤S1121：请参阅图5，形成贯穿掩膜层212和堆栈层211的功能孔203，功能孔203包括贯穿掩膜层212的过渡部分203a。
步骤S1122：请参阅图6，在功能孔203朝向衬底200的一端形成外延结构220。具体的，在功能孔203的底部形成外延结构220。
步骤S1123：参见图3-3，蚀刻过渡部分203a形成包括掩膜部分202a的沟道孔202。
本实施例所示的三维存储器件的制备方法中，在形成外延结构220后，再对过渡部分203a的孔壁进行蚀刻以形成包括掩膜部分202a的沟道孔202，通过两步蚀刻的工艺形成沟道孔202，以提高形成沟道孔202的精准度。
本申请实施例提供的三维存储器件的制备方法通过将沟道孔202的掩膜部分202a设置成孔径渐变的结构，以增加沟道孔202的开口尺寸，可通过一次性填充绝缘材料的方式形成绝缘层250，相比于业界需要采用沉积-回刻-沉积三个步骤来形成绝缘层，本申请提供的三维存储器件的制备方法节省了工艺步骤，简化了工艺流程，有利于提高三维存储器的生产效率，提高产能。再者，本申请将掩膜层212从目前的氧化层-氮化层-氧化层三层堆叠的结构变为由氧化层单独的层结构，降低了形成沟道孔202时的孔深和孔径比，有利于提高沟道孔202的尺寸精准度。此外，在形成导电塞之前，本申请将目前的干刻-预清理工艺变为气体蚀刻，节省了一道工序，进一步简化了三维存储器件的制备工序流程，有利于提高产能。
复参图3-9，本发明实施例还提供一种三维存储器件，包括衬底200、位于衬底200上的堆叠结构210以及穿过堆叠结构210的NAND串300。堆叠结构210包括堆栈层211和位于堆栈层211上的掩膜层212。NAND串300包括第一部分301和第二部分302，第一部分301至少穿过掩膜层212的表层，第二部分302在纵向方向上位于第一部分301靠近衬底200的一侧。在第一部分301指向第二部分302的纵向方向上，第一部分301的直径逐渐减小。第一部分301的直径大于第二部分的直径，且第一部分301的斜度小于第二部分302的斜度。
本实施例中，第一部分301为NAND串300位于沟道孔202的掩膜部分202a的部分，且第一部分301穿过整个掩膜层212。第一部分301为圆锥台形，且第一部分301的锥角大于10度。第一部分301的斜度为第一部分301的周面与水平面的夹角α。第二部分302与第一部分301连接，第二部分302为NAND串300位于沟道孔202的堆栈部分202b的部分。第二部分302为圆柱形，第二部分302的斜度为第二部分302的周面与水平面的夹角β。其中，第一部分301的斜度小于第二部分302的斜度，即α＜β，且θ/2＝β-α，即θ/2为第一部分301的周面与第二部分302的周面的夹角。
请一并参阅图4，NAND串300包括芯柱310以及包围芯柱310的存储器层234，芯柱301包括沿纵向方向堆叠设置的绝缘层250和导电塞260，导电塞260位于NAND串300的顶部。具体的，绝缘层250为一次性成型形成的氧化层，且绝缘层250为一次性成型的原子层氧化层，即绝缘层250为通过原子层沉积的工艺一次性形成的氧化层。其中，绝缘层250的顶表面(即绝缘层250背离衬底200的表面)高于掩膜层212面向堆栈层211的表面。导电塞260位于绝缘层250背离衬底200的表面，即导电塞位于NAND串300背离衬底200的一端。进一步的，NAND串300还包括位于芯柱310和存储器层234之间的沟道层241，沟道层241与绝缘层250和导电塞260的周缘接触。
至于该三维存储器件的效果及各结构已在上文有介绍，这里不再描述。
以上所述是本发明的示例性实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以对其做出若干改进和润饰，这些改进和润饰也视为本发明的保护范围。
Claims (21)
1.一种三维存储器件的制备方法，其特征在于，包括：
提供形成有堆叠结构的衬底，所述堆叠结构包括堆栈层和位于所述堆栈层上的掩膜层，所述堆叠结构具有贯穿所述堆栈层和所述掩膜层的沟道孔，所述沟道孔包括至少穿过所述掩膜层的表层的掩膜部分和穿过所述堆栈层的堆栈部分，沿所述掩膜部分指向所述堆栈部分的纵向方向上，所述掩膜部分的孔径逐渐增大，所述掩膜部分的孔径大于所述堆栈部分的孔径，且所述掩膜部分的斜度小于所述堆栈部分的斜度；
在所述沟道孔内形成NAND串。
2.如权利要求1所述的制备方法，其特征在于，所述掩膜部分的锥角大于10度。
3.如权利要求1所述的制备方法，其特征在于，所述掩膜层由氧化物制成。
4.如权利要求1所述的制备方法，其特征在于，所述“在所述沟道孔内形成NAND串”包括：在所述沟道孔内一次性填充绝缘材料，以在所述沟道孔内形成NAND串中芯柱的绝缘层。
5.如权利要求4所述的制备方法，其特征在于，所述绝缘层的顶表面高于所述掩膜层面向所述堆栈层的表面。
6.如权利要求4所述的制备方法，其特征在于，所述“在所述沟道孔内一次性填充绝缘材料，以在所述沟道孔内形成NAND串中芯柱的绝缘层”的过程中，采用原子层沉积的方式在所述沟道孔内形成所述绝缘层。
7.如权利要求4所述的制备方法，其特征在于，所述“在所述沟道孔内形成NAND串”包括：
采用原子层沉积的方式在所述沟道孔内一次性沉积绝缘材料，以在所述沟道孔内形成绝缘材料层；
蚀刻所述绝缘材料层，形成所述绝缘层和位于所述NAND串顶部的凹槽；
在所述凹槽内形成导电塞。
8.如权利要求7所述的制备方法，其特征在于，所述“蚀刻所述绝缘材料层”的过程中，采用化学气体蚀刻的方式蚀刻所述绝缘材料层。
9.如权利要求1所述的制备方法，其特征在于，所述“提供形成有堆叠结构的衬底”包括：
提供衬底，在所述衬底的表面依次形成堆栈层和掩膜层；
一次性形成贯穿所述堆栈层和所述掩膜层的所述沟道孔。
10.如权利要求1所述的制备方法，其特征在于，所述“提供形成有堆叠结构的衬底”包括：
提供衬底，在所述衬底的表面依次形成堆栈层和掩膜层；
形成贯穿所述掩膜层和所述堆栈层的功能孔，所述功能孔包括至少穿过所述掩膜层的表层的过渡部分；
蚀刻所述过渡部分的孔壁以形成所述掩膜部分。
11.如权利要求1所述的三维存储器件的制备方法，其特征在于，所述堆栈部分为截顶锥形或圆柱形。
12.如权利要求1所述三维存储器件的制备方法，其特征在于，所述掩膜部分穿过整个所述掩膜层。
13.一种三维存储器件，其特征在于，包括：
衬底；
位于所述衬底上的堆叠结构，所述堆叠结构包括堆栈层和位于所述堆栈层上的掩膜层；
以及穿过所述堆叠结构的NAND串，所述NAND串包括第一部分和第二部分，所述第一部分至少穿过所述掩膜层的表层，所述第二部分在纵向方向上位于所述第一部分靠近所述衬底的一侧；
在自所述第一部分指向所述第二部分的纵向方向上，所述第一部分的直径逐渐减小；
所述第一部分的直径大于所述第二部分的直径，且所述第一部分的斜度小于所述第二部分的斜度。
14.如权利要求13所述的三维存储器件，其特征在于，所述第二部分为截顶锥形或圆柱形。
15.如权利要求13所述的三维存储器件，其特征在于，所述第一部分的锥角大于10度。
16.如权利要求13所述的三维存储器件，其特征在于，所述NAND串包括芯柱和包围所述芯柱的存储器层；
所述芯柱包括沿所述纵向方向堆叠设置的绝缘层和导电塞，所述导电塞位于所述NAND串的顶部。
17.如权利要求16所述的三维存储器件，其特征在于，所述绝缘层为一次性成型形成的氧化层。
18.如权利要求17所述的三维存储器件，其特征在于，所述绝缘层为一次性成型的原子层氧化层。
19.如权利要求16所述的三维存储器件，其特征在于，所述绝缘层的顶表面高于所述掩膜层面向所述堆栈层的表面。
20.如权利要求13所述的三维存储器件，其特征在于，所述第一部分穿过整个所述掩膜层。
21.如权利要求13所述的三维存储器件，其特征在于，所述堆栈层包括位于表面的顶层选择晶体管的氧化层。
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