CN107527918A - 一种3d nand存储器存储单元结构及其制造方法 - Google Patents

一种3d nand存储器存储单元结构及其制造方法 Download PDF

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Abstract

本申请实施例提供了一种3D NAND存储器存储单元结构及其制造方法。该制造方法在形成垂直存储单元串时，将位于垂直存储单元串顶部的至少一层存储单元层中的电荷陷阱层氮化硅替换为氧化硅，该位于垂直单元串顶部的至少一层存储单元层就形成了MOS管，将该MOS管作为3D NAND存储器的漏极选择管，因此，相较于现有技术中的漏极选择管，本申请制造出的漏极选择管中的栅极氧化层中不包括电荷陷阱层，因此，在存储器实际工作中，漏极选择管不会产生电荷存储和释放现象，因而，减少了垂直沟道漏电的现象，有利于降低存储器读失效风险并延长存储器寿命。而且采用MOS管具有较好的开关特性，因此，本申请制造出的漏极选择管具有更好的开关特性。

Description

一种3D NAND存储器存储单元结构及其制造方法
技术领域
本申请涉及存储器技术领域，尤其涉及一种3D NAND存储器存储单元结构及其制造方法。
背景技术
现有的3D NAND存储器存储单元结构的制造方法中，源极选择管(Ground SelectGate,GSG)实际为MOS管，而漏极选择管(String Select Gate，SSG)的制造工艺与存储单元的制作工艺一致，即形成漏极选择管的栅极氧化层(Gate Oxide)通常包含了一层电荷陷阱层(Charge Trap Layer)氮化硅。
由于现有的这种漏极选择管的栅极氧化层中含有电荷陷阱层，导致在存储器的实际工作中，漏极选择管也会不可避免的有轻微的电荷存储和释放，这将容易引发漏极选择管栅极阈值电压漂移，从而导致垂直沟道导通电流变化甚至漏电现象。在存储器使用多次，经过反复读写后，该现象更为明显，最终将引起存储器的读失效。
发明内容
有鉴于此，本申请提供了一种3D NAND存储器存储单元结构及其制造方法，以使其漏极选择管栅极氧化层不包含电荷陷阱层，使漏极选择管拥有更好的开关特性，减少垂直沟道的漏电现象。
为了解决上述技术问题，本申请采用了如下技术方案：
一种3D NAND存储器存储单元结构的制造方法，包括：
在衬底上形成具有阶梯形貌的氮化硅/氧化硅交替堆叠结构；
在所述氮化硅/氧化硅交替堆叠结构上形成沟道孔；所述沟道孔包括上下贯通的第一半径沟道孔和第二半径沟道孔，所述第一半径沟道孔位于所述第二半径沟道孔的下方，所述第二半径沟道孔贯穿至少一层氮化硅；所述第二半径大于所述第一半径；
在所述第一沟道孔的底部形成外延层；所述外延层的上表面超过位于堆叠结构最底层的氮化硅层的上表面；
在所述第一半径沟道孔和所述第二半径沟道孔内依次形成电荷阻挡层、电荷陷阱层以及电荷遂穿层以及多晶硅沟道；
沿沟道竖直方向向下刻蚀所述第一半径沟道孔和所述第二半径沟道孔内多晶硅以及电荷阻挡层、电荷陷阱层和电荷遂穿层，直至露出所述外延层；
沿所述第一半径沟道孔和所述第二半径沟道孔表面沉积多晶硅，所述多晶硅与外延层连通；
向所述第一半径沟道孔和所述第二半径沟道孔内填充氧化硅；
在所述第二半径沟道孔内形成氧化硅凹槽；所述氧化硅凹槽的底部为氧化硅，侧壁为多晶硅；
在所述氧化硅凹槽内填充多晶硅并形成漏极接触结构；
将所述第二半径沟道孔内的电荷陷阱层替换为氧化硅层；
将所述氮化硅/氧化硅交替堆叠结构中的氮化硅替换为金属介质，形成各层金属栅极。
可选地，所述第二半径与所述第一半径的差值大于预设值，所述预设值为待形成的存储单元结构的电荷阻挡层、电荷陷阱层以及电荷遂穿层的厚度之和。
可选地，所述在所述氮化硅/氧化硅交替堆叠结构上形成沟道孔，具体包括：
在所述氮化硅/氧化硅交替堆叠结构的上方形成硬掩模层，并在所述硬掩模层上形成半径为第一半径的刻蚀窗口；
根据所述第一半径的刻蚀窗口刻蚀所述氮化硅/氧化硅交替堆叠结构，形成第一半径沟道孔；
将所述硬掩模层上的刻蚀窗口的半径尺寸调整为第二半径，所述第二半径比所述第一半径至少大预设值；
根据所述第二半径的刻蚀窗口刻蚀所述氮化硅/氧化硅交替堆叠结构，形成第二半径沟道孔，直至所述第二半径沟道孔贯穿所述堆叠结构中的至少一层氮化硅层。
可选地，所述将所述氮化硅/氧化硅交替堆叠结构中的氮化硅替换为金属介质，形成各层金属栅极，具体包括：
去除所述氮化硅/氧化硅交替堆叠结构中的氮化硅；
在所述氧化硅/氮化硅交替堆叠结构中的氮化硅层位置填充金属介质，形成各层金属栅极。
可选地，所述去除所述氮化硅/氧化硅交替堆叠结构中的氮化硅之后，形成各层金属栅极之前，还包括：
在与所述氮化硅层接触的外延层侧表面上形成栅极绝缘层。
可选地，所述将所述第二半径沟道孔内的电荷陷阱层替换为氧化硅层，具体包括：
采用湿法刻蚀方法去除所述第二半径沟道孔内的电荷陷阱层，以形成空白层；
在所述空白层内填充氧化硅。
一种3D NAND存储器存储单元结构，包括：
衬底；
形成于衬底之上的多层存储单元层和漏极选择管，所述漏极选择管位于所述多层存储单元层的上方，且所述漏极选择管为MOS管。
可选地，所述多层存储单元层和漏极选择管组成的结构为氧化硅/金属栅交替堆叠结构；
所述3DNAND存储器存储单元结构还包括：贯穿所述氧化硅/金属栅交替堆叠结构的沟道孔；
所述沟道孔包括上下贯通的第一半径沟道孔和第二半径沟道孔，所述第一半径沟道孔位于所述第二半径沟道孔的下方，所述第二半径沟道孔贯穿至少一层金属栅极；所述第二半径大于所述第一半径；
所述第一半径沟道孔内设置有多晶硅沟道、氧化硅层和漏极接触结构，所述第一半径沟道孔内的的多晶硅沟道与所述第一半径沟道孔贯穿的金属栅之间的材料层为氧化硅层。
可选地，所述第二半径与所述第一半径的差值大于预设值，所述预设值为待形成的存储单元结构的电荷阻挡层、电荷陷阱层以及电荷遂穿层的厚度之和。
可选地，所述沟道孔的底部设置有外延层，所述外延层的上表面超过位于堆叠结构最底层的金属栅极的上表面。
可选地，所述外延层与最底层的金属栅极之间设置有栅极绝缘层。
相较于现有技术，本申请具有以下有益效果：
通过以上技术方案可知，本申请提供的3D NAND存储器存储单元结构的制造方法中，在形成垂直存储单元串时，将位于垂直存储单元串顶部的至少一层存储单元层中的电荷陷阱层氮化硅替换为氧化硅，该位于垂直单元串顶部的至少一层存储单元层就形成了MOS管，将该MOS管作为3D NAND存储器的漏极选择管，因此，相较于现有技术中的漏极选择管，本申请制造出的漏极选择管中的栅极氧化层中不包括电荷陷阱层，因此，在存储器实际工作中，漏极选择管不会产生电荷存储和释放现象，因而，减少了垂直沟道漏电的现象，有利于降低存储器读失效风险并延长存储器寿命。而且采用MOS管具有较好的开关特性，因此，本申请制造出的漏极选择管具有更好的开关特性。
附图说明
为了清楚地理解本申请的具体实施方式，下面将描述本申请具体实施方式时用到的附图做一简要说明。显而易见地，这些附图仅是本申请的部分实施例。
图1是本申请实施例提供的3D NAND存储器存储单元结构形成方法流程示意图；
图2A至图2P为本申请实施例提供的3D NAND存储器存储单元结构形成方法一系列工序对应的局部结构示意图。
附图标记：
201：衬底，
202、210：氮化硅，
203、204、209、211、214、219：氧化硅，
205：硬掩模层，
206：第一半径的刻蚀窗口，206’：第二半径的刻蚀窗口，
2071：第一半径沟道孔，2072：第二半径沟道孔，
208：外延层，
212、213、216：多晶硅，
215：氧化硅凹槽，
217：漏极接触结构，
218：空白层，
220：栅极绝缘层，
221：金属栅极。
具体实施方式
如背景技术部分所示，现有的3D NAND存储器中的漏极选择管的栅极氧化层中含有电荷陷阱层，导致在存储器的实际工作中，漏极选择管也会不可避免的有轻微的电荷存储和释放，这将容易引发漏极选择管栅极阈值电压漂移，从而导致垂直沟道导通电流变化甚至漏电现象。在存储器使用多次，经过反复读写后，该现象更为明显，最终将引起存储器的读失效。
为了解决该技术问题，在本申请实施例于3D NAND存储器存储单元的制造方法中，在形成垂直存储单元串时，通过调整工艺方法，将顶层存储单元的电荷陷阱层氮化硅替换为氧化硅，替换后的氧化硅形成栅极氧化层，且不影响顶层以下各存储单元层。该位于垂直单元串顶层的存储单元层就形成了MOS管，将该MOS管作为3DNAND存储器的漏极选择管，因此，相较于现有技术中具有电荷陷阱层的漏极选择管，本申请制造出的漏极选择管中的栅极氧化层中不包括电荷陷阱层，因此，在存储器实际工作中，漏极选择管不会产生电荷存储和释放现象，因而，减少了垂直沟道漏电的现象，有利于降低存储器读失效风险并延长存储器寿命。而且采用MOS管具有较好的开关特性，因此，本申请制造出的漏极选择管具有更好的开关特性。
下面结合附图对本申请的具体实施方式进行详细描述。
图1是本申请实施例提供的3D NAND存储器存储单元结构形成方法流程示意图。图2A至图2P为该形成方法一系列工序对应的局部结构示意图。
请参阅图1，本申请实施例提供的3D NAND存储器存储单元结构形成方法包括以下步骤：
S101：在衬底201上沉积氮化硅202/氧化硅203交替堆叠结构，并通过刻蚀工艺形成台阶形貌，向台阶形貌内沉积填充氧化硅204，然后对氧化硅204进行平坦化，形成具有阶梯形貌的氮化硅202/氧化硅203交替堆叠结构。
作为示例，堆叠结构中的最底层的氧化硅可以作为源极选择管隔离层，堆叠结构的最顶层和次最顶层的氮化硅之间的氧化硅层可以作为漏极选择管隔离层。
该平坦化后的氮化硅202/氧化硅203交替堆叠结构对应的剖面结构示意图如图2A所示。
S102：在氮化硅202/氧化硅203交替堆叠结构上方形成硬掩模层205，并在所述硬掩模层205上形成半径为第一半径的刻蚀窗口206。
采用本领域惯用的技术手段在氮化硅202/氧化硅203交替堆叠结构上的上方淀积形成硬掩模层205，并通过光刻工艺形成沟道孔图形转移，并在所述硬掩模层205上形成半径为第一半径的刻蚀窗口206。作为示例，硬掩膜层205可以由氮化硅材料制成。
执行完该步骤后对应的剖面结构示意图如图2B所示。
S103：根据所述第一半径的刻蚀窗口206刻蚀所述氮化硅202/氧化硅203交替堆叠结构，形成第一半径沟道孔2071。
本步骤可以具体为采用各向异性的干法刻蚀方法根据第一半径的刻蚀窗口206刻蚀所述氮化硅202/氧化硅203交替堆叠结构，形成第一半径沟道孔2071。第一半径沟道孔2071的底表面可以为堆叠结构中的氮化硅202，也可以为堆叠结构中的氧化硅203。
作为示例，该刻蚀步骤中，刻蚀停止于所述氮化硅/氧化硅交替堆叠结构中的最底层氧化硅203上表面。
执行完该步骤后对应的剖面结构示意图如图2C所示。
S104：将所述硬掩模层205上的刻蚀窗口的半径尺寸调整为第二半径，所述第二半径大于所述第一半径。
作为一示例，为了使得后续沉积在第二半径沟道孔侧壁上的电荷阻挡层、电荷陷阱层以及电荷遂穿层不被刻蚀掉，所述第二半径与所述第一半径的差值大于预设值，所述预设值为待形成的存储单元结构的电荷阻挡层、电荷陷阱层以及电荷遂穿层的厚度之和。
执行完该步骤后对应的剖面结构示意图如图2D所示。
S105：根据所述第二半径的刻蚀窗口206’刻蚀所述氮化硅202/氧化硅203交替堆叠结构，直至第二半径沟道孔2072贯穿所述堆叠结构中的至少一层氮化硅层202。
本步骤可以具体为采用各向异性的干法刻蚀方法根据第二半径的刻蚀窗口206’刻蚀所述氮化硅202/氧化硅203交替堆叠结构，在氮化硅202/氧化硅203交替堆叠结构的顶部区域形成第二半径沟道孔2072，直至第二半径沟道孔2072贯穿所述堆叠结构中的至少一层氮化硅层202。
需要说明，在堆叠结构的顶部区域形成第二半径沟道孔2072的同时，第一半径沟道孔2071的底部也会同时被刻蚀。如此，第一半径沟道孔2071会继续贯穿堆叠结构，直至达到硅衬底201。需要说明，在该刻蚀过程中，硅衬底201有可能会被部分刻蚀掉。因此，为了防止过多的硅衬底被刻蚀掉，要检测步骤S105的刻蚀终点，优选使刻蚀停止在源极选择管隔离层。
执行完该步骤后对应的剖面结构示意图如图2E所示。
通过步骤S102至步骤S105形成了3D NAND存储器存储单元结构的沟道孔，如图2E所示，该沟道孔包括沟道孔包括上下贯通的第一半径沟道孔2071和第二半径沟道孔2072，所述第一半径沟道孔2071位于所述第二半径沟道孔2072的下方，所述第二半径沟道孔2072贯穿至少一层氮化硅；所述第二半径比所述第一半径大。作为一可选实施例，为了使得后续沉积在第二半径沟道孔侧壁上的电荷阻挡层、电荷陷阱层以及电荷遂穿层不被刻蚀掉，所述第二半径比所述第一半径至少大预设值，所述预设值为待形成的存储单元结构的电荷阻挡层、电荷陷阱层以及电荷遂穿层的厚度之和。
S106：在所述第一沟道孔2071的底部形成外延层208；所述外延层208的上表面超过位于堆叠结构最底层的氮化硅层202的上表面。
执行完该步骤后对应的剖面结构示意图如图2F所示。
S107：沿第一半径沟道孔2071和第二半径沟道孔2072表面依次形成薄层氧化硅209、氮化硅210以及氧化硅211以及多晶硅212；
为了提高沉积的存储功能介质层的薄膜质量，可以采用原子层沉积工艺沿沟道孔表面依次淀积薄层氧化硅209、氮化硅210、氧化硅211和多晶硅212，其分别形成存储单元的电荷阻挡层、电荷陷阱层、电荷遂穿层以及多晶硅沟道。其中，所述沟道孔表面包括底表面和侧面。
执行完该步骤后对应的剖面结构示意图如图2G所示。
S108：沿沟道竖直方向向下刻蚀沟道孔内多晶硅212以及氧化硅层211、氮化硅层210和氧化硅层211，直至露出所述外延层208；
作为示例，采用各向异性的干法刻蚀方法沿沟道竖直方向向下刻蚀沟道孔内多晶硅212以及氧化硅层211、氮化硅层210和氧化硅层211，直至露出所述外延层208。
执行完该步骤后对应的剖面结构示意图如图2H所示。
S108：沿第一沟道孔2071和第二沟道孔2072表面沉积多晶硅213，所述多晶硅213与外延层208连通；
采用原子层沉积工艺再沿沟道孔207表面沉积一层多晶硅213，所述多晶硅213与外延层208连通。
执行完该步骤后对应的剖面结构示意图如图2I所示。
S110：向第一沟道孔2071和第二沟道孔2072内沉积填充氧化硅214，表面平坦化。
执行完该步骤后对应的剖面结构示意图如图2J所示。
S111：选择性刻蚀氧化硅214，露出多晶硅213表面后继续刻蚀于第二沟道孔2072内形成氧化硅凹槽215；所述氧化硅凹槽215的底部为氧化硅214，侧壁为多晶硅213。
执行完该步骤后对应的剖面结构示意图如图2K所示。
S112：在所述氧化硅凹槽215内形成漏极接触结构217。
本步骤可以具体为：向沟道孔207内沉积填充多晶硅216，并表面平坦化，直至露出氧化硅层214；
对多晶硅216表面进行离子注入，形成漏极接触结构217。
执行完该步骤后对应的剖面结构示意图如图2L所示。
S113：采用湿法刻蚀方法去除所述第一半径沟道孔2071内的电荷陷阱层210，以形成空白层218。
执行完该步骤后对应的剖面结构示意图如图2M所示。
S114：采用原子层沉积工艺沉积氧化硅219，并进行表面平坦化，该氧化硅219能够填满空白层218。
执行完该步骤后对应的剖面结构示意图如图2N所示。
S115：采用湿法刻蚀工艺去除所述氮化硅202/氧化硅203交替堆叠结构中的氮化硅202。
执行完该步骤后对应的剖面结构示意图如图2O所示。
S116：在与所述氮化硅层202接触的外延层208侧表面上形成栅极绝缘层220，在所述氮化硅202/氧化硅203交替堆叠结构中的氮化硅层202位置填充金属介质，形成各层金属栅极221。
在本申请实施例中，可以通过对外延层侧表面氧化的方法形成栅极绝缘层220。
执行完该步骤后对应的剖面结构示意图如图2P所示。
作为本申请的一可选实施例，在步骤S113之后，本申请提供的制造方法还可以包括沟道槽刻蚀等中段工艺。
通过步骤S114和步骤S115即实现了将所述氮化硅/氧化硅交替堆叠结构中的氮化硅替换为金属介质，形成各层金属栅极。
通过以上步骤即制造出3D NAND存储器存储单元。该存储单元的最终结构如图2P所示，其包括：
衬底201；
形成于衬底201之上的多层存储单元层和漏极选择管，所述漏极选择管位于所述多层存储单元层的上方，且所述漏极选择管为MOS管。
其中，所述多层存储单元层和漏极选择管组成的结构为氧化硅/金属栅交替堆叠结构；
所述3D NAND存储器存储单元结构还包括：贯穿所述氧化硅203/金属栅221交替堆叠结构的沟道孔207；
所述沟道孔207包括上下贯通的第一半径沟道孔2071和第二半径沟道孔2072，所述第一半径沟道孔2071位于所述第二半径沟道孔2072的下方，所述第二半径沟道孔2072贯穿至少一层金属栅极221；所述第二半径大于所述第一半径；
所述第一半径沟道孔2071内设置有多晶硅沟道212、氧化硅层209和漏极接触结构217，所述第一半径沟道孔2071内的的多晶硅沟道212与所述第一半径沟道孔2071贯穿的金属栅221之间的材料层为氧化硅层。
作为本申请的一可选实施例，为了使得后续沉积在第二半径沟道孔侧壁上的电荷阻挡层、电荷陷阱层以及电荷遂穿层不被刻蚀掉，所述第二半径与所述第一半径的差值大于预设值，所述预设值为待形成的存储单元结构的电荷阻挡层、电荷陷阱层以及电荷遂穿层的厚度之和。
作为本申请的一可选实施例，所述第一沟道孔2071的底部设置有外延层208，所述外延层208的上表面超过位于最底层的金属栅极221的上表面。所述外延层208与最底层的金属栅极221之间设置有栅极绝缘层220。
以上为本申请实施例提供的3D NAND存储器存储单元结构及其制造方法的具体实施方式。本申请提供的3D NAND存储器存储单元结构的制造方法中，在形成垂直垂直单元串时，将位于垂直单元串顶部的至少一层存储单元层中的电荷陷阱层氮化硅替换为氧化硅，该位于垂直单元串顶部的至少一层存储单元层就形成了MOS管，将该MOS管作为3D NAND存储器的漏极选择管，因此，相较于现有技术中具有电荷陷阱层的漏极选择管，本申请制造出的漏极选择管中的栅极氧化层中不包括电荷陷阱层，因此，在存储器实际工作中，漏极选择管不会产生电荷存储和释放现象，因而，减少了垂直沟道漏电的现象，有利于降低存储器读失效风险并延长存储器寿命。而且采用MOS管具有较好的开关特性，因此，本申请制造出的漏极选择管具有更好的开关特性。
以上仅为本申请的实施例而已，并不用于限制本申请。对于本领域技术人员来说，本申请可以有各种更改和变化。凡在本申请的精神和原理之内所作的任何修改、等同替换、改进等，均应包含在本申请的权利要求范围之内。

Claims (11)

1.一种3D NAND存储器存储单元结构的制造方法，其特征在于，包括：
在衬底上形成具有阶梯形貌的氮化硅/氧化硅交替堆叠结构；
在所述氮化硅/氧化硅交替堆叠结构上形成沟道孔；所述沟道孔包括上下贯通的第一半径沟道孔和第二半径沟道孔，所述第一半径沟道孔位于所述第二半径沟道孔的下方，所述第二半径沟道孔贯穿至少一层氮化硅；所述第二半径大于所述第一半径；
在所述第一沟道孔的底部形成外延层；所述外延层的上表面超过位于堆叠结构最底层的氮化硅层的上表面；
在所述第一半径沟道孔和所述第二半径沟道孔内依次形成电荷阻挡层、电荷陷阱层以及电荷遂穿层以及多晶硅沟道；
沿沟道竖直方向向下刻蚀所述第一半径沟道孔和所述第二半径沟道孔内多晶硅以及电荷阻挡层、电荷陷阱层和电荷遂穿层，直至露出所述外延层；
沿所述第一半径沟道孔和所述第二半径沟道孔表面沉积多晶硅，所述多晶硅与外延层连通；
向所述第一半径沟道孔和所述第二半径沟道孔内填充氧化硅；
在所述第二半径沟道孔内形成氧化硅凹槽；所述氧化硅凹槽的底部为氧化硅，侧壁为多晶硅；
在所述氧化硅凹槽内填充多晶硅并形成漏极接触结构；
将所述第二半径沟道孔内的电荷陷阱层替换为氧化硅层；
将所述氮化硅/氧化硅交替堆叠结构中的氮化硅替换为金属介质，形成各层金属栅极。
2.根据权利要求1所述的制造方法，其特征在于，所述第二半径与所述第一半径的差值大于预设值，所述预设值为待形成的存储单元结构的电荷阻挡层、电荷陷阱层以及电荷遂穿层的厚度之和。
3.根据权利要求1所述的制造方法，其特征在于，所述在所述氮化硅/氧化硅交替堆叠结构上形成沟道孔，具体包括：
在所述氮化硅/氧化硅交替堆叠结构的上方形成硬掩模层，并在所述硬掩模层上形成半径为第一半径的刻蚀窗口；
根据所述第一半径的刻蚀窗口刻蚀所述氮化硅/氧化硅交替堆叠结构，形成第一半径沟道孔；
将所述硬掩模层上的刻蚀窗口的半径尺寸调整为第二半径，所述第二半径比所述第一半径至少大预设值；
根据所述第二半径的刻蚀窗口刻蚀所述氮化硅/氧化硅交替堆叠结构，形成第二半径沟道孔，直至所述第二半径沟道孔贯穿所述堆叠结构中的至少一层氮化硅层。
4.根据权利要求1所述的制造方法，其特征在于，所述将所述氮化硅/氧化硅交替堆叠结构中的氮化硅替换为金属介质，形成各层金属栅极，具体包括：
去除所述氮化硅/氧化硅交替堆叠结构中的氮化硅；
在所述氧化硅/氮化硅交替堆叠结构中的氮化硅层位置填充金属介质，形成各层金属栅极。
5.根据权利要求4所述的制造方法，其特征在于，所述去除所述氮化硅/氧化硅交替堆叠结构中的氮化硅之后，形成各层金属栅极之前，还包括：
在与所述氮化硅层接触的外延层侧表面上形成栅极绝缘层。
6.根据权利要求1所述的制造方法，其特征在于，所述将所述第二半径沟道孔内的电荷陷阱层替换为氧化硅层，具体包括：
采用湿法刻蚀方法去除所述第二半径沟道孔内的电荷陷阱层，以形成空白层；
在所述空白层内填充氧化硅。
7.一种3D NAND存储器存储单元结构，其特征在于，包括：
衬底；
形成于衬底之上的多层存储单元层和漏极选择管，所述漏极选择管位于所述多层存储单元层的上方，且所述漏极选择管为MOS管。
8.根据权利要求7所述的3D NAND存储器存储单元结构，其特征在于，
所述多层存储单元层和漏极选择管组成的结构为氧化硅/金属栅交替堆叠结构；
所述3D NAND存储器存储单元结构还包括：贯穿所述氧化硅/金属栅交替堆叠结构的沟道孔；
所述沟道孔包括上下贯通的第一半径沟道孔和第二半径沟道孔，所述第一半径沟道孔位于所述第二半径沟道孔的下方，所述第二半径沟道孔贯穿至少一层金属栅极；所述第二半径大于所述第一半径；
所述第一半径沟道孔内设置有多晶硅沟道、氧化硅层和漏极接触结构，所述第一半径沟道孔内的的多晶硅沟道与所述第一半径沟道孔贯穿的金属栅之间的材料层为氧化硅层。
9.根据权利要求8所述的3D NAND存储器存储单元结构，其特征在于，
所述第二半径与所述第一半径的差值大于预设值，所述预设值为待形成的存储单元结构的电荷阻挡层、电荷陷阱层以及电荷遂穿层的厚度之和。
10.根据权利要求7-9任一项所述的3D NAND存储器存储单元结构，其特征在于，所述沟道孔的底部设置有外延层，所述外延层的上表面超过位于堆叠结构最底层的金属栅极的上表面。
11.根据权利要求10所述的3D NAND存储器存储单元结构，其特征在于，
所述外延层与最底层的金属栅极之间设置有栅极绝缘层。
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