CN107818984A

CN107818984A - 一种3d nand存储器件及其制造方法

Info

Publication number: CN107818984A
Application number: CN201711060045.8A
Authority: CN
Inventors: 陈子琪; 吴关平
Original assignee: Yangtze Memory Technologies Co Ltd
Current assignee: Yangtze Memory Technologies Co Ltd
Priority date: 2017-11-01
Filing date: 2017-11-01
Publication date: 2018-03-20
Anticipated expiration: 2037-11-01
Also published as: CN107818984B

Abstract

本发明提供一种3D NAND存储器件及其制造方法，在形成沟道孔以及沟道孔下的外延层之后，在沟道孔的侧壁依次形成电荷捕获层、沟道层，以在沟道孔侧壁上形成存储单元串，而后，在外延层顶部形成接触掺杂区，沟道孔最后填充入金属材料，作为外延层的接触，这样，就在形成存储单元串的同时，在存储单元串的下部形成了接触区，无需单独设置沟道槽连接源线，从而减小芯片的占用面积，有效提高存储器的存储密度。

Description

一种3D NAND存储器件及其制造方法

技术领域

本发明涉及半导体器件及其制造领域，特别涉及一种3D NAND存储器件及其制造方法。

背景技术

NAND闪存是一种比硬盘驱动器更好的存储设备，随着人们追求功耗低、质量轻和性能佳的非易失存储产品，在电子产品中得到了广泛的应用。目前，平面结构的NAND闪存已近实际扩展的极限，为了进一步的提高存储容量，降低每比特的存储成本，提出了3D结构的NAND存储器件。

在3D NAND存储器结构中，采用垂直堆叠多层存储单元的方式，实现堆叠式的3DNAND存储器件。目前的3D NAND存储器结构中，在堆叠层中形成垂直的存储单元串，堆叠层中的每一层对应一个存储单元，在存储单元串的底部为源线选通管(SLS，Source LineSelector)，该源线选通管也被称为下选通管或底部选通管，通过源线将源线选通管引出，目前的具体实现为：在堆叠层中刻蚀出沟道槽，在沟道槽下形成高掺杂区，而后通过在沟道槽中填充金属，形成源极接触，该沟道槽通常为每几排沟道孔则设置一条，例如4排沟道孔设置一条沟道槽。这样，需要在存储阵列中设置很多沟道槽，占据了较大的面积，不利于进一步提高存储器的存储密度。

发明内容

有鉴于此，本发明的目的在于提供一种纳米线结构、围栅纳米线器件及其制造方法，得到更小尺寸的纳米线器件，同时降低源漏区的接触电阻。

为实现上述目的，本发明有如下技术方案：

一种3D NAND存储器件的制造方法，包括：

提供衬底，所述衬底上形成有第一绝缘层和牺牲层交替层叠的堆叠层；

在堆叠层中形成沟道孔；

在沟道孔下的衬底上形成外延层；

在沟道孔的侧壁上依次形成电荷捕获层和沟道层，所述沟道层与所述外延层的表面相接触；

在所述外延层中形成凹槽，并在所述沟道层的侧壁以及凹槽侧壁形成第二绝缘层；

在所述凹槽下外延层的顶部形成第一接触掺杂区；

在沟道孔及凹槽中、第一接触掺杂区上形成金属填充层。

可选地，在所述凹槽下外延层的顶部形成第一接触掺杂区的步骤中，还包括：在沟道层的顶部形成第二接触掺杂区。

可选地，还包括：

形成与金属填充层连接的第一连线，以及形成与第二接触掺杂区连接的第二连线，所述第一连线为源线，第二连线为位线；或者，第一连线为位线，第二连线为源线。

可选地，在形成金属填充层之后，还包括：

将堆叠层中的牺牲层去除；

在外延层的外壁上形成栅介质层；

进行填充，形成替换牺牲层的金属层。

可选地，在沟道孔的侧壁上依次形成电荷捕获层和沟道层，在所述外延层中形成凹槽，包括：

依次沉积氧化硅层、氮化硅层和氧化硅层的电荷捕获层，以及第一多晶硅层，并进行刻蚀，在沟道孔的侧壁形成电荷捕获层以及第一多晶硅层；

沉积第二多晶硅层并进行刻蚀，在沟道孔的侧壁上形成第二多晶硅层，以形成沟道层，并过刻蚀部分厚度的外延层，在外延层中形成凹槽。

一种3D NAND存储器件，包括：

衬底；

所述衬底上的金属层与绝缘层交替层叠的堆叠层；

所述堆叠层中的沟道孔；

所述沟道孔下部的衬底上的外延层，所述外延层的侧壁上的栅介质层；

所述沟道孔侧壁上依次层叠的电荷捕获层和沟道层，所述沟道层与所述外延层的表面相接触；

所述外延层中开口朝向所述沟道孔的凹槽；

所述凹槽下外延层的顶部的第一接触掺杂区；

所述沟道孔及凹槽中、第一接触掺杂区上的金属填充层。

可选地，还包括：所述沟道层的顶部的第二接触掺杂区。

可选地，还包括：与金属填充层连接的第一连线，以及与第二接触掺杂区连接的第二连线，所述第一连线为源线，第二连线为位线；或者，第一连线为位线，第二连线为源线。

可选地，所述电荷捕获层包括依次层叠的氧化硅层、氮化硅层和氧化硅层，所述沟道层为多晶硅层。

可选地，所述沟道层位于所述凹槽侧面的外延层之上。

本发明实施例提供的3D NAND存储器件及其制造方法，在形成沟道孔以及沟道孔下的外延层之后，在沟道孔的侧壁依次形成电荷捕获层、沟道层，以在沟道孔侧壁上形成存储单元串，而后，在外延层顶部形成接触掺杂区，沟道孔最后填充入金属材料，作为外延层的接触，这样，就在形成存储单元串的同时，在存储单元串的下部形成了接触区，无需单独设置沟道槽连接源线，从而减小芯片的占用面积，有效提高存储器的存储密度。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1示出了根据本发明实施例3D NAND存储器件的制造方法流程图；

图2-12示出了根据本发明实施例的方法形成3D NAND存储器件过程中的器件剖面结构示意图；

图13示出了根据本发明实施例的方法形成的3D NAND存储器件的俯视图。

具体实施方式

为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。

在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其他不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广，因此本发明不受下面公开的具体实施例的限制。

其次，本发明结合示意图进行详细描述，在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。

本发明实施例提供了一种3D NAND存储器件及其制造方法，参考图1所示，在步骤S01，提供衬底100，所述衬底100上形成有第一绝缘层1101和牺牲层1102交替层叠的堆叠层110，参考图2所示。

在本发明实施例中，衬底100为半导体衬底，例如可以为Si衬底、Ge衬底、SiGe衬底、SOI(绝缘体上硅，Silicon On Insulator)或GOI(绝缘体上锗，Germanium OnInsulator)等。在其他实施例中，所述半导体衬底还可以为包括其他元素半导体或化合物半导体的衬底，例如GaAs、InP或SiC等，还可以为叠层结构，例如Si/SiGe等，还可以其他外延结构，例如SGOI(绝缘体上锗硅)等。在本实施例中，所述衬底100为体硅单晶衬底。

根据垂直方向所需形成的存储单元的个数来确定堆叠层110的层数，堆叠层110的层数例如可以为32层、64层、128层等，此处堆叠层的层数是指其中牺牲层1102的层数，牺牲层在后续的步骤中将被替换为金属层，绝缘层用于将金属层间隔开，金属层为存储器件的控制栅，该层数决定了垂直方向上存储单元的个数，因此，堆叠层的层数越多，越能提高集成度。可以理解的是，在本发明实施例的图示中，仅示意性的示例出其中的几层，在实际器件结构中，堆叠层具有更多的层数。

堆叠层与衬底之间还形成有底层氧化物层102，该底层氧化物层可以通过热氧化工艺来形成。

可以根据后续工艺中的刻蚀选择性来确定第一绝缘层1101和牺牲层1102的材料，本实施例中，第一绝缘层1101可以为氧化硅(SiO₂)层，牺牲层1102可以为氮化硅层。可以采用化学气相沉积、原子层沉积或其他合适的沉积方法，依次交替沉积氮化硅和氧化硅，形成该堆叠层110；而后，还可以通过刻蚀工艺，使得堆叠层110的边缘为阶梯结构，阶梯结构用于后续形成金属层上的接触。

在步骤S02，在堆叠层110中形成沟道孔120，参考图3所示。

沟道孔为堆叠层110中的通孔，可以采用刻蚀技术，例如RIE(反应离子刻蚀)的方法，刻蚀堆叠层110，直到暴露出衬底100表面，或过刻蚀部分衬底，从而，来形成该沟道孔120。

在步骤S03，在沟道孔120下的衬底100上形成外延层122，参考图4所示。

可以通过选择性外延生长(Selective Epitaxial Growth)，在沟道孔110底部原位生长出外延层122，该外延层122用于形成存储串的选通管，为选通管的沟道区。

通过选择性外延生长形成该外延层，外延层从衬底生长，具有与衬底相同的晶格和材料，当衬底为硅衬底时，外延结构为外延硅。堆叠层中的第一层牺牲层在被置换为金属层之后，作为该选通管的栅极，堆叠层中的第一层绝缘层为源线选通管的隔离层，通常地，外延层的高度略高于堆叠层中的第一层牺牲层，低于堆叠层中的第一层绝缘层。

在步骤S04，在沟道孔120的侧壁上依次形成电荷捕获层124和沟道层130，所述沟道层与所述外延层的表面相接触，参考图8所示。

在步骤S05，在所述外延层中形成凹槽140，并在所述沟道层130的侧壁以及凹槽140侧壁形成第二绝缘层，参考图9所示。

NAND存储器件的存储层包括电荷捕获层124和沟道层126，该步骤中，在沟道孔的侧壁上形成了存储层，从而形成了存储单元串，同时，在沟道孔的侧壁上的沟道层及凹槽140侧壁上，还形成了第二绝缘层150，该绝缘层为绝缘材料，形成之后，沟道孔中还存在填充空间，该绝缘层150用于隔离存储层与之后沟道孔中的填充层。

本实施例中，电荷捕获层124为ONO的叠层，ONO(Oxide-Ntride-Oxide)即氧化物、氮化物和氧化物的叠层，沟道层126为多晶硅层。第二绝缘层150用于绝缘隔离，在本实施例中，第二绝缘层可以为氧化物(Oxide)。

具体的，可以通过如下方法形成依次形成电荷捕获层124、沟道层130和第二绝缘层150，该具体的示例中，通过两次沉积形成多晶硅的沟道层。

首先，依次沉积氧化硅层、氮化硅层和氧化硅层的电荷捕获层124，参考图4所示。可以通过原子层沉积(ALD)或其他方法来形成该ONO的电荷捕获层124。在沉积之后，沟道孔的侧壁以及底部都覆盖了电荷捕获层124。

接着，继续沉积第一多晶硅层1301，参考图5所示。可以通过化学气相沉积(CVD)的方法形成该第一多晶硅层，在沉积之后，沟道孔的侧壁以及底部都覆盖了第一多晶硅层1301。

而后，进行刻蚀，在沟道孔的侧壁形成电荷捕获层124以及第一多晶硅层1301，参考图6所示。可以采用各向异性刻蚀，例如反应离子刻蚀(RIE)的方法，以外延层122为刻蚀停止层，去除沟道孔底部以及沟道孔外堆叠层上的电荷捕获层和第一多晶硅层，仅在沟道孔的侧壁上保留电荷捕获层124以及第一多晶硅层1301，如图6所示。

而后，沉积第二多晶硅层1302并进行刻蚀，并过刻蚀部分厚度的外延层122，在外延层122中形成凹槽140，参考图7-8所示。

可以通过化学气相沉积(CVD)的方法形成该第二多晶硅层1302，如图7所示，而后，可以采用各向异性刻蚀，例如反应离子刻蚀(RIE)的方法，去除沟道孔底部以及沟道孔外堆叠层上的第二多晶硅层1302，仅在沟道孔的侧壁上保留第二多晶硅层1302，在刻蚀时，可以进一步过刻蚀外延层，使得外延层表面上的电荷捕获材料以及多晶硅材料被充分的去除掉，过刻蚀之后，在外延层中形成了凹槽140，如图8所示。而后，可以进行热退火，使得两层多晶硅结晶，这样，就在沟道孔侧壁上形成了多晶硅的沟道层130，该沟道130层位于凹槽140侧面的外延层122上，与外延层相接触连接，实现与外延层的电连接。

接着，在沟道孔120及凹槽140侧壁上形成第二绝缘层150，参考图9所示。第二绝缘层150为绝缘材料，例如可以为氧化硅，优选地，可以与堆叠层中的第一绝缘层具有相同的材料，可以通过原子层沉积(ALD)或其他方法来形成该第二绝缘层150，而后通过各向异性刻蚀，进行竖直向下的刻蚀，去除凹槽底部以及沟道孔顶部的第二绝缘层150，仅保留在沟道孔120及凹槽140侧壁上的第二绝缘层150，如图9所示。

在步骤S06，在外延层122的顶部形成第一接触掺杂区160，参考图10所示。

在形成第二绝缘层150之后，沟道孔并未被填充，此时，可以通过沟道孔120在底部外延层上形成第一接触掺杂区160，该第一接触掺杂区160形成在外延层122的顶部，以便于后续形成与其电连接的接触，优选地，在形成第一接触掺杂区160的同时，可以在沟道层的顶部形成第二接触掺杂区162，也就是说，可以在同一工艺中，同时形成第一接触掺杂区160和第二接触掺杂区162。

具体的，可以通过离子掺杂工艺，在外延层以及沟道层的顶部形成掺杂区，这些掺杂区为分别形成与其电连接的接触的区域，外延层上的第一接触掺杂区用于连接存储串的源线，则沟道层上的第二接触掺杂区用于连接存储串的位线，相反地，第一接触掺杂区用于连接的位线，则第二掺杂区用于连接源线。

在步骤S07，在沟道孔120及凹槽140中、第一接触掺杂区160上形成金属填充层170，参考图11所示。

可以通过填充金属材料，而后进行平坦化，从而，在沟道孔以及凹槽中形成金属填充层170，该金属填充层170为与第一接触掺杂区160的接触。金属材料例如可以为钨，可以采用化学气相沉积(CVD)沉积钨。

在形成金属填充层170之后，还可以进一步牺牲层的替换，包括：将堆叠层110中的牺牲层1102去除；在外延层122的外壁上形成栅介质层123；进行填充，形成替换牺牲层的金属层1103，参考图12所示。在具体的实施例中，可以在合适的工艺中，从堆叠层的侧面将牺牲层去除，例如可以采用磷酸(H₃PO₄)进行氮化硅层的牺牲层的去除，而后，可以采用热氧化工艺在暴露的外延层的侧壁形成栅介质层，并进行金属层的填充，例如钨的填充，从而形成替换牺牲层的金属层。

在形成金属填充层170之后，还可以进一步形成与金属填充层连接的第一连线，以及形成与第二接触掺杂区连接的第二连线，第一连线为源线，则第二连线为位线，相反地，第一连线为位线，则第二连线为源线。参考图13所示，沟道层130沿沟道孔的侧壁形成，为环形的沟道，形成的第二接触掺杂区162位于沟道层的顶部，那么，第二接触掺杂区162也为环形。可以通过一层或多层第一金属互联层，在金属填充层上形成与其连接的源线或位线(图未示出)，以及通过一层或多层第二金属互联层，在第二接触掺杂区上形成与其连接的位线或源线(图未示出)，从而，在同一个沟道孔中实现存储单元串的源线及位线的连接，减小芯片的占用面积，有效提高存储器的存储密度。

以上对本发明实施例的3D NAND存储器件的制造方法进行了详细的描述，在该方法中，在形成沟道孔以及沟道孔下的外延层之后，在沟道孔的侧壁依次形成电荷捕获层、沟道层，以在沟道孔侧壁上形成存储单元串，而后，在外延层顶部形成接触掺杂区，沟道孔最后填充入金属材料，作为外延层的接触，这样，就在形成存储单元串的同时，在存储单元串的下部形成了接触区，无需单独设置沟道槽连接源线，从而减小芯片的占用面积，有效提高存储器的存储密度。

此外，本发明还提供了由上述制造方法形成的3D NAND存储器件，参考图12所示，包括：

衬底100；

所述衬底100上的金属层1103与绝缘层1101交替层叠的堆叠层110；

所述堆叠层110中的沟道孔120；

所述沟道孔下部的衬底100上的外延层122，所述外延层122的侧壁上的栅介质层123；

所述沟道孔侧壁上依次层叠的电荷捕获层124和沟道层130，所述沟道层与所述外延层的表面相接触；

所述外延层122中开口朝向所述沟道孔的凹槽140；

所述凹槽下外延层122的顶部的第一接触掺杂区160；

所述沟道孔及凹槽中、第一接触掺杂区160上的金属填充层170。

进一步地，还包括：所述沟道层130的顶部的第二接触掺杂区162。

进一步地，还包括：与金属填充层170连接的第一连线，以及与第二接触掺杂区162连接的第二连线，述第一连线为源线，第二连线为位线；或者，第一连线为位线，第二连线为源线。

进一步地，所述电荷捕获层124包括依次层叠的氧化硅层、氮化硅层和氧化硅层，所述沟道层130为多晶硅层。

进一步地，所述沟道层位于所述凹槽侧面的外延层之上。

以上所述仅是本发明的优选实施方式，虽然本发明已以较佳实施例披露如上，然而并非用以限定本发明。任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案做出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何的简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。

Claims

1.一种3D NAND存储器件的制造方法，其特征在于，包括：

在堆叠层中形成沟道孔；

在沟道孔下的衬底上形成外延层；

在所述凹槽下外延层的顶部形成第一接触掺杂区；

在沟道孔及凹槽中、第一接触掺杂区上形成金属填充层。

2.根据权利要求1所述的制造方法，其特征在于，在所述凹槽下外延层的顶部形成第一接触掺杂区的步骤中，还包括：在沟道层的顶部形成第二接触掺杂区。

3.根据权利要求2所述的制造方法，其特征在于，还包括：

4.根据权利要求1所述的制造方法，其特征在于，在形成金属填充层之后，还包括：

将堆叠层中的牺牲层去除；

在外延层的外壁上形成栅介质层；

进行填充，形成替换牺牲层的金属层。

5.根据权利要求1-4中任一项所述的制造方法，其特征在于，在沟道孔的侧壁上依次形成电荷捕获层和沟道层，在所述外延层中形成凹槽，包括：

6.一种3D NAND存储器件，其特征在于，包括：

衬底；

所述衬底上的金属层与绝缘层交替层叠的堆叠层；

所述堆叠层中的沟道孔；

所述外延层中开口朝向所述沟道孔的凹槽；

所述凹槽下外延层的顶部的第一接触掺杂区；

所述沟道孔及凹槽中、第一接触掺杂区上的金属填充层。

7.根据权利要求6所述的存储器件，其特征在于，还包括：所述沟道层的顶部的第二接触掺杂区。

8.根据权利要求7所述的存储器件，其特征在于，还包括：与金属填充层连接的第一连线，以及与第二接触掺杂区连接的第二连线，所述第一连线为源线，第二连线为位线；或者，第一连线为位线，第二连线为源线。

9.根据权利要求6所述的存储器件，其特征在于，所述电荷捕获层包括依次层叠的氧化硅层、氮化硅层和氧化硅层，所述沟道层为多晶硅层。

10.根据权利要求9所述的存储器件，其特征在于，所述沟道层位于所述凹槽侧面的外延层之上。