CN116390490A - 半导体结构的制备方法 - Google Patents

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CN116390490A CN202310647325.8A CN202310647325A CN116390490A CN 116390490 A CN116390490 A CN 116390490A CN 202310647325 A CN202310647325 A CN 202310647325A CN 116390490 A CN116390490 A CN 116390490A
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Abstract

本申请涉及一种半导体结构的制备方法。半导体结构的制备方法包括：提供基底；提供衬底；于衬底的表面形成外延叠层，外延叠层包括由下至上依次叠置的第一外延牺牲层及第二外延牺牲层；于外延叠层内形成沟道孔；于沟道孔的侧壁形成第一导电类型的第一沟道层，并于第一导电类型的第一沟道层的表面形成第二导电类型的第二沟道层；第二外延牺牲层与第一沟道层的刻蚀选择比大于1；第二沟道层的掺杂浓度大于第一沟道层的掺杂浓度，第二导电类型与第一导电类型不同。本申请的半导体结构的制备方法在后续对外延叠层进行刻蚀时，不会造成第一沟道层和第二沟道层被刻蚀破坏，进一步帮助提升沟道结构的完整性，以提升存储器件的性能。

Description

半导体结构的制备方法
技术领域
本申请涉及半导体技术领域，特别是涉及一种半导体结构的制备方法。
背景技术
随着半导体技术的发展，半导体结构和制备方法受到广泛关注。其中，存储器件在半导体产品中至关重要，因此其结构和性能的提升成为当前技术革新的关键。
常规存储器件的制备过程中，外延结构和沟道层的材料多采用刻蚀选择比非常接近的材料，在后续形成位线结构需要刻蚀外延结构时，沟道层也会被刻蚀影响，导致沟道结构受到破坏，降低器件性能。
发明内容
基于此，有必要针对上述的问题提供一种半导体结构的制备方法。
为解决上述问题，本申请提供了一种半导体结构的制备方法，包括：
提供衬底；
于所述衬底的表面形成外延叠层，所述外延叠层包括由下至上依次叠置的第一外延牺牲层及第二外延牺牲层；
于所述外延叠层内形成沟道孔；
于所述沟道孔的侧壁形成第一导电类型的第一沟道层，并于所述第一导电类型的第一沟道层的表面形成第二导电类型的第二沟道层；所述第二外延牺牲层与所述第一沟道层的刻蚀选择比大于1；所述第二沟道层的掺杂浓度大于所述第一沟道层的掺杂浓度，所述第二导电类型与所述第一导电类型不同。
在其中一个实施例中，所述外延叠层包括核心区及位于所述核心区外侧的台阶区；于所述外延叠层内形成沟道孔之前，还包括：
刻蚀所述台阶区，以形成台阶结构。
在其中一个实施例中，刻蚀所述台阶区，以形成台阶结构，包括：于所述外延叠层远离所述衬底的表面形成掩膜叠层；图形化所述掩膜叠层，以形成图形化掩膜叠层，所述图形化掩膜叠层覆盖所述核心区；基于所述图形化掩膜叠层刻蚀所述外延叠层的所述台阶区，以得到所述台阶结构；
得到所述台阶结构之后，于所述外延叠层内形成沟道孔之前，还包括：形成第一覆盖介质层，所述第一覆盖介质层覆盖所述台阶结构的所述台阶区；
于所述外延叠层内形成沟道孔，包括：于所述图形化掩膜叠层上形成图形化掩膜层，所述图形化掩膜层定义出所述沟道孔的形状及位置；基于所述图形化掩膜层刻蚀所述图形化掩膜叠层及所述外延叠层的所述核心区，以得到所述沟道孔；所述沟道孔沿厚度方向贯穿所述图形化掩膜叠层及所述外延叠层的所述核心区。
在其中一个实施例中，于所述沟道孔的侧壁形成第一导电类型的第一沟道层，并于所述第一导电类型的第一沟道层的表面形成第二导电类型的第二沟道层，包括：
于所述沟道孔的侧壁、所述第一覆盖介质层远离所述台阶结构的表面及所述图形化掩膜叠层远离所述外延叠层的表面形成第一导电类型的第一沟道材料层；
形成第二导电类型的第二沟道材料层，所述第二沟道材料层覆盖所述第一沟道材料层的表面；
去除所述沟道孔外围的所述第二沟道材料层及所述沟道孔外围的所述第一沟道材料层，以得到所述第二沟道层及所述第一沟道层。
在其中一个实施例中，去除所述沟道孔外围的所述第二沟道材料层及所述沟道孔外围的所述第一沟道材料层，以得到所述第二沟道层及所述第一沟道层之后，还包括：
形成存储材料层，所述存储材料层覆盖所述第二沟道层的表面及所述沟道孔的底部；
形成第一导电材料层，所述第一导电材料层覆盖所述存储材料层的表面；
去除位于所述沟道孔外围的所述第一导电材料层及位于所述沟道孔外围的所述存储材料层，以得到第一导电层及存储层。
在其中一个实施例中，得到第一导电层及存储层之后，还包括：
形成第一位线沟槽，所述第一位线沟槽沿厚度方向贯穿所述第一覆盖介质层、所述图形化掩膜叠层及所述外延叠层；
基于所述第一位线沟槽去除所述第一外延牺牲层，以得到第一牺牲间隙；
形成第二覆盖介质层及层间介质层，所述第二覆盖介质层填满所述第一位线沟槽，所述层间介质层填满所述第一牺牲间隙；
刻蚀所述第二覆盖介质层，以形成第二位线沟槽；
基于所述第二位线沟槽去除所述第二外延牺牲层，以得到第二牺牲间隙；
于所述第二牺牲间隙内形成第二导电层。
在其中一个实施例中，基于所述第二位线沟槽去除所述第二外延牺牲层，以得到第二牺牲间隙之后，于所述第二牺牲间隙内形成第二导电层之前，还包括：
对所得结构进行热处理，使所述第二沟道层内的第二导电类型的掺杂离子扩散至所述第一沟道层，以使所述第一沟道层的掺杂类型转变为第二导电类型，得到第二导电类型的第三沟道层。
在其中一个实施例中，于所述第二牺牲间隙内形成第二导电层，包括：
于所述第二位线沟槽内、所述第二牺牲间隙内及所述第二覆盖介质层远离所述外延叠层的表面形成导电材料层；
去除位于所述第二覆盖介质层远离所述外延叠层的表面及所述第二位线沟槽内的所述导电材料层，保留于所述第二牺牲间隙内的所述导电材料层即为所述第二导电层。
在其中一个实施例中，所述沟道孔的数量为多个，多个所述沟道孔呈阵列排布；于所述第二位线沟槽内、所述第二牺牲间隙内及所述第二覆盖介质层远离所述外延叠层的表面形成导电材料层之前，还包括：
于所述沟道孔内形成金属硅化物层，所述金属硅化物层位于所述第二导电层与所述第三沟道层之间，与所述第二导电层及所述第三沟道层均相接触。
在其中一个实施例中，去除位于所述第二覆盖介质层远离所述外延叠层的表面及所述第二位线沟槽内的所述导电材料层之后，还包括：
形成第三覆盖介质层，所述第三覆盖介质层填满所述第二位线沟槽；
形成第一接触插塞及第二接触插塞，所述第一接触插塞沿厚度方向贯穿所述第三覆盖介质层，与所述第一导电层相接触，所述第二接触插塞沿厚度方向贯穿所述第三覆盖介质层，与所述第二导电层相接触。
本申请的半导体结构的制备方法，通过在衬底上形成外延叠层，在外延叠层内形成沟道孔，第一沟道层和第二沟道层形成于沟道孔内，第二沟道层的掺杂浓度大于第一沟道层的掺杂浓度，掺杂使得第一沟道层和第二沟道层不易被腐蚀或刻蚀；且第二外延牺牲层与第一沟道层的刻蚀选择比大于1，使得在后续对外延叠层进行刻蚀时，不会造成沟道层被刻蚀破坏，进一步帮助提升沟道结构的完整性，以提升存储器件的性能。
附图说明
为了更清楚地说明本申请实施例或传统技术中的技术方案，下面将对实施例或传统技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为一实施例中提供的半导体结构的制备方法的流程图；
图2为一实施例中提供的半导体结构的制备方法中步骤S102所得结构的立体结构示意图；
图3为一实施例中提供的半导体结构的制备方法中刻蚀台阶区，以形成台阶结构的步骤流程图；
图4为一实施例中提供的半导体结构的制备方法中步骤S301所得结构的立体结构示意图；
图5为一实施例中提供的半导体结构的制备方法中步骤S302所得结构的立体结构示意图；
图6为一实施例中提供的半导体结构的制备方法中步骤S303所得结构的立体结构示意图；
图7为一实施例中提供的半导体结构的制备方法中形成第一覆盖介质层的步骤所得结构的立体结构示意图；
图8为一实施例中提供的半导体结构的制备方法中步骤S103的步骤流程图；
图9为一实施例中提供的半导体结构的制备方法中步骤S1031所得结构的立体结构示意图；
图10为一实施例中提供的半导体结构的制备方法中步骤S1032所得结构的立体结构示意图；
图11为一实施例中提供的半导体结构的制备方法中步骤S104所得结构的局部剖视结构示意图；
图12为图11中A区的放大结构示意图；
图13为一实施例中提供的得到第一导电层及存储层之后的半导体结构的制备方法的步骤流程图；
图14为一实施例中提供的半导体结构的制备方法中步骤S1301所得结构的立体结构示意图；
图15为一实施例中提供的半导体结构的制备方法中步骤S1302所得结构的立体结构示意图；
图16为一实施例中提供的半导体结构的制备方法中步骤S1303所得结构的立体结构示意图；
图17为一实施例中提供的半导体结构的制备方法中步骤S1304所得结构的立体结构示意图；
图18为一实施例中提供的半导体结构的制备方法中步骤S1305所得结构的立体结构示意图；
图19为一实施例中提供的半导体结构的制备方法中对所得结构进行热处理，使第二沟道层内的第二导电类型的掺杂离子扩散至第一沟道层，以使第一沟道层的掺杂类型转变为第二导电类型，得到第二导电类型的第三沟道层的步骤所得结构的局部剖视结构示意图；
图20为图19中B区的放大结构示意图；
图21为一实施例中提供的半导体结构的制备方法中步骤S1306所得结构的局部剖视结构示意图；
图22为图21中C区的放大结构示意图；
图23为一实施例中提供的半导体结构的制备方法中形成第三覆盖介质层，第三覆盖介质层填满第二位线沟槽的步骤所得结构的立体结构示意图；
图24为一实施例中提供的半导体结构的制备方法中形成第一接触插塞及第二接触插塞的步骤所得结构的立体结构示意图。
附图标记说明：
10、衬底；20、外延叠层；21、第一外延牺牲层；22、第二外延牺牲层；23、台阶结构；201、核心区；202、台阶区；30、图形化掩膜叠层；301、第一掩膜层；302、第二掩膜层；303、第三掩膜层；31、掩膜叠层；311、第一掩膜材料层；312、第二掩膜材料层；313、第三掩膜材料层；32、图形化光阻层；33、图形化掩膜层；331、掩膜孔；34、第一位线掩膜层；341、第一掩膜槽；40、第一覆盖介质层；41、保护层；50、沟道孔；51、第一沟道层；52、第二沟道层；53、存储层；531、第一存储层；532、第二存储层；54、第一导电层；541、第一阻挡材料层；542、沟道导电层；55、第三沟道层；601、第一位线沟槽；602、第二位线沟槽；61、第二覆盖介质层；62、第三覆盖介质层；7、位线结构；701、第一牺牲间隙；702、第二牺牲间隙；71、层间介质层；72、第二导电层；721、第二阻挡材料层；722、位线导电层；73、金属硅化物层；81、第一接触插塞；82、第二接触插塞。
具体实施方式
为了便于理解本申请，下面将参照相关附图对本申请进行更全面的描述。附图中给出了本申请的首选实施例。但是，本申请可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本申请的公开内容更加透彻全面。
除非另有定义，本文所使用的所有的技术和科学术语与属于本申请的技术领域的技术人员通常理解的含义相同。本文中在本申请的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本申请。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层、掺杂类型和/或部分，这些元件、部件、区、层、掺杂类型和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层、掺杂类型或部分与另一个元件、部件、区、层、掺杂类型或部分。
空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可以用于描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。此外，器件也可以包括另外的取向(譬如，旋转90度或其它取向)，并且在此使用的空间描述语相应地被解释。
在此使用时，单数形式的“一”、“一个”和“所述/该”也可以包括复数形式，除非上下文清楚指出另外的方式。还应明白，当术语“组成”和/或“包括”在该说明书中使用时，可以确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。同时，在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
如图1所示，提供一种半导体结构的制备方法，可以包括如下步骤：
S101：提供衬底。
S102：于衬底的表面形成外延叠层，外延叠层包括由下至上依次叠置的第一外延牺牲层及第二外延牺牲层。
S103：于外延叠层内形成沟道孔。
S104：于沟道孔的侧壁形成第一导电类型的第一沟道层，并于第一导电类型的第一沟道层的表面形成第二导电类型的第二沟道层；第二外延牺牲层与第一沟道层的刻蚀选择比大于1；第二沟道层的掺杂浓度大于第一沟道层的掺杂浓度，第二导电类型与第一导电类型不同。
其中，第一沟道层与第二沟道层均为掺杂层，掺杂使得第一沟道层与第二沟道层不易受到腐蚀破坏。第二外延牺牲层与第二沟道层的刻蚀选择比也大于1，在后续对外延叠层进行刻蚀时，第二沟道层不易被刻蚀破坏。
其中，经过步骤S101-S104后获得的半导体结构可以参阅图11。当然，为了便于理解本发明，图11给出的是采用本发明的半导体结构的制备方法所制备出的半导体结构的一种示例，采用本发明的半导体结构的制备方法所制备出的半导体结构还可以有其他合适的示例，本发明在此均不做限制。
上述实施例中的半导体结构的制备方法，通过在衬底上形成外延叠层，在外延叠层内形成沟道孔，第一沟道层和第二沟道层形成于沟道孔内，第二沟道层的掺杂浓度大于第一沟道层的掺杂浓度，掺杂使得第一沟道层和第二沟道层不易被腐蚀或刻蚀；且第二外延牺牲层与第一沟道层的刻蚀选择比大于1，使得在后续对外延叠层进行刻蚀时，不会造成第一沟道层和第二沟道层被刻蚀破坏，进一步帮助提升沟道结构的完整性，以提升存储器件的性能。
在步骤S101中，请参阅图1中的S101步骤及图2，提供衬底10。
其中，衬底10的材料可以为任意合适的材料，例如可以为以下所提到的材料中的至少一种：硅(Si)、锗(Ge)、红磷、锗硅(SiGe)、碳硅(SiC)、碳锗硅(SiGeC)、砷化铟(InAs)、砷化镓(GaAs)、磷化铟(InP)、氮化镓(GaN)或者其它III/V化合物半导体，还包括这些半导体构成的多层结构等，或者为绝缘体上硅 (SOI)、绝缘体上层叠硅 (SSOI)、绝缘体上层叠锗化硅 (S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)，或者还可以为双面抛光硅片(Double Side PolishedWafers，DSP)等，本实施例在此不作限制。
在步骤S102中，请参阅图1中的S102步骤及图2，于衬底10的表面形成外延叠层20，外延叠层20包括由下至上依次叠置的第一外延牺牲层21及第二外延牺牲层22。
其中，可以采用物理气相沉积工艺、化学气相沉积工艺或原子层沉积工艺于衬底10的表面形成外延叠层20。
仍参阅图2，外延叠层20可以包括多层由下至上依次叠置的第一外延牺牲层21及第二外延牺牲层22。于衬底10的表面形成外延叠层20可以包括：于衬底10的表面形成第一外延牺牲层21；于第一外延牺牲层21远离衬底10的表面形成第二外延牺牲层22；重复形成第一外延牺牲层21及第二外延牺牲层22，以得到包括多层由下至上依次叠置的第一外延牺牲层21及第二外延牺牲层22的外延叠层20。其中，可以采用物理气相沉积工艺、化学气相沉积工艺或原子层沉积工艺形成第一外延牺牲层21；可以采用物理气相沉积工艺、化学气相沉积工艺或原子层沉积工艺形成第二外延牺牲层22。
示例性的，第一外延牺牲层21可以包括SiGe（锗化硅）牺牲层；第二外延牺牲层22可以包括Si（硅）牺牲层；可以理解为，外延叠层20包括至少一层SiGe/Si叠层，即外延叠层20可以包括多层SiGe/Si叠层组成的复合叠层结构。
在其中一个实施例中，结合图2，并参阅图3至图6，外延叠层20包括核心区201及位于核心区201外侧的台阶区202；于外延叠层20内形成沟道孔50之前，还包括：刻蚀台阶区202，以形成台阶结构23的步骤。
在其中一个实施例中，如图3所示，刻蚀台阶区202，以形成台阶结构23，可以包括如下步骤：
S301：于外延叠层20远离衬底10的表面形成掩膜叠层31。
其中，参阅图4，掩膜叠层31包括第一掩膜材料层311、第二掩膜材料层312及第三掩膜材料层313。第一掩膜材料层311及第三掩膜材料层313可以包括但不仅限于氮化硅层和氮氧化硅层中的至少一种，即第一掩膜材料层311及第三掩膜材料层313可以包括氮化硅层或氮氧化硅层，也可以包括氮化硅层和氮氧化硅层的叠层结构。第二掩膜材料层312可以包括氧化物层，氧化物层可以包括二氧化硅层。
S302：图形化掩膜叠层，以形成图形化掩膜叠层30，图形化掩膜叠层30覆盖核心区201。
其中，参阅图5，对掩膜叠层31进行图形化之前，还包括：于掩膜叠层31远离外延叠层20的表面形成图形化光阻层32的步骤，图形化光阻层32定义出图形化掩膜叠层30的形状；形成的图形化掩膜叠层30暴露出外延叠层20的台阶区202；图形化掩膜叠层30包括第一掩膜层301、第二掩膜层302及第三掩膜层303；第一掩膜层301及第三掩膜层303可以包括但不仅限于氮化硅层和氮氧化硅层中的至少一种，即第一掩膜层301及第三掩膜层303可以包括氮化硅层或氮氧化硅层，也可以包括氮化硅层和氮氧化硅层的叠层结构。第二掩膜层302可以包括氧化物层，氧化物层可以包括二氧化硅层。
S303：基于图形化掩膜叠层30刻蚀外延叠层20的台阶区202，以得到台阶结构23。
所得结构如图6所示。其中，可以采用湿法腐蚀工艺或干法刻蚀工艺刻蚀外延叠层20的台阶区202，以得到台阶结构23。
上述实施例中，基于图形化光阻层32得到图形化掩膜层33，图形化光阻层32具有精确的形状和尺寸，因此得到的图形化掩膜层33也具备精确的形状和尺寸，使得基于图形化掩膜层33可以准确刻蚀外延叠层20的台阶区202。
在一个实施例中，参阅图7，得到台阶结构23之后，于外延叠层20内形成沟道孔之前，还可以包括：形成第一覆盖介质层40的步骤，第一覆盖介质层40覆盖台阶结构23的台阶区202。
其中，可以采用物理气相沉积工艺、化学气相沉积工艺或原子层沉积工艺形成第一覆盖介质层40；第一覆盖介质层40远离衬底10的表面不高于图形化掩膜叠层30远离衬底10的表面。第一覆盖介质层40可以包括氧化物层，氧化物层可以包括二氧化硅层。
仍参阅图7，在形成第一覆盖介质层40之后，还包括：去除图形化光阻层32的步骤；图形化光阻层32可以包括正性光阻层，也可以包括负性光阻层。去除图形化光阻层32的方法可以包括但不仅限于灰化处理。
在步骤S103中，请参阅图1中的S103步骤及图8至图10，于外延叠层20内形成沟道孔50。
在其中一个实施例中，如图8所示，于外延叠层20内形成沟道孔50，可以包括如下步骤：
S1031：于图形化掩膜叠层30上形成图形化掩膜层33，图形化掩膜层33定义出沟道孔50的形状及位置。
其中，参阅图9，图形化掩膜层33内形成有多个间隔排布的掩膜孔331，掩膜孔331定义出沟道孔50的形状及位置；可以采用物理气相沉积工艺、化学气相沉积工艺、原子层沉积工艺或涂布法于图形化掩膜叠层30上形成图形化掩膜层33。图形化掩膜层33包括氮化硅层或光刻胶层。
S1032：基于图形化掩膜层33刻蚀图形化掩膜叠层30及外延叠层20的核心区201，以得到沟道孔50；沟道孔50沿厚度方向贯穿图形化掩膜叠层30及外延叠层20的核心区201。
所得结构如图10所示。其中，可以采用湿法腐蚀工艺或干法刻蚀工艺刻蚀图形化掩膜叠层30及外延叠层20的核心区201。
其中得到沟道孔50之后，还包括：去除图形化掩膜层33的步骤。
在步骤S104中，请参阅图1中的S104步骤及图11至图12，于沟道孔50的侧壁形成第一导电类型的第一沟道层51，并于第一导电类型的第一沟道层51的表面形成第二导电类型的第二沟道层52；第二外延牺牲层22与第一沟道层51的刻蚀选择比大于1；第二沟道层52的掺杂浓度大于第一沟道层51的掺杂浓度，第二导电类型与第一导电类型不同。
在其中一个实施例中，于沟道孔50的侧壁形成第一导电类型的第一沟道层51，并于第一导电类型的第一沟道层51的表面形成第二导电类型的第二沟道层52，可以包括如下步骤：于沟道孔50的侧壁、第一覆盖介质层40远离台阶结构23的表面及图形化掩膜叠层30远离外延叠层20的表面形成第一导电类型的第一沟道材料层；形成第二导电类型的第二沟道材料层，第二沟道材料层覆盖第一沟道材料层的表面；去除沟道孔50外围的第二沟道材料层及沟道孔50外围的第一沟道材料层，以得到第二沟道层52及第一沟道层51。所得结构如图11和图12所示，为清晰查看各层结构位置，其中，提供图12所示的局部放大图，图12为图11中A区的放大图。
其中，可以采用物理气相沉积工艺、化学气相沉积工艺、原子层沉积工艺于沟道孔50的侧壁、第一覆盖介质层40远离台阶结构23的表面及图形化掩膜叠层30远离外延叠层20的表面形成第一导电类型的第一沟道材料层。可以采用物理气相沉积工艺、化学气相沉积工艺、原子层沉积工艺形成第二导电类型的第二沟道材料层。可以采用湿法腐蚀工艺或干法刻蚀工艺去除沟道孔50外围的第二沟道材料层及沟道孔50外围的第一沟道材料层，以得到第二沟道层52及第一沟道层51。第一沟道层51和第二沟道层52可以位于外延叠层20内的沟道孔50内，也可以同时位于外延叠层20内的沟道孔50内以及图形化掩膜叠层30内的沟道孔50内。
其中，第一沟道材料层可以是掺杂了第一导电类型元素的硅材料层，第一沟道材料层中掺杂元素可以是硼元素。第二沟道材料层可以是掺杂了第二导电类型元素的硅材料层，第二沟道材料层中掺杂元素可以是磷元素。第二沟道材料层中的磷元素的掺杂浓度大于第一沟道材料层中的硼元素的掺杂浓度。因此得到的第一沟道层51可以是掺杂了第一导电类型元素的硅材料层，第二沟道层52可以是掺杂了第二导电类型元素的硅材料层。第一沟道层51中的掺杂元素可以是硼元素，第二沟道层52中的掺杂元素可以是磷元素。第二沟道层52中的磷元素的掺杂浓度大于第一沟道层51中的硼元素的掺杂浓度。
在其中一个实施例中，去除沟道孔50外围的第二沟道材料层及沟道孔50外围的第一沟道材料层，以得到第二沟道层52及第一沟道层51之后，还可以包括如下步骤：形成存储材料层，存储材料层覆盖第二沟道层52的表面及沟道孔50的底部；形成第一导电材料层，第一导电材料层覆盖存储材料层的表面；去除位于沟道孔50外围的第一导电材料层及位于沟道孔50外围的存储材料层，以得到第一导电层54及存储层53。所得结构仍参阅图11和12。
示例性的，可以采用物理气相沉积工艺、化学气相沉积工艺、原子层沉积工艺形成存储材料层。可以采用湿法腐蚀工艺或干法刻蚀工艺去除位于沟道孔50外围的第一导电材料层及位于沟道孔50外围的存储材料层，以得到第一导电层54及存储层53。
其中，存储层53包括至少一依次叠置的第一存储层531和第二存储层532。第一存储层531位于第二沟道层52的表面、沟道孔50的底部以及图形化掩膜叠层30内的沟道孔50的内壁，第二存储层532位于第一存储层531远离第二沟道层52的表面。第一存储层531可以是氧化物层，氧化物层包括二氧化硅层。第二存储层532可以包括氮化硅层和/或氮氧化硅层；即第二存储层532可以是氮化硅层，也可以是氮氧化硅层，还可以是氮化硅层和氮氧化硅层的叠层结构。仍参阅图11和12，存储层53也可以包括多个依次叠置的第一存储层531和第二存储层532。
其中，仍参阅图11和12，第一导电层54可以包括第一阻挡材料层541和沟道导电层542。第一阻挡材料层541位于存储层53的表面；示例性的，第一阻挡材料层541位于第二存储层532远离第一存储层531的表面。沟道导电层542位于第一阻挡材料层541远离存储层53的表面，且填满沟道孔50。第一阻挡材料层541可以是氮化钛层。沟道导电层542可以是多晶硅层，也可以是金属层，还可以是多晶硅层和金属层的叠层结构；示例性的，金属层可以包括钴层、钼层或钨层中的至少一种，即沟道导电层542可以是多晶硅层、钴层、钼层或钨层中的任意一种，也可以是多晶硅层、钴层、钼层或钨层中的两种或两种以上组合而成的叠层结构。
在其中一个实施例中，如图13所示，得到第一导电层54及存储层53之后，半导体结构的制备方法还可以包括如下S1301~ S1306步骤：
S1301：形成第一位线沟槽601，第一位线沟槽601沿厚度方向贯穿第一覆盖介质层40、图形化掩膜叠层30及外延叠层20。
其中，对于步骤1301中形成第一位线沟槽601的方式并不做具体限定。作为示例，可以采用自对准双重成像（Self-aligned Double Patterning，简称SADP）工艺或自对准四重图案（Self-Aligned QuadruplePattern，简称为SAQP）工艺在第一覆盖介质层40、图形化掩膜叠层30及外延叠层20内形成第一位线沟槽601。
其中，形成第一位线沟槽601，可以包括如下步骤：于第一覆盖介质层40及图形化掩膜叠层30远离外延叠层20的表面形成保护层41；于保护层41远离衬底10的表面形成第一位线掩膜层34，第一位线掩膜层34内形成有多个间隔排布的第一掩膜槽341，第一掩膜槽341定义出第一位线沟槽601的形状和位置；基于第一掩膜槽341刻蚀保护层41、第一覆盖介质层40、图形化掩膜叠层30及外延叠层20，以形成第一位线沟槽601。所得结构参阅图14。
其中，可以采用物理气相沉积工艺、化学气相沉积工艺、原子层沉积工艺于第一覆盖介质层40及图形化掩膜叠层30远离外延叠层20的表面形成保护层41。保护层41与第一覆盖介质层40采用相同的材料，保护层41与第一覆盖介质层40均包括氧化硅层。可以采用涂布法形成第一位线掩膜材料层，然后通过光照和剥离等工艺于第一位线掩膜材料层形成多个间隔排布的第一掩膜槽341，以得到第一位线掩膜层34。可以采用湿法腐蚀工艺或干法刻蚀工艺刻蚀保护层41、第一覆盖介质层40、图形化掩膜叠层30及外延叠层20，以形成第一位线沟槽601。
S1302：基于第一位线沟槽601去除第一外延牺牲层21，以得到第一牺牲间隙701。
其中，所得结构可以参阅图15，可以采用湿法腐蚀工艺或干法刻蚀工艺去除第一外延牺牲层21，以得到第一牺牲间隙701；即第一牺牲间隙701所处位置即为第一外延牺牲层21原本所处位置。本实施例中，采用湿法腐蚀工艺去除第一外延牺牲层21，腐蚀材料采用THMAN（三甲基氢氧化铵）。由于第一沟道层51内掺杂了硼元素，因此THMAN不会对第一沟道层51造成腐蚀破坏，进而也保护了位于第一沟道层51表面的第二沟道层52。
S1303：形成第二覆盖介质层61及层间介质层71，第二覆盖介质层61填满第一位线沟槽601，层间介质层71填满第一牺牲间隙701。
其中，参阅图16，可以采用物理气相沉积工艺、化学气相沉积工艺、原子层沉积工艺形成第二覆盖介质层61及层间介质层71。第二覆盖介质层61及层间介质层71均可以包括二氧化硅层。
可以理解为，形成层间介质层71取代原本的第一外延牺牲层21，层间介质层71作为后续位线结构之间的介质层，避免位线结构之间产生短路。
S1304：刻蚀第二覆盖介质层61，以形成第二位线沟槽602。
可参阅图17，其中，对于步骤1304中形成第二位线沟槽602的方式并不做具体限定。作为示例，可以采用自对准双重成像工艺或自对准四重图案工艺在第二覆盖介质层61内形成第二位线沟槽602。
进一步地，可以采用湿法腐蚀工艺或干法刻蚀工艺刻蚀第二覆盖介质层61，以形成第二位线沟槽602。
可以理解为，形成层间介质层71的过程中，不可避免的会在第一位线沟槽601内形成第二覆盖介质层61，因此需要二次刻蚀形成第二位线沟槽602，以便后续基于第二位线沟槽602形成所需要的位线结构。
其中，刻蚀第二覆盖介质层61，以形成第二位线沟槽602可以包括如下步骤：于保护层41远离衬底10的表面形成第二位线掩膜层，第二位线掩膜层内形成有多个间隔排布的第二掩膜槽，第二掩膜槽定义出第二位线沟槽602的形状和位置；基于第二掩膜槽刻蚀保护层41、第一覆盖介质层40、图形化掩膜叠层30及外延叠层20，以形成第二位线沟槽602。
S1305：基于第二位线沟槽602去除第二外延牺牲层22，以得到第二牺牲间隙702。
其中，参阅图18，可以采用湿法腐蚀工艺或干法刻蚀工艺去除第二外延牺牲层22，以得到第二牺牲间隙702；即第二牺牲间隙702所处位置即为第二外延牺牲层22原本所处位置。
S1306：于第二牺牲间隙702内形成第二导电层72。
其中，可以采用物理气相沉积工艺、化学气相沉积工艺、原子层沉积工艺形成第二导电层72。
在其中一个实施例中，基于第二位线沟槽602去除第二外延牺牲层22，以得到第二牺牲间隙702之后，于第二牺牲间隙702内形成第二导电层72之前，还可以包括如下步骤：对所得结构进行热处理，使第二沟道层52内的第二导电类型的掺杂离子扩散至第一沟道层51，以使第一沟道层51的掺杂类型转变为第二导电类型，得到第二导电类型的第三沟道层55。所得结构如图19和20所示，为清晰查看各层结构位置，其中，提供图20所示的局部放大图，图20为图19中B区的放大图。
可以理解为，为获得第二导电类型的第三沟道层55，本申请首先形成第一导电类型的第一沟道层51，避免刻蚀去除第一外延牺牲层21及第二外延牺牲层22时造成沟道层被腐蚀破坏，并且在去除第一外延牺牲层21及第二外延牺牲层22之后，将第一沟道层51的掺杂类型转变为第二导电类型，以获得整体均为第二导电类型的第三沟道层55作为本申请最终的沟道层使用。
在步骤S1306中，请参阅图13中的S1306步骤及图21至图22，于第二牺牲间隙702内形成第二导电层72。
在其中一个实施例中，于第二牺牲间隙702内形成第二导电层72，可以包括如下步骤：于第二位线沟槽602内、第二牺牲间隙702内及第二覆盖介质层61远离外延叠层20的表面形成导电材料层；去除位于第二覆盖介质层61远离外延叠层20的表面及第二位线沟槽602内的导电材料层，保留于第二牺牲间隙702内的导电材料层即为第二导电层72。所得结构参阅图21至22。
其中，第二导电层72可以包括第二阻挡材料层721和位线导电层722。第二阻挡材料层721位于第二牺牲间隙702的内壁；位线导电层722位于第二阻挡材料层721远离第二牺牲间隙702内壁的表面，且填满第二牺牲间隙702。第二阻挡材料层721可以是氮化钛层。位线导电层722可以是多晶硅层，也可以是金属层，还可以是多晶硅层和金属层的叠层结构；示例性的，金属层可以包括钴层、钼层或钨层中的至少一种，即位线导电层722可以是多晶硅层、钴层、钼层或钨层中的任意一种，也可以是多晶硅层、钴层、钼层或钨层中的两种或两种以上组合而成的叠层结构。
示例性的，可以采用物理气相沉积工艺、化学气相沉积工艺、原子层沉积工艺于第二位线沟槽602内、第二牺牲间隙702内及第二覆盖介质层61远离外延叠层20的表面形成导电材料层。可以采用湿法腐蚀工艺或干法刻蚀工艺去除位于第二覆盖介质层61远离外延叠层20的表面及第二位线沟槽602内的导电材料层。
在其中一个实施例中，仍参阅图21至22，沟道孔50的数量为多个，多个沟道孔50呈阵列排布；于第二位线沟槽602内、第二牺牲间隙702内及第二覆盖介质层61远离外延叠层20的表面形成导电材料层之前，还包括：于沟道孔50内形成金属硅化物层73的步骤；金属硅化物层73位于第二导电层72与第三沟道层55之间，与第二导电层72及第三沟道层55均相接触。具体地，金属硅化物层73与第二阻挡材料层721相接触。
其中，金属硅化物层73可以包括但不仅限于钴化硅层。金属硅化物层73和第二导电层72构成位线结构7。
在其中一个实施例中，去除位于第二覆盖介质层61远离外延叠层20的表面及第二位线沟槽602内的导电材料层之后，半导体结构的制备方法还可以包括如下步骤：
形成第三覆盖介质层62，第三覆盖介质层62填满第二位线沟槽602，所得结构参阅图23；
形成第一接触插塞81及第二接触插塞82，第一接触插塞81沿厚度方向贯穿第三覆盖介质层62，与第一导电层54相接触，第二接触插塞82沿厚度方向贯穿第三覆盖介质层62，与第二导电层72相接触，所得结构参阅图24。
其中，第三覆盖介质层62还形成于保护层41远离衬底10的表面。第一接触插塞81的数量可以为多个，多个第一接触插塞81呈多行多列间隔排布。第二接触插塞82的数量可以为多个，多个第二接触插塞82呈多行多列间隔排布。
在其中一个实施例中，形成第一接触插塞81及第二接触插塞82之后，还包括：于第三覆盖介质层62远离衬底10的表面形成第一接触焊盘与第二接触焊盘的步骤。第一接触焊盘与第一接触插塞81直接接触，第一接触焊盘通过第一接触插塞81与第一导电层54之间实现电连接。第二接触焊盘与第二接触插塞82直接接触，第二接触焊盘通过第二接触插塞82与第二导电层72之间实现电连接。
应该理解的是，虽然各实施例的流程图中的各个步骤按照箭头的指示依次显示，但是这些步骤并不是必然按照箭头指示的顺序依次执行。除非本文中有明确的说明，这些步骤的执行并没有严格的顺序限制，这些步骤可以以其它的顺序执行。而且，各实施例的流程图中的至少一部分步骤可以包括多个步骤或者多个阶段，这些步骤或者阶段并不必然是在同一时刻执行完成，而是可以在不同的时刻执行，这些步骤或者阶段的执行顺序也不必然是依次进行，而是可以与其它步骤或者其它步骤中的步骤或者阶段的至少一部分轮流或者交替地执行。
以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本申请的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对申请专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本申请构思的前提下，还可以做出若干变形和改进，这些都属于本申请的保护范围。

Claims (10)

1.一种半导体结构的制备方法，其特征在于，包括：
提供衬底；
于所述衬底的表面形成外延叠层，所述外延叠层包括由下至上依次叠置的第一外延牺牲层及第二外延牺牲层；
于所述外延叠层内形成沟道孔；
于所述沟道孔的侧壁形成第一导电类型的第一沟道层，并于所述第一导电类型的第一沟道层的表面形成第二导电类型的第二沟道层；所述第二外延牺牲层与所述第一沟道层的刻蚀选择比大于1；所述第二沟道层的掺杂浓度大于所述第一沟道层的掺杂浓度，所述第二导电类型与所述第一导电类型不同。
2.根据权利要求1所述的半导体结构的制备方法，其特征在于，所述外延叠层包括核心区及位于所述核心区外侧的台阶区；于所述外延叠层内形成沟道孔之前，还包括：
刻蚀所述台阶区，以形成台阶结构。
3.根据权利要求2所述的半导体结构的制备方法，其特征在于，
刻蚀所述台阶区，以形成台阶结构，包括：于所述外延叠层远离所述衬底的表面形成掩膜叠层；图形化所述掩膜叠层，以形成图形化掩膜叠层，所述图形化掩膜叠层覆盖所述核心区；基于所述图形化掩膜叠层刻蚀所述外延叠层的所述台阶区，以得到所述台阶结构；
得到所述台阶结构之后，于所述外延叠层内形成沟道孔之前，还包括：形成第一覆盖介质层，所述第一覆盖介质层覆盖所述台阶结构的所述台阶区；
于所述外延叠层内形成沟道孔，包括：于所述图形化掩膜叠层上形成图形化掩膜层，所述图形化掩膜层定义出所述沟道孔的形状及位置；基于所述图形化掩膜层刻蚀所述图形化掩膜叠层及所述外延叠层的所述核心区，以得到所述沟道孔；所述沟道孔沿厚度方向贯穿所述图形化掩膜叠层及所述外延叠层的所述核心区。
4.根据权利要求3所述的半导体结构的制备方法，其特征在于，于所述沟道孔的侧壁形成第一导电类型的第一沟道层，并于所述第一导电类型的第一沟道层的表面形成第二导电类型的第二沟道层，包括：
于所述沟道孔的侧壁、所述第一覆盖介质层远离所述台阶结构的表面及所述图形化掩膜叠层远离所述外延叠层的表面形成第一导电类型的第一沟道材料层；
形成第二导电类型的第二沟道材料层，所述第二沟道材料层覆盖所述第一沟道材料层的表面；
去除所述沟道孔外围的所述第二沟道材料层及所述沟道孔外围的所述第一沟道材料层，以得到所述第二沟道层及所述第一沟道层。
5.根据权利要求4所述的半导体结构的制备方法，其特征在于，去除所述沟道孔外围的所述第二沟道材料层及所述沟道孔外围的所述第一沟道材料层，以得到所述第二沟道层及所述第一沟道层之后，还包括：
形成存储材料层，所述存储材料层覆盖所述第二沟道层的表面及所述沟道孔的底部；
形成第一导电材料层，所述第一导电材料层覆盖所述存储材料层的表面；
去除位于所述沟道孔外围的所述第一导电材料层及位于所述沟道孔外围的所述存储材料层，以得到第一导电层及存储层。
6.根据权利要求5所述的半导体结构的制备方法，其特征在于，得到第一导电层及存储层之后，还包括：
形成第一位线沟槽，所述第一位线沟槽沿厚度方向贯穿所述第一覆盖介质层、所述图形化掩膜叠层及所述外延叠层；
基于所述第一位线沟槽去除所述第一外延牺牲层，以得到第一牺牲间隙；
形成第二覆盖介质层及层间介质层，所述第二覆盖介质层填满所述第一位线沟槽，所述层间介质层填满所述第一牺牲间隙；
刻蚀所述第二覆盖介质层，以形成第二位线沟槽；
基于所述第二位线沟槽去除所述第二外延牺牲层，以得到第二牺牲间隙；
于所述第二牺牲间隙内形成第二导电层。
7.根据权利要求6所述的半导体结构的制备方法，其特征在于，基于所述第二位线沟槽去除所述第二外延牺牲层，以得到第二牺牲间隙之后，于所述第二牺牲间隙内形成第二导电层之前，还包括：
对所得结构进行热处理，使所述第二沟道层内的第二导电类型的掺杂离子扩散至所述第一沟道层，以使所述第一沟道层的掺杂类型转变为第二导电类型，得到第二导电类型的第三沟道层。
8.根据权利要求7所述的半导体结构的制备方法，其特征在于，于所述第二牺牲间隙内形成第二导电层，包括：
于所述第二位线沟槽内、所述第二牺牲间隙内及所述第二覆盖介质层远离所述外延叠层的表面形成导电材料层；
去除位于所述第二覆盖介质层远离所述外延叠层的表面及所述第二位线沟槽内的所述导电材料层，保留于所述第二牺牲间隙内的所述导电材料层即为所述第二导电层。
9.根据权利要求8所述的半导体结构的制备方法，其特征在于，所述沟道孔的数量为多个，多个所述沟道孔呈阵列排布；于所述第二位线沟槽内、所述第二牺牲间隙内及所述第二覆盖介质层远离所述外延叠层的表面形成导电材料层之前，还包括：
于所述沟道孔内形成金属硅化物层，所述金属硅化物层位于所述第二导电层与所述第三沟道层之间，与所述第二导电层及所述第三沟道层均相接触。
10.根据权利要求8所述的半导体结构的制备方法，其特征在于，去除位于所述第二覆盖介质层远离所述外延叠层的表面及所述第二位线沟槽内的所述导电材料层之后，还包括：
形成第三覆盖介质层，所述第三覆盖介质层填满所述第二位线沟槽；
形成第一接触插塞及第二接触插塞，所述第一接触插塞沿厚度方向贯穿所述第三覆盖介质层，与所述第一导电层相接触，所述第二接触插塞沿厚度方向贯穿所述第三覆盖介质层，与所述第二导电层相接触。
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