CN112151553A - 3d存储器件的制造方法 - Google Patents
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Abstract
本申请公开了一种3D存储器件的制造方法。该制造方法包括：在衬底上形成叠层结构，包括交替堆叠的层间介质层与层间牺牲层；形成穿过叠层结构的沟道孔；形成位于沟道孔内的功能层以及沟道层；形成覆盖沟道层的掺杂层；以及对掺杂层退火，以便于掺杂层中的杂质进入沟道层中。该制造方法通过利用掺杂层向沟道层提供掺杂杂质，实现了沟道层的低浓度掺杂，从而在提高沟道电流的同时，降低了对3D存储器件其他电学性能的影响。
Description
技术领域
本发明涉及存储器技术，更具体地，涉及3D存储器件的制造方法。
背景技术
半导体技术的发展方向是特征尺寸的减小和集成度的提高。对于存储器件而言，存储器件的存储密度的提高与半导体制造工艺的进步密切相关。随着半导体制造工艺的特征尺寸越来越小，存储器件的存储密度越来越高。
为了进一步提高存储密度，已经开发出三维结构的存储器件(即，3D 存储器件)。该3D存储器件包括沿着垂直方向堆叠的多个存储单元，在单位面积的晶片上可以成倍地提高集成度，并且可以降低成本。
在3D存储器件中，一般采用栅叠层结构以及沟道柱提供选择晶体管和存储晶体管，采用导电通道形成外围电路与存储串的互联。其中，沟道柱形成在沟道孔内，每个沟道柱具有沟道层，作为电流路径，流经沟道层的电路被称为沟道电流。然而，随着3D存储器件的层数不断增加，沟道电流会逐渐减小，对3D存储器件的读写等操作造成了影响。
因此，希望进一步改进3D存储器件的制造工艺，从而在提高沟道电流的同时，降低对3D存储器件其他电学性能的影响。
发明内容
本发明的目的是提供一种改进的3D存储器件的制造方法，通过利用掺杂层向半导体层提供掺杂杂质的方法，实现了沟道层的低浓度掺杂，从而在提高沟道电流的同时，降低了对3D存储器件其他电学性能的影响。
根据本发明实施例提供的一种3D存储器件的制造方法，该制造方法包括：在衬底上形成叠层结构，包括交替堆叠的层间介质层与层间牺牲层；形成穿过所述叠层结构的沟道孔；形成位于所述沟道孔内的功能层以及沟道层；形成覆盖所述沟道层的掺杂层；以及对所述掺杂层退火，以便于所述掺杂层中的杂质进入所述沟道层中。
优选地，所述功能层包括沿沟道孔径向朝内的方向依次排布的栅介质层、电荷存储层以及隧穿介质层。
优选地，在对所述掺杂层退火之前，所述沟道层为非晶态结构。
优选地，所述制造方法还包括：对所述沟道层进行热处理，以便于将所述沟道层的非晶态结构转换成多晶态结构或单晶态结构。
优选地，所述热处理在对所述掺杂层退火后进行；或者所述热处理与对所述掺杂层退火在同一步骤中完成。
优选地，还包括：在所述沟道层与所述掺杂层之间形成介质层，在对所述掺杂层退火的步骤中，所述掺杂层中的杂质经过所述介质层进入所述沟道层。
优选地，在对所述掺杂层退火的步骤之后，所述制造方法还包括：对所述沟道层进行退火。
优选地，其中，所述沟道层的材料包括多晶硅。
优选地，在形成所述掺杂层的步骤之前，所述制造方法还包括：对所述沟道层进行减薄。
优选地，在对所述掺杂层退火的步骤之后，还包括：去除所述掺杂层；以及对所述沟道层进行减薄。
优选地，其中，所述掺杂层的材料包括磷硅玻璃。
优选地，所述掺杂层中的杂质包括P型杂质或者N型杂质。
根据本发明实施例的3D存储器件的制造方法，通过形成覆盖沟道层的掺杂层，并对掺杂层进行退火，以便于掺杂层的杂质进入沟道层中，从而实现对沟道层的低浓度掺杂，提高了3D存储器件的沟道电流。由于沟道层中的掺杂浓度较低，因此不会对3D存储器件的阈值电压与亚阈值摆幅有较大的影响，保证了3D存储器件的电压特性。
进一步的，通过形成非晶态结构的沟道层，在对掺杂层退火的步骤中，非晶态结构的沟道层有利于掺杂的充分扩散，获得更好的径向均一性。
进一步的，通过对沟道层进行热处理，使得非晶态结构的沟道层转变成单晶态结构或者多晶态结构的沟道层，由于在晶态转变的过程中发生了晶格重构，更有利于掺杂杂质在沟道层中进行替位，从而获得更好的激活效果。
进一步的，通过将对沟道层的热处理与对掺杂层退火在同一步骤中完成，不但能够使得掺杂杂质在沟道层中的扩散与激活相互促进，还提高了3D存储器件的生产效率。
进一步的，通过在沟道层与掺杂层之间设置介质层，使得掺杂层中的掺杂杂质需要通过介质层进入沟道层，有利于沟道层中的掺杂浓度调节。
因此，根据本发明实施例的3D存储器件的制造方法提高了产品良率和可靠性。
附图说明
通过以下参照附图对本发明实施例的描述，本发明的上述以及其他目的、特征和优点将更为清楚。
图1a和1b分别示出了3D存储器件的存储单元串的电路图和结构示意图。
图2示出了3D存储器件的透视图。
图3至图6示出了本发明实施例的3D存储器件制造方法的各个阶段的结构图。
具体实施方式
以下将参照附图更详细地描述本发明。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的半导体结构。
应当理解，在描述器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将器件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。
如果为了描述直接位于另一层、另一个区域上面的情形，本文将采用“直接在……上面”或“在……上面并与之邻接”的表述方式。
在本申请中，术语“半导体结构”指在制造存储器件的各个步骤中形成的整个半导体结构的统称，包括已经形成的所有层或区域。在下文中描述了本发明的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本发明。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本发明。
本发明可以各种形式呈现，以下将描述其中一些示例。
图1a和1b分别示出3D存储器件的存储单元串的电路图和结构示意图。在该实施例中示出的存储单元串包括4个存储单元的情形。可以理解，本发明不限于此，存储单元串中的存储单元数量可以为任意多个，例如，32个或64个。
如图1a所示，存储单元串100的第一端连接至位线(Bit-Line,BL)，第二端连接至源线(Source-Line,SL)。存储单元串100包括在第一端和第二端之间串联连接的多个晶体管，包括：第一选择晶体管(漏极侧选择晶体管)Q1、存储晶体管M1至M4以及第二选择晶体管(源极侧选择晶体管)Q2。第一选择晶体管Q1的栅极连接至漏极选择栅线(Selection Gatefor Drain,SGD)，又称顶部栅选择线。第二选择晶体管Q2的栅极连接至源极选择栅线(Selection Gate for Source,SGS)，又称底部栅选择线。存储晶体管M1至M4的栅极分别连接至字线(Word-Line)WL1至WL4的相应字线。
如图1b所示，存储单元串100的选择晶体管Q1和Q2分别包括顶部栅极导体层122和底部栅极到体层123，存储晶体管M1至M4分别包括栅极导体层121。栅极导体层121、122和123与存储单元串100中的晶体管的堆叠顺序一致，相邻的栅极导体层之间彼此采用层间绝缘层隔开，从而形成栅叠层结构。进一步地，存储单元串100包括沟道柱110。沟道柱110与栅叠层结构相邻或者贯穿栅叠层结构。在沟道柱110的中间部分，栅极导体层121与沟道层111之间夹有隧穿介质层112、电荷存储层113和栅介质层114，从而形成存储晶体管M1至M4。在沟道柱 110的两端，栅极导体层122和123与沟道层111之间夹有栅介质层114，从而形成选择晶体管Q1和Q2。
在该实施例中，沟道层111例如由多晶硅组成，隧穿介质层112和栅介质层114分别由氧化物组成，例如氧化硅，电荷存储层113由包含量子点或者纳米晶体的绝缘层组成，例如包含金属或者半导体的微粒的氮化硅，栅极导体层121、122和123由金属组成，例如钨。沟道层111 用于提供控选择晶体管和控制晶体管的沟道区，沟道层111的掺杂类型与选择晶体管和控制晶体管的类型相同。例如，对于N型的选择晶体管和控制晶体管，沟道层111可以是N型掺杂的多晶硅。
在该实施例中，沟道柱110的芯部为沟道层111，隧穿介质层112、电荷存储层113和栅介质层114形成围绕芯部侧壁的叠层结构。在替代的实施例中，沟道柱110的芯部为附加的绝缘层，沟道层111、隧穿介质层112、电荷存储层113和栅介质层114形成围绕半导体层的叠层结构。
在该实施例中，选择晶体管Q1和Q2、存储晶体管M1至M4使用公共的沟道层111和栅介质层114。在沟道柱110中，沟道层111提供多个晶体管的源漏区和沟道层。在替代的实施例中，可以采用彼此独立的步骤，分别形成选择晶体管Q1和Q2的半导体层和栅介质层以及存储晶体管M1至M4的半导体层和栅介质层。在沟道柱110中，选择晶体管 Q1和Q2的半导体层与存储晶体管M1至M4的半导体层彼此电连接。
在一些其他实施例中，选择晶体管Q1也可以制作成如存储晶体管 M1至M4那样的结构，具体为在沟道柱110的上部，栅极导体层121 与沟道层111之间夹有隧穿介质层112、电荷存储层113和栅介质层114，从而形成选择晶体管Q1。由于选择晶体管Q1与存储晶体管M1至M4 的结构相同，从而可以简化沟道柱的形成工艺。
在写入操作中，存储单元串100利用FN隧穿效应将数据写入存储晶体管M1至M4中的选定存储晶体管。以存储晶体管M2为例，在第二漏极线BL_接地的同时，源极选择栅线SGS偏置到大约零伏电压，使得对应于源极选择栅线SGS的选择晶体管Q2断开，漏极选择栅线SGD 偏置到高电压VDD，使得对应于漏极选择栅线SGD的选择晶体管Q1 导通。进一步地，位线BL2接地，字线WL2偏置于编程电压VPG，例如20V左右，其余字线偏置于低电压VPS1。由于只有选定存储晶体管 M2的字线电压高于隧穿电压，因此，该存储晶体管M2的沟道区的电子，经由隧穿介质层112到达电荷存储层113，从而将数据转变成电荷存储于存储晶体管M2的电荷存储层113中。
在读取操作中，存储单元串100根据存储晶体管M1至M4中的选定存储晶体管的导通状态判断电荷存储层中的电荷量，从而获得该电荷量表征的数据。以存储晶体管M2为例，字线WL2偏置于读取电压VRD，其余字线偏置于高电压VPS2。存储晶体管M2的导通状态与其阈值电压相关，即与电荷存储层中的电荷量相关，从而根据存储晶体管M2的导通状态可以判断数据值。存储晶体管M1、M3和M4始终处于导通状态，因此，存储单元串100的导通状态取决于存储晶体管M2的导通状态。控制电路根据位线BL和源极线SL上检测的电信号判断存储晶体管M2 的导通状态，从而获得存储晶体管M2中存储的数据。
图2示出3D存储器件的透视图。为了清楚起见，在图2中未示出 3D存储器件中的各个绝缘层。
在该实施例中示出的3D存储器件包括4*4共计16个存储单元串 100，每个存储单元串100包括4个存储单元，从而形成4*4*4共计64 个存储单元的存储器阵列。可以理解，本发明不限于此，3D存储器件可以包括任意多个存储单元串，例如，1024个，每个存储单元串中的存储单元数量可以为任意多个，例如，32个或64个。
在3D存储器件中，存储单元串分别包括各自的沟道柱110，以及公共的栅极导体层121、122和123。栅极导体层121、122和123与存储单元串100中的晶体管的堆叠顺序一致，相邻的栅极导体层之间彼此采用层间绝缘层隔开，从而形成栅叠层结构120。在图中未示出层间绝缘层。
沟道柱110的内部结构如图1b所示，在此不再进行详细说明。在沟道柱110的中间部分，栅极导体层121与沟道柱110内部的沟道层111、隧穿介质层112、电荷存储层113和栅介质层114一起，形成存储晶体管M1至M4。在沟道柱110的两端，栅极导体层122和123与沟道柱 110内部的沟道层111和栅介质层114一起，形成选择晶体管Q1和Q2。
沟道柱110贯穿栅叠层结构120，并且排列成阵列，同一列的多个沟道柱110的第一端共同连接至同一条位线(即位线BL1至BL4之一)，第二端共同连接至衬底101，第二端经由衬底101形成共源极连接。
漏极侧选择晶体管Q1的栅极导体122由栅线缝隙(gate line slit)107 分割成不同的栅线。同一行的多个沟道柱110的栅线共同连接至同一条漏极选择栅线(即漏极选择栅线SGD1至SGD4之一)。
存储晶体管M1和M4的栅极导体121按照不同的层面分别连接成一体。如果存储晶体管M1和M4的栅极导体121由栅线缝隙107分割成不同的栅线，则同一层面的栅线经由各自的导电通道131到达互连层 132，从而彼此互连，然后经由导电通道133连接至同一条字线(即字线 WL1至WL4之一)。
源极侧选择晶体管Q2的栅极导体连接成一体。如果源极侧选择晶体Q2的底部栅极导体层123由栅线缝隙107分割成不同的栅线，则栅线经由各自的导电通道131到达互连层132，从而彼此互连，然后经由导电通道133连接至同一条源极选择线SGS。
图3至图6示出根据本发明实施例的3D存储器件制造方法的各个阶段的截面图。所述截面图沿着图2中的AA线截取。
该方法开始于已经形成了多个沟道孔102的半导体结构，如图3所示。
例如先利用沉积工艺在衬底101上形成叠层结构150，包括交替堆叠的层间绝缘层151和牺牲层152，然后利用刻蚀工艺形成穿过叠层结构150的多个沟道孔102。在该实施例中，衬底101例如是单晶硅衬底，层间牺牲层152与层间介质层151具有较高的刻蚀选择比，以便于在后续工艺中将层间牺牲层152替换为栅极导体层，例如层间介质层151的材料包括但不限于氧化硅，层间牺牲层152的材料包括但不限于氮化硅。
进一步的，在每个沟道孔102中形成沟道柱110，如图4所示。为了清楚起见，下面将会结合图5a至图5g对沟道柱110的形成过程进行详细的描述，其中，图5a至图5g为图3或图4虚框处的放大结构示意图。
如图5a所示，形成位于每个沟道孔102内的功能层，功能层包括沿沟道孔102径向朝内的方向依次排布的栅介质层114、电荷存储层113、隧穿介质层112。其中，栅介质层114、电荷存储层113以及隧穿介质层112的材料可以参照图1b的描述，此处不再赘述。
进一步的，在每个沟道孔102内部形成覆盖隧穿介质层112的沟道层111，如图5b所示。
在该步骤中，沟道层111的材料例如是非晶态结构，包括但不限于非晶硅。在一些其他实施例中，沟道层111的材料例如是多晶态结构或单晶态结构，包括但不限于多晶硅或单晶硅。
进一步的，形成覆盖沟道层111的介质层103与掺杂层104，如图 5c所示。
在该步骤中，介质层103的材料包括但不限于氧化材料、氮化硅，掺杂层104中具有掺杂杂质，其材料包括但不限于磷自旋玻璃(Phosphor Spin Glass，PSG)。
在一些其他实施例中，掺杂层104中的掺杂杂质并不限于磷，也可以为硼或砷等其他P型杂质或N型杂质。在另一些其他实施例中，可以直接在沟道层111的表面形成掺杂层104。
进一步的，对掺杂层104退火，以便于掺杂层104中杂质进入沟道层111中，如图5d所示。
在该步骤中，掺杂层104中杂质需要沿箭头方向经过介质层103进入到沟道层111中，为了达到更好的径向掺杂均一性，可以对掺杂层104 进行多步退火。
在一些其他实施例中，由于掺杂层104与沟道层111之间并不存在介质层103，因此掺杂层104中的掺杂杂质可以直接通过退火进入到沟道层111中。
进一步的，去除掺杂层104与介质层103，从而重新暴露沟道层111，如图5e所示。
在该步骤中，例如采用刻蚀工艺去除掺杂层104与介质层103，因此掺杂层104与介质层103的材料需要与沟道层111的材料具有较高的刻蚀选择比。
在一些其他实施例中，还可以在去除掺杂层104与介质层103后对沟道层111进行一次或多次退火等热处理，从而使得沟道层111达到更好的径向掺杂均一性。
在一些优选的实施例中，针对沟道层111中掺杂杂质的扩散与激活问题，在对掺杂层104退火之前，沟道层111的材料可选用非晶态的硅，在完成对掺杂层104的退火步骤之后，再通过热处理的工艺(例如退火) 将非晶态的硅转变成单晶态或者多晶态的硅。其中，热处理转变掺杂层 104晶态的步骤也可以和对掺杂层104的退火步骤整合在一起。因为非晶态的硅更有利于掺杂杂质的充分扩散，获得更好的径向均一性。同时从非晶态向多晶态或单晶态转变的过程中，会发生晶格的重构，更有利于掺杂进行替位，从而获得更好的激活效果。
进一步的，对沟道层111进行减薄，从而使沟道层111达到预定的厚度，如图5f所示。
在该步骤中，例如采用回刻蚀工艺对沟道层111进行减薄。在本实施例中，对沟道层111进行减薄的步骤是在对掺杂层104进行退火并将掺杂层104、介质层103去除之后进行的。在一些其他实施例中，对沟道层111进行减薄的步骤可以在形成掺杂层104、介质层103之前进行。
进一步的，在沟道孔中填充绝缘芯部115，如图5g所示。将沟道孔充满后形成了如图4所示的沟道柱110。
进一步的，将层间牺牲层替换为栅极导体层121、122、123，如图6 所示。
在该步骤中，例如先形成如图2所示的多个栅线隙107，并经由栅线隙107将牺牲层替换为栅极导体层121、122、123，从而形成栅叠层结构120。
根据本发明实施例的3D存储器件的制造方法，通过形成覆盖沟道层的掺杂层，并对掺杂层进行退火，以便于掺杂层的杂质进入沟道层中，从而实现对沟道层的低浓度掺杂，掺杂浓度远小于采用原位掺杂形成的多晶硅沟道的掺杂浓度(原位掺杂会达到1e18cm-3量级以上)，因此在提高3D存储器件的沟道电流同时，由于沟道层中的掺杂浓度较低，不会对3D存储器件的阈值电压与亚阈值摆幅有较大的影响，保证了3D存储器件的电压特性。而由于工艺限制，采用原位掺杂形成多晶硅沟道则会因为掺杂浓度太高严重影响3D存储器件的电学特性，电学特性例如是阈值电压和亚阈值摆幅。
进一步的，通过形成非晶态结构的沟道层，在对掺杂层退火的步骤中，非晶态结构的沟道层有利于掺杂的充分扩散，获得更好的径向均一性。
进一步的，通过对沟道层进行热处理，使得非晶态结构的沟道层转变成单晶态结构或者多晶态结构的沟道层，由于在晶态转变的过程中发生了晶格重构，更有利于掺杂杂质在沟道层中进行替位，从而获得更好的激活效果。
进一步的，通过将对沟道层的热处理与对掺杂层退火在同一步骤中完成，不但能够使得掺杂杂质在沟道层中的扩散与激活相互促进，还提高了3D存储器件的生产效率。
进一步的，通过在沟道层与掺杂层之间设置介质层，使得掺杂层中的掺杂杂质需要通过介质层进入沟道层，有利于沟道层中的掺杂浓度调节。
因此，根据本发明实施例的3D存储器件的制造方法提高了产品良率和可靠性。
在以上的描述中，对于各层的构图、蚀刻等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。
以上对本发明的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本发明的范围。本发明的范围由所附权利要求及其等价物限定。不脱离本发明的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本发明的范围之内。
Claims (12)
1.一种3D存储器件的制造方法，包括：
在衬底上形成叠层结构，包括交替堆叠的层间介质层与层间牺牲层；
形成穿过所述叠层结构的沟道孔；
形成位于所述沟道孔内的功能层以及沟道层；
形成覆盖所述沟道层的掺杂层；以及
对所述掺杂层退火，以便于所述掺杂层中的杂质进入所述沟道层中。
2.根据权利要求1所述的制造方法，其中，所述功能层包括沿沟道孔径向朝内的方向依次排布的栅介质层、电荷存储层以及隧穿介质层。
3.根据权利要求1所述的制造方法，其中，在对所述掺杂层退火之前，所述沟道层包括非晶态结构。
4.根据权利要求3所述的制造方法，所述制造方法还包括：对所述沟道层进行热处理，以便于将所述沟道层的非晶态结构转换成多晶态结构或单晶态结构。
5.根据权利要求4所述的制造方法，其中，所述热处理在对所述掺杂层退火后进行；
或者所述热处理与对所述掺杂层退火在同一步骤中进行。
6.根据权利要求1所述的制造方法，还包括：在所述沟道层与所述掺杂层之间形成介质层，在对所述掺杂层退火的步骤中，所述掺杂层中的杂质经过所述介质层进入所述沟道层。
7.根据权利要求1所述的制造方法，在对所述掺杂层退火的步骤之后，所述制造方法还包括：对所述沟道层进行退火。
8.根据权利要求7所述的制造方法，其中，所述沟道层的材料包括多晶硅。
9.根据权利要求1-8任一项所述的制造方法，在形成所述掺杂层的步骤之前，所述制造方法还包括：对所述沟道层进行减薄。
10.根据权利要求1-8任一项所述的制造方法，在对所述掺杂层退火的步骤之后，还包括：
去除所述掺杂层；以及
对所述沟道层进行减薄。
11.根据权利要求1-8任一项所述的制造方法，其中，所述掺杂层的材料包括磷硅玻璃。
12.根据权利要求1-8任一项所述的制造方法，其中，所述掺杂层中的杂质包括P型杂质或者N型杂质。
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