CN109473442A - 半导体器件沟道层的制备方法及半导体器件沟道层 - Google Patents
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Abstract
本发明公开了一种半导体器件沟道层的制备方法及半导体器件沟道层。其中，所述制备方法包括以下步骤：提供半导体器件，所述半导体器件内形成有沟道通孔，在所述沟道通孔内形成功能层；在所述功能层上沉积沟道材料层，所述沟道材料层包括离子掺杂型沟道材料层，所述沟道材料层上的靠近所述功能层的一侧具有第一离子掺杂浓度，所述第一离子掺杂浓度大于等于零；执行热处理工艺，以使所述沟道材料层至少在靠近所述功能层的一侧形成为沟道层，所述沟道层具有第二离子掺杂浓度，所述第二离子掺杂浓度大于零；其中，所述第二离子掺杂浓度大于所述第一离子掺杂浓度。
Description
技术领域
本发明涉及半导体工艺及存储器件技术领域，尤其涉及一种半导体器件沟道层的制备方法及半导体器件沟道层。
背景技术
半导体器件的沟道层是载流子移动的关键通道；尤其对于存储器件，沟道层的电流导通能力对其擦写及读取性能有着重要影响。
现阶段，沟道层主要由多晶硅或其他硅基材料构成。对于多晶硅沟道，主要通过CVD方法沉积硅材料，然后通过高温退火使硅材料重结晶，改善硅沟道载流子导通性能。
然而，随着技术发展，半导体器件的结构不断更新变化，传统的沟道层结构及其形成工艺逐渐无法满足新型器件的功能需求。因此，如何制备出具有较高载流子导通能力同时符合器件功能需求的沟道层结构，成为本领域现阶段亟需解决的技术问题。
发明内容
有鉴于此，本发明的主要目的在于提供一种半导体器件沟道层的制备方法及半导体器件沟道层。
为达到上述目的，本发明的技术方案是这样实现的：
本发明实施例提供了一种半导体器件沟道层的制备方法，所述方法包括以下步骤：
提供半导体器件，所述半导体器件内形成有沟道通孔，在所述沟道通孔内形成功能层；
在所述功能层上沉积沟道材料层，所述沟道材料层包括离子掺杂型沟道材料层，所述沟道材料层上的靠近所述功能层的一侧具有第一离子掺杂浓度，所述第一离子掺杂浓度大于等于零；
执行热处理工艺，以使所述沟道材料层至少在靠近所述功能层的一侧形成为沟道层，所述沟道层具有第二离子掺杂浓度，所述第二离子掺杂浓度大于零；
其中，所述第二离子掺杂浓度大于所述第一离子掺杂浓度。
上述方案中，在所述功能层上沉积沟道材料层，具体为：在所述功能层上沉积单层结构的沟道材料层，所述沟道材料层具有第一离子掺杂浓度且所述第一离子掺杂浓度大于零。
上述方案中，所述第一离子掺杂浓度小于等于20％。
上述方案中，所述沟道材料层的厚度为10-40nm。
上述方案中，所述沟道材料层为叠层，在所述功能层上沉积沟道材料层，具体包括：
在所述功能层上沉积具有第一离子掺杂浓度的第一沟道材料层，所述第一离子掺杂浓度大于等于零；
在所述第一沟道材料层上沉积具有第三离子掺杂浓度的第二沟道材料层，所述第三离子掺杂浓度大于所述第一离子掺杂浓度。
上述方案中，在所述第一离子掺杂浓度等于零时，所述第一沟道材料层包括硅层。
上述方案中，所述第一沟道材料层的厚度为5-20nm。
上述方案中，所述功能层包括沿所述沟道通孔的径向向内的方向依次设置的阻挡层、存储层以及隧穿层。
上述方案中，所述离子掺杂型沟道材料层包括锗硅层。
上述方案中，通过化学气相沉积法沉积所述沟道材料层，所述化学气相沉积过程中使用的气源包括锗烷和硅烷。
上述方案中，所述热处理工艺的反应温度为300-800摄氏度。
上述方案中，所述热处理工艺的反应时间为3-60分钟。
上述方案中，所述热处理工艺在含氧的环境下进行。
上述方案中，所述含氧的环境包括氧气或水蒸汽。
上述方案中，所述沟道层的厚度为3-20nm。
上述方案中，在执行所述热处理工艺中，所述沟道材料层的另一侧被氧化形成氧化层；
所述方法还包括：去除所述氧化层，暴露出所述沟道层；在所述沟道层上沉积沟道保护层。
上述方案中，在执行所述热处理工艺中，所述沟道材料层的另一侧被氧化形成氧化层；
所述方法还包括：保留所述氧化层，在所述氧化层上沉积沟道保护层。
上述方案中，所述方法还包括：在执行热处理工艺后，或者在沉积沟道保护层后，对所述沟道层进行退火。
上述方案中，所述半导体器件为三维存储器。
本发明实施例还提供了一种半导体器件沟道层，所述沟道层形成在所述半导体器件的沟道通孔内，所述沟道层内具有掺杂离子并且离子掺杂浓度沿所述沟道通孔的径向向内的方向逐渐降低。
上述方案中，所述沟道层的离子掺杂浓度大于20％。
上述方案中，所述沟道层包括锗硅层。
上述方案中，所述沟道层的厚度为3-20nm。
上述方案中，在所述半导体器件的沟道通孔内还包括功能层，所述功能层包括沿所述沟道通孔的径向向内的方向依次设置的阻挡层、存储层以及隧穿层；所述沟道层中离子掺杂浓度最高的一侧与所述隧穿层相接触。
上述方案中，所述沟道层中离子掺杂浓度最低的一侧与沟道保护层相接触。
上述方案中，所述半导体器件为三维存储器。
本发明实施例所提供的半导体器件沟道层的制备方法及半导体器件沟道层，通过提供半导体器件，所述半导体器件内形成有沟道通孔，在所述沟道通孔内形成功能层；在所述功能层上沉积沟道材料层，所述沟道材料层包括离子掺杂型沟道材料层，所述沟道材料层上的靠近所述功能层的一侧具有第一离子掺杂浓度，所述第一离子掺杂浓度大于等于零；执行热处理工艺，以使所述沟道材料层至少在靠近所述功能层的一侧形成为沟道层，所述沟道层具有第二离子掺杂浓度，所述第二离子掺杂浓度大于零；其中，所述第二离子掺杂浓度大于所述第一离子掺杂浓度；从而形成了一种半导体器件沟道层，所述沟道层形成在所述半导体器件的沟道通孔内，所述沟道层内具有掺杂离子并且离子掺杂浓度沿所述沟道通孔的径向向内的方向逐渐降低。如此，通过先在功能层上沉积沟道材料层，再采用热处理工艺，使掺杂离子向所述功能层方向富集，从而得到了掺杂浓度更高的半导体器件沟道层；不仅如此，由于所需的高掺杂浓度可以通过热处理工艺的富集作用实现，因此在开始沉积沟道材料层时无需直接沉积高浓度的沟道材料层，避免了沉积过程中掺杂浓度对晶粒尺寸及工艺稳定性的影响，而沉积相对较低浓度甚至无掺杂的沟道材料层，保证了本领域对沟道层内部晶粒尺寸的要求，在热处理工艺过程中逐渐提高离子掺杂浓度，最终得到高掺杂浓度的沟道层，从而提高了沟道载流子浓度，降低了沟道阻值，改善了半导体器件工作性能。
附图说明
图1为本发明实施例提供的半导体器件沟道层的制备方法的流程示意图；
图2至图4、图6为本发明具体实施例的半导体器件沟道层的制备过程中的器件结构剖面示意图；
图5a至图5c为本发明实施例提供的半导体器件沟道层的制备方法的变例。
附图标记说明：
10-半导体衬底；
11-叠层结构；111-第一材料层；112-第二材料层；113-消耗层；
12-功能层；121-阻挡层；122-存储层；123-隧穿层；
13-沟道材料层；131、131’-第一沟道材料层；132、132’-第一沟道材料层；
14-沟道层；
15-氧化层；
16-沟道保护层。
具体实施方式
下面将参照附图更详细地描述本发明公开的示例性实施方式。虽然附图中显示了本发明的示例性实施方式，然而应当理解，可以以各种形式实现本发明，而不应被这里阐述的具体实施方式所限制。相反，提供这些实施方式是为了能够更透彻地理解本发明，并且能够将本发明公开的范围完整的传达给本领域的技术人员。
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述；即，这里不描述实际实施例的全部特征，不详细描述公知的功能和结构。
在附图中，为了清楚，层、区、元件的尺寸以及其相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在……上”、“与……相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在……上”、“与……直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。而当讨论的第二元件、部件、区、层或部分时，并不表明本发明必然存在第一元件、部件、区、层或部分。
空间关系术语例如“在……下”、“在……下面”、“下面的”、“在……之下”、“在……之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在……下面”和“在……下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
为了彻底理解本发明，将在下列的描述中提出详细的步骤以及详细的结构，以便阐释本发明的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
在相关技术中，对于半导体器件沟道层的导通能力有更高的要求；例如，对于三维存储器件，随着器件叠层数目的增加，沟道长度也在增加，沟道层阻值需要进一步降低才能满足器件功能需要。在这种情况下，仅靠晶格结构的改善越发难以满足实际需要。因此，通过掺杂杂质离子提高载流子密度，进而提高沟道导通能力成为下一代存储器研发热点。但是由于三维存储器件沟道通孔的深宽比越来越大，常规的离子注入方法以及CVD掺杂杂质离子的方法无法满足沟道对锗浓度均一性的需求，掺杂浓度和晶粒尺寸控制方面也难以满足工艺控制需要；二维器件中常用的选择性外延生长更是无法适用于三维结构器件。基于此，本发明期望提供一种半导体器件沟道层的制备方法及半导体器件沟道层结构，以提高沟道载流子浓度，降低沟道阻值，改善半导体器件工作性能。
图1为本发明实施例提供的半导体器件沟道层的制备方法的流程示意图；所述方法包括以下步骤：
步骤101、提供半导体器件，所述半导体器件内形成有沟道通孔，在所述沟道通孔内形成功能层；
步骤102、在所述功能层上沉积沟道材料层，所述沟道材料层包括离子掺杂型沟道材料层，所述沟道材料层上的靠近所述功能层的一侧具有第一离子掺杂浓度，所述第一离子掺杂浓度大于等于零；
步骤103、执行热处理工艺，以使所述沟道材料层至少在靠近所述功能层的一侧形成为沟道层，所述沟道层具有第二离子掺杂浓度，所述第二离子掺杂浓度大于零；
其中，所述第二离子掺杂浓度大于所述第一离子掺杂浓度。
下面结合具体实施例对本发明再作进一步详细的说明。
实施例1
首先，请参考图2。如图所示，在步骤101中，提供半导体器件，所述半导体器件包括半导体衬底10；所述半导体衬底10，可以包括至少一个单质半导体材料(例如为硅(Si)衬底、锗(Ge)衬底)、至少一个III-V化合物半导体材料、至少一个II-VI化合物半导体材料、至少一个有机半导体材料或者在本领域已知的其他半导体材料。
在所述半导体衬底10上形成有由第一材料层111和第二材料层112交替堆叠的叠层结构11。这里，所述第一材料层111可以为介质层，其材料包括但不限于硅氧化物、硅氮化物层、硅氮氧化物以及其他高介电常数(高k)介质层；第二材料层112可以为牺牲层，例如可以由氧化物层、氮化物层、碳化硅层、硅层和硅锗层中的一种形成。本实施例中，第一材料层111可以由SiO2形成，第二材料层112可以由SiN形成，从而形成的叠层结构11为NO叠层。第一材料层和第二材料层可以利用化学气相沉积(CVD)工艺、等离子体增强化学气相沉积(PECVD)工艺或原子层沉积(ALD)工艺形成；其中，第一材料层和第二材料层可以具有彼此相同的厚度，也可以具有彼此不同的厚度。在一实施例中，叠层结构11中最底层的第一材料层111可以通过氧化形成；叠层结构11中底部倒数第二层的第一材料层111可以通过沉积形成，并且相比叠层结构11中其他层的第一材料层厚；各第二材料层112可以具有基本相同的厚度。在另一实施例中，所述叠层结构11还可以包括消耗层113，所述消耗层113位于所述叠层结构11的顶部区域。所述消耗层113用于在后续对叠层结构11进行刻蚀处理时，保护第一材料层和第二材料层不受损伤；所述消耗层113的材料可以包括SiNO或SiO2。
在本发明的一实施例中，所述方法还包括：刻蚀所述叠层结构11，形成沟道通孔CH，所述沟道通孔CH暴露所述半导体衬底10。所述沟道通孔CH可以通过干法刻蚀工艺形成。可选地，在所述沟道通孔CH的底部、所述半导体衬底10上，形成外延层(SEG)。所述外延层可以通过选择性外延生长单晶硅而形成，并且所述外延层可以作为下选择管沟道。
请继续参考图2，在所述半导体器件的所述沟道通孔CH内还包括所述半导体器件的功能层12。在一实施例中，所述功能层12可以包括沿所述沟道通孔CH的径向向内的方向依次设置的阻挡层、存储层以及隧穿层结构；上述各层可以是单一材料，也可以是复合层；具体地，所述功能层12可以为ONO叠层、AONO叠层，ONOP叠层或者其他合适的栅极叠层结构。在本实施例中，所述形成功能层12的过程可以具体包括：在所述沟道通孔CH内沉积一层高k介质层(如Al2O3层)，所述高k介质层可以具有相对较薄的厚度；在所述高k介质层上沉积氧化物层(如SiO2层)；所述高k介质层和所述氧化物层共同组成阻挡层121，所述阻挡层121为复合型电荷阻挡层；继续在所述氧化物层上沉积存储层122，所述存储层122例如为电荷俘获层，其材料可以为氮化物(如SiN层)；在所述存储层122上沉积隧穿层123，所述隧穿层123的材料可以为氧化物(如SiO2层)；所述阻挡层121、存储层122、隧穿层123共同起到控制存储器件电荷存储功能的作用，因此，所述功能层12也可以称为半导体器件的存储器层。所述功能层12可以使用CVD或ALD方法沉积形成。
在一实施例中，在所述功能层12形成之后，可以包括刻蚀功能层12底部，暴露所述外延层SEG的步骤。
接下来，请参考图3。在步骤102中，在所述功能层12上沉积沟道材料层13，所述沟道材料层13包括离子掺杂型沟道材料层，所述沟道材料层13上的靠近所述功能层12的一侧具有第一离子掺杂浓度，所述第一离子掺杂浓度大于等于零。
在一实施例中，所述离子掺杂型沟道材料层13包括锗硅层，即所述掺杂离子为锗(Ge)离子。所述Ge离子在后续形成Ge掺杂沟道层后，可以增加沟道层载流子浓度；当所述半导体器件为存储器件时，可以提升存储器件的编擦性能。
在一实施例中，所述第一离子掺杂浓度较低，小于等于20％。当所述掺杂离子为Ge离子时，在所述沟道材料层13中所述Ge离子的浓度小于等于20％。可以理解，在该步骤102中，沉积的沟道材料层整体为低浓度离子掺杂材料层。
在一实施例中，通过化学气相沉积法CVD沉积所述沟道材料层13，所述化学气相沉积过程中使用的气源包括锗烷和硅烷；从而可以通过调节锗烷含量比例，调节沉积形成的沟道材料层中的锗含量。在另一实施例中，所述沟道材料层13的厚度可以为10-40nm。
接下来，请参考图4。在步骤103中，执行热处理工艺，以使所述沟道材料层13至少在靠近所述功能层12的一侧形成为沟道层14，所述沟道层14具有第二离子掺杂浓度，所述第二离子掺杂浓度大于零；其中，所述第二离子掺杂浓度大于所述第一离子掺杂浓度。
进一步地，形成的所述沟道层14的离子掺杂浓度沿所述沟道通孔CH的径向向内的方向逐渐降低。所述沟道层14中离子掺杂浓度最高的一侧与所述功能层中的12所述隧穿层123相接触。
在一实施例中，所述热处理工艺的反应温度为300-800摄氏度。优选，反应温度500-600摄氏度。可以理解，控制反应温度有助于控制所述沟道材料层的转化速率，经研究发现，所述热处理工艺中，反应温度300-800摄氏度有利于所需掺杂型沟道层的形成；进一步地，反应温度为500-600摄氏度时，形成的沟道层掺杂浓度最合适，离子掺杂均一性最好。进一步地，所述热处理工艺的反应时间为3-60分钟。
在一实施例中，所述热处理工艺在含氧的环境下进行。可以理解地，由于在热处理过程中，低掺杂浓度(第一离子掺杂浓度)的沟道材料层表面被缓慢氧化，沟道材料的氧化速度较快，掺杂离子向功能层方向富集，并在沟道层内再分布，从而得到了掺杂浓度高、均一性好的半导体器件沟道层。进一步地，所述含氧的环境包括氧气或水蒸汽；在本发明实施例中，氧气或水蒸汽作为热处理反应过程中的载气(carrier gas)，能够让反应温度分布更为均匀；不仅如此，还能够起到在沟道材料层的表面形成氧化保护层的作用。
接下来，请参考图6。在本发明的一实施例中，所述方法还可以包括：在形成沟道层14后，在所述沟道层14上沉积沟道保护层16。
具体地，在执行所述热处理工艺中，所述沟道材料层的另一侧被氧化形成氧化层15。在一实施例中，所述方法还包括：去除所述氧化层15，暴露出所述沟道层14；在所述沟道层14上沉积沟道保护层16。具体地，可以采用湿法刻蚀工艺去除该氧化层15。在另一实施例中，所述方法还包括：保留所述氧化层15，在所述氧化层15上沉积沟道保护层16。这里，所述沟道保护层16与所述氧化层15一起作为沟道层的保护结构(图中未作区分，即未示出被氧化形成的氧化层15)。
其中，所述沟道保护层16可以由硅基化合物构成；例如SiO2层。所述沟道保护层16可以使用CVD或ALD方法沉积形成。所述沟道保护层16会在最终制备的半导体器件中保留，并用来保护沟道层14不受损伤；所述沟道保护层16可以将所述沟道通孔CH填满，也可以不填满。
此时，所述沟道层14中离子掺杂浓度最低的一侧与所述沟道保护层16相接触。
接下来，请继续参考图6。在本发明的一实施例中，所述方法还包括：在执行热处理工艺后，或者在沉积沟道保护层16后，对所述沟道层14进行退火。可以理解，经过退火工艺，掺杂离子可以更好地固定在沟道层内，并且进一步改善了掺杂离子在沟道层内的均一性，从而提高沟道层载流子浓度，降低了沟道阻值。对于在沉积沟道保护层后进行退火的选择，可以消除保护层与沟道层间的界面态，进一步改进器件工作性能。值得注意的是，所述退火工艺可以是专门进行的扩散退火工艺，也可以是为后续其他加工工艺而进行的高温工艺。
进一步地，本发明实施例中所述半导体器件可以为三维存储器；具体可以为三维NAND存储器。
实施例2
本实施例是实施例1的半导体器件沟道层的制备方法的变例，是对实施例1记载的制备方法中沉积的沟道材料层的细化选择，至于其他方法步骤以及相关结构详见实施例1，这里不再赘述。
请参考图5a。在本实施例中，所述沟道材料层13为单层，在所述功能层12上沉积沟道材料层13，具体为：在所述功能层12上沉积单层结构的沟道材料层13，所述沟道材料层13具有第一离子掺杂浓度且所述第一离子掺杂浓度大于零。
进一步地，所述第一离子掺杂浓度优选小于等于20％。所述沟道材料层13的厚度优选为10-40nm。最终形成的所述沟道层14的厚度优选为3-20nm。
可以理解，本实施例中沉积单层沟道材料层，沟道材料层整体具有第一离子掺杂浓度，在后续执行热处理工艺时，所述单层沟道材料层上的远离所述功能层的一侧逐渐被氧化，形成氧化层；该侧的掺杂离子向所述功能层方向(即所述沟道材料层上的靠近所述功能层的一侧)富集，最终至少在靠近所述功能层的一侧形成为沟道层。
实施例3
本实施例是实施例1的半导体器件沟道层的制备方法的又一变例，是对实施例1记载的制备方法中沉积的沟道材料层的细化选择，至于其他方法步骤以及相关结构详见实施例1，这里不再赘述。
请参考图5b。在本实施例中，所述沟道材料层13为叠层，在所述功能层12上沉积沟道材料层13，具体包括：在所述功能层12上沉积具有第一离子掺杂浓度的第一沟道材料层131，所述第一离子掺杂浓度大于零；在所述第一沟道材料层131上沉积具有第三离子掺杂浓度的第二沟道材料层132，所述第三离子掺杂浓度大于所述第一离子掺杂浓度。其中，所述第一沟道材料层131的厚度优选为5-20nm。
可以理解，本实施例中沉积的沟道材料层通过沉积至少两层材料层实现。首先，沉积一层较低掺杂浓度(第一离子掺杂浓度)的第一沟道材料层；然后，在第一沟道材料层上沉积具有更高掺杂浓度(第三离子掺杂浓度)的第二沟道材料层；在后续执行热处理工艺时，所述沟道材料层上的远离所述功能层的一侧逐渐被氧化，形成氧化层，在这一过程中，具有更高掺杂浓度的第二沟道材料层中的掺杂离子向所述功能层方向(即具有较低掺杂浓度的第一沟道材料层内)富集，最终在靠近所述功能层的一侧形成为沟道层。
另外，需要说明的是，本实施例仅列举了沟道材料层包括依次沉积的两层结构的情况，本领域技术人员应该理解，对于沟道材料层包括依次沉积的多层结构，并且在后沉积的沟道材料层中具有大于在先沉积的沟道材料层(特别是靠近所述功能层的一侧的沟道材料层)的离子掺杂浓度的情况，也应当属于本发明的保护范围内。例如，所述沟道材料层包括在所述功能层上依次沉积的多层结构，所述多层结构的离子掺杂浓度依据沉积顺序逐渐升高。
实施例4
本实施例是实施例1的半导体器件沟道层的制备方法的又一变例，是对实施例1记载的制备方法中沉积的沟道材料层的细化选择，至于其他方法步骤以及相关结构详见实施例1，这里不再赘述。
请参考图5c。在本实施例中，所述沟道材料层13同样为叠层，在所述功能层12上沉积沟道材料层13，具体包括：在所述功能层12上沉积具有第一离子掺杂浓度的第一沟道材料层131’，所述第一离子掺杂浓度等于零；在所述第一沟道材料层131’上沉积具有第三离子掺杂浓度的第二沟道材料层132’，所述第三离子掺杂浓度大于零。
进一步地，所述第一沟道材料层131’包括硅层。所述第一沟道材料层131’的厚度优选为5-20nm。
可以理解，本实施例中沉积的沟道材料层通过沉积至少两层材料层实现。首先，沉积一层不掺杂的第一沟道材料层(例如硅层)；然后，在该不掺杂的第一沟道材料层上沉积离子掺杂型第二沟道材料层；这里的离子掺杂型第二沟道材料层可以具有较高掺杂浓度。在后续执行热处理工艺时，所述沟道材料层上的远离所述功能层的一侧逐渐被氧化，形成氧化层，在这一过程中，离子掺杂型第二沟道材料层中的掺杂离子向所述功能层方向(即不掺杂的第一沟道材料层内)富集，最终在靠近所述功能层的一侧形成为沟道层。
另外，需要说明的是，本实施例仅列举了沟道材料层包括依次沉积的不掺杂材料层和掺杂型材料层两层结构的情况，本领域技术人员应该理解，对于沟道材料层包括依次沉积的多层结构，并且第一层为不掺杂(掺杂浓度等于零)的材料层，后续沉积的沟道材料层中包括掺杂性(掺杂浓度大于零)的材料层的情况，也应当属于本发明的保护范围内。
基于上述方法，本发明实施例还提供了一种半导体器件沟道层。所述沟道层14形成在所述半导体器件的沟道通孔CH内，所述沟道层14内具有掺杂离子并且离子掺杂浓度沿所述沟道通孔CH的径向向内的方向逐渐降低。
在一实施例中，所述沟道层14的离子掺杂浓度大于20％。
在一实施例中，所述沟道层14包括锗硅层。
在一实施例中，所述沟道层14的厚度为3-20nm。
在一实施例中，在所述半导体器件的沟道通孔CH内还包括功能层12，所述功能层12包括沿所述沟道通孔CH的径向向内的方向依次设置的阻挡层121、存储层122以及隧穿层123；所述沟道层14中离子掺杂浓度最高的一侧与所述隧穿层123相接触。
在一实施例中，所述沟道层14中离子掺杂浓度最低的一侧与沟道保护层16相接触。
在一实施例中，所述半导体器件为三维存储器。
需要说明的是，本发明实施例提供的半导体器件沟道层与半导体器件沟道层的制备方法实施例属于同一构思，其具体实现过程以及其它详细结构详见方法实施例，这里不再赘述。还需要说明的是，本发明实施例所记载的技术方案中各技术特征之间，在不冲突的情况下，可以任意组合。
以上所述，仅为本发明的较佳实施例而已，并非用于限定本发明的保护范围，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。
Claims (26)
1.一种半导体器件沟道层的制备方法，其特征在于，所述方法包括以下步骤：
提供半导体器件，所述半导体器件内形成有沟道通孔，在所述沟道通孔内形成功能层；
在所述功能层上沉积沟道材料层，所述沟道材料层包括离子掺杂型沟道材料层，所述沟道材料层上的靠近所述功能层的一侧具有第一离子掺杂浓度，所述第一离子掺杂浓度大于等于零；
执行热处理工艺，以使所述沟道材料层至少在靠近所述功能层的一侧形成为沟道层，所述沟道层具有第二离子掺杂浓度，所述第二离子掺杂浓度大于零；
其中，所述第二离子掺杂浓度大于所述第一离子掺杂浓度。
2.根据权利要求1所述的方法，其特征在于，在所述功能层上沉积沟道材料层，具体为：在所述功能层上沉积单层结构的沟道材料层，所述沟道材料层具有第一离子掺杂浓度且所述第一离子掺杂浓度大于零。
3.根据权利要求2所述的方法，其特征在于，所述第一离子掺杂浓度小于等于20％。
4.根据权利要求2所述的方法，其特征在于，所述沟道材料层的厚度为10-40nm。
5.根据权利要求1所述的方法，其特征在于，所述沟道材料层为叠层，在所述功能层上沉积沟道材料层，具体包括：
在所述功能层上沉积具有第一离子掺杂浓度的第一沟道材料层，所述第一离子掺杂浓度大于等于零；
在所述第一沟道材料层上沉积具有第三离子掺杂浓度的第二沟道材料层，所述第三离子掺杂浓度大于所述第一离子掺杂浓度。
6.根据权利要求5所述的方法，其特征在于，在所述第一离子掺杂浓度等于零时，所述第一沟道材料层包括硅层。
7.根据权利要求5所述的方法，其特征在于，所述第一沟道材料层的厚度为5-20nm。
8.根据权利要求1所述的方法，其特征在于，所述功能层包括沿所述沟道通孔的径向向内的方向依次设置的阻挡层、存储层以及隧穿层。
9.根据权利要求1-8中任意一项所述的方法，其特征在于，所述离子掺杂型沟道材料层包括锗硅层。
10.根据权利要求1-8中任意一项所述的方法，其特征在于，通过化学气相沉积法沉积所述沟道材料层，所述化学气相沉积过程中使用的气源包括锗烷和硅烷。
11.根据权利要求1-8中任意一项所述的方法，其特征在于，所述热处理工艺的反应温度为300-800摄氏度。
12.根据权利要求11所述的方法，其特征在于，所述热处理工艺的反应时间为3-60分钟。
13.根据权利要求1-8中任意一项所述的方法，其特征在于，所述热处理工艺在含氧的环境下进行。
14.根据权利要求13所述的方法，其特征在于，所述含氧的环境包括氧气或水蒸汽。
15.根据权利要求1-8中任意一项所述的方法，其特征在于，所述沟道层的厚度为3-20nm。
16.根据权利要求13所述的方法，其特征在于，在执行所述热处理工艺中，所述沟道材料层的另一侧被氧化形成氧化层；
所述方法还包括：去除所述氧化层，暴露出所述沟道层；在所述沟道层上沉积沟道保护层。
17.根据权利要求13所述的方法，其特征在于，在执行所述热处理工艺中，所述沟道材料层的另一侧被氧化形成氧化层；
所述方法还包括：保留所述氧化层，在所述氧化层上沉积沟道保护层。
18.根据权利要求1、16或17中任意一项所述的方法，其特征在于，所述方法还包括：在执行热处理工艺后，或者在沉积沟道保护层后，对所述沟道层进行退火。
19.根据权利要求1所述的方法，其特征在于，所述半导体器件为三维存储器。
20.一种半导体器件沟道层，其特征在于，所述沟道层形成在所述半导体器件的沟道通孔内，所述沟道层内具有掺杂离子并且离子掺杂浓度沿所述沟道通孔的径向向内的方向逐渐降低。
21.根据权利要求20所述的半导体器件沟道层，其特征在于，所述沟道层的离子掺杂浓度大于20％。
22.根据权利要求20所述的半导体器件沟道层，其特征在于，所述沟道层包括锗硅层。
23.根据权利要求20所述的半导体器件沟道层，其特征在于，所述沟道层的厚度为3-20nm。
24.根据权利要求20所述的半导体器件沟道层，其特征在于，在所述半导体器件的沟道通孔内还包括功能层，所述功能层包括沿所述沟道通孔的径向向内的方向依次设置的阻挡层、存储层以及隧穿层；所述沟道层中离子掺杂浓度最高的一侧与所述隧穿层相接触。
25.根据权利要求20所述的半导体器件沟道层，其特征在于，所述沟道层中离子掺杂浓度最低的一侧与沟道保护层相接触。
26.根据权利要求20所述的半导体器件沟道层，其特征在于，所述半导体器件为三维存储器。
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Legal Events
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|---|---|---|---|
| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
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| GR01 | Patent grant | ||
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