CN110600478B - 一种三维存储器的制备方法及三维存储器 - Google Patents

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Abstract

本发明实施例公开了一种三维存储器的制备方法，所述方法包括以下步骤：在沟道通孔内形成第一多晶硅沟道层，所述第一多晶硅沟道层具有第一阶梯覆盖率；执行原子层沉积ALD工艺，以使所述第一多晶硅沟道层变化为第二多晶硅沟道层，并在所述第二多晶硅沟道层内壁形成氧化硅层；所述第二多晶硅沟道层具有第二阶梯覆盖率，所述第二阶梯覆盖率大于所述第一阶梯覆盖率。此外，本发明实施例还公开了一种三维存储器。

Description

一种三维存储器的制备方法及三维存储器
技术领域
本发明涉及半导体工艺技术领域，尤其涉及一种三维存储器的制备方法及三维存储器。
背景技术
存储器(Memory)是现代信息技术中用于保存信息的记忆设备。随着各类电子设备对集成度和数据存储密度的需求的不断提高，普通的二维存储器件越来越难以满足要求，在这种情况下，三维(3D)存储器件应运而生。
三维存储器件主要由衬底、位于衬底上的堆叠结构以及形成在堆叠结构内的多个沟道通孔(Channel Hole，CH)构成，在CH内形成有供载流子移动的沟道层。随着人们对存储密度需求的不断增大，三维存储器件的堆叠层数越来越多，CH的深宽比(A/R)随之增大；在这种情况下，在CH内沉积的沟道层的阶梯覆盖率(Step Coverage)越来越难以满足要求。当沟道层的阶梯覆盖率较低时，沟道层的沉积均匀性差，整体电阻值增高，直接影响三维存储器的性能。
发明内容
有鉴于此，本发明的主要目的在于提供一种三维存储器的制备方法及三维存储器。
为达到上述目的，本发明的技术方案是这样实现的：
本发明实施例提供了一种三维存储器的制备方法，所述三维存储器具有沟道通孔，所述方法包括以下步骤：
在所述沟道通孔内形成第一多晶硅沟道层，所述第一多晶硅沟道层具有第一阶梯覆盖率；
执行原子层沉积ALD工艺，以使所述第一多晶硅沟道层变化为第二多晶硅沟道层，并在所述第二多晶硅沟道层内壁形成氧化硅层；
所述第二多晶硅沟道层具有第二阶梯覆盖率，所述第二阶梯覆盖率大于所述第一阶梯覆盖率。
上述方案中，所述第一多晶硅沟道层在所述沟道通孔顶部具有第一厚度，所述第二多晶硅沟道层在所述沟道通孔顶部具有第二厚度；所述第一厚度为所述第二厚度的1.1-1.3倍。
上述方案中，所述第一多晶硅沟道层在所述沟道通孔顶部具有第一厚度，所述第二多晶硅沟道层在所述沟道通孔顶部具有第二厚度；所述第一厚度比所述第二厚度大0.5-2nm。
上述方案中，所述第一多晶硅沟道层采用低压化学气相沉积LPCVD工艺形成。
上述方案中，所述执行ALD工艺包括：在反应腔室内通入H2、O2以及HCD。
上述方案中，所述执行ALD工艺的时间范围为1.5-4h，温度范围为580-630℃。
上述方案中，所述沟道通孔的深宽比范围为50-100。
本发明实施例还提供了一种三维存储器，包括：沟道通孔，位于所述沟道通孔内的第二多晶硅沟道层，位于所述第二多晶硅沟道层内的氧化硅层；其中，
所述氧化硅层是通过原子层沉积ALD工艺形成的；
所述氧化硅层中具有与所述第二多晶硅沟道层内壁接触的第一部分，所述第一部分是在所述ALD工艺中由多晶硅氧化为氧化硅的，所述第一部分的厚度沿所述沟道通孔顶部到底部的方向减小。
上述方案中，所述第一部分在所述沟道通孔顶部的厚度范围为0.5-2nm。
上述方案中，所述第二多晶硅沟道层在所述沟道通孔顶部的厚度大于等于7nm，所述第二多晶硅沟道层的阶梯覆盖率大于等于90％。
本发明实施例所提供的三维存储器的制备方法及三维存储器，其中，所述三维存储器的制备方法包括以下步骤：在沟道通孔内形成第一多晶硅沟道层，所述第一多晶硅沟道层具有第一阶梯覆盖率；执行原子层沉积ALD工艺，以使所述第一多晶硅沟道层变化为第二多晶硅沟道层，并在所述第二多晶硅沟道层内壁形成氧化硅层；所述第二多晶硅沟道层具有第二阶梯覆盖率，所述第二阶梯覆盖率大于所述第一阶梯覆盖率。如此，通过执行ALD工艺，能够使得沟道通孔顶部的第一多晶硅沟道层更多地被氧化为氧化硅层，改善了沟道层在沟道通孔顶部与底部之间厚度的均匀性，增大了最终形成的所述第二多晶硅沟道层的阶梯覆盖率，提高了三维存储器的性能。
附图说明
图1为本发明实施例提供的三维存储器的制备方法的流程示意图；
图2为本发明实施例提供的三维存储器的制备过程中的器件结构剖面示意图；
图3为本发明实施例提供的三维存储器的结构剖面示意图；
图4为本发明实施例提供的三维存储器的局部结构剖面放大示意图。
具体实施方式
下面将参照附图更详细地描述本发明公开的示例性实施方式。虽然附图中显示了本发明的示例性实施方式，然而应当理解，可以以各种形式实现本发明，而不应被这里阐述的具体实施方式所限制。相反，提供这些实施方式是为了能够更透彻地理解本发明，并且能够将本发明公开的范围完整的传达给本领域的技术人员。
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述；即，这里不描述实际实施例的全部特征，不详细描述公知的功能和结构。
在附图中，为了清楚，层、区、元件的尺寸以及其相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在……上”、“与……相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在……上”、“与……直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。而当讨论的第二元件、部件、区、层或部分时，并不表明本发明必然存在第一元件、部件、区、层或部分。
空间关系术语例如“在……下”、“在……下面”、“下面的”、“在……之下”、“在……之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在……下面”和“在……下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
为了彻底理解本发明，将在下列的描述中提出详细的步骤以及详细的结构，以便阐释本发明的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
本发明实施例提供了一种三维存储器的制备方法。图1为本发明实施例提供的三维存储器的制备方法的流程示意图；如图所示，所述方法包括以下步骤：
步骤101、在沟道通孔内形成第一多晶硅沟道层，所述第一多晶硅沟道层具有第一阶梯覆盖率；
步骤102、执行原子层沉积(Atomic layer deposition，ALD)工艺，以使所述第一多晶硅沟道层变化为第二多晶硅沟道层，并在所述第二多晶硅沟道层内壁形成氧化硅层；
所述第二多晶硅沟道层具有第二阶梯覆盖率，所述第二阶梯覆盖率大于所述第一阶梯覆盖率。
可以理解地，通过本发明制备的三维存储器，沟道层在沟道通孔顶部与底部之间厚度的均匀性更好，最终形成的所述第二多晶硅沟道层的阶梯覆盖率更大，三维存储器的性能有明显改善。
下面，结合图2至图3中三维存储器的制备过程中的器件结构剖面示意图以及制备得到的三维存储器的结构剖面示意图，对本发明实施例提供的三维存储器及其制备方法再作进一步详细的说明。
首先，请参考图2。所述三维存储器内具有沟道通孔CH。在一具体实施例中，所述三维存储器包括：半导体衬底10；形成在所述半导体衬底10上的叠层结构11；所述CH通过刻蚀工艺形成在所述叠层结构11内，并贯穿所述叠层结构11暴露出所述半导体衬底10的上表面。
这里，所述半导体衬底10可以包括至少一个单质半导体材料(例如为硅(Si)衬底、锗(Ge)衬底)、至少一个III-V化合物半导体材料、至少一个II-VI化合物半导体材料、至少一个有机半导体材料或者在本领域已知的其他半导体材料。
所述叠层结构11包括若干交替层叠的第一材料层111以及第二材料层112。所述第一材料层111可以为牺牲层，或称伪栅极层，其材料包括但不限于硅氮化物；在后续工艺中，去除牺牲层，在所述第一材料层111的位置填充栅极金属，形成栅极层。所述第二材料层112可以为介质层，其材料包括但不限于硅氧化物、硅氮化物层、硅氮氧化物等介质材料。在一实施例中，所述第一材料层111可以由氮化硅(SiN)形成，所述第二材料层112可以由氧化硅(SiO2)形成，从而形成的叠层结构11为NO叠层。
刻蚀所述叠层结构11，形成CH。当CH的深宽比在50以上时，为后续在CH内沉积沟道层带来了较大的难度，尤其时难以保证沟道层的阶梯覆盖率。
在一实施例中，在形成所述第一多晶硅沟道层之前，所述方法还可以包括在所述CH内形成沟道结构12的步骤；具体地，所述沟道结构12可以包括依次形成阻挡层、存储层、隧穿层，从而在所述隧穿层内部形成所述第一多晶硅沟道层。其中，所述阻挡层的材料可以为氧化物(如SiO2)；所述存储层可以为电荷俘获型存储层，其材料具体可以包括氮化物(如SiN)或氮氧化物(如SiON)，也可以为上述材料的复合层；所述隧穿层223的材料可以为氧化物(如SiO2)。在一具体实施例中，所述阻挡层、存储层、隧穿层可以分别为SiO2层、SiN层、SiO2层，从而形成的所述沟道结构12为ONO叠层结构。
接下来，在所述CH内形成第一多晶硅沟道层13。由于CH的深宽比较大，开口较小，在CH内沉积沟道层材料时，不可避免地导致第一多晶硅沟道层13在顶部厚度较大、底部厚度较小，从而得到阶梯覆盖率较差(较小的第一阶梯覆盖率)。
本实施例中，所述第一多晶硅沟道层13是采用低压化学气相沉积(Low PressureChemical Vapor Deposition，LPCVD)工艺形成的。可以理解地，本发明实施例提供的技术手段可以解决采用LPCVD工艺形成的沟道层的阶梯覆盖率难以满足器件要求的技术问题，不仅如此，对于采用其他沉积工艺形成的沟道层的阶梯覆盖率问题，也均可起到较好的改善作用。
作为一种具体实施方式，最终形成的三维存储器中沟道层的顶部厚度大于等于7nm，阶梯覆盖率大于等于90％。而显然，采用LPCVD工艺形成的所述第一多晶硅沟道层13未能满足上述要求。
接下来，请参考图3。执行ALD工艺，以使所述第一多晶硅沟道层13变化为第二多晶硅沟道层131，并在所述第二多晶硅沟道层131内壁形成氧化硅层14。
可以理解地，原子层沉积是一种可以将物质以单原子膜形式一层一层的镀在基体表面的方法。原子层沉积与普通的化学沉积有相似之处。但在原子层沉积过程中，新一层原子膜的化学反应是直接与之前一层相关联的，通过将气相前驱体脉冲交替地通入反应器并在沉积基体上化学吸附并反应而形成沉积膜。当前驱体达到沉积基体表面时，它们会在其表面化学吸附并发生表面反应。
在本实施例中，执行原子层沉积工艺时，CH顶部的第一多晶硅沟道层13可以比底部接触更多的前驱体，所以CH顶部的第一多晶硅沟道层13更多地被氧化为氧化硅，减小了第一多晶硅沟道层13顶部厚度与底部厚度的差异，使得最终形成的第二多晶硅沟道层131的阶梯覆盖率提高。
有鉴于此，作为一种具体实施方式，当三维存储器结构中设计需要的沟道层在CH顶部的厚度为第二厚度时，起初形成的所述第一多晶硅沟道层13的应有所预留；即，所述第一多晶硅沟道层13在所述CH顶部具有第一厚度，所述第二多晶硅沟道层131在所述CH顶部具有第二厚度；所述第一厚度应该大于所述第二厚度；具体地，所述第一厚度可以为所述第二厚度的1.1-1.3倍。
作为一种具体实施方式，所述第一多晶硅沟道层13可以预留出0.5-2nm的厚度，以供ALD工艺中被氧化；即，所述第一厚度可以比所述第二厚度大0.5-2nm。更佳地，当预期三维存储器中沟道层的顶部厚度大于等于7nm(第二多晶硅沟道层131的第二厚度大于等于7nm)时，起初形成的所述第一多晶硅沟道层13的顶部第一厚度为8nm。
所述执行ALD工艺包括：在反应腔室内通入H2、O2以及HCD(六氯乙硅烷)。ALD工艺的反应条件可以包括：时间范围为1.5-4h，温度范围为580-630℃；更佳地，ALD工艺的反应时间为2.5h，温度为600℃。应当理解，ALD工艺的反应条件可以根据沟道层的实际厚度以及工艺实际情况作出调整。
本发明实施例提供的方法对于解决CH的深宽比范围为50-100的三维存储器的沟道层的阶梯覆盖率问题有较好的效果，尤其对于CH的深宽比为80左右的情况效果更佳。
在本发明实施例中，所述三维存储器可以为3D闪存，例如3D NAND闪存。
此外，本发明实施例还提供了一种三维存储器。结合图3中三维存储器的结构剖面示意图，以及图4中三维存储器的局部结构剖面放大示意图，所述三维存储器包括：沟道通孔CH，位于所述CH内的第二多晶硅沟道层131，位于所述第二多晶硅沟道层131内的氧化硅层14；其中，所述氧化硅层14是通过原子层沉积ALD工艺形成的；所述氧化硅层14中具有与所述第二多晶硅沟道层131内壁接触的第一部分141，所述第一部分141是在所述ALD工艺中由多晶硅氧化为氧化硅的，所述第一部分141的厚度沿所述CH顶部到底部的方向减小。
在一实施例中，所述第一部分141在所述CH顶部的厚度范围为0.5-2nm。更佳地，当所述第二多晶硅沟道层131在所述CH顶部的厚度为7nm时，所述第一部分141在所述CH顶部的厚度为1nm。
可以理解地，通过本发明实施例提供的制备方法制备得到的三维存储器，其中，所述第二多晶硅沟道层131在所述CH顶部的厚度可以大于等于7nm，所述第二多晶硅沟道层131的阶梯覆盖率可以实现大于等于90％。从而，本发明实施例提供的所述三维存储器具有较好的器件性能。
所述三维存储器可以为3D闪存，例如3D NAND闪存。
需要说明的是，本发明提供的三维存储器实施例与三维存储器的制备方法实施例属于同一构思；各实施例所记载的技术方案中各技术特征之间，在不冲突的情况下，可以任意组合。
以上所述，仅为本发明的较佳实施例而已，并非用于限定本发明的保护范围，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。

Claims (10)

1.一种三维存储器的制备方法，其特征在于，所述三维存储器具有沟道通孔，所述方法包括以下步骤：
在所述沟道通孔内形成第一多晶硅沟道层，所述第一多晶硅沟道层具有第一阶梯覆盖率；
执行原子层沉积ALD工艺，以使所述第一多晶硅沟道层变化为第二多晶硅沟道层，并在所述第二多晶硅沟道层内壁形成氧化硅层；
所述第二多晶硅沟道层具有第二阶梯覆盖率，所述第二阶梯覆盖率大于所述第一阶梯覆盖率。
2.根据权利要求1所述的方法，其特征在于，所述第一多晶硅沟道层在所述沟道通孔顶部具有第一厚度，所述第二多晶硅沟道层在所述沟道通孔顶部具有第二厚度；所述第一厚度为所述第二厚度的1.1-1.3倍。
3.根据权利要求1所述的方法，其特征在于，所述第一多晶硅沟道层在所述沟道通孔顶部具有第一厚度，所述第二多晶硅沟道层在所述沟道通孔顶部具有第二厚度；所述第一厚度比所述第二厚度大0.5-2nm。
4.根据权利要求1所述的方法，其特征在于，所述第一多晶硅沟道层采用低压化学气相沉积LPCVD工艺形成。
5.根据权利要求1所述的方法，其特征在于，所述执行原子层沉积ALD工艺包括：在反应腔室内通入H2、O2以及HCD。
6.根据权利要求1所述的方法，其特征在于，所述执行原子层沉积ALD工艺的时间范围为1.5-4h，温度范围为580-630℃。
7.根据权利要求1所述的方法，其特征在于，所述沟道通孔的深宽比范围为50-100。
8.一种三维存储器，其特征在于，包括：沟道通孔，位于所述沟道通孔内的第二多晶硅沟道层，位于所述第二多晶硅沟道层内的氧化硅层；其中，
所述氧化硅层是通过原子层沉积ALD工艺形成的；
所述氧化硅层中具有与所述第二多晶硅沟道层内壁接触的第一部分，所述第一部分是在所述ALD工艺中由多晶硅氧化为氧化硅的，所述第一部分的厚度沿所述沟道通孔顶部到底部的方向减小。
9.根据权利要求8所述的三维存储器，其特征在于，所述第一部分在所述沟道通孔顶部的厚度范围为0.5-2nm。
10.根据权利要求8所述的三维存储器，其特征在于，所述第二多晶硅沟道层在所述沟道通孔顶部的厚度大于等于7nm，所述第二多晶硅沟道层的阶梯覆盖率大于等于90％。
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