TWI582963B - 記憶體元件及其製造方法 - Google Patents

Description

記憶體元件及其製造方法

本發明是有關於一種半導體元件及其製造方法，且特別是有關於一種記憶體元件及其製造方法。

數位相機、手機相機與MP3 等電子產品在這幾年來的成長十分迅速， 使得消費者對儲存媒體的需求也急速增加。由於快閃記憶體(Flash Memory)具有資料非揮發性、省電、體積小與無機械結構等的特性，因此最適合做為這類可攜式且由電池供電之電子產品的儲存媒體。

然而在積體電路持續追求高積集度以及尺寸縮小化之趨勢下，快閃記憶體的每一個記憶胞所佔的面積卻因而必須縮減，元件的線寬同樣隨之縮小。如此一來，浮置閘極與控制閘極之間的閘極耦合率（gate coupling ratio）也會跟著下降。閘極耦合率之降低不但會讓程式化的臨界電壓(threshold voltage；Vt)的分布變廣，並且會降低記憶視窗（memory window），記憶體元件的可靠度（諸如資料保存及耐久性）也會隨之降低。

本發明提供一種記憶體元件及其製造方法，其中記憶體元件可形成為具有改良的資料保存及耐久性之可靠度。

本發明提供一種記憶元件，包括基底、控制閘級、浮置閘極、穿隧介電層、閘間介電層以及源極區與汲極區。穿隧介電層位於基底上。浮置閘極包括位於穿隧介電層上的第一部分及其上之第二部分，其中第一部分含有第一摻質與第二摻質；第二部分含有第一摻質。第一部分之粒徑小於第二部分之粒徑，且第一部分的平均粒徑介於150Å至200Å。閘間介電層位於浮置閘極上。控制閘極位於閘間介電層上。源極區與汲極區位於浮置閘極之兩側的基底中。

依照本發明實施例所述的記憶體元件，其中所述第一部分與所述第二部分的材料包括摻雜多晶矽，所述第一部分內第一摻質的濃度低於所述第二部分內第一摻質的濃度。

依照本發明實施例所述的記憶體元件，其中所述第一摻質包括砷、磷或硼；所述第二摻質包括碳、氮、氧或其組合。

本發明提供一種記憶元件，包括基底、控制閘級、浮置閘極、穿隧介電層、閘間介電層以及源極區與汲極區。穿隧介電層位於基底上。浮置閘極包括位於穿隧介電層上第一部分及其上之第二部分，其中第一部分含有第一摻質與第二摻質；第二部分含有第一摻質。第一部分的導電度小於第二部分的導電度。閘間介電層位於浮置閘極上。控制閘極位於閘間介電層上。源極區與汲極區位於浮置閘極之兩側的基底中。

依照本發明實施例所述的記憶體元件，其中所述第一部分與所述第二部分的材料包括摻雜多晶矽，所述第一部分內第一摻質的濃度低於所述第二部分內第一摻質的濃度。

依照本發明實施例所述的記憶體元件，其中所述第一摻質包括砷、磷或硼；所述第二摻質包括碳、氮、氧或其組合。

依照本發明實施例所述的記憶體元件，其中所述第一部分的平均粒徑介於150Å至200Å。

本發明提供一種記憶元件的製造方法，包括於基底上形成穿隧介電層。接著，進行第一沈積製程，且在所述第一沈積製程期間通入第一混合氣體，以於所述穿隧介電材料層上形成第一部分，其中所述第一混合氣體包括矽源、第一摻雜氣體以及第二摻雜氣體。然後，進行第二沈積製程，且在所述第二沈積製程期間通入第二混合氣體，以於所述第一部分上形成第二部分，其中所述第二混合氣體包括所述氣體以及所述第一摻雜氣體。之後，於所述第二部分上形成閘間介電層。再者，於所述閘間介電層上形成控制閘極。其後，於所述浮置閘極之側壁的所述基底中形成源極區與汲極區，其中藉由所述第一摻雜氣體來決定所述第一部分以及第二部分之導電型，以及藉由所述第二摻雜氣體來控制所述第一部分之粒徑大小。

依照本發明實施例所述的記憶體元件的製造方法，所述第一摻雜氣體包括砷化氫、磷化氫或二硼烷；所述第二摻雜氣體包括乙烯、氨氣、臭氧或其組合。

依照本發明實施例所述的記憶體元件的製造方法，其中所述第一部分經由所述第一摻雜氣體摻雜之第一摻質的濃度低於所述第二部分經由所述第一摻雜氣體摻雜之所述第一摻質的濃度。

基於上述，本發明在形成浮置閘極的過程中，由於先通入含有可阻止矽原子擴散之摻質的摻雜氣體，因此可在穿隧介電層上先沈積出一層粒徑較小且導電度較低的摻雜層，此有助於記憶體元件達成較窄的臨界電壓分佈曲線，進而改良記憶體元件的可靠度。因此，本發明之記憶體元件對於資料儲存與耐久度具有較高的可靠度。

為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

圖1A至圖1C為依照本發明的實施例所繪示的記憶體元件製作流程剖面圖。

首先，請參照圖1A，提供基底100，基底100例如為半導體基底、半導體化合物基底或是絕緣層上有半導體基底（Semiconductor Over Insulator，SOI）。半導體例如是IVA族的原子，例如矽或鍺。半導體化合物例如是IVA族的原子所形成之半導體化合物，例如是碳化矽或是矽化鍺，或是IIIA族原子與VA族原子所形成之半導體化合物，例如是砷化鎵。

接著，於基底100上形成穿隧介電材料層102。穿隧介電材料層102的材料例如是氧化矽、氮氧化矽或介電常數高於4的介電材料。穿隧介電材料層102的形成方法包括進行化學氣相沈積法、原位蒸汽生成法（in-situ steam generation，ISSG）、低壓自由基氧化法或爐管氧化法等。

然後，進行第一沈積製程，以於穿隧介電材料層102上形成第一摻雜層104。第一摻雜層104的材料例如是摻雜多晶矽。第一沈積製程例如是以低壓化學氣相沈積法來進行，其操作壓力例如是介於50 Torr至200 Torr之間，且製程溫度例如是介於攝氏450度至650度之間。第一摻雜層104的厚度例如是100Å至300Å。

在本實施例中，在第一沈積製程期間通入第一混合氣體。第一混合氣體包括矽源、第一摻雜氣體以及第二摻雜氣體，且所形成之第一摻雜層104含有第一摻雜氣體所提供之第一摻質與第二摻雜氣體所提供之第二摻質。矽源例如是矽甲烷（SiH ₄）、矽乙烷（Si ₂H ₆）或其組合。第一摻雜氣體例如是磷化氫（PH ₃）、砷化氫（AsH ₃）或二硼烷（B ₂H ₆）。在本實施例中，可藉由第一摻雜氣體來決定第一摻雜層104之導電型，舉例來說，當欲形成N型之第一摻雜層104時，所通入之第一摻雜氣體為PH ₃或AsH ₃；當欲形成P型之第一摻雜層104時，所通入之第一摻雜氣體則為B ₂H ₆。第二摻雜氣體例如是乙烯（C ₂H ₄）、氨氣（NH ₃）、臭氧（O ₃）或其組合。第一摻質例如是磷、砷或硼。第二摻質例如是碳、氮、氧或其組合。第二摻雜氣體所提供之第二摻質（例如碳、氮、氧或其組合）會在第一沈積製程期間阻止矽原子之擴散，進而減少晶界（grain boundary）的擴張，因此所形成第一摻雜層104之粒徑會較小。也就是說，可藉由調整通入第二摻雜氣體的流量來控制第一摻雜層104之粒徑大小。第一摻雜層104之平均粒徑例如是介於150Å至200Å。在一示範實施例中，第一混合氣體為SiH ₄、PH ₃與C ₂H ₄之混合氣體，其中SiH ₄流量範圍為100 sccm至250 sccm；PH ₃流量範圍為10 sccm至200 sccm；C ₂H ₄流量範圍為1 sccm至10 sccm。

之後，請繼續參照圖1A，進行第二沈積製程，以於第一摻雜層104上形成第二摻雜層106。在一實施例中，第二摻雜層106的材料可以與第一摻雜層104的材料相同，例如是摻雜多晶矽。第二摻雜層106中也可以同樣具有第一摻質。但是第二摻雜層106中第一摻質的濃度大於第一摻雜層104中第一摻質的濃度。第一摻雜層104中第一摻質的濃度與第二摻雜層106中第一摻質的濃度之比例介於1:6至1:2。在一示範實施例中，第一摻雜層104中第一摻質的濃度與第二摻雜層106中第一摻質的濃度之比例約為1:3。在一實施例中，第二摻雜層106中不具有第二摻質。在另一實施例中，第二摻雜層106中也可以具有第二摻質，但是第二摻雜層106中第二摻質的濃度小於第一摻雜層104中第二摻質的濃度。在其他實施例中，亦可以在穿隧介電材料層102上形成漸進型摻雜層（未繪示）以取代第一摻雜層104與第二摻雜層106。漸進型摻雜層的第一摻質的濃度由漸進型摻雜層的頂部往基底100方向減少，而漸進型摻雜層的第二摻質的濃度由漸進型摻雜層的頂部往基底100方向增加。

第二沈積製程例如是以低壓化學氣相沈積法來進行。在第二沈積製程期間通入第二混合氣體。第二混合氣體包括矽源以及上述第一摻雜氣體。第二沈積製程的操作壓力例如是介於50 Torr至200 Torr之間，且製程溫度例如是介於攝氏450度至650度之間。第二摻雜層106的厚度例如是介於600Å至900Å。

由於在形成第二摻雜層106期間不含有或僅含有極少可以阻止矽擴散之第二摻質，且第二摻雜層106中第一摻質的濃度高於第一摻雜層104中第一摻質的濃度，因此所形成之第二摻雜層106的粒徑會大於第一摻雜層104的粒徑。在一實施例中，第一摻雜層104的平均粒徑介於150Å至200Å；第二摻雜層106的平均粒徑例如是介於300Å至500Å。此外，由於第一摻雜層104的粒徑小於第二摻雜層106的粒徑，第一摻雜層104中第一摻質的濃度低於第二摻雜層106中第一摻質的濃度，因此第一摻雜層104的導電度小於第二摻雜層106的導電度。

接著，請參照圖1A與圖1B，利用微影與蝕刻製程將穿隧介電材料層102、第一摻雜層104與第二摻雜層106圖案化，以於基底100上形成多個條狀堆疊結構103。各條狀堆疊結構103由下往上包括穿隧介電材料層102a、第一摻雜層104a與第二摻雜層106a。條狀堆疊結構103例如是沿著第一方向D1延伸。

然後，於基底100上依序形成閘間介電材料層108及導體材料層110。在本實施例中，閘間介電材料層108例如是由氧化層/氮化層/氧化層（Oxide/Nitride/Oxide；ONO）所構成的複合層，但本發明不限於此。複合層可為三層或更多層。形成閘間介電材料層108的方法包括進行化學氣相沈積法或熱氧化法等。導體材料層110的材料例如是摻雜多晶矽。形成導體材料層110的方法包括進行化學氣相沈積法。

再者，請參照圖1C，利用微影與蝕刻製程將導體材料層110、閘間介電材料層108與條狀堆疊結構103圖案化，以於基底100上形成閘極結構112。閘極結構112由下往上包括穿隧介電層102b、浮置閘極105、閘間介電層108a以及控制閘極110a。浮置閘極105包括第一部分104b與第二部分106b。控制閘極110a與閘間介電層108a均沿著第二方向D2延伸。第二方向D2與第一方向D1不同，例如是彼此垂直。

接著，以閘極結構112做為植入罩幕，進行離子植入製程，以於閘極結構112之兩側的基底100中形成源極區與汲極區114。在一實施例中，基底100具有第一導電型，源極區與汲極區114具有第二導電型。第一導電型例如是P型；第二導電型例如是N型，反之亦然。至此，完成本發明之記憶體元件的製作。

以下，列舉本發明的實例來更具體地對本發明進行說明。然而，在不脫離本發明的精神，可適當地對以下的實例中所示的材料、使用方法等進行變更。因此，本發明的範圍不應以以下所示的具體例來限定解釋。

實例1

在實例1中，使用低壓化學氣相沈積法進行沈積製程，以在矽基板上形成摻雜多晶矽層。在沈積製程期間通入包括矽甲烷、磷化氫以及乙烯之混合氣體，其中乙烯的流量為4 sccm。

實例2

使用與實例1類似的方法來形成摻雜多晶矽層，其差別只在於乙烯的流量為7 sccm。

實例3

使用與實例1類似的方法來形成摻雜多晶矽層，其差別只在於乙烯的流量為10 sccm。

比較例

使用與實例1類似的方法來形成摻雜多晶矽層，其差別只在於所通入之混合氣體僅包括矽甲烷與磷化氫。

表1是實例1-3及比較例所形成之摻雜多晶矽層的粒徑大小之結果。 表1 <TABLE border="1" borderColor="#000000" width="_0003"><TBODY><tr><td>   </td><td> P濃度 （原子/立分公分） </td><td> C₂H₄流量（sccm） </td><td> 平均粒徑 （Å） </td></tr><tr><td> 實例1 </td><td> 1.4×10²⁰</td><td> 4 </td><td> 182.4 </td></tr><tr><td> 實例2 </td><td> 1.4×10²⁰</td><td> 7 </td><td> 175.3 </td></tr><tr><td> 實例3 </td><td> 1.4×10²⁰</td><td> 10 </td><td> 152.1 </td></tr><tr><td> 比較例 </td><td> 1.4×10²⁰</td><td> 0 </td><td> 234.6 </td></tr></TBODY></TABLE>

由表1的結果可知，在相同的磷濃度及有通入C ₂H ₄氣體的情況下，隨著通入C ₂H ₄氣體的流量增加，所形成之摻雜多晶矽層的粒徑愈小。這是由於在形成摻雜多晶矽層期間，C ₂H ₄氣體所提供之摻質（即碳原子）會阻止矽原子之擴散，進而減少晶界的擴張，因此形成較小粒徑之摻雜多晶矽層。由上述結果也可知，可藉由調整C ₂H ₄氣體的流量來控制摻雜多晶矽層的粒徑大小。

圖2為記憶體元件之程式化的臨界電壓分布圖。第一記憶體元件具有本發明之由第一部分與第二部分所構成之浮置閘極，而第二記憶體元件具有僅經第一摻質摻雜之浮置閘極。由圖2可看出，由於本發明之第一記憶體元件的浮置閘極之第一部分的粒徑較小，因此可達成較窄的程式化之臨界電壓分佈曲線，進而改良記憶體元件的可靠度。

綜上所述，本發明是在形成浮置閘極的過程中，先通入含有可阻止矽原子擴散之摻質的摻雜氣體，以在穿隧介電層上先沈積出一層粒徑較小的摻雜層，之後再形成粒徑較大的摻雜層。粒徑較小的摻雜層有助於達成較窄的程式化之臨界電壓分佈曲線，進而改良記憶體元件的可靠度。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。

100：基底 102、102a： 穿隧介電材料層 102b：穿隧介電層 103：條狀堆疊結構 104、104a：第一摻雜層 104b：第一部分 105：浮置閘極 106、106a：第二摻雜層 106b：第二部分 108： 閘間介電材料層 108a： 閘間介電層 110：導體材料層 110a：控制閘極 112：閘極結構 114：源極區與汲極區 D1：第一方向 D2：第一方向

圖1A至圖1C為依照本發明的實施例所繪示的記憶體元件製作流程剖面圖。

圖2為記憶體元件之程式化的臨界電壓分布圖。

100：基底 102b：穿隧介電層 104b：第一部分 105：浮置閘極 106b：第二部分 108a：閘間介電層 110a：控制閘極 112：閘極結構 114：源極區與汲極區 D1：第一方向 D2：第一方向

Claims (10)

1. 一種記憶體元件，包括： 穿隧介電層，位於基底上； 浮置閘極，包括位於所述穿隧介電層上之第一部分及所述第一部分上之第二部分，其中所述第一部分含有第一摻質與第二摻質，所述第二部分含有所述第一摻質； 閘間介電層，位於所述浮置閘極上； 控制閘極，位於所述閘間介電層上；以及 源極區與汲極區，位於所述浮置閘極之兩側的所述基底中， 其中所述第一部分之粒徑小於所述第二部分之粒徑，且所述第一部分的平均粒徑介於150Å至200Å。
2. 如申請專利範圍第1項所述之記憶體元件，其中所述第一部分與所述第二部分的材料包括摻雜多晶矽，其中所述第一部分內的所述第一摻質的濃度低於所述第二部分內的所述第一摻質的濃度。
3. 如申請專利範圍第1項所述之記憶體元件，其中所述第一摻質包括砷、磷或硼；所述第二摻質包括碳、氮、氧或其組合。
4. 一種記憶體元件，包括： 穿隧介電層，位於基底上； 浮置閘極，包括位於所述穿隧介電層上之第一部分及所述第一部分上之第二部分，其中所述第一部分含有第一摻質與第二摻質，所述第二部分含有所述第一摻質； 閘間介電層，位於所述浮置閘極上； 控制閘極，位於所述閘間介電層上；以及 源極區與汲極區，位於所述浮置閘極之兩側的所述基底中， 其中所述第一部分的導電度小於所述第二部分的導電度。
5. 如申請專利範圍第4項所述之記憶體元件，其中所述第一部分與所述第二部分的材料包括摻雜多晶矽，所述第一部分內的所述第一摻質的濃度低於所述第二部分內的所述第一摻質的濃度。
6. 如申請專利範圍第4項所述之記憶體元件，其中所述第一摻質包括砷、磷或硼；所述第二摻質包括碳、氮、氧或其組合。
7. 如申請專利範圍第4項所述之記憶體元件，其中所述第一部分的平均粒徑介於150Å至200Å。
8. 一種記憶體元件的製造方法，包括： 於基底上形成穿隧介電層； 以第一混合氣體進行第一沈積製程，以於所述穿隧介電層上形成浮置閘極的第一部分，其中所述第一混合氣體包括矽源、第一摻雜氣體以及第二摻雜氣體； 以第二混合氣體進行第二沈積製程，以於所述第一部分上形成所述浮置閘極的第二部分，其中所述第二混合氣體包括所述矽源以及所述第一摻雜氣體； 於所述第二部分上形成閘間介電層； 於所述閘間介電層上形成控制閘極；以及 於所述浮置閘極之側壁的所述基底中形成源極區與汲極區， 其中藉由所述第一摻雜氣體來決定所述第一部分以及所述第二部分之導電型，以及藉由所述第二摻雜氣體來控制所述第一部分之粒徑大小。
9. 如申請專利範圍第8項所述之記憶體元件的製造方法，其中所述第一摻雜氣體包括磷化氫、砷化氫或二硼烷；所述第二摻雜氣體包括乙烯、氨氣、臭氧或其組合。
10. 如申請專利範圍第8項所述之記憶體元件的製造方法，其中所述第一部分經由所述第一摻雜氣體摻雜之第一摻質的濃度低於所述第二部分經由所述第一摻雜氣體摻雜之所述第一摻質的濃度。