TWI572015B - 在多層電荷阱區域中具有氘化層的非揮發性電荷阱記憶裝置及製造方法 - Google Patents

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Description

在多層電荷阱區域中具有氘化層的非揮發性電荷阱記憶裝置及製造方 法
本發明屬於半導體裝置領域。
在過去數十年中，積體電路中特徵之定標已成為日益成長之半導體工業的驅動力。定標為愈來愈小之特徵使得可增加半導體晶片之有限面積上之功能單元的密度。舉例而言，縮小電晶體尺寸允許增加併入晶片上之記憶裝置的數目，從而製造具有增加容量之產品。然而，追求不斷增大之容量並非不存在問題。最佳化每一裝置之效能的必要性變得愈發顯著。
非揮發性半導體記憶體通常使用堆疊浮閘型場效電晶體。在該等電晶體中，藉由使控制閘極偏壓並使於其上形成待程式化記憶單元之基板的主體區域接地而將電子注入該記憶單元之浮置閘極中。使用氧化物-氮化物-氧化物(ONO)堆疊作為如半導體-氧化物-氮化物-氧化物-半導體(SONOS)電晶體中之電荷儲存層或作為如分離閘極快閃電晶體中之浮置閘極與控制閘極之間之隔離層。圖1說明一習知非揮發性電荷阱記憶裝置之橫 截面圖。
參照圖1，半導體裝置100包括一包括一形成於一矽基板102上之習知ONO部分106之SONOS閘極堆疊104。半導體裝置100進一步包括位於SONOS閘極堆疊104任一側上之源極及汲極區域110以界定一通道區域112。SONOS閘極堆疊104包括一形成於ONO部分106上方且與其接觸之多晶矽閘極層108。多晶矽閘極層108係由ONO部分106而與矽基板102電隔離。ONO部分106通常包括一穿隧氧化物層106A、一氮化物或氮氧化物電荷阱層106B及一覆蓋氮化物或氮氧化物層106B之頂部氧化物層106C。
習知SONOS電晶體之一個問題為氮化物或氮氧化物層106B中之不良資料保留能力，其由於經由該層漏電而限制半導體裝置100之壽命及其在若干應用中之用途。解決此問題之一種嘗試集中於使用富矽SONOS層上，其使得在開始使用時在程式與抹除電壓之間存在大的初始分離，但導致電荷儲存能力快速劣化。另一種嘗試集中於富氧層上，其使得電荷儲存能力之劣化速率降低，但亦減小程式與抹除電壓之間之初始分離。該兩種方法對資料保留能力隨時間之影響可圖示。圖2及圖3為對於習知非揮發性電荷阱記憶裝置而言臨限電壓(V)作為保留時間(秒鐘)之函數的曲線圖。
參照圖2，藉由程式化臨限電壓(VTP)202及抹除臨限電壓(VTE)204收斂至一規定最小值206表明富矽層之電荷儲存能力的快速劣化。參照圖3，對於富氧層而言，在VTP 302與VTE 304之間獲得減小之分離。如線306所表明，裝置之總體使用壽命未由此方法而得到明顯延長。
本文描述一種非揮發性電荷阱記憶裝置及一種形成該裝置之方法。在以下描述中，闡明諸如規定尺寸之諸多特定細節以便提供對本發明之全面理解。熟習此項技術者將顯而易見，本發明可在無該等特定細節之情況下加以實施。在其他情況下，未詳細描述諸如圖案化步驟或濕式化學清潔之熟知處理步驟，以免不必要地混淆本發明。另外，應理解圖式中所示之各個實施例為說明性表示且未必按比例繪製。
本文揭示一種非揮發性電荷阱記憶裝置。該裝置可包括一具有一通道區域及一對源極及汲極區域之基板。一閘極堆疊可在該基板上方、在該通道區域之上且在該對源極及汲極區域之間形成。在一實施例中，該閘極堆疊包括一具有一第一氘化層之多層電荷阱區域。該多層電荷阱區域可進一步包括一無氘電荷阱層。或者，該多層電荷阱區域可包括一具有低於該第一氘化層氘濃度之氘濃度的部分氘化電荷阱層。
一種包括一具有一氘化層之多層電荷阱區域之非揮發性電荷阱記憶裝置可展示經改良之程式化及抹除速度及資料保留能力。根據本發明之一實施例，於該多層電荷阱區域之電荷阱層與穿隧介電層之間形成一氘化層。在一實施例中，該氘化層基本上無阱且減輕抹除及程式循環期間之熱電子降解。藉由在穿隧介電層與多層電荷阱區域之電荷阱層之間併入一無阱層，可減小來自抹除及程式循環之Vt位移且可提高保留能力。根據本發明之另一實施例，於該多層電荷阱區域之電荷阱層與該閘極堆疊之頂部介電層之間亦形成一第二氘化層。
本文揭示一種非揮發性電荷阱記憶裝置，其包含：一基板，其具有一通道區域、一源極區域及一汲極區域；及 一閘極堆疊，其係安置於該基板上方、於該通道區域之上且於該源極區域與該汲極區域之間，其中該閘極堆疊包含一具有至少一氘化層之多層電荷阱區域。
在一實施例中，該多層電荷阱區域進一步包含一具有一低於該氘化層之氘濃度的氘濃度之第二氘化層。
在一實施例中，該多層電荷阱區域之總厚度係大致在5至10奈米之範圍內。
在一實施例中，該氘化層之厚度與該第二氘化層之厚度的比率分別大約為1：1。
在一實施例中，該多層電荷阱區域進一步包含一無氘層。
在一實施例中，該多層電荷阱區域之總厚度係大致在5至10奈米之範圍內。
在一實施例中，該氘化層之厚度與該無氘層之厚度的比率分別大約為1：1。
本文還揭示一種非揮發性電荷阱記憶裝置，其包含：一基板，其具有一通道區域、一源極區域及一汲極區域；及一閘極堆疊，其係安置於該基板上方、於該通道區域之上且於該源極區域與該汲極區域之間，其中該閘極堆疊包含：一穿隧介電層，其係安置於該通道區域上方；一多層電荷阱區域，其係安置於該穿隧介電層上方，其中該多層電荷阱區域包含一位於該穿隧介電層上方之第一氘化層、一安置於該第一氘化層上方之電荷阱層及一安置於該電荷阱層上方之第二氘化層； 一頂部介電層，其係安置於該多層電荷阱區域之第二氘化層上方；及一閘極層，其係安置於該頂部介電層上方。
在一實施例中，該多層電荷阱區域之電荷阱層具有一低於該第一氘化層及該第二氘化層之氘濃度的氘濃度。
在一實施例中，該多層電荷阱區域之總厚度係大致在5至10奈米之範圍內。
在一實施例中，該第一氘化層之厚度、該電荷阱層之厚度及該第二氘化層之厚度的比率分別大約為1：2：1。
在一實施例中，該多層電荷阱區域之電荷阱層係無氘的。
在一實施例中，該多層電荷阱區域之總厚度係大致在5至10奈米之範圍內。
在一實施例中，該第一氘化層之厚度、該電荷阱層之厚度及該第二氘化層之厚度的比率分別大約為1：2：1。
本文還揭示一種製造一非揮發性電荷阱記憶裝置之方法，其包含：提供一基板；於該基板上方形成一閘極堆疊，其中形成該閘極堆疊包含：於該基板上方形成一穿隧介電層；於該穿隧介電層上方形成一多層電荷阱區域，其中該多層電荷阱區域包含一氘化層；於該多層電荷阱區域上方形成一頂部介電層； 於該頂部介電層上方形成一閘極層；及使該穿隧介電層、該多層電荷阱區域、該頂部介電層及該閘極層圖案化；及於該基板中及該閘極堆疊之任一側形成一源極區域及一汲極區域以於該基板中及於該閘極堆疊下方提供一通道區域。
在一實施例中，形成該多層電荷阱區域之氘化層包含一利用一選自由SiD4、SiD2Cl2及ND3組成之群之形成氣體的沈積製程。
在一實施例中，該多層電荷阱區域於一單一處理步驟中形成。
在一實施例中，形成該多層電荷阱區域進一步包含形成一無氘層。
在一實施例中，該氘化層之厚度與該無氘層之厚度的比率分別大約為1：1。
在一實施例中，形成該頂部介電層進一步包含用一選自由SiD4、SiD2Cl2及ND3組成之群之氣體形成一氘化頂部介電層。
100‧‧‧半導體裝置
102‧‧‧矽基板
104‧‧‧SONOS閘極堆疊
106‧‧‧ONO部分
106A‧‧‧穿隧氧化物層
106B‧‧‧氮化物或氮氧化物電荷阱層
106C‧‧‧頂部氧化物層
108‧‧‧多晶矽閘極層
110‧‧‧源極及汲極區域
112‧‧‧通道區域
202‧‧‧程式化臨限電壓(VTP)
204‧‧‧抹除臨限電壓(VTE)
206‧‧‧規定最小值
302‧‧‧VTP
304‧‧‧VTE
306‧‧‧線
400‧‧‧半導體裝置
402‧‧‧基板
404‧‧‧閘極堆疊
404A‧‧‧穿隧介電層
404B‧‧‧多層電荷阱區域
404C‧‧‧頂部介電層
404D‧‧‧閘極層
406‧‧‧氘化層
408‧‧‧電荷阱層
410‧‧‧源極及汲極區域
412‧‧‧通道區域
414‧‧‧介電隔片
500‧‧‧半導體裝置
502‧‧‧基板
504‧‧‧閘極堆疊
504A‧‧‧穿隧介電層
504B‧‧‧多層電荷阱區域
504C‧‧‧頂部介電層
504D‧‧‧閘極層
506‧‧‧第一氘化層
508‧‧‧電荷阱層
510‧‧‧源極及汲極區域
512‧‧‧通道區域
514‧‧‧介電隔片
516‧‧‧第二氘化層
602‧‧‧基板
604‧‧‧圖案化閘極堆疊/基板之暴露部分
604A‧‧‧圖案化穿隧介電層
604B‧‧‧圖案化多層電荷阱區域
604C‧‧‧圖案化頂部介電層
604D‧‧‧圖案化閘極層
606‧‧‧圖案化氘化層
608‧‧‧圖案化電荷阱層
610‧‧‧源極及汲極區域
612‧‧‧通道區域
614‧‧‧介電隔片
620‧‧‧穿隧介電層
622‧‧‧多層電荷阱區域
624‧‧‧氘化層
626‧‧‧電荷阱層
628‧‧‧頂部介電層
630‧‧‧閘極層
632‧‧‧閘極堆疊
640‧‧‧摻雜物雜質原子
650‧‧‧源極及汲極尖端擴展區域
660‧‧‧摻雜物雜質原子
702‧‧‧基板
704‧‧‧圖案化閘極堆疊
704A‧‧‧圖案化穿隧介電層
704B‧‧‧圖案化多層電荷阱區域
704C‧‧‧圖案化頂部介電層
704D‧‧‧圖案化閘極層
706‧‧‧圖案化第一氘化層
708‧‧‧圖案化電荷阱層
710‧‧‧源極及汲極區域
712‧‧‧通道區域
716‧‧‧圖案化第二氘化層
720‧‧‧穿隧介電層
722‧‧‧多層電荷阱區域
724‧‧‧第一氘化層
726‧‧‧電荷阱層
727‧‧‧第二氘化層
圖1說明一習知非揮發性電荷阱記憶裝置之橫截面圖。
圖2為對於一習知非揮發性電荷阱記憶裝置而言臨限電壓(V)作為保留時間(秒鐘)之函數的曲線圖。
圖3為對於一習知非揮發性電荷阱記憶裝置而言臨限電壓(V)作為保留時間(秒鐘)之函數的曲線圖。
圖4說明根據本發明之一實施例之一非揮發性電荷阱記憶裝置的橫截面圖。
圖5說明根據本發明之一實施例之一非揮發性電荷阱記憶裝置的橫截面圖。
圖6A說明表示根據本發明之一實施例形成一非揮發性電荷阱記憶裝置之步驟的橫截面圖。
圖6B說明表示根據本發明之一實施例形成一非揮發性電荷阱記憶裝置之步驟的橫截面圖。
圖6C說明表示根據本發明之一實施例形成一非揮發性電荷阱記憶裝置之步驟的橫截面圖。
圖6D說明表示根據本發明之一實施例形成一非揮發性電荷阱記憶裝置之步驟的橫截面圖。
圖6E說明表示根據本發明之一實施例形成一非揮發性電荷阱記憶裝置之步驟的橫截面圖。
圖6F說明表示根據本發明之一實施例形成一非揮發性電荷阱記憶裝置之步驟的橫截面圖。
圖6G說明表示根據本發明之一實施例形成一非揮發性電荷阱記憶裝置之步驟的橫截面圖。
圖6H說明表示根據本發明之一實施例形成一非揮發性電荷阱記憶裝置之步驟的橫截面圖。
圖6I說明表示根據本發明之一實施例形成一非揮發性電荷阱記憶裝置之步驟的橫截面圖。
圖7A說明表示根據本發明之一實施例形成一非揮發性電荷阱記憶裝置之步驟的橫截面圖。
圖7B說明表示根據本發明之一實施例形成一非揮發性電荷阱記憶裝置之步驟的橫截面圖。
圖7C說明表示根據本發明之一實施例形成一非揮發性電荷阱記憶裝置之步驟的橫截面圖。
一種非揮發性電荷阱記憶裝置可包括一具有一氘化層之多層電荷阱區域。圖4說明根據本發明之一實施例之一非揮發性電荷阱記憶裝置的橫截面圖。
參照圖4，半導體裝置400包括一形成於一基板402之上之閘極堆疊404。半導體裝置400進一步包括位於閘極堆疊404任一側上之基板402中之源極及汲極區域410，其在位於閘極堆疊404下方之基板402中界定一通道區域412。閘極堆疊404包括一穿隧介電層404A、一多層電荷阱區域404B、一頂部介電層404C及一閘極層404D。因此，閘極層404D係與基板402電隔離。多層電荷阱區域404B包括一位於多層電荷阱區域404B之電荷阱層408與穿隧介電層404A之間之氘化層406。一對介電隔片414使閘極堆疊404之側壁隔離。
半導體裝置400可為任何非揮發性電荷阱記憶裝置。在一實施例中，半導體裝置400為一快閃型裝置，其中該電荷阱層為一導體層或一半導體層。根據本發明之另一實施例，半導體裝置400為一SONOS型裝置，其中該電荷阱層為一絕緣體層。按照慣例，SONOS代表"半導體-氧化物-氮化物-氧化物-半導體"，其中第一個"半導體"係指通道區域材料，第一個"氧 化物"係指穿隧介電層，"氮化物"係指電荷阱介電層，第二個"氧化物"係指頂部介電層(亦稱為阻擋介電層)且第二個"半導體"係指閘極層。然而，如下文所述，SONOS型裝置並不限於該等特定材料。
基板402且因此通道區域412可包含適用於半導體裝置製造之任何材料。在一實施例中，基板402為一包含可包括(但不限於)矽、鍺、矽-鍺或III-V化合物半導體材料之材料之單晶的塊狀基板。在另一實施例中，基板402包括一具有一頂部磊晶層之塊狀層。在一特定實施例中，該塊狀層包含可包括(但不限於)矽、鍺、矽-鍺、III-V化合物半導體材料及石英之材料之單晶，而該頂部磊晶層包含一可包括(但不限於)矽、鍺、矽-鍺及III-V化合物半導體材料之單晶層。在另一實施例中，基板402包括一在一位於一下部塊狀層上方之中間絕緣體層上的頂部磊晶層。該頂部磊晶層包含一可包括(但不限於)矽(亦即以形成一絕緣體上覆矽(SOI)半導體基板)、鍺、矽-鍺及III-V化合物半導體材料之單晶層。該絕緣體層包含可包括(但不限於)二氧化矽、氮化矽及氮氧化矽之材料。該下部塊狀層包含可包括(但不限於)矽、鍺、矽-鍺、III-V化合物半導體材料及石英之單晶。基板402且因此通道區域412可包括摻雜物雜質原子。在一特定實施例中，通道區域412為P型摻雜，且在一替代實施例中，通道區域412為N型摻雜。
基板402中之源極及汲極區域410可為具有與通道區域412相反導電性之任何區域。舉例而言，根據本發明之一實施例，源極及汲極區域410為N型摻雜區域而通道區域412為一P型摻雜區域。在一實施例中，基板402且因此通道區域412包含具有1×1015至1×1019個原子/立方公分範圍內之硼濃度的硼摻雜單晶矽。源極及汲極區域410包含具有5×1016至5×1019個 原子/立方公分範圍內之N型摻雜物濃度的磷摻雜或砷摻雜區域。在一特定實施例中，源極及汲極區域410在基板402中具有80至200奈米範圍內之深度。根據本發明之一替代實施例，源極及汲極區域410為P型摻雜區域而通道區域412為一N型摻雜區域。
穿隧介電層404A可為任何材料且具有適合於允許電荷載流子在施加閘極偏壓下穿隧進入電荷阱層同時在未使裝置偏壓時維持一合適漏電障壁之任何厚度。在一實施例中，穿隧介電層404A係藉由一熱氧化製程而形成且包含二氧化矽或氮氧化矽或其組合。在另一實施例中，穿隧介電層404A係藉由化學氣相沈積或原子層沈積而形成且包含一可包括(但不限於)氮化矽、氧化鉿、氧化鋯、矽酸鉿、氮氧化鉿、氧化鉿鋯及氧化鑭之介電層。在一特定實施例中，穿隧介電層404A具有1至10奈米範圍內之厚度。在一特定實施例中，穿隧介電層404A具有大約2奈米之厚度。
多層電荷阱區域404B可包含任何材料且具有適合於儲存電荷且因此使閘極堆疊404之臨限電壓升高之任何厚度。在一實施例中，多層電荷阱區域404B係藉由一化學氣相沈積製程而形成且包含可包括(但不限於)化學計量之氮化矽、富矽氮化矽及氮氧化矽之介電材料。根據本發明之一實施例，如圖4中所描繪，多層電荷阱區域404B包括一位於穿隧介電層404A與電荷阱層408之間之氘化層406。氘化層406及電荷阱層408可分別包含相同材料之氘化衍生物及未氘化衍生物。舉例而言，根據本發明之一實施例，氘化層406為氮氧化矽之氘化衍生物，而電荷阱層408係由氮氧化矽之氫化衍生物而形成。在一實施例中，多層電荷阱區域404B之總厚度係在5至10奈米之範圍內。在一特定實施例中，氘化層506之厚度：電荷阱層508之 厚度的比率分別大約為1：1。
多層電荷阱區域404B可在氘化層406與電荷阱層408之間具有一陡界面。亦即，根據本發明之一實施例，電荷阱層408係無氘的。或者，可形成一自氘化層406中之高氘濃度移動變化至電荷阱層408中之低氘濃度的氘原子濃度梯度。因此，根據本發明之一替代實施例，電荷阱層408為一部分氘化層，但具有低於氘化層406之氘濃度的氘濃度。
頂部介電層404C可為任何材料且具有適合於維持一電荷洩漏障壁而不會顯著減小閘極堆疊404之電容的任何厚度。在一實施例中，頂部介電層404C係藉由一化學氣相沈積製程而形成且包含二氧化矽、氮氧化矽、氮化矽或其組合。在另一實施例中，頂部介電層404C係藉由原子層沈積而形成且包含一可包括(但不限於)氧化鉿、氧化鋯、矽酸鉿、氮氧化鉿、氧化鉿鋯及氧化鑭之高k介電層。在一特定實施例中，頂部介電層404C具有1至20奈米範圍內之厚度。
閘極層404D可包含適用於在操作SONOS型電晶體期間調適偏壓之任何導體或半導體材料。根據本發明之一實施例，閘極層404D係藉由一化學氣相沈積製程而形成，且包含摻雜型多晶矽。在另一實施例中，閘極層404D係藉由物理氣相沈積而形成，且包含可包括(但不限於)金屬氮化物、金屬碳化物、金屬矽化物、鉿、鋯、鈦、鉭、鋁、釕、鈀、鉑、鈷及鎳之含金屬材料。
非揮發性電荷阱記憶裝置可包括一具有一層以上氘化層之多層電荷阱區域。圖5說明根據本發明之一實施例之一非揮發性電荷阱記憶裝置的橫截面圖。
參照圖5，半導體裝置500包括一形成於一基板502之上之閘極堆疊504。半導體裝置500進一步包括位於閘極堆疊504任一側上之基板502中之源極及汲極區域510，其在閘極堆疊504下方之基板502中界定一通道區域512。閘極堆疊504包括一穿隧介電層504A、一多層電荷阱區域504B、一頂部介電層504C及一閘極層504D。因此，閘極層504D係與基板502電隔離。多層電荷阱區域504B包括將多層電荷阱區域504B之電荷阱層508夾入其間之一第一氘化層506及一第二氘化層516。一對介電隔片514使閘極堆疊504之側壁隔離。
半導體裝置500可為結合圖4中之半導體裝置400所述之任何半導體裝置。基板502、源極及汲極區域510及通道區域512可包含分別結合圖4中之基板402、源極及汲極區域410及通道區域412所述之任何材料及摻雜物雜質原子。穿隧介電層504A、頂部介電層504C及閘極層504D可包含分別結合圖4中之穿隧介電層404A、頂部介電層404C及閘極層404D所述之任何材料。
然而，如圖5中所描繪，與半導體裝置400相反，半導體裝置500包括一具有位於電荷阱層508上方之第二氘化層516的多層電荷阱區域504B。第一氘化層506及電荷阱層508可包含分別結合圖4中之氘化層406及電荷阱層408所述之任何材料。另外，第二氘化層516亦可包含結合圖4中之氘化層406所述之任何材料。然而，根據本發明之一實施例，多層電荷阱區域504B之總厚度係在5至10奈米之範圍內，亦即多層電荷阱區域504B與圖4中之多層電荷阱區域404B具有相同範圍內之厚度。因此，氘化層與電荷阱層之相對厚度比率可不同於半導體裝置400之相對厚度比率。舉例而言，在 一實施例中，第一氘化層506之厚度：電荷阱層508之厚度：第二氘化層516之厚度的比率分別大約為1：2：1。
如同圖4中之多層電荷阱區域404B，多層電荷阱區域504B可在第一氘化層506與電荷阱層508之間具有一陡界面。同樣地，一第二陡界面可存在於第二氘化層516與電荷阱層508之間。亦即，根據本發明之一實施例，電荷阱層508係無氘的。或者，可形成一自第一及第二氘化層506及516中之高氘濃度移動變化至電荷阱層508中之低氘濃度的氘原子濃度梯度。因此，根據本發明之一替代實施例，電荷阱層508為一部分氘化層，但具有低於氘化層506及516之氘濃度的氘濃度。
非揮發性電荷阱記憶裝置可經製造以包括一具有一氘化層之多層電荷阱區域。圖6A至圖6I說明表示根據本發明之一實施例形成一非揮發性電荷阱記憶裝置之步驟的橫截面圖。
參照圖6A，提供一基板602。基板602可包含分別結合圖4及圖5中之基板402及502所述之任何材料且具有分別結合圖4及圖5中之基板402及502所述之任何特徵。
參照圖6B，一穿隧介電層620形成於基板602之上表面上。穿隧介電層620可由分別結合圖4及圖5中之穿隧介電層404A及504A所述之任何材料、任何製程而形成且具有分別結合圖4及圖5中之穿隧介電層404A及504A所述之任何厚度。
參照圖6C，一多層電荷阱區域622形成於穿隧介電層620之上表面上。根據本發明之一實施例，如圖6C中所描繪，多層電荷阱區域622包括一位於穿隧介電層620與一電荷阱層626之間之氘化層624。氘化層624 及電荷阱層626可包含分別結合圖4中之氘化層406及電荷阱層408所述之任何材料且具有分別結合圖4中之氘化層406及電荷阱層408所述之任何厚度。多層電荷阱區域622且因此氘化層624及電荷阱層626可藉由適合於在穿隧介電層620上方提供大體上均一覆蓋之任何製程而形成。根據本發明之一實施例，多層電荷阱區域622係藉由一化學氣相沈積製程而形成。在一實施例中，首先使用氘化形成氣體形成氘化層624且隨後接著使用未氘化形成氣體形成電荷阱層626。在一特定實施例中，多層電荷阱區域622大體上包含氮氧化矽，其中首先使用諸如(但不限於)氘化矽烷(SiD4)、氘化二氯矽烷(SiD2Cl2)、氧化亞氮(N2O)、氘化氨(ND3)及氧氣(O2)之形成氣體形成氘化層624。接著使用諸如(但不限於)未氘化雙(第三丁基胺基)矽烷(未氘化BTBAS)、矽烷(SiH4)、二氯矽烷(SiH2Cl2)、N2O、氨氣(NH3)及O2之形成氣體形成電荷阱層626。在一特定實施例中，氘化層624及電荷阱層626係在同一處理步驟中形成，亦即其在使氘化形成氣體無縫轉化為未氘化形成氣體之同一處理腔室中形成。
氘化層624與電荷阱層626之界面處可存在一陡氘化及未氘化接面。因此，根據本發明之一實施例，電荷阱層626保持無氘。或者，一些存在於氘化層624中之氘可在使電荷阱層626沈積期間或在後續高溫處理步驟期間遷移至電荷阱層626中。亦即，可形成一自氘化層624中之高氘濃度移動變化至電荷阱層626中之低氘濃度的氘原子濃度梯度。因此，根據本發明之一替代實施例，電荷阱層626變為一部分氘化層，但具有低於氘化層624之氘濃度的氘濃度。在一特定實施例中，使用氘化形成氣體以形成一具有低於氘化層624之氘濃度的氘濃度之部分氘化電荷阱層626。
參照圖6D，一頂部介電層628形成於多層電荷阱區域622之上表面上。頂部介電層628可由分別結合圖4及圖5中之頂部介電層404C及504C所述之任何材料、任何製程而形成且具有分別結合圖4及圖5中之頂部介電層404C及504C所述之任何厚度。根據本發明之一替代實施例，頂部介電層628係藉由使用氘化形成氣體而形成。在該種實施例中，氘化頂部介電層628隨後充當氘源以在後續退火製程期間於多層電荷阱區域622中形成一無阱層。在一特定替代實施例中，氘化頂部介電層628係使用諸如(但不限於)SiD4、SiD2Cl2及N2O之形成氣體而形成。
參照圖6E，一閘極層630形成於頂部介電層628之上表面上。閘極層630可由分別結合圖4及圖5中之閘極層404D及504D所述之任何材料及任何製程而形成。因此，一閘極堆疊632可形成於基板602上方。
參照圖6F，閘極堆疊632經圖案化以於基板602上方形成一圖案化閘極堆疊604。圖案化閘極堆疊604包括一圖案化穿隧介電層604A、一圖案化多層電荷阱區域604B、一圖案化頂部介電層604C及一圖案化閘極層604D。圖案化多層電荷阱區域604B包括一圖案化氘化層606及一圖案化電荷阱層608。可藉由適合於向對基板602具有高選擇性之閘極堆疊604提供大體上垂直之側壁的任何製程使閘極堆疊632圖案化以形成圖案化閘極堆疊604。根據本發明之一實施例，藉由微影及蝕刻製程使閘極堆疊632圖案化以形成圖案化閘極堆疊604。在一特定實施例中，蝕刻製程為一利用諸如(但不限於)四氟化碳(CF4)、O2、溴化氫(HBr)及氯氣(Cl2)之氣體的各向異性蝕刻製程。
參照圖6G，可能需要將摻雜物雜質原子640植入基板之暴露 部分604以形成源極及汲極尖端擴展區域650。如下文所述，源極及汲極尖端擴展區域650將最終變為隨後形成之源極及汲極區域之一部分。因此，如圖6G中所描繪，藉由形成如由圖案化閘極堆疊604之位置所界定之源極及汲極尖端擴展區域650，可界定通道區域612。在一實施例中，如下文所述，用以形成源極及汲極尖端擴展區域650之摻雜物雜質原子的導電型及濃度與彼等用以形成源極及汲極區域之摻雜物雜質原子的導電型及濃度大體上相同。
參照圖6H，可能需要於圖案化閘極堆疊604之側壁上形成一對介電隔片614。最後，參照圖6I，藉由將摻雜物雜質原子660植入基板之暴露部分604而形成源極及汲極區域610。源極及汲極區域610可具有如彼等分別結合圖4及圖5中之源極及汲極區域410及510所述之任何特徵。根據本發明之一實施例，如圖6I中所描繪，源極及汲極區域610之輪廓係由介電隔片614、圖案化閘極堆疊604及源極及汲極尖端擴展區域650來界定。
非揮發性電荷阱記憶裝置可經製造以包括一具有一層以上氘化層之多層電荷阱區域。圖7A至圖7C說明表示根據本發明之一實施例形成一非揮發性電荷阱記憶裝置之步驟的橫截面圖。
參照圖7A，提供一形成於基板702之上表面上之穿隧介電層720。基板702可包含分別結合圖4及圖5中之基板402及502所述之任何材料且具有分別結合圖4及圖5中之基板402及502所述之任何特徵。穿隧介電層720可由分別結合圖4及圖5中之穿隧介電層404A及504A所述之任何材料、任何製程而形成且具有分別結合圖4及圖5中之穿隧介電層404A及504A所述之任何厚度。
參照圖7B，一多層電荷阱區域722形成於穿隧介電層720之上表面上。根據本發明之一實施例，多層電荷阱區域722包括一位於穿隧介電層720與一電荷阱層726之間之第一氘化層724。另外，如圖7B中所描繪，多層電荷阱區域722包括一位於電荷阱層726之上表面上之第二氘化層727。第一氘化層724、電荷阱層726及第二氘化層727可包含分別結合圖5中之第一氘化層506、電荷阱層508及第二氘化層516所述之任何材料且具有分別結合圖5中之第一氘化層506、電荷阱層508及第二氘化層516所述之任何厚度。多層電荷阱區域722且因此第一及第二氘化層724及727及電荷阱層726可藉由適合於在穿隧介電層720上方提供大體上均一覆蓋之任何製程而形成。根據本發明之一實施例，多層電荷阱區域722係藉由一化學氣相沈積製程而形成。在一實施例中，首先使用氘化形成氣體形成第一氘化層724，接著使用未氘化形成氣體形成電荷阱層726，且最後使用氘化形成氣體形成第二氘化層727。在一特定實施例中，多層電荷阱區域722大體上包含氮氧化矽，其中首先使用諸如(但不限於)SiD4、SiD2Cl2、N2O、ND3及O2之形成氣體形成第一氘化層724。接著使用諸如(但不限於)未氘化BTBAS、SiH4、SiH2Cl2、N2O、NH3及O2之形成氣體形成電荷阱層626。最後，使用諸如(但不限於)SiD4、SiD2Cl2、N2O、ND3及O2之形成氣體形成第二氘化層727。在一特定實施例中，第一氘化層724、電荷阱層726及第二氘化層727係在同一處理步驟中形成，亦即其在使氘化形成氣體無縫轉化為未氘化形成氣體且再轉化為氘化形成氣體之同一處理腔室中形成。
第一氘化層724、第二氘化層727與電荷阱層726之界面處可存在一陡氘化及未氘化接面。因此，根據本發明之一實施例，電荷阱層726 保持無氘。或者，一些存在於第一及第二氘化層724及727中之氘可在使電荷阱層726及第二氘化層727沈積期間或在後續高溫處理步驟期間遷移至電荷阱層726中。亦即，可形成一自第一及第二氘化層724及727中之高氘濃度移動變化至電荷阱層726中之低氘濃度的氘原子濃度梯度。因此，根據本發明之一替代實施例，電荷阱層726變為一部分氘化層，但具有低於第一及第二氘化層724及727之氘濃度的氘濃度。在一特定實施例中，使用氘化形成氣體以形成一具有低於氘化層724之氘濃度的氘濃度之部分氘化電荷阱層726。
參照圖7C，進行類似於彼等結合圖6D至圖6I所述之處理步驟的處理步驟以形成一具有一層以上氘化層之非揮發性電荷阱記憶裝置。因此，於基板702之上形成一圖案化閘極堆疊704。於圖案化閘極堆疊704之任一側上形成源極及汲極區域710，界定一通道區域712。圖案化閘極堆疊704包括一圖案化穿隧介電層704A、一圖案化多層電荷阱區域704B、一圖案化頂部介電層704C及一圖案化閘極層704D。圖案化多層電荷阱區域704B包括將圖案化電荷阱層708夾入其間之一圖案化第一氘化層706及一圖案化第二氘化層716。
因此，已揭示一種非揮發性電荷阱記憶裝置。該裝置包括一具有一通道區域及一對源極及汲極區域之基板。一閘極堆疊係在該基板上方、在該通道區域之上且在該對源極及汲極區域之間。根據本發明之一實施例，該閘極堆疊包括一具有一第一氘化層之多層電荷阱區域。在一實施例中，該多層電荷阱區域進一步包括一無氘電荷阱層。在一替代實施例中，該多層電荷阱區域包括一具有低於該第一氘化層之氘濃度的氘濃度之部分 氘化電荷阱層。
400‧‧‧半導體裝置
402‧‧‧基板
404‧‧‧閘極堆疊
404A‧‧‧穿隧介電層
404B‧‧‧多層電荷阱區域
404C‧‧‧頂部介電層
404D‧‧‧閘極層
406‧‧‧氘化層
408‧‧‧電荷阱層
410‧‧‧源極及汲極區域
412‧‧‧通道區域
414‧‧‧介電隔片

Claims (20)

  1. 一種非揮發性電荷阱記憶裝置，其包含：一閘極堆疊，其係安置於一基板之一通道區域上方，其中該閘極堆疊包含一具有一第一層和一第二層之多層電荷阱區域，該第一層係安置於該通道區域與該第二層之間，其中該第一層包含一第一氘梯度，該第一氘梯度從該通道區域附近之一第一氘濃度降低至該第二層附近之一第二氘濃度。
  2. 如請求項1之非揮發性電荷阱記憶裝置，其中該多層電荷阱區域進一步包含一第三層，該第二層係安置於該第一層與該第三層之間，其中該第三層包含一第二氘梯度，該第二氘梯度從該第二層附近之一第三氘濃度增加至該第三層之一上表面附近之一第四氘濃度。
  3. 如請求項1之非揮發性電荷阱記憶裝置，其中該第二層係電荷阱層。
  4. 如請求項1之非揮發性電荷阱記憶裝置，進一步包含：一介電層，其係安置於該多層電荷阱區域上方。
  5. 如請求項4之非揮發性電荷阱記憶裝置，其中該介電層係一包含氧化鉿、氧化鋯、矽酸鉿、氮氧化鉿、氧化鉿鋯或氧化鑭中至少之一之高k介電層。
  6. 如請求項4之非揮發性電荷阱記憶裝置，其中該介電層包含氘。
  7. 如請求項4之非揮發性電荷阱記憶裝置，其中該介電層之厚度係在1至20奈米之範圍內。
  8. 如請求項4之非揮發性電荷阱記憶裝置，進一步包含：一金屬閘極層，其係安置於該介電層上方。
  9. 如請求項1之非揮發性電荷阱記憶裝置，其中該閘極堆疊係進一步安置於一源極區域及一汲極區域之間。
  10. 一種非揮發性電荷阱記憶裝置，其包含：一閘極堆疊，其係安置於一基板之一通道區域之上，其中該閘極堆疊包含一多層電荷阱區域，該多層電荷阱區域具有一第一氘化無阱層與一第二無氘阱層，其中該多層電荷阱區域包含位於該第一氘化無阱層與該第二無氘阱層之間的一第一陡界面。
  11. 如請求項10之非揮發性電荷阱記憶裝置，其中該第一陡界面係通過將該第一氘化無阱層之一有限氘濃度從該第二無氘阱層之一零氘濃度分離的接面限定。
  12. 如請求項10之非揮發性電荷阱記憶裝置，其中該多層電荷阱區域進一步包含一第三氘化無阱層，其中該第二無氘阱層係位於該第一氘化無阱層與該第三氘化無阱層之間，其中該多層電荷阱區域包含位於該第三氘化無阱層與該第二無氘阱層之間的一第二陡界面。
  13. 如請求項10之非揮發性電荷阱記憶裝置，進一步包含：一介電層，其係安置於該多層電荷阱區域上方。
  14. 如請求項13之非揮發性電荷阱記憶裝置，其中該介電層係一包含氧化鉿、氧化鋯、矽酸鉿、氮氧化鉿、氧化鉿鋯或氧化鑭中至少之一之高k介電層。
  15. 如請求項13之非揮發性電荷阱記憶裝置，其中該介電層包含氘。
  16. 如請求項13之非揮發性電荷阱記憶裝置，進一步包含：一金屬閘極層，其係安置於該介電層上方。
  17. 如請求項10之非揮發性電荷阱記憶裝置，其中該閘極堆疊係進一步安置於一源極區域及一汲極區域之間。
  18. 一種製造非揮發性電荷阱記憶裝置之方法，其包含：於一基板之一上表面上形成一穿隧介電層；及於該穿隧介電層之上表面上形成一多層電荷阱區域，其中該多層電荷阱區域包含一第一層和一第二層，該第一層係安置於該穿隧介電層與該第二層之間，其中該第一層包含一第一氘梯度，該第一氘梯度從該穿隧介電層附近之一第一氘濃度降低至該第二層附近之一第二氘濃度。
  19. 如請求項18之方法，其中該多層電荷阱區域進一步包含一第三層，其中該第二層係位於該第一層與該第三層之間，並且其中該第三層包含一第二氘梯度，該第二氘梯度從該第二層附近之一第三氘濃度增加至該第三層之一上表面附近之一第四氘濃度。
  20. 如請求項19之方法，進一步包含：於該第三層之該上表面上形成一高k介電層，該高k介電層包含氧化鉿、氧化鋯、矽酸鉿、氮氧化鉿、氧化鉿鋯或氧化鑭中至少之一。
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