CN112614854A

CN112614854A - 3d存储器件及其制造方法

Info

Publication number: CN112614854A
Application number: CN202011409870.6A
Authority: CN
Inventors: 肖亮; 伍术
Original assignee: Yangtze Memory Technologies Co Ltd
Current assignee: Yangtze Memory Technologies Co Ltd
Priority date: 2020-12-03
Filing date: 2020-12-03
Publication date: 2021-04-06
Anticipated expiration: 2040-12-03
Also published as: CN112614854B

Abstract

本申请公开了一种3D存储器件及其制造方法，该3D存储器件包括：CMOS电路；以及存储单元阵列，存储单元阵列包括：叠层结构，叠层结构包括交替堆叠的多个层间介质层与多个栅极导体；贯穿叠层结构的多个沟道柱；公共源区，与每个沟道柱的一端电连接，每个沟道柱的另一端与CMOS电路电连接；以及导电插塞，与公共源区电连接，并且自公共源区向存储单元阵列的远离CMOS电路的表面延伸，从而提供较短的导电路径，并且该导电插塞在3D存储器件的制造过程中还可以作为放电路径以保护3D存储器件。

Description

3D存储器件及其制造方法

技术领域

本发明涉及存储器技术领域，特别涉及一种3D存储器件及其制造方法。

背景技术

存储器件的存储密度的提高与半导体制造工艺的进步密切相关。随着半导体制造工艺的特征尺寸越来越小，存储器件的存储密度越来越高。为了进一步提高存储密度，已经开发出三维结构的存储器件(即，3D存储器件)。3D存储器件包括沿着垂直方向堆叠的多个存储单元，在单位面积的晶片上可以成倍地提高集成度，并且可以降低成本。

现有的3D存储器件主要用作非易失性的闪存。两种主要的非易失性闪存技术分别采用NAND和NOR结构。与NOR存储器件相比，NAND存储器件中的读取速度稍慢，但写入速度快，擦除操作简单，并且可以实现更小的存储单元，从而达到更高的存储密度。因此，采用NAND结构的3D存储器件获得了广泛的应用。

在NAND结构的3D存储器件中，采用半导体衬底形成CMOS电路，采用叠层结构形成存储单元阵列，该叠层结构包括选择晶体管和存储晶体管的栅极导体，然后将CMOS电路和存储单元阵列彼此键合。在该3D存储器件中，采用大量金属布线提供CMOS电路与存储单元阵列之间的电连接，布线密度的增加将会影响3D存储器件的良率和可靠性。期望进一步改进3D存储器件的结构及其制造方法，以提高3D存储器件的良率和可靠性。

发明内容

鉴于上述问题，本发明的目的在于提供一种3D存储器件及其制造方法，通过导电插塞将公共源区的导电路径从阵列单元的的远离CMOS电路的表面引出，减小了导电路径的长度，并且该导电插塞在3D存储器件的制造过程中还可以作为放电路径以保护3D存储器件，从而提高3D存储器件的良率和可靠性。

根据本发明的实施例的一方面，提供一种3D存储器件，包括：CMOS电路；以及存储单元阵列，所述存储单元阵列包括：叠层结构，所述叠层结构包括交替堆叠的多个层间介质层与多个栅极导体；贯穿所述叠层结构的多个沟道柱；公共源区，与每个所述沟道柱的一端电连接，每个所述沟道柱的另一端与所述CMOS电路电连接；以及导电插塞，与所述公共源区电连接，并且自所述公共源区向所述存储单元阵列的远离所述CMOS电路的表面延伸。

可选地，所述公共源区包括导电层，所述存储单元阵列还包括：隔离层，与所述叠层结构分别位于所述导电层的相对的两个表面；以及源极引线，位于所述隔离层的远离所述导电层的表面，其中，所述导电插塞穿过所述隔离层并分别与所述导电层、所述源极引线连接。

可选地，所述存储单元阵列还包括：CMOS电路引线，位于所述隔离层的远离所述导电层的表面并与所述源极引线分隔；以及导电通道，其一端与所述CMOS电路电连接，另一端穿过所述导电层和所述隔离层，并与所述CMOS电路引线连接。

根据本发明的实施例的另一方面，提供一种3D存储器件的制造方法，包括：形成存储单元阵列；形成COMS电路；以及将所述存储单元阵列与所述COMS电路电连接，所述存储单元阵列包括：叠层结构，所述叠层结构包括交替堆叠的多个层间介质层与多个栅极导体；贯穿所述叠层结构的多个沟道柱；公共源区，与每个所述沟道柱的一端电连接，每个所述沟道柱的另一端与所述CMOS电路电连接；以及导电插塞，与所述公共源区电连接，并且自所述公共源区向所述存储单元阵列的远离所述CMOS电路的表面延伸。

可选地，所述公共源区包括导电层，所述形成存储单元阵列的步骤包括：在第一半导体衬底上形成隔离层；在所述隔离层上形成所述导电层；形成穿过所述导电层与所述隔离层的所述导电插塞；以及在所述导电层上形成所述叠层结构，并形成贯穿所述叠层结构的多个沟道柱。

可选地，在所述形成穿过所述导电层与所述隔离层的所述导电插塞的步骤之后，所述导电层与所述第一半导体衬底通过所述导电插塞电连接，以形成所述导电层与所述第一半导体衬底之间的放电路径。

可选地，在所述在第一半导体衬底上形成隔离层的步骤之前，形成所述存储单元阵列的步骤还包括：在所述第一半导体衬底表面形成停止层，所述隔离层覆盖所述停止层，所述导电插塞还穿过所述停止层；在所述将所述存储单元阵列与所述CMOS电路电连接的步骤之后，所述制造方法还包括：去除所述第一半导体衬底，以暴露所述导电插塞，其中，在所述去除所述第一半导体衬底的步骤中，所述停止层保护所述隔离层。

可选地，所述形成所述存储单元阵列的步骤还包括形成导电通道，所述导电通道的一端与所述CMOS电路电连接，另一端穿过所述导电层和所述隔离层，并与所述停止层接触。

可选地，在所述去除所述第一半导体衬底的步骤之后，所述制造方法还包括去除所述停止层，以将所述导电通道和所述导电插塞暴露在所述隔离层的远离所述导电层的表面。

可选地，在所述去除所述停止层的步骤之后，所述制造方法还包括在所述隔离层的远离所述导电层的表面形成分隔的CMOS电路引线与源极引线，所述CMOS电路引线与所述导电通道连接，所述源极引线与所述导电插塞连接。

可选地，所述停止层包括氮化硅层。

根据该实施例的3D存储器件，通过将与公共源区相连的导电插塞延伸到存储单元阵列的远离CMOS电路的表面，从而提供较短的导电路径，进而减少导电路径的寄生电阻、降低了在制造过程中由于导电路径过长而提升工艺难度导致断路的概率。

进一步的，在存储单元阵列的制造过程中，由于与公共源区相连的导电插塞与第一半导体衬底之间形成放电路径，从而在高压制造工艺中保护存储单元阵列。

因此，根据该实施例的3D存储器件提高了良率和可靠性。

附图说明

通过以下参照附图对本发明实施例的描述，本发明的上述以及其他目的、特征和优点将更为清楚，在附图中：

图1a和1b分别示出3D存储器件的存储单元串的等效电路图和结构示意图。

图2a示出了相关技术的3D存储器件的存储单元阵列的透视图。

图2b示出了相关技术的3D存储器件的截面图。

图3示出了本发明实施例的3D存储器件制造方法的流程图。

图4a至6d示出根据本发明实施例的3D存储器件制造方法的各个阶段的截面图。

具体实施方式

以下将参照附图更详细地描述本发明。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的半导体结构。

应当理解，在描述器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将器件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。

如果为了描述直接位于另一层、另一个区域上面的情形，本文将采用“直接在……上面”或“在……上面并与之邻接”的表述方式。

在本申请中，术语“半导体结构”指在制造存储器件的各个步骤中形成的整个半导体结构的统称，包括已经形成的所有层或区域。在下文中描述了本发明的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本发明。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本发明。

如图1a所示，存储单元串的第一端连接至位线(Bit-Line,BL)，第二端连接至源极线(Source Line,SL)。存储单元串包括在第一端和第二端之间串联连接的多个晶体管，包括：第一选择晶体管(漏极侧选择晶体管)Q1、存储晶体管M1至M4以及第二选择晶体管(源极侧选择晶体管)Q2。第一选择晶体管Q1的栅极连接至漏极选择栅线(Selection Gate forDrain,SGD)，又称顶部栅选择线。第二选择晶体管Q2的栅极连接至源极选择栅线(Selection Gate for Source,SGS)，又称底部栅选择线。存储晶体管M1至M4的栅极分别连接至字线(Word-Line)WL1至WL4的相应字线。

如图1b所示，存储单元串的选择晶体管Q1和Q2分别包括顶部栅极导体122和底部栅极到体层123，存储晶体管M1至M4分别包括栅极导体121。栅极导体121、122和123与存储单元串中的晶体管的堆叠顺序一致，相邻的栅极导体之间彼此采用层间绝缘层隔开，从而形成叠层结构。进一步地，存储单元串包括沟道柱110。沟道柱110与叠层结构相邻或者贯穿叠层结构。在沟道柱110的中间部分，栅极导体121与沟道层111之间夹有隧穿介质层112、电荷存储层113和栅介质层114，从而形成存储晶体管M1至M4。在沟道柱110的两端，栅极导体122和123与沟道层111之间夹有栅介质层114，从而形成选择晶体管Q1和Q2。

在该实施例中，沟道层111例如由多晶硅组成，隧穿介质层112和栅介质层114分别由氧化物组成，例如氧化硅，电荷存储层113由包含量子点或者纳米晶体的绝缘层组成，例如包含金属或者半导体的微粒的氮化硅，栅极导体121、122和123由金属组成，例如钨。沟道层111用于提供控选择晶体管和控制晶体管的沟道区，沟道层111的掺杂类型与选择晶体管和控制晶体管的类型相同。例如，对于N型的选择晶体管和控制晶体管，沟道层111可以是N型掺杂的多晶硅。

在该实施例中，沟道柱110的芯部为沟道层111，隧穿介质层112、电荷存储层113和栅介质层114形成围绕芯部侧壁的叠层结构。在替代的实施例中，沟道柱110的芯部为附加的绝缘层，沟道层111、隧穿介质层112、电荷存储层113和栅介质层114形成围绕半导体层的叠层结构。

在该实施例中，选择晶体管Q1和Q2、存储晶体管M1至M4使用公共的沟道层111和栅介质层114。在沟道柱110中，沟道层111提供多个晶体管的源漏区和沟道层。在替代的实施例中，可以采用彼此独立的步骤，分别形成选择晶体管Q1和Q2的半导体层和栅介质层以及存储晶体管M1至M4的半导体层和栅介质层。在沟道柱110中，选择晶体管Q1和Q2的半导体层与存储晶体管M1至M4的半导体层彼此电连接。

在一些其他实施例中，选择晶体管Q1也可以制作成如存储晶体管M1至M4那样的结构，具体为在沟道柱110的上部，栅极导体121与沟道层111之间夹有隧穿介质层112、电荷存储层113和栅介质层114，从而形成选择晶体管Q1。由于选择晶体管Q1与存储晶体管M1至M4的结构相同，从而可以简化沟道柱的形成工艺。

在写入操作中，存储单元串利用FN隧穿效应将数据写入存储晶体管M1至M4中的选定存储晶体管。以存储晶体管M2为例，在源极线SL接地的同时，源极选择栅线SGS偏置到大约零伏电压，使得对应于源极选择栅线SGS的选择晶体管Q2断开，漏极选择栅线SGD偏置到高电压VDD，使得对应于漏极选择栅线SGD的选择晶体管Q1导通。进一步地，位线BL2接地，字线WL2偏置于编程电压VPG，例如20V左右，其余字线偏置于低电压VPS1。由于只有选定存储晶体管M2的字线电压高于隧穿电压，因此，该存储晶体管M2的沟道区的电子，经由隧穿介质层112到达电荷存储层113，从而将数据转变成电荷存储于存储晶体管M2的电荷存储层113中。

在读取操作中，存储单元串根据存储晶体管M1至M4中的选定存储晶体管的导通状态判断电荷存储层中的电荷量，从而获得该电荷量表征的数据。以存储晶体管M2为例，字线WL2偏置于读取电压VRD，其余字线偏置于高电压VPS2。存储晶体管M2的导通状态与其阈值电压相关，即与电荷存储层中的电荷量相关，从而根据存储晶体管M2的导通状态可以判断数据值。存储晶体管M1、M3和M4始终处于导通状态，因此，存储单元串的导通状态取决于存储晶体管M2的导通状态。控制电路根据位线BL和源极线SL上检测的电信号判断存储晶体管M2的导通状态，从而获得存储晶体管M2中存储的数据。

图2a示出了相关技术的3D存储器件的存储单元阵列的透视图，为了清楚起见，在图2a中未示出3D存储器件中的各个绝缘层。

在该实施例中示出的3D存储器件包括4*4共计16个存储单元串，每个存储单元串包括4个存储单元，从而形成4*4*4共计64个存储单元的存储器阵列。可以理解，本发明不限于此，3D存储器件可以包括任意多个存储单元串，例如，1024个，每个存储单元串中的存储单元数量可以为任意多个，例如，32个或64个。

在3D存储器件中，存储单元串分别包括各自的沟道柱110，以及公共的栅极导体121、122和123。栅极导体121、122和123与存储单元串中的晶体管的堆叠顺序一致，相邻的栅极导体之间彼此采用层间绝缘层隔开，从而形成叠层结构120。在图中未示出层间绝缘层。

沟道柱110的内部结构如图1b所示，在此不再进行详细说明。在沟道柱110的中间部分，栅极导体121与沟道柱110内部的沟道层111、隧穿介质层112、电荷存储层113和栅介质层114一起，形成存储晶体管M1至M4。在沟道柱110的两端，栅极导体122和123与沟道柱110内部的沟道层111和栅介质层114一起，形成选择晶体管Q1和Q2。

沟道柱110贯穿叠层结构120，并且排列成阵列，同一列的多个沟道柱110的第一端共同连接至同一条位线(即位线BL1至BL4之一)，第二端共同连接至衬底101，第二端经由衬底100形成共源极连接。

漏极侧选择晶体管Q1的栅极导体122由栅线缝隙(gate line slit)107分割成不同的栅线。同一行的多个沟道柱110的栅线共同连接至同一条漏极选择栅线(即漏极选择栅线SGD1至SGD4之一)。

存储晶体管M1和M4的栅极导体121按照不同的层面分别连接成一体。如果存储晶体管M1和M4的栅极导体121由栅线缝隙107分割成不同的栅线，则同一层面的栅线经由各自的导电通道131到达互连层132，从而彼此互连，然后经由导电通道133连接至同一条字线(即字线WL1至WL4之一)。

源极侧选择晶体管Q2的栅极导体连接成一体。如果源极侧选择晶体Q2的底部栅极导体123由栅线缝隙107分割成不同的栅线，则栅线经由各自的导电通道131到达互连层132，从而彼此互连，然后经由导电通道133连接至同一条源极选择线SGS。

图2b示出了相关技术的3D存储器件的截面图。

如图2b所示，3D存储器件包括存储阵列单元100与CMOS电路200，其中，存储阵列单元100包括：衬底101、位于衬底101上的公共源区102，位于衬底101上的叠层结构120，穿过叠层结构120的多个沟道柱110、穿过叠层结构120的公共源极导电通道140以及具有金属布线的布线层。CMOS电路200包括：衬底201、贯穿衬底201的导电插塞203、位于衬底201背面21的CMOS电路引线202以及具有金属布线的布线层。其中，存储阵列单元100提供选择晶体管和存储晶体管，然后将CMOS电路200和存储单元阵列100彼此键合。CMOS电路200和存储单元阵列100均包含布线层，其中采用大量金属布线提供CMOS电路200和存储单元阵列100之间的电连接。

然而，本申请的发明人发现，在一些高压工艺中(例如等离子体化学气相沉积工艺)，腔室内的悬浮颗粒(例如多晶硅颗粒)会对3D存储器件放电从而导致器件的良率下降，并且在形成公共源极导电通道140时，由于公共源极导电通道140需要穿过叠层结构120导致路径过长，工艺的限制可能也会导致器件的良率下降。

图3示出了本发明实施例的3D存储器件制造方法的流程图，图4a至6d示出根据本发明实施例的3D存储器件制造方法的各个阶段的截面图。

本发明实施例的3D存储器件制造方法开始于第一半导体衬底301，如图4a所示，在该实施例中，第一半导体衬底301例如是单晶硅衬底。

在步骤S01中，在第一半导体衬底301上依次形成堆叠的停止层302、隔离层303以及导电层304，然后形成穿过停止层302、隔离层303以及导电层304的导电插塞305，如图4a所示，其中，导电插塞305分别与第一半导体衬底301、导电层304电连接，在后续的高压工艺步骤中，导电插塞305可以作为导电层302与第一半导体衬底301的放电路径，从而保护3D存储器件。

在该步骤中，停止层302的材料包括氮化硅、隔离层303的材料包括氧化硅、导电层304的材料包括多晶硅、导电插塞305的材料包括金属钨。然而本发明实施例并不限于此，本领域技术人员可以根据需要对停止层302、隔离层303、导电层304以及导电插塞305的材料进行其他设置。

在一些其他实施例中，也可以去掉停止层302直接在第一半导体衬底301上形成隔离层303，从而简化工艺步骤。

在步骤S02中，在导电层304上形成叠层结构308a，如图4b所示。

该叠层结构308a包括堆叠的多个牺牲层307，相邻的牺牲层307由层间绝缘层彼此隔开。在该实施例中，层间绝缘层例如由氧化硅组成，牺牲层307例如由氮化硅组成。

如下文所述，牺牲层307将置换成栅极导体312，为了形成从栅极导体312到达字线的导电通道，多个牺牲层307例如图案化为台阶状，即，每个牺牲层307的边缘部分相对于上方的牺牲层307暴露以提供电连接区。在多个牺牲层307的图案化步骤之后，可以采用填充层覆盖叠层结构308a。层间绝缘层与填充层均可采用由氧化硅组成的介质材料306形成，然而，本发明实施例并不限于此，还可以采用多种介质材料和多个独立的沉积步骤形成填充层与多个牺牲层307之间的多个层间绝缘层。

在步骤S03中，在叠层结构308a中形成沟道孔，并在沟道孔中形成沟道柱309。如图4b所示。在该实施例中，例如在半导体结构的表面上形成光致抗蚀剂掩模，然后进行各向异性蚀刻，在叠层结构中形成沟道孔。各向异性蚀刻可以采用干法蚀刻，如离子铣蚀刻、等离子蚀刻、反应离子蚀刻、激光烧蚀。例如，通过控制蚀刻时间，使得蚀刻在导电层304表面附近停止。在蚀刻之后通过在溶剂中溶解或灰化去除光致抗蚀剂掩模。沟道柱309的下部包括半导体层。进一步地，沟道柱309包括从其上部延伸至半导体层的沟道层。为了清楚起见，在图4b中未示出沟道柱309的内部结构。可参见图1b。

优选地，在沟道孔中形成假沟道柱。假沟道柱(dummy channel)与沟道柱309的内部结构可以相同，并且至少穿过叠层结构中的至少一部分栅极导体。然而，在最终的3D存储器件中，假沟道柱的上端未与布线层相连接，从而仅仅提供机械支撑作用，而没有用于形成选择晶体管和存储晶体管。

在步骤S04中，将牺牲层307替换为栅极导体312。具体的，在叠层结构308a中形成栅线缝隙310，如图4c所示。采用层间绝缘层作为蚀刻停止层，经由栅线缝隙310通过蚀刻去除牺牲层307以形成空腔311，如图4d所示。采用金属层填充空腔311以形成栅极导体312，并去除栅线缝隙310中的金属层重新暴露栅线缝隙310，如图4e所示。在栅线隙310中填充介质层306，如图4f所示。其中，多个栅极导体312和层间绝缘层交替堆叠形成叠层结构308b。相应地，多个沟道柱309贯穿叠层结构308b。

在形成栅线缝隙310时，可以采用各向异性蚀刻，例如采用干法蚀刻，如离子铣蚀刻、等离子蚀刻、反应离子蚀刻、激光烧蚀。例如，通过控制蚀刻时间，使得蚀刻在导电层304的表面附近停止。在该实施例中，栅线缝隙310将栅极导体312分割成多条栅线。

在形成空腔311时，利用栅线缝隙310作为蚀刻剂通道，采用各向同性蚀刻去除叠层结构中的牺牲层307从而形成空腔311。各向同性蚀刻可以采用选择性的湿法蚀刻或气相蚀刻。在湿法蚀刻中使用蚀刻溶液作为蚀刻剂，其中，将半导体结构浸没在蚀刻溶液中。在气相蚀刻中使用蚀刻气体作为蚀刻剂，其中，将半导体结构暴露于蚀刻气体中。

在叠层结构中的层间绝缘层和牺牲层307分别由氧化硅和氮化硅组成的情形下，在湿法蚀刻中可以采用磷酸溶液作为蚀刻剂，在气相蚀刻中可以采用C₄F₈、C₄F₆、CH₂F₂和O₂中的一种或多种。在蚀刻步骤中，蚀刻剂充满栅线缝隙310。叠层结构中的牺牲层307的端部暴露于栅线缝隙310的开口中，因此，牺牲层307接触到蚀刻剂。蚀刻剂由栅线缝隙310的开口逐渐向叠层结构的内部蚀刻牺牲层307。由于蚀刻剂的选择性，该蚀刻相对于叠层结构中的层间绝缘层去除牺牲层307。

在形成栅极导体312时，利用栅线缝隙310作为沉积物通道，采用原子层沉积(ALD)，在栅线缝隙310和空腔中填充金属层。

在该实施例中，金属层例如由钨组成。在原子层沉积中采用的前驱源例如是六氟化钨WF₆，采用的还原气体例如是硅烷SiH₄或乙硼烷B₂H₆。在原子层沉积的步骤中，利用六氟化钨WF₆与硅烷SiH₄的反应产物的化学吸附获得钨材料实现沉积过程。

在步骤S05中，形成互连结构，如图4g所示。该互连结构包括位于叠层结构308上方的内部导电通道313、314、315、多个第一内部焊盘316、多个内部连接通道317、多个第二内部焊盘318、多个外部连接通道319以及多个第一外部焊盘320。每个第一外部焊盘320暴露在储单元阵列的第一键合面上31。

内部导电通道313的一端穿过导电层304和隔离层303与停止层302接触，另一端依次通过相应的第一内部焊盘316、内部连接通道317、第二内部焊盘318、外部连接通道319与第一外部焊盘320连接，其中，导电通道313与导电层304之间被介质材料306隔开。内部导电通道314的一端与相应栅极导体312连接，另一端依次通过相应的第一内部焊盘316、内部连接通道317、第二内部焊盘318、外部连接通道319与第一外部焊盘320连接。内部导电通道315的一端与相应沟道柱309连接，另一端依次通过相应的第一内部焊盘316、内部连接通道317、第二内部焊盘318、外部连接通道319与第一外部焊盘320连接。

在步骤S06中，在第二半导体衬底401中形成CMOS电路的晶体管(未示出)，如图5所示。

在该实施例中，第二半导体衬底401例如是单晶硅衬底。为了形成晶体管，在第二半导体衬底401中形成多个掺杂区。例如，第二半导体衬底401包括多个晶体管的源区和漏区。

在步骤S07中，在第二半导体衬底401上形成介质层402与互连结构，如图5所示。该互连结构包括位于第二半导体衬底401上方的多个内部导电通道403、多个第一内部焊盘404、多个外部连接通道405以及多个第二外部焊盘406。每个第二外部焊盘406暴露在CMOS电路的第二键合面上41。其中，在第二半导体衬底401中形成的多个晶体管的掺杂区经由互连结构提供外部电连接。

在步骤S08中，将CMOS电路和存储单元阵列彼此键合，如图6a所示。

在将CMOS电路和存储单元阵列彼此键合时，CMOS电路的第二外部焊盘406和存储单元阵列的外部焊盘320彼此接触，从而实现CMOS电路与存储单元阵列之间的电连接。

在步骤S09中，除去第一半导体衬底301，以暴露导电插塞305，如图6b所示。在该步骤中，例如采用化学机械研磨或刻蚀工艺去除第一半导体衬底301，其中，在去除第一半导体衬底301的步骤中，停止层302保护隔离层303。

在步骤S10中，去除停止层302以暴露隔离层303，如图6c所示，在该步骤中，例如采用化学机械研磨或刻蚀工艺去除停止层302。

在步骤S11中，在存储单元阵列的背面形成分隔的CMOS电路引线322与源极引线321，从而形成了本发明实施例的3D存储器件，如图6d所示。其中，通过将与公共源区相连的导电插塞305延伸到存储单元阵列的远离CMOS电路的表面，从而提供较短的导电路径，进而减少导电路径的寄生电阻、降低了在制造过程中由于导电路径过长而提升工艺难度导致断路的概率。

在该步骤中，例如先在隔离层303表面沉积金属层，之后图案化金属层形成分隔的CMOS电路引线322与源极引线321，CMOS电路引线322与内部导电通道313连接，源极引线321与导电插塞305连接。

在本实施例中，CMOS电路引线322与源极引线321同步形成，材料包括金属铝。导电层304作为多个沟道柱309的公共源区。然而本发明实施例并不限于此，本领域技术人员还可以根据需要对公共源区的实现方式进行其他设置，例如公共源区包括掺杂区等。

如图6d所示，本发明实施例提供的3D存储器件包括：CMOS电路、位于CMOS电路上的并与CMOS电路电连接存储单元阵列。

在本实施例中，存储单元阵列包括：叠层结构308b、贯穿叠层结构308b的多个沟道柱309、作为公共源区的导电层304、隔离层303、导电插塞305、源极引线321、CMOS电路引线322以及互联结构。其中，叠层结构308b包括交替堆叠的多个层间介质层与多个栅极导体312。存储单元阵列的互连结构包括内部导电通道313、314、315、多个第一内部焊盘316、多个内部连接通道317、多个第二内部焊盘318、多个外部连接通道319以及多个第一外部焊盘320。CMOS电路包括：第二半导体衬底401、介质层402以及互连结构，其中，在第二半导体衬底401中形成的多个晶体管的掺杂区经由互连结构提供外部电连接，CMOS电路的互连结构包括多个内部导电通道403、多个第一内部焊盘404、多个外部连接通道405以及多个第二外部焊盘406。

每个第一外部焊盘320暴露在储单元阵列的第一键合面上。每个第二外部焊盘406暴露在CMOS电路的第二键合面上。在将CMOS电路和存储单元阵列彼此键合时，CMOS电路的第二外部焊盘406和存储单元阵列的外部焊盘320彼此接触，从而实现CMOS电路与存储单元阵列之间的电连接。

每个沟道柱309的一端与公共源区电连接，每个沟道柱309的另一端与CMOS电路电连接。导电插塞305与公共源区电连接，并且自公共源区向存储单元阵列的远离CMOS电路的表面32延伸。

隔离层303与叠层结构308b分别位于导电层304的相对的两个表面。源极引线321与CMOS电路引线322位于隔离层303远离导电层304的表面，并且彼此分隔，其中，导电插塞305穿过隔离层303并分别与导电层304和源极引线连接321连接。导电通道313、314、315的一端分别经过相应的第一内部焊盘316、内部连接通道317、第二内部焊盘318、外部连接通道319以及第一外部焊盘320与第二外部焊盘406电连接，导电通道313的另一端穿过导电层304和隔离层303，并与CMOS电路引线322连接。导电通道314的另一端与栅极导体312连接，导电通道315另一端与沟道柱315电连接。

因此，根据该实施例的3D存储器件提高了良率和可靠性。

在以上的描述中，对于各层的构图、蚀刻等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。

以上对本发明的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本发明的范围。本发明的范围由所附权利要求及其等价物限定。不脱离本发明的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本发明的范围之内。

Claims

1.一种3D存储器件，包括：

CMOS电路；以及

存储单元阵列，位于所述COMS电路上，并与所述CMOS电路电连接，

其中，所述存储单元阵列包括：

叠层结构，所述叠层结构包括交替堆叠的多个层间介质层与多个栅极导体；

贯穿所述叠层结构的多个沟道柱；

公共源区，与每个所述沟道柱的一端电连接，每个所述沟道柱的另一端与所述CMOS电路电连接；以及

导电插塞，与所述公共源区电连接，并且自所述公共源区向所述存储单元阵列的远离所述CMOS电路的表面延伸。

2.根据权利要求1所述的3D存储器件，其中，所述公共源区包括导电层，所述存储单元阵列还包括：

隔离层，与所述叠层结构分别位于所述导电层的相对的两个表面；以及

源极引线，位于所述隔离层的远离所述导电层的表面，

其中，所述导电插塞穿过所述隔离层并分别与所述导电层、所述源极引线连接。

3.根据权利要求2所述的3D存储器件，其中，所述存储单元阵列还包括：

CMOS电路引线，位于所述隔离层的远离所述导电层的表面并与所述源极引线分隔；以及

导电通道，其一端与所述CMOS电路电连接，另一端穿过所述导电层和所述隔离层，并与所述CMOS电路引线连接。

4.一种3D存储器件的制造方法，包括：

形成存储单元阵列；

形成COMS电路；以及

将所述存储单元阵列与所述COMS电路电连接，所述存储单元阵列位于所述COMS电路上，

其中，

所述存储单元阵列包括：

贯穿所述叠层结构的多个沟道柱；

5.根据权利要求4所述的制造方法，其中，所述公共源区包括导电层，所述形成存储单元阵列的步骤包括：

在第一半导体衬底上形成隔离层；

在所述隔离层上形成所述导电层；

形成穿过所述导电层与所述隔离层的所述导电插塞；以及

在所述导电层上形成所述叠层结构，并形成贯穿所述叠层结构的多个沟道柱。

6.根据权利要求5所述的制造方法，其中，在所述形成穿过所述导电层与所述隔离层的所述导电插塞的步骤之后，

所述导电层与所述第一半导体衬底通过所述导电插塞电连接，以形成所述导电层与所述第一半导体衬底之间的放电路径。

7.根据权利要求6所述的制造方法，其中，在所述在第一半导体衬底上形成隔离层的步骤之前，形成所述存储单元阵列的步骤还包括：

在所述第一半导体衬底表面形成停止层，所述隔离层覆盖所述停止层，所述导电插塞还穿过所述停止层；

在所述将所述存储单元阵列与所述CMOS电路电连接的步骤之后，所述制造方法还包括：

去除所述第一半导体衬底，以暴露所述导电插塞，

其中，在所述去除所述第一半导体衬底的步骤中，所述停止层保护所述隔离层。

8.根据权利要求7所述的制造方法，其中，所述形成所述存储单元阵列的步骤还包括形成导电通道，所述导电通道的一端与所述CMOS电路电连接，另一端穿过所述导电层和所述隔离层，并与所述停止层接触。

9.根据权利要求8所述的制造方法，其中，在所述去除所述第一半导体衬底的步骤之后，所述制造方法还包括去除所述停止层，以将所述导电通道和所述导电插塞暴露在所述隔离层的远离所述导电层的表面。

10.根据权利要求9所述的制造方法，在所述去除所述停止层的步骤之后，所述制造方法还包括在所述隔离层的远离所述导电层的表面形成分隔的CMOS电路引线与源极引线，

所述CMOS电路引线与所述导电通道连接，所述源极引线与所述导电插塞连接。