CN112838097A - 三维存储器及其制备方法 - Google Patents

Abstract

本申请提供了一种三维存储器及其制备方法。制备方法包括：在衬底上形成叠层结构；形成贯穿叠层结构并延伸至衬底的沟道孔；在沟道孔内形成外延层以及位于外延层上的沟道结构，沟道结构包括功能层和沟道层；移除衬底和外延层以暴露沟道层；以及形成与沟道层接触的导电层。根据该制备方法，从背面引出沟道层，避免了深孔刻蚀工艺，简化了三维存储器的制备方法；利用外延层作为牺牲层，重新引入导电层连接沟道层，保证了三维存储器的可靠性。

Description

三维存储器及其制备方法

技术领域

本申请涉及半导体设计及制造领域，更具体地，涉及一种三维存储器(3D NAND)的结构及其制备方法。

背景技术

随着堆叠层数的增加，沟道孔和栅线间隙的纵横比都在增大，目前的刻蚀工艺很难支持更多数目的叠层结构的工艺要求。进一步地，随着堆叠层数的增加，对沟道孔的工艺能力控制，例如套刻精度、关键尺寸一致性、最小翘曲等，也往往更具挑战性。上述这些技术问题最终影响制备的三维存储器的电性能，导致其可靠性劣化或晶圆测试良率低。

发明内容

本申请提供了一种可至少部分解决现有技术中存在的上述问题的三维存储器及其制备方法。

本申请一方面提供了一种制备三维存储器的方法，所述方法包括：在衬底上形成叠层结构；形成贯穿所述叠层结构并延伸至所述衬底的沟道孔；在所述沟道孔内形成外延层以及位于所述外延层上的沟道结构，所述沟道结构包括功能层和沟道层；移除所述衬底和所述外延层以暴露所述沟道层；以及形成与所述沟道层接触的导电层。

在本申请一个实施方式中，形成与所述沟道层接触的导电层包括：形成与所述沟道层接触的半导体层，所述半导体层包括与所述叠层结构接触的第一部分和朝向所述沟道结构延伸并与所述沟道层接触的第二部分。

在本申请一个实施方式中，所述方法还包括：在形成所述叠层结构之前，在所述衬底上形成底部牺牲叠层，所述底部牺牲叠层包括至少一对交替堆叠的底部电介质层和底部牺牲层；在形成所述沟道结构之后，形成位于所述沟道结构之间的栅极间隙，其中所述栅极间隙贯穿所述叠层结构和所述底部牺牲叠层并延伸至所述衬底；经由所述栅极间隙去除至少一个所述底部牺牲层，以形成至少一个底部层间间隙；以及在所述底部层间间隙内形成底部选择栅极层，并将其延伸至所述外延层。

在本申请一个实施方式中，所述底部选择栅极层为多晶硅层。

在本申请一个实施方式中，所述方法还包括：移除所述衬底和所述外延层以形成暴露所述功能层的窗口；以及在所述窗口的侧壁上形成阻隔层。

在本申请一个实施方式中，所述三维存储器还包括贯穿所述叠层结构和所述底部牺牲叠层的虚拟沟道孔，其中，在所述窗口的侧壁上形成阻隔层的同时还包括：在所述虚拟沟道孔的内壁形成所述阻隔层。

在本申请一个实施方式中，所述阻隔层为氧化层。

在本申请一个实施方式中，在所述窗口的侧壁上形成阻隔层之前，所述方法还包括：氧化暴露的所述底部选择栅极层以在所述侧壁上形成隔离层。

在本申请一个实施方式中，所述半导体层为多晶硅层。

在本申请一个实施方式中，移除所述衬底和所述外延层以形成窗口暴露所述功能层包括：通过减薄工艺去除所述衬底；以及通过光刻工艺去除所述外延层至暴露所述功能层的至少一部分。

在本申请一个实施方式中，所述叠层结构包括交替叠置的栅极层和绝缘层，所述方法还包括：在叠层结构中形成与所述栅极层电连接的字线触点；以及在叠层结构中形成与所述底部选择栅极层形成欧姆接触的外围触点。

本申请另一方面提供了一种三维存储器，包括：导电层；底部选择堆叠层，设于所述导电层上，并包括至少一对交替堆叠底部电介质层和底部选择栅极层；叠层结构，设置于所述底部选择栅极层上，并包括交替叠置的栅极层和绝缘层；以及沟道结构，贯穿所述叠层结构，所述沟道结构包括沟道孔和依次设置在所述沟道孔的内侧壁上的功能层和沟道层，其中，所述导电层包括与所述底部选择栅极层接触的第一部分和朝向所述沟道结构延伸并与所述沟道层接触的第二部分。

在本申请一个实施方式中，所述导电层为半导体层。

在本申请一个实施方式中，所述底部选择栅极层为多晶硅层。

在本申请一个实施方式中，所述三维存储器还包括：设置于所述导电层的所述第二部分与所述底部选择栅极层之间的阻隔层。

在本申请一个实施方式中，所述三维存储器还包括：设置于所述阻隔层与所述底部选择栅极层之间的隔离层。

在本申请一个实施方式中，与所述栅极层电连接的字线触点；以及与所述底部选择栅极层形成欧姆接触的外围触点。

根据本申请一个实施方式提供的三维存储器及其制备方法，从背面引出沟道层，避免了深孔刻蚀工艺，简化了三维存储器的制备方法。根据本申请的至少一个实施方式，利用位于沟道孔底部的外延层作为牺牲层，重新引入导电层连接沟道层，保证了三维存储器的可靠性。此外，根据本申请的另外一个实施方式，以高掺杂的半导体层作为连接沟道层的导电层，可提高三维存储器执行擦除操作时生成的栅极-感应-漏极-泄露(GIDL)辅助体偏压的稳定性。

附图说明

通过阅读参照以下附图所作的对非限制性实施例的详细描述，本申请的其它特征、目的和优点将会变得更明显。其中：

图1是根据本申请一个实施方式的三维存储器的制备方法流程图；

图2至图11分别是根据本申请一个实施方式的制备方法的工艺示意图；以及

图12至图13是常规三维存储器制备方法的工艺示意图。

具体实施方式

为了更好地理解本申请，将参考附图对本申请的各个方面做出更详细的说明。应理解，这些详细说明只是对本申请的示例性实施方式的描述，而非以任何方式限制本申请的范围。在说明书全文中，相同的附图标号指代相同的元件。表述“和/或”包括相关联的所列项目中的一个或多个的任何和全部组合。

应注意，在本说明书中，第一、第二、第三等的表述仅用于将一个特征与另一个特征区域分开来，而不表示对特征的任何限制，尤其不表示任何的先后顺序。因此，在不背离本申请的教导的情况下，本申请中讨论的第一侧也可被称作第二侧，第一窗口也可称为第二窗口，反之亦然。

在附图中，为了便于说明，已稍微调整了部件的厚度、尺寸和形状。附图仅为示例而并非严格按比例绘制。如在本文中使用的，用语“大致”、“大约”以及类似的用语用作表近似的用语，而不用作表程度的用语，并且旨在说明将由本领域普通技术人员认识到的、测量值或计算值中的固有偏差。

还应理解的是，诸如“包括”、“包括有”、“具有”、“包含”和/或“包含有”等表述在本说明书中是开放性而非封闭性的表述，其表示存在所陈述的特征、元件和/或部件，但不排除一个或多个其它特征、元件、部件和/或它们的组合的存在。此外，当诸如“...中的至少一个”的表述出现在所列特征的列表之后时，其修饰整列特征，而非仅仅修饰列表中的单独元件。此外，当描述本申请的实施方式时，使用“可”表示“本申请的一个或多个实施方式”。并且，用语“示例性的”旨在指代示例或举例说明。

除非另外限定，否则本文中使用的所有措辞(包括工程术语和科技术语)均具有与本申请所属领域普通技术人员的通常理解相同的含义。还应理解的是，除非本申请中有明确的说明，否则在常用词典中定义的词语应被解释为具有与它们在相关技术的上下文中的含义一致的含义，而不应以理想化或过于形式化的意义解释。

需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。另外，除非明确限定或与上下文相矛盾，否则本申请所记载的方法中包含的具体步骤不必限于所记载的顺序，而可以任意顺序执行或并行地执行。下面将参考附图并结合实施例来详细说明本申请。

此外，在本申请中当使用“连接”或“联接”时可表示相应部件之间为直接的接触或间接的接触，除非有明确的其它限定或者能够从上下文推导出的除外。

图1是根据本申请一个实施方式的三维存储器的制备方法1000的流程图。如图1所示，本申请提供一种三维存储器的制备方法1000包括：

S1，在衬底上形成叠层结构。

S2，形成贯穿叠层结构并延伸至衬底的沟道孔。

S3，在沟道孔内形成外延层，以及位于外延层上的功能层和沟道层。

S4，移除衬底和外延层以暴露沟道层。

S5，形成与所述沟道层接触的导电层。

下面将结合图2至图11详细说明上述制备方法1000的各个步骤的具体工艺。

步骤S1

图2是根据本申请一个实施方式制备方法的、在叠层结构200中形成栅极层230和栅线间隙结构400后所形成的结构的剖面示意图。

如图2所示，步骤S1在衬底上形成叠层结构可例如包括：制备衬底100；在衬底100的第一侧形成底部牺牲叠层130；以及在底部牺牲叠层130上形成叠层结构200。

具体地，在本申请的一个实施方式中，衬底100的制备材料可选择任何适合的半导体材料，例如可为单晶硅(Si)、单晶锗(Ge)、硅锗(GeSi)、碳化硅(SiC)、绝缘体上硅(SOI)、绝缘体上锗(GOI)或砷化镓等Ⅲ-V族化合物。进一步地，衬底100可选择单晶硅。

在本申请的一个实施方式中，衬底100可例如是复合衬底，用于支撑在其上的器件结构。可通过诸如化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)或其任何组合的薄膜沉积工艺依次设置多个由不同材料制备的层以形成衬底100。

衬底100的部分区域还可形成经由离子注入或扩散工艺由N型或P型掺杂剂掺杂形成的阱区。掺杂剂可包括磷(P)、砷(As)和锑(Sb)中的任意一种或组合。在本申请的一些实施方式中，阱区可选择相同的掺杂剂制备，也可选择不同的掺杂剂制备，进一步地，阱区的掺杂浓度可相同也可不同，本申请对此不作限定。

在本申请的一个实施方式中，衬底100具有相对的第一侧101和第二侧102。在形成衬底100之后，可通过一个或多个薄膜沉积工艺在衬底100的第一侧101形成底部牺牲叠层130，薄膜沉积工艺可包括但不限于CVD、PVD、ALD或其任何组合，本申请对此不作限定。

底部牺牲叠层130用于在后续步骤中形成底部选择栅极层。可包括至少一对交替堆叠的底部电介质层和底部牺牲层，其中底部牺牲层(未示出)可包括单层、多层或合适的复合层。例如，底部牺牲层可包括氧化硅层、氮化硅层和氮氧化硅层中的任意一个或多个。作为另一种选择，底部牺牲层可包括电介质材料、半导体材料和导电材料中的任意一个或多个。底部牺牲叠层130还可包括至少一个第一底部电介质层120和至少一个第二底部电介质层140。作为一种选择，第一底部电介质层120和第二底部电介质层140可由相同的电介质材料制备。作为另一中选择，第一底部电介质层120和第二底部电介质层140也可由不同的电介质材料制备。进一步地，第一底部电介质层120和第二底部电介质层140可以是氧化物层，例如氧化硅。

在形成底部牺牲叠层130之后，可通过一个或多个薄膜沉积工艺在底部牺牲叠层130的远离衬底100的一侧形成叠层结构200，薄膜沉积工艺可包括但不限于CVD、PVD、ALD或其任何组合，本申请对此不作限定。叠层结构200可包括多对彼此交替地堆叠的绝缘层210和栅极牺牲层(未示出)。例如，叠层结构200可包括64对、128对或多于128对的绝缘层210和栅极牺牲层。在一些实施方式中，绝缘层210和栅极牺牲层可分别包括第一电介质材料和与第一电介质材料不同的第二电介质材料。用于形成绝缘层210和栅极牺牲层的示例性材料可分别包括氧化硅和氮化硅。氧化硅层可用作隔离堆叠层，而氮化硅层可以用作牺牲堆叠层。随后可刻蚀掉牺牲堆叠层，并用包括导电材料的导体层替换牺牲堆叠层。

上文中对单个叠层结构200的制备方法进行了说明。事实上，随着三维存储器存储量需求的不断增加，存储叠层逐渐增大。为突破传统工艺极限的限制，可采用双堆叠技术或多堆叠技术，通过在叠层结构的厚度的方向上依次堆叠的多个子叠层结构形成叠层结构，其中，每个子叠层结构可包括多个交替层叠设置的绝缘层和栅极牺牲层。每个子叠层结构的层数可相同，也可不同。然而本领域技术人员可以理解的是，可以在多叠层结构或单叠层结构的基础上进行后续制备工艺。

步骤S2

再次参考图2，步骤S2形成贯穿叠层结构并延伸至衬底的沟道孔可例如包括：在叠层结构200中形成台阶区500；在叠层结构200中形成沟道孔310，沟道孔310沿叠层结构200的厚度方向贯穿叠层结构200并延伸至衬底100中。

阶梯结构500可通过对叠层结构200的边缘部分执行多个“修整-刻蚀”循环以使叠层结构200具有一个或多个倾斜的边缘以及比底部(靠近衬底100)介电层对(绝缘层210和栅极牺牲层)要短的顶部(远离衬底100)介电层对。阶梯形成工艺中可使用任何合适的刻蚀工艺(包括干法刻蚀工艺和湿法刻蚀工艺中的任意一种或组合)。进一步地，还可形成电介质层510以覆盖阶梯。

沟道孔310可通过例如干法刻蚀工艺或干法和湿法刻蚀工艺的组合来形成。也可执行其他制造工艺，例如包括光刻、清洁和化学机械抛光的图案化工艺等。沟道孔310可具有贯穿叠层结构200并延伸至衬底100的圆柱形或柱形形状。

进一步地，在采用多堆叠技术形成叠层结构后，叠层结构可包括多个子叠层结构，相应地，沟道孔也可包括多个子沟道孔。

在形成沟道孔310的同时，还可在叠层结构200中形成多个虚拟沟道孔610，虚拟沟道孔610可贯穿叠层结构200和底部牺牲叠层130并延伸至衬底100。虚拟沟道孔610通常设置在后续工艺步骤中形成的字线触点周围，以对字线触点起到保护支撑作用。虚拟沟道孔610的形成工艺与沟道孔310的形成工艺相同，在此不做赘述。

步骤S3

再次参考图2，步骤S3在沟道孔内形成外延层，以及位于外延层上的功能层和沟道层可例如包括：在沟道孔310的靠近衬底100的底部形成外延层340；在沟道孔310的内侧壁和外延层340的远离衬底100的表面形成包括沟道层330和功能层320的沟道结构；在叠层结构200中形成位于沟道结构300之间的栅线间隙410，栅线间隙410沿叠层结构200的厚度方向贯穿叠层结构200并延伸至衬底100中；形成栅极层230；经由栅线间隙410去除底部牺牲叠层130中的底部牺牲层；形成底部选择栅极层350；以及填充栅线间隙410形成栅线间隙结构400。

具体地，沟道结构300包括填充有半导体层和复合电介质层的沟道孔310。

沟道孔310延伸至衬底100并在衬底100中形成凹槽(未示出)，可通过选择性外延生长(SEG)工艺在凹槽中形成外延层340，具体地，可通过利用从衬底100外延地生长的半导体材料填充凹槽来形成外延层340。用于外延地生长外延层340的制造工艺可包括但不限于：气相外延(VPE)、液相外延(LPE)、分子束外延(MPE)或者其任意组合。外延层340可以是外延硅、硅锗、锗、III-V化合物材料、II-VI化合物材料、有机半导体材料和其它适当半导体材料中的至少一种。

在形成外延层340后，可通过诸如化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)或其任何组合的薄膜沉积工艺，在外延层340的远离衬底100的上表面和沟道孔310的内侧壁上形成功能层320。

具体地，功能层320可包括在沟道孔310的内壁上形成的以阻挡电荷流出的阻挡层(未示出)、在阻挡层的表面上以在三维存储器的操作期间存储电荷的电荷捕获层(未示出)、以及在电荷捕获层的表面上的隧道绝缘层(未示出)。阻挡层可包括一个或多个层，该一个或多个层可包括一种或多种材料。用于阻挡层的材料可包括氧化硅、氮化硅、氮氧化硅、诸如氧化铝或氧化铪的高K电介质材料、另一种宽带隙材料等。电荷捕获层可包括一个或多个层，该一个或多个层可以包括一种或多种材料。用于电荷捕获层的材料可包括多晶硅、氮化硅、氮氧化硅、纳米晶体硅、另一种宽带隙材料等。隧道绝缘层可以包括一个或多个层，该一个或多个层可以包括一种或多种材料。用于隧道绝缘层的材料可包括氧化硅、氮化硅、氮氧化硅、诸如氧化铝或氧化铪的高K电介质材料、另一种宽带隙材料等。

在一些实施方式中，功能层320可包括氧化物-氮化物-氧化物(ONO)结构。然而，在一些其他实施方式中，功能层320可具有不同于ONO配置的结构。例如，功能层320可包括氧化硅层、氮化硅层和另一氧化硅层。

沟道层330能够用于输运所需的电荷(电子或空穴)。根据本申请的一个示例性实施方式，可通过诸如化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)或其任何组合的薄膜沉积工艺，在隧道绝缘层的表面形成沟道层330。

在一些实施方式中，沟道层330可包括硅，例如非晶硅、多晶硅或单晶硅。沟道层330的材质包括但不限于P型掺杂的多晶硅。

根据本申请的一个实施方式的三维存储器的制备方法1000还包括：在沟道孔310的远离衬底100的顶部形成沟道插塞(未示出)。

具体地，可采用填充介质层填充沟道孔310。填充介质层可包括氧化介质层，例如氧化硅等。进一步地，在填充过程中，可通过控制沟道填充工艺，在填充介质层中形成多个绝缘间隙以减轻结构应力。然后在填充介质层位于沟道孔310的顶部的部分中形成沟道插塞。沟道插塞的材料可选用与沟道层330相同的材料制备，例如P型掺杂的多晶硅等。

在本申请的一些实施方式中，可在形成阶梯结构500之后，形成沟道孔310。在一些其他实施方式中，也可在形成阶梯结构500之前形成沟道孔310。

进一步地，根据本申请的一个实施方式的三维存储器的制备方法1000还包括：在叠层结构200中形成位于沟道结构300之间的栅线间隙结构400，栅线间隙结构400沿叠层结构200的厚度方向贯穿叠层结构200并延伸至衬底100中。

栅线间隙410可通过例如干法刻蚀工艺或干法和湿法刻蚀工艺的组合来形成。栅线间隙410可延伸穿过叠层结构200，并沿叠层结构200的厚度方向贯穿叠层结构200并延伸至衬底100中。

根据本申请的一个实施方式，本申请的三维存储器的制备方法1000还包括在叠层结构200中设置栅极层230的步骤。设置栅极层230的步骤可例如包括：基于栅线间隙410去除栅极牺牲层以形成牺牲间隙；以及在牺牲间隙内形成栅极层230。

具体地，可将栅线间隙410作为提供刻蚀剂和化学前体的通路，采用例如湿法腐蚀等工艺去除叠层结构200中的全部栅极牺牲层以形成牺牲间隙。可采用例如CVD、PVD、ALD或其任何组合等薄膜沉积工艺在牺牲间隙中形成栅极层230。栅极层230可选用导电材料，例如钨(W)、钴(Co)、铜(Cu)、铝(Al)、掺杂晶体硅或者硅化物中的任意一种或者组合。

栅极层230可作为字线横向(垂直于叠层结构200的厚度方向)地延伸，在叠层结构200的一个或多个阶梯结构500处终止。

此外，根据本申请的一个实施方式，本申请的三维存储器的制备方法1000还包括形成底部选择栅极层350的步骤。

具体地，可经由栅线间隙410去除底部牺牲叠层130中的底部牺牲层以形成底部层间间隙，并继续采用选择性外延生长工艺形成底部选择栅极层350。底部选择栅极层350在第一底部电介质层120和第二底部电介质层140之间延伸并可延伸至外延层340。

作为一种选择，可先在栅线间隙410的内侧壁上形成过程间隔层(未示出)，该过程间隔层可在替换衬底牺牲层期间保护栅极牺牲层。过程间隔层可包括例如氮化物层、氧化物层和另一氮化物层。具体地，在一个实施方式中，可执行间隔体蚀刻工艺以去除位于栅线间隙410的底部的多余的过程间隔层，并且仅将过程间隔层保留在栅线间隙410的内侧壁上。间隔体蚀刻工艺可以是各向异性蚀刻工艺。

可通过例如湿法刻蚀工艺或干法和湿法刻蚀工艺的组合，经由栅线间隙410去除底部牺牲层。去除底部牺牲层后形成底部层间间隙。

在本实施方式中，沟道孔310沿叠层结构200的厚度方向贯穿叠层结构200和底部牺牲层，因此去除底部牺牲层后形成的底部层间间隙与沟道孔310的底部可连通。因此，在形成底部选择栅极层350的步骤后，底部选择栅极层350可延伸至上述在沟道孔310的底部形成的外延层340。可通过选择性外延生长(SEG)工艺在底部层间间隙中形成底部选择栅极层350，具体地，可通过利用外延地生长的半导体材料填充底部层间间隙来形成底部选择栅极层350。用于外延地生长底部选择栅极层350的制造工艺可包括但不限于：气相外延(VPE)、液相外延(LPE)、分子束外延(MPE)或者其任意组合。底部选择栅极层350可以是外延硅、硅锗、锗、III-V化合物材料、II-VI化合物材料、有机半导体材料和其它适当半导体材料中的至少一种。

在形成底部选择栅极层350之后，可通过填充栅线间隙410形成栅线间隙结构400。具体地，可采用例如CVD、PVD、ALD或其任何组合等薄膜沉积工艺在栅线间隙410中填充介质层。作为一种选择，也可采用溅镀或沉积等方式在在栅线间隙410中填充非晶硅层或多晶硅层。

在本申请的一个实施方式中，在填充栅线间隙410的步骤之前，三维存储器的制备方法还包括在栅线间隙410的内侧壁形成阻隔层420。

具体地，可采用例如CVD、PVD、ALD或其任何组合等薄膜沉积工艺在栅线间隙的内壁形成阻隔层420。可选择例如氧化物等电介质材料形成阻隔层420，作为一种选择，也可选择与绝缘层210相同的材料形成阻隔层420，例如氧化硅。

在常规的三维存储器制备工艺中，需要将沟道孔内形成的沟道层与衬底中的阱层连接以形成存储单元工作的电路回路。如图12所示，通常可在沟道孔31中沉积氧化硅-氮化硅-氧化硅结构(ONO)的功能层32，之后在沟道孔31中对其底部进行深孔刻蚀，以此破坏功能层32位于沟道孔31底部的部分，从而在刻蚀的深孔中露出外延层14，使外延层14与沟道孔31内后续形成的沟道层33连接。如图13所示，也可通过栅线间隙41，去除功能层32延伸至衬底10中的侧面部分，并将沟道层33的一部分暴露出来，通过在衬底10中形成延伸穿过暴露的沟道层33的导电层15形成存储单元工作的电路回路。

然而，随着堆叠层数的增加，沟道孔和栅线间隙的纵横比都在增大，目前的刻蚀工艺很难支持更多数目的叠层结构的工艺要求。进一步地，随着堆叠层数的增加，对沟道孔的工艺能力控制，例如套刻精度、关键尺寸一致性、最小翘曲等，也往往更具挑战性。上述这些技术问题最终影响制备的三维存储器的电性能，导致其可靠性劣化或晶圆测试良率低。

本申请提供一种三维存储器的制备方法，通过从背面引出沟道层，避免了深孔刻蚀工艺，简化了三维存储器的制备方法。进一步地，利用位于沟道孔底部的外延层作为牺牲层，重新引入导电层连接沟道层，可保证三维存储器的可靠性。此外，以高掺杂的半导体层作为连接沟道层的导电层，可提高三维存储器执行擦除操作时生成的栅极-感应-漏极-泄露(GIDL)辅助体偏压的稳定性。

具体地，将结合图3至图11详细说明具体工艺。

步骤S4

图3是根据本申请一个实施方式制备方法的形成外延层340后的结构的剖面示意图。图4是根据本申请一个实施方式制备方法的、采用光刻工艺去除外延层340过程中形成的结构的剖面示意图。图5是根据本申请一个实施方式制备方法的、去除外延层340后所形成的结构的剖面示意图。图6是根据本申请一个实施方式制备方法的形成隔离层353后所形成的结构的剖面示意图。图7是根据本申请一个实施方式制备方法的形成阻隔层111’后所形成的结构的剖面示意图。图8是根据本申请一个实施方式制备方法的形成阻隔层111后所形成的结构的剖面示意图。图9是根据本申请一个实施方式制备方法的暴露沟道层330后所形成的结构的剖面示意图。

如图3至图9所示，步骤S4移除衬底和外延层以暴露沟道层可例如包括：去除衬底100并暴露出外延层340的底面342；经由底面342去除外延层340形成窗口02，以暴露出功能层320；对底部选择栅极层350暴露在窗口02中的表面351执行氧化工艺；在表面103、虚拟沟道孔610的内壁和窗口02的内壁形成阻隔层111；以及去除暴露在窗口02中的功能层320，以暴露沟道层330的至少一部分。

图3为将图2的结构翻转180°后去除衬底后的结构示意图。参考图3，在形成底部选择栅极层350后，底部牺牲叠层130中的底部牺牲层被底部选择栅极层350代替，形成底部选择堆叠层130’(底部选择管)，可采用例如机械化学研磨(Chemical Mechanicalpolishing，CMP)工艺或任何合适的刻蚀工艺(包括干法刻蚀工艺和湿法刻蚀工艺中的任意一种或组合)去除衬底100，从而暴露底部选择堆叠层130’的远离叠层结构200的表面103(位于第二侧102’)，并暴露出沟道孔310底部的外延层340的靠近表面103的底面342。换言之，外延层340的底面342与表面103可处于同一平面，以方便后续步骤操作。

如图4和图5所示，可采用诸如光刻、干法刻蚀等工艺对暴露出底面342的外延层340进行处理，去除外延层340直至暴露出功能层320。具体地，可在表面103涂覆光刻胶层01(如图4所示)，在外延层340的底面342实施光刻工艺，以去除外延层340，直至暴露出功能层320。由于底部选择栅极层350与外延层340相连，因此在去除外延层340后形成的窗口02中可暴露底部选择栅极层350的表面351。

在常规的三维存储器制备工艺中，因为工艺的局限性，在通过诸如高掺杂的半导体层连接沟道层形成存储单元工作的电路回路的步骤中，高掺杂的半导体材料有可能通过上述工艺形成的窗口进入底部选择栅极层中，影响底部选择栅极层作为源选择栅的功能。本申请通过对底部选择栅极层暴露在窗口的表面执行氧化工艺形成隔离层，可防止高掺杂的半导体材料通过上述窗口进入底部选择栅极层中，提高了三维存储器的可靠性。

具体地，如图6所示，可在底部选择栅极层350的表面351(如图5所示)执行诸如热氧化、原位蒸汽生长(In-Situ Steam Generation，ISSG)等氧化工艺形成隔离层353。隔离层353可防止在后续形成用于连接沟道层的导电层(例如，高掺杂的多晶硅层)的工艺过程中，部分形成导电层的材料进入底部选择栅极层，影响底部选择栅极层作为源选择栅的电气性能。

如图7和图8所示，在形成连接沟道层的导电层(例如，高掺杂的多晶硅层)步骤之前，需要在在窗口02中预先形成阻隔层111。

具体地，形成阻隔层111的工艺可采用例如CVD、PVD、ALD或其任何组合等薄膜沉积工艺在表面103、虚拟沟道孔610的内壁和窗口02的内壁形成阻隔层111’，之后，去除阻隔层111’的、形成在表面103上的部分，仅保留形成在虚拟沟道孔610的内壁和窗口02内壁的部分以形成阻隔层111。可选择例如氧化物等电介质材料形成阻隔层111，作为一种选择，也可选择与绝缘层210相同的材料形成阻隔层111，例如氧化硅。

如图9所示，可采用多次例如干法刻蚀工艺或干法和湿法刻蚀工艺的组合来去除功能层320暴露在窗口02中的部分以暴露成沟道层330。

在一些实施方式中，功能层320包括阻挡绝缘层、电荷存储层、隧道绝缘层，其可具有围绕沟道层330的氧化物-氮化物-氧化物(ONO)结构。可执行ONO去除工艺，依次去除沟道层320的各层，将沟道层330的底面部分暴露于窗口02中。

步骤S5

图10是根据本申请一个实施方式制备方法的、形成导电层110后所形成的结构的剖面示意图。

如图10所示，步骤S5形成与沟道层接触的导电层可例如包括：在第二侧102’形成覆盖底部选择堆叠层130’的表面103并填充窗口02(如图9所示)的导电层110，导电层110连接暴露的沟道层330。

具体地，可采用例如CVD、PVD、ALD或其任何组合等薄膜沉积工艺在第二侧102’形成覆盖表面103并填充窗口02的导电层110。

在本申请的一个实施方式中，导电层110可以是通过多次薄膜沉积工艺和其它工艺形成的复合结构，例如由半导体层包裹绝缘层形成的复合结构。

在本申请的另一实施方式中，导电层110也可以是采用例如CVD、PVD、ALD或其任何组合等薄膜沉积工艺形成的半导体层。半导体层110可以掺杂有任何合适的例如N型掺杂剂(例如，磷(P)、砷(Ar)或锑(Sb))，以贡献自由电子并且增加本征半导体的导电性。进一步地，导电层110可以是掺杂有N型掺杂剂(例如，P、Ar或Sb)的多晶硅层。

本申请提供的三维存储器的制备方法，从背面引出沟道层，避免了深孔刻蚀工艺，简化了三维存储器的制备方法。

进一步地，利用位于沟道孔底部的外延层作为牺牲层，重新引入导电层连接沟道层，避免了诸如研磨、刻蚀等工艺引入的粉尘、颗粒等(例如，化学机械研磨CMP工艺中由超细颗粒、化学氧化剂和液体介质组成的混合液Slurry)进入沟道孔缝隙中导致的相关可靠性问题，提高了三维存储器的可靠性。

此外，在步骤S5形成的导电层可提高三维存储器执行擦除操作时生成的栅极-感应-漏极-泄露(GIDL)辅助体偏压的稳定性。在三维存储器的底部选择栅极层(底部选择栅极层350)周围的GIDL可生成进入三维存储器存储单元的空穴电流，以提高用于擦除操作的体电势，因此该结构可提高三维存储器执行擦除操作时生成的GIDL辅助体偏压的稳定性。

图11是根据本申请另一实施方式制备方法的、形成导电层110后所形成的结构的剖面示意图。

进一步地，如图11所示，本申请还提供另一种三维存储器，通过设计使用多层底部选择光(BSG)，可更好的实现三维存储器在进行数据操作时的关断和打开操作。由于多晶硅材质的沟道层具有较多缺陷态，因此在沟道层330和导电层110都采用多晶硅制备，且三维存储器采用单层BSG时，单层BSG难以在三维存储器的数据操作中实现正常的关断和打开操作。基于此，可使三维存储器包括至少两个BSG。该三维存储器进行数据操作时，所有的BSG同步处于关断或打开状态，利用多个BSG可更好的实现关断及打开操作，提高三维存储器的擦除、编程及读取时的性能。

下面将结合图2和图11，以形成两个底部选择栅极层350-1和350-2为例，详细说明制备包括至少两个底部选择栅极层的三维存储器的具体制备工艺。

在衬底100上可形成至少两个底部牺牲叠层，每个底部牺牲叠层包括一对交替堆叠的底部电介质层和底部牺牲层，多个底部牺牲层可由相同材料制备，也可由不同材料制备。每个底部牺牲层可包括单层、多层或合适的复合层。例如，底部牺牲层可包括氧化硅层、氮化硅层和氮氧化硅层中的任意一个或多个。作为一种选择，底部牺牲层可包括电介质材料、半导体材料和导电材料中的任意一个或多个。

在形成底部选择栅极层350-1和350-2的步骤中，可经由栅线间隙410(如图2所示)去除多个底部牺牲叠层的多个底部牺牲层以形成多个底部层间间隙，并在上述沟道孔310的底部形成外延层340的步骤之后，继续通过选择性外延生长工艺，在底部层间间隙中形成底部选择栅极层350-1和350-2。在本申请提供的三维存储器中，底部选择栅极层350-1和350-2可作为底部选择管(BSG)的底部选择栅极层。

作为一种选择，可先在栅线间隙410的内侧壁上形成过程间隔层(未示出)，该过程间隔层可在替换衬底牺牲层期间保护栅极牺牲层。过程间隔层可包括例如氮化物层、氧化物层和另一氮化物层。具体地，在一个实施方式中，可执行间隔体蚀刻工艺以去除位于栅线间隙410的底部的多余的过程间隔层，并且仅将过程间隔层保留在栅线间隙410的内侧壁上。间隔体蚀刻工艺可以是各向异性蚀刻工艺。

可通过例如湿法刻蚀工艺或干法和湿法刻蚀工艺的组合，经由栅线间隙410去除多个底部牺牲层。去除底部牺牲层后在底部牺牲叠层中形成多个底部层间间隙。

在本实施方式中，沟道孔310沿叠层结构200的厚度方向贯穿叠层结构200和两个衬底牺牲层，因此去除底部牺牲层后形成的两个底部层间间隙与沟道孔310的底部可连通。在上述沟道孔310的底部形成外延层340的步骤之后，可执行形成底部选择栅极层350-1和350-2的步骤，底部选择栅极层350-1和350-2分别在各自的底部电介质层中延伸并延伸至外延层340。

可同时通过选择性外延生长(SEG)工艺在底部层间间隙中形成底部选择栅极层350-1和350-2，也可依次过选择性外延生长(SEG)工艺在底部层间间隙中形成底部选择栅极层350-1和350-2。

具体地，可利用外延地生长的半导体材料填充底部层间间隙来形成底部选择栅极层350-1和350-2。用于外延地生长底部选择栅极层350-1和350-2的制造工艺可包括但不限于：气相外延(VPE)、液相外延(LPE)、分子束外延(MPE)或者其任意组合。底部选择栅极层350-1和底部选择栅极层350-2可以是外延硅、硅锗、锗、III-V化合物材料、II-VI化合物材料、有机半导体材料和其它适当半导体材料中的至少一种。

由于在上文中描述包括单个外延延伸层的三维存储器的制备工艺涉及的内容和结构可完全或部分地适用于在这里描述的包括多个外延延伸层的三维存储器，因此与其相关或相似的内容不再赘述。

通过在三维存储器中设置至少两个底部选择栅极层，可使三维存储器包括至少两个底部选择管(BSG)。该三维存储器进行数据操作时，所有的BSG同步处于关断或打开状态，利用多个BSG可更好的实现关断及打开操作，提高三维存储器的擦除、编程及读取时的性能。

进一步地，如图10和图11所示，制备三维存储器的方法1000还包括在叠层结构200中形成与栅极层230电连接的字线触点172；以及在叠层结构200中形成与底部选择栅极层350形成欧姆接触的外围触点171。

具体地，在填充栅线缝隙410之后，可通过例如干法刻蚀工艺或干法和湿法刻蚀工艺的组合在叠层结构200的台阶区500中形成用于外围触点171和字线触点172的开口。外围触点171的开口设置在底部选择栅极层350(或底部选择栅极层350-1和350-2)中，字线触点172的开口设置在每个栅极层230延伸在台阶区500的部分中。

然后，通过CVD、PVD、ALD、电镀、化学镀或其任何组合用导电材料填充用于外围触点171和字线触点172的开口。形成外围触点171和字线触点172的导电材料可包括钨(W)、钴(Co)、铜(Cu)、铝(Al)或这些材料中的两种或更多种的组合。在一些实施方式中，当制备外围触点171和字线触点172时，可在沉积另一导电材料之前沉积导电材料(例如，氮化钛TiN)层作为接触层。

在本申请的一个实施方式中，底部选择栅极层350(或底部选择栅极层350-1和350-2)具有N型或P型的高掺杂区，掺杂区物理接触外围触点171中的导电材料，可使底部选择栅极层350(或底部选择栅极层350-1和350-2)与外围触点171之间形成欧姆接触的连接，降低外围触点171与底部选择栅极层350(或底部选择栅极层350-1和350-2)之间的电阻。

再次参考图10和图11，本申请的另一方面还提供了一种三维存储器。该三维存储器可采用上述任一制备方法制备。该三维存储器可包括：导电层110、底部选择堆叠层130’、叠层结构200和沟道结构300。

具体地，底部选择堆叠层130’设置于导电层110上，包括至少一对交替堆叠底部电介质层和底部选择栅极层350。叠层结构200设置在底部选择堆叠层130’上，并包括交替叠置的栅极层230和绝缘层210。沟道结构300贯穿叠层结构200，沟道结构300包括沟道孔310和依次设置在沟道孔310的内侧壁上的功能层320和沟道层330。导电层110包括与底部选择堆叠层130’接触的第一部分和朝向沟道结构300延伸并与沟道层330接触的第二部分。

在本申请的一个实施方式中，导电层110可以是半导体层，例如多晶硅层。

此外，三维存储器还包括阻隔层111，其设置在导电层110与底部选择栅极层350之间。

作为一种选择，设置在导电层110的第二部分与底部选择栅极层350之间的阻隔层111可以是通过沉积工艺形成的氧化层。

进一步地，三维存储器还包括隔离层353，隔离层353可设置于阻隔层111与底部选择栅极层350之间。

此外，三维存储器的底部选择栅极层350可以是多晶硅层。

本申请提供的三维存储器还包括与栅极层230电连接的字线触点172，与底部选择栅极层350形成欧姆接触的外围触点171。

由于在上文中描述制备方法1000时涉及的内容和结构可完全或部分地适用于在这里描述的三维存储器，因此与其相关或相似的内容不再赘述。

本申请提供的三维存储器具有从背面将沟道层引出的导电层，该导电层通过将位于沟道孔底部的外延层作为牺牲层去除而形成，避免了制备过程中诸如研磨、刻蚀等工艺引入的粉尘、颗粒等(例如化学机械研磨CMP工艺中由超细颗粒、化学氧化剂和液体介质组成的混合液Slurry)进入沟道孔缝隙中导致的相关可靠性问题，提高了三维存储器的可靠性。

此外，本申请提供的三维存储器，以高掺杂的半导体层作为连接沟道层的导电层，可提高三维存储器执行擦除操作时生成的栅极-感应-漏极-泄露(GIDL)辅助体偏压的稳定性。在三维存储器的底部选择栅极层(底部选择栅极层350)周围的GIDL可生成进入三维存储器存储单元的空穴电流，以提高用于擦除操作的体电势，因此该结构可提高三维存储器执行擦除操作时生成的GIDL辅助体偏压的稳定性。

进一步地，通过在三维存储器中设置至少两个底部选择栅极层，可使三维存储器包括至少两个底部选择管(BSG)。该三维存储器进行数据操作时，所有的BSG同步处于关断或打开状态，利用多个BSG可更好的实现关断及打开操作，提高三维存储器的擦除、编程及读取时的性能。进一步地，导电层110还可以是半导体层，例如具有N型或P型高掺杂的多晶硅层。

尽管在此描述了三维存储器的示例性制备方法和结构，但可以理解，一个或多个特征可以从该三维存储器的结构中被省略、替代或者增加。例如，衬底中可根据需要形成各种阱区。此外，所举例的各层的材料仅仅是示例性。

在制备三维存储器方法的后序工艺中，还包括例如在三维存储器中形成外围电路等步骤。本申请中的实施例和工艺流程仅示出了形成栅线间隙结构的三维存储器的中间体。

以上描述仅为本申请的实施方式以及对所运用技术原理的说明。本领域技术人员应当理解，本申请中所涉及的保护范围，并不限于上述技术特征的特定组合而成的技术方案，同时也应涵盖在不脱离技术构思的情况下，由上述技术特征或其等同特征进行任意组合而形成的其它技术方案。例如上述特征与本申请中公开的(但不限于)具有类似功能的技术特征进行互相替换而形成的技术方案。

Claims (17)

1.一种制备三维存储器的方法，其特征在于，所述方法包括：

在衬底上形成叠层结构；

形成贯穿所述叠层结构并延伸至所述衬底的沟道孔；

在所述沟道孔内形成外延层以及位于所述外延层上的沟道结构，所述沟道结构包括功能层和沟道层；

移除所述衬底和所述外延层以暴露所述沟道层；以及

形成与所述沟道层接触的导电层。

2.根据权利要求1所述的方法，其特征在于，形成与所述沟道层接触的导电层包括：

形成与所述沟道层接触的半导体层，所述半导体层包括与所述叠层结构接触的第一部分和朝向所述沟道结构延伸并与所述沟道层接触的第二部分。

3.根据权利要求1所述的方法，其特征在于，所述方法还包括：

在形成所述叠层结构之前，在所述衬底上形成底部牺牲叠层，所述底部牺牲叠层包括至少一对交替堆叠的底部电介质层和底部牺牲层；

在形成所述沟道结构之后，形成位于所述沟道结构之间的栅极间隙，其中所述栅极间隙贯穿所述叠层结构和所述底部牺牲叠层并延伸至所述衬底；

经由所述栅极间隙去除至少一个所述底部牺牲层，以形成至少一个底部层间间隙；以及

在所述底部层间间隙内形成底部选择栅极层，并将其延伸至所述外延层。

4.根据权利要求3所述的方法，其特征在于，所述底部选择栅极层为多晶硅层。

5.根据权利要求3所述的方法，其特征在于，所述方法还包括：

移除所述衬底和所述外延层以形成暴露所述功能层的窗口；

以及在所述窗口的侧壁上形成阻隔层。

6.根据权利要求5所述的方法，所述三维存储器还包括贯穿所述叠层结构和所述底部牺牲叠层的虚拟沟道孔，其特征在于，在所述窗口的侧壁上形成阻隔层的同时还包括：

在所述虚拟沟道孔的内壁形成所述阻隔层。

7.根据权利要求5所述的方法，其特征在于，在所述窗口的侧壁上形成阻隔层之前，所述方法还包括：

氧化暴露所述底部选择栅极层以在所述侧壁上形成隔离层。

8.根据权利要求5所述的方法，其特征在于，

所述阻隔层为氧化层。

9.根据权利要求2所述的方法，其特征在于，

所述半导体层为多晶硅层。

10.根据权利要求5所述的方法，其特征在于，移除所述衬底和所述外延层以形成窗口暴露所述功能层包括：

通过减薄工艺去除所述衬底；以及

通过光刻工艺去除所述外延层至暴露所述功能层的至少一部分。

11.根据权利要求3所述的方法，其特征在于，所述叠层结构包括交替叠置的栅极层和绝缘层，所述方法还包括：

在叠层结构中形成与所述栅极层电连接的字线触点；以及

在叠层结构中形成与所述底部选择栅极层形成欧姆接触的外围触点。

12.一种三维存储器，其特征在于，包括：

导电层；

底部选择堆叠层，设于所述导电层上，并包括至少一对交替堆叠底部电介质层和底部选择栅极层；

叠层结构，设置于所述底部选择栅极层上，并包括交替叠置的栅极层和绝缘层；以及

沟道结构，贯穿所述叠层结构，所述沟道结构包括沟道孔和依次设置在所述沟道孔的内侧壁上的功能层和沟道层，

其中，所述导电层包括与所述底部选择堆叠层接触的第一部分和朝向所述沟道结构延伸并与所述沟道层接触的第二部分。

13.根据权利要求12所述的存储器，其特征在于，所述导电层为半导体层。

14.根据权利要求12所述的存储器，其特征在于，所述底部选择栅极层为多晶硅层。

15.根据权利要求12所述的存储器，其特征在于，所述三维存储器还包括：设置于所述导电层的所述第二部分与所述底部选择栅极层之间的阻隔层。

16.根据权利要求15所述的存储器，其特征在于，所述三维存储器还包括：设置于所述阻隔层与所述底部选择栅极层之间的隔离层。

17.根据权利要求12所述的存储器，其特征在于，所述三维存储器还包括：

与所述栅极层电连接的字线触点；以及

与所述底部选择栅极层形成欧姆接触的外围触点。

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