WO2023028845A1

WO2023028845A1 - 三维存储器的制备方法

Info

Publication number: WO2023028845A1
Application number: PCT/CN2021/115695
Authority: WO
Inventors: 张坤
Original assignee: 长江存储科技有限责任公司
Priority date: 2021-08-31
Filing date: 2021-08-31
Publication date: 2023-03-09
Also published as: US20230064048A1; CN116097919A

Abstract

本申请提供了一种三维存储器的制备方法。该制备方法包括：在衬底上形成叠层结构；形成贯穿叠层结构并延伸至衬底中的沟道结构、虚设沟道结构以及栅极线狭缝结构，其中，沟道结构包括沟道层和功能层；去除衬底以暴露叠层结构的第一侧；在叠层结构的第一侧形成暴露沟道结构的保护层；以及在去除沟道结构的暴露部分中的至少部分功能层之后，去除保护层。本申请提供的三维存储器的制备方法有利于降低形成半导体层的工艺过程中半导体材料填充于缝隙或者空洞后使栅极导电层短接漏电的风险，有利于提高制备完成后的三维存储器的可靠性。

Description

三维存储器的制备方法

技术领域

本申请涉及半导体技术领域，更具体地，涉及三维存储器的制备方法。

背景技术

为提高单位面积的存储容量，向纵向方向发展的三维(3D)NAND存储器应运而生。然而，随着堆叠层数的增加，对三维存储器中诸如台阶结构形成、沟道孔刻蚀以及栅极线狭缝刻蚀等制备工艺都会带来相应的挑战，尤其对于实现沟道层与衬底形成电路通路的工艺过程中。

发明内容

本申请提供了一种三维存储器的制备方法，该制备方法包括：在衬底上形成叠层结构；形成贯穿叠层结构并延伸至衬底中的沟道结构、虚设沟道结构以及栅极线狭缝结构，其中，沟道结构包括沟道层和功能层；去除衬底以暴露叠层结构的第一侧；在叠层结构的第一侧形成暴露沟道结构的保护层；以及在去除沟道结构的暴露部分中的至少部分功能层之后，去除保护层。

在一些实施方式中，在去除沟道结构的暴露部分中的至少部分功能层之前，保护层可覆盖虚设沟道结构。

在一些实施方式中，在去除沟道结构的暴露部分中的至少部分功能层之前，保护层可覆盖栅极线狭缝结构。

在一些实施方式中，在去除沟道结构的暴露部分中的至少部分功能层之前，保护层可覆盖虚设沟道结构和栅极线狭缝结构。

在一些实施方式中，栅极线狭缝结构包括导电层和绝缘层，绝缘层包括位于导电层侧壁的第一部分和位于导电层与衬底之间的第二部分，其中，去除沟道结构的暴露部分中的至少部分功能层的步骤可包括：在去除沟道结构的暴露部分中的至少部分功能层的同时，去除绝缘层的第二部分的一部分。

在一些实施方式中，栅极线狭缝结构包括导电层和绝缘层，绝缘层包括位于导电层侧壁的第一部分和位于导电层与衬底之间的第二部分，其中，去除沟道结构的暴露部分中的至少部分功能层的步骤可包括：在去除沟道结构的暴露部分中的至少部分功能层的同时，去除绝缘层的第二部分。

在一些实施方式中，形成贯穿叠层结构并延伸至衬底中的沟道结构、虚设沟道结构以及栅极线狭缝结构的步骤还可包括：形成至少部分位于栅极线狭缝结构的外侧壁的高介电常数层。

在一些实施方式中，功能层包括电荷阻挡层、电荷捕获层以及隧穿层，其中，在去除沟道结构的暴露部分中的至少部分功能层之后，去除保护层的步骤可包括：在去除沟道结构的暴露部分中的电荷阻挡层和电荷捕获层之后，去除保护层。

在一些实施方式中，该制备方法还可包括：在去除保护层之后，去除沟道结构的暴露部分中的隧穿层以暴露沟道层。

在一些实施方式中，功能层包括电荷阻挡层、电荷捕获层以及隧穿层，其中，在去除沟道结构的暴露部分中的至少部分功能层之后，去除保护层的步骤可包括：在去除沟道结构的暴露部分中的电荷阻挡层、电荷捕获层以及隧穿层以暴露沟道层之后，去除保护层。

在一些实施方式中，该制备方法还可包括：在第一侧形成与所暴露的沟道层相接触的半导体层。

在一些实施方式中，保护层可包括光刻胶层。

根据本申请的一些实施方式，通过在去除衬底后形成覆盖虚设沟道结构和栅极线狭缝结构两者其中之一的保护层，能够应对在去除至少部分功能层的工艺过程中刻蚀材料对虚设沟道结构和/或栅极线狭缝结构中(或者栅极线狭缝结构两侧)的缝隙或者空洞扩大的趋势，从而降低形成半导体层的工艺过程中半导体材料填充于缝隙或者空洞后使栅极导电层短接漏电的风险，进而有利于提高制备完成后的三维存储器的可靠性。

附图说明

通过阅读参照以下附图所作的对非限制性实施例所作的详细描述，本申请的其它特征、目的和优点将会变得更明显：

图1是相关技术的三维存储器的剖面示意图；

图2是根据本申请实施方式的三维存储器的制备方法的流程图；以及

图3至图13是根据本申请实施方式的三维存储器的制备方法的剖面示意图。

具体实施方式

为了更好地理解本申请，将参考附图对本申请的各个方面做出更详细的说明。应理解，这些详细说明只是对本申请的示例性实施方式的描述，而非以任何方式限制本申请的范围。

本文使用的术语是为了描述特定示例性实施方式的目的，并且不意在进行限制。当在本说明书中使用时，术语“包含”、“包含有”、“包括”和/或“包括有”表示存在所述特征、整体、元件、部件和/或它们的组合，但是并不排除一个或多个其它特征、整体、元件、部件和/或它们的组合的存在性。

本文参考示例性实施方式的示意图来进行描述。本文公开的示例性实施方式不应被解释为限于示出的具体形状和尺寸，而是包括能够实现相同功能的各种等效结构以及由例如制造时产生的形状和尺寸偏差。附图中所示的位置本质上是示意性的，而非旨在对各部件的位置进行限制。

除非另有限定，否则本文使用的所有术语(包括技术术语和科学术语)具有与本公开所属技术领域的普通技术人员的通常理解相同的含义。诸如常用词典中定义的术语应被解释为具有与其在相关领域的语境下的含义一致的含义，并且将不以理想化或过度正式的意义来解释，除非本文明确地如此定义。

如在本文中所使用的，术语“层”指代包括具有厚度的区域的材料部分。层具有顶侧和底侧，其中，层的底侧相对靠近衬底并且顶侧相对远离衬底。层能够在整个下层结构或上层结构上延伸，或者能够具有小于下层结构或上层结构的范围。此外，层能够是均匀或不均匀连续结构的区域，其厚度小于连续结构的厚度。例如，层能够位于连续结构的顶表面和底表面处或者其之间的任何一组水平平面之间。层能够水平、垂直和/或沿着锥形表面延伸。衬底能够是层，能够在其中包括一个或多个层，和/或能够在其上、其之上和/或在其之下具有一个或多个层。层能够包含多个层。

图1是相关技术的三维存储器10’的剖面示意图。如图1所示，半导体层1覆盖沟道结构2、虚设沟道结构3以及栅极线狭缝结构4，用于与沟道结构2中的沟道层21接触并实现电连接。示例性地，三维存储器10’还包括高介电常数层7。在一些实际应用中，半导体层1可在去除衬底(未示出)和功能层22延伸至衬底中的一部分(未示出)之后，通过例如薄膜沉积工艺而形成。

本申请的发明人在研究中注意到，在去除上述结构的工艺过程中(例如在去除功能层22延伸至衬底中的一部分的工艺过程中)，刻蚀材料(例如刻蚀气体)可能会导致例如位于虚设沟道结构3的端部的缝隙(Seam)或空洞(Void)扩大，例如缝隙或空洞5。需要说明的是，图1中示出的虚设沟道结构3的内部结构(例如包括缝隙或者空洞)仅为示例，不应理解为每个虚设沟道结构3均包括如图1所示的内部结构。本申请的发明人在研究中还注意到，由于高介电常数层7与两侧的电介质材料(例如叠层结构中的电介质层8和栅极线狭缝结构4中的绝缘层41)的材料性质存在差异，两者结合力相对较弱。本申请的发明人在研究中还注意到，由于绝缘层41和导电层42的材料性质存在差异，两者结合力相对较弱。本公开的发明人在研究中进一步地注意到，在去除上述结构的工艺过程中(例如在去除功能层22延伸至衬底中的一部分的工艺过程中)，刻蚀材料(例如刻蚀气体)可能会沿着高介电常数层7与两侧的电介质材料的界面刻蚀和/或沿着绝缘层41与导电层42的界面刻蚀，而产生缝隙或者空洞，例如位于高介电常数层7与叠层结构中的电介质层8的界面附近的缝隙或者空洞6。

在形成半导体层1的工艺过程中，半导体材料可能会填充于这些缝隙或者空洞中，从而可能会造成例如相邻的字线之间或者半导体层1与字线之间短接漏电，影响三维存储器10’的性能和良率。因此，如何应对三维存储器制备工艺中存在的上述技术问题，是目前本领域技术人员致力于研究的方向之一。

本申请的一些实施方式提供了三维存储器的制备方法1000。如图2所示，首先，根据本申请的一些实施方式的三维存储器的制备方法1000从步骤S110开始，在衬底上形成叠层结构，衬底的材料可例如包括硅(例如单晶硅、多晶硅)、硅锗(SiGe)、锗(Ge)、绝缘体上硅(SOI)、绝缘体上锗(GOI)、砷化镓(GaAs)、氮化镓(GaN)、碳化硅(SiC)、玻璃、III-V族化合物半导体或者其任意组合。接着，在步骤S120中，形成贯穿叠层结构并延伸至衬底中的沟道结构、虚设沟道结构以及栅极线狭缝结构，其中，沟道结构包括沟道层和功能层。在步骤S130中将衬底去除从而暴露叠层结构的第一侧，并在步骤S140中在叠层结构的上述第一侧形成暴露沟道结构的保护层，即，保护层可覆盖虚设沟道结构和栅极线狭缝结构的至少之一但是不覆盖沟道结构。在步骤S150中，去除沟道结构的暴露部分中的至少部分功能层，然后去除保护层。

应理解的是，方法1000中所示的步骤不是排它性的，还可以在所示步骤中的任何步骤之前、之后或之间执行其它步骤。此外，所述步骤中的一些步骤可以是同时地执行的或者可以是按照不同于图2所示的顺序执行的。

图3至图13是根据本申请实施方式的三维存储器的制备方法1000的剖面示意图。下面结合图3至图13进一步地描述上述步骤S110至S150。

S110，在衬底上形成叠层结构。

在步骤S110的一些实施方式中，如图3所示，衬底110可包括基底111以及依次位于基底111上的停止层112和第一牺牲层113。示例性地，与停止层112和第一牺牲层113相比，基底111可具有相对较厚的厚度。形成停止层112和第一牺牲层113的方法可包括但不限于化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)、溅镀、热氧化或者其任意组合。示例性地，基底111的材料可例如包括硅，停止层112的材料可例如包括氧化硅，第一牺牲层113的材料可例如包括多晶硅。

在该步骤中，叠层结构120可形成于衬底110上。叠层结构120可包括在垂直或大致垂直于衬底110方向上交替叠置的多个电介质层121和多个第二牺牲层，例如栅极牺牲层122。示例性地，叠层结构120的形成方法可包括诸如CVD、PVD、ALD或者其任何组合的薄膜沉积工艺。叠层结构120中电介质层121和栅极牺牲层122的堆叠层数可例如为8层、32层、64层、128层等。叠层结构120的堆叠层数越多，集成度越高，由其形成的存储单元的个数越多。可根据实际存储需求来设计叠层结构120的堆叠层数及堆叠高度，本申请对此不做具体地限定。

在一些实施方式中，栅极牺牲层122可被去除以形成牺牲间隙，并在牺牲间隙即栅极牺牲层122的空间中填充导电材料以形成导电层，例如栅极导电层即字线。在去除栅极牺牲层122的工艺过程中，电介质层121和栅极牺牲层122可具有不同的刻蚀选择比。可选地，电介质层121的材料可例如包括氧化硅，栅极牺牲层122的材料可例如包括氮化硅。

应理解的是，虽然本申请采用栅极牺牲层122随后被填充导电材料替代以形成栅极导电层的实现方式，但本申请中形成栅极导电层的实现方式不限于此，还可采用例如直接交替叠置电介质层和栅极导电层的方式来实现。

在一些实施方式中，在形成叠层结构120之前，可采用诸如CVD、PVD、ALD或其任何组合的薄膜沉积工艺在衬底(例如衬底110)中的第一牺牲层113上依次形成氧化硅层114和多晶硅层115，使得氧化硅层114和多晶硅层115形成于衬底110和叠层结构120之间。可选地，叠层结构120可直接形成于衬底110上，使得衬底110和叠层结构120之间不包括氧化硅层114和多晶硅层115，本申请对此不做具体地限定。

示例性地，如下文将描述的那样，衬底110可用于为在其上形成的诸如沟道结构、虚设沟道结构或者栅极线狭缝结构等提供机械支撑，并在后续工艺过程中被去除。

S120，形成贯穿叠层结构并延伸至衬底中的沟道结构、虚设沟道结构以及栅极线狭缝结构，其中，沟道结构包括沟道层和功能层。

在步骤S120中，如图4所示，沟道结构130贯穿例如包括交替叠置的电介质层121和栅极牺牲层122的叠层结构120，并沿朝向衬底110的方向例如垂直于衬底110的方向延伸至衬底110的第一牺牲层113中。示例性地，沟道结构130可例如具有圆柱体、圆台体或者棱柱体等的大致轮廓形状，并且可包括由外向内依次设置的功能层131和沟道层132的外壁结构。可选地，功能层131可包括由外向内依次设置的电荷阻挡层1311、电荷捕获层1312和隧穿层1313。电荷阻挡层1311、电荷捕获层1312和隧穿层1313的材料可依次包括例如氧化硅、氮化硅和氧化硅，进而形成具有ONO结构的功能层131。沟道层132的材料可包括例如硅(诸如非晶硅、多晶硅、单晶硅)等半导体材料。示例性地，多个沟道结构130可在平行于衬底110的平面上二维阵列布置。

在一些实施方式中，沟道结构130可通过光刻和蚀刻工艺(例如干法或者湿法刻蚀工艺)以及薄膜沉积工艺形成。示例性地，首先可采用光刻和刻蚀工艺形成贯穿叠层结构120并延伸至第一牺牲层113中的沟道孔。进一步地，可采用诸如CVD、PVD、ALD或者其任意组合的薄膜沉积工艺，在沟道孔的内壁依次形成包括电荷阻挡层1311、电荷捕获层1312和隧穿层1313的功能层131以及沟道层132。可选地，可采用诸如CVD、PVD、ALD或其任何组合薄膜沉积工艺，在形成有功能层131和沟道层132的沟道孔内填充例如氧化硅的电介质材料。

在一些实施方式中，沟道结构130还可包括位于其远离衬底110的端部的沟道插塞133。沟道插塞133可采用例如与沟道层132相同的半导体材料制备并与沟道层132相接触。沟道插塞133可起到例如沟道结构130的漏极的作用。可以理解的是，沟道结构130中功能层 131和沟道层132与叠层结构120中每个栅极牺牲层122(即后续形成的栅极导电层)对应的部分以及该栅极牺牲层122共同形成存储单元。示例性地，栅极导电层可对应于存储单元的控制端。在一些实施方式中，沟道结构130中的多个存储单元在大致垂直于衬底110的方向上串联排列，并共享沟道层132。沟道结构130中的存储单元在栅极导电层的电压控制下，使沟道层132中的载流子进入功能层131中的电荷捕获层1312，或者使功能层131的电荷捕获层1312中的载流子退回沟道层132，从而使存储单元处于编程状态或者擦除状态(未编程状态)。示例性地，在大致垂直于衬底110的方向上串联排列的多个存储单元中位于两端的存储单元可作为选择晶体管，用于控制串联排列的多个存储单元的接通或者关断。示例性地，可根据选择晶体管的位置将其称之为顶部选择晶体管或者底部选择晶体管。可选地，顶部选择晶体管可靠近沟道插塞133设置。

在一些实施方式中，台阶结构117可形成于叠层结构120的边缘，并且可通过对交替叠置的多个电介质层121和多个栅极牺牲层122执行多次“修整-刻蚀(trim-etch)”循环工艺而形成。示例性地，在垂直于衬底110方向上，远离衬底110的一对电介质层121和栅极牺牲层122部分覆盖相邻且更靠近衬底110的一对电介质层121和牺牲层132，从而使靠近衬底110的一对电介质层121和栅极牺牲层122中的栅极牺牲层122具有暴露于相邻且远离衬底110的一对电介质层121和栅极牺牲层122的区域。栅极牺牲层122的暴露区域可作为在后续工艺过程中形成的字线触点的电连接区域。可选地，台阶结构117的顶侧可填充有至少一种绝缘材料116，例如氧化硅、氮化硅或者氮氧化硅等。

在该步骤中，虚设沟道结构134在台阶结构117对应的区域贯穿至少部分叠层结构120，并沿朝向衬底110的方向例如垂直于衬底110的方向延伸至衬底110的第一牺牲层113中。在一些实施方式中，虚设沟道结构134可与沟道结构130具有相似的轮廓形状以及内部结构，并且形成虚设沟道结构134的工艺方法也与形成沟道结构130的工艺方法相似，在另一些实施方式中，在形成虚设沟道孔之后，可采用诸如CVD、PVD、ALD或其任何组合薄膜沉积工艺在虚设沟道孔内直接填充至少一种绝缘材料。示例性地，虚设沟道孔内可例如填充有氧化硅。虚设沟道结构134的作用包括但不限于提供机械支撑或者负载平衡。

在该步骤中，如图5所示，栅极线狭缝结构140贯穿叠层结构120，并沿朝向衬底110的方向例如沿垂直于衬底110的方向延伸至衬底110的第一牺牲层113中。示例性地，栅极线狭缝结构140可沿平行于衬底110的方向(即垂直于图5的方向)延伸。

在一些实施方式中，形成栅极线狭缝结构140的方法可包括形成栅极线狭缝以及利用该栅极线狭缝将叠层结构中的栅极牺牲层替换为栅极导电层的步骤。示例性地，可采用光刻和刻蚀工艺(例如干法或者湿法刻蚀工艺)形成贯穿叠层结构120并延伸至第一牺牲层113中的栅极线狭缝。进一步地，可利用该栅极线狭缝去除叠层结构120中的栅极牺牲层122，以形成牺牲间隙。可选地，可例如采用诸如CVD、PVD、ALD或者其任意组合的薄膜沉积工艺在牺牲间隙的内壁和栅极线狭缝的内壁上形成高介电常数层123。可选地，可例如采用诸如CVD、PVD、ALD或者其任意组合的薄膜沉积工艺在高介电常数层123的位于牺牲间隙的部分上形成粘合层124，并在形成有高介电常数层123和粘合层124的牺牲间隙内形成导电层例如栅极导电层125。可选地，栅极导电层125的材料可例如包括诸如钨、钴、铜、铝或者其任意组合的导电材料。粘合层124的材料可例如包括诸如钛、氮化钛、钽、氮化钽或者其任意组合，可用于粘合栅极导电层125与高介电常数层123并可用于防止栅极导电层125的导电材料扩散。高介电常数层123的材料可例如包括诸如氧化铝、氧化铪或者其任意组合。经上述工艺处理后，高介电常数层123可覆盖于至少部分栅极线狭缝的内壁上。

在一些实施方式中，形成栅极线狭缝结构140的方法还可包括如下步骤。示例性地，可采用光刻和刻蚀工艺(例如干法或者湿法刻蚀工艺)，去除高介电常数层123的位于栅极线狭缝底部的部分。可选地，可例如采用诸如CVD、PVD、ALD或者其任意组合的薄膜沉积工艺在栅极线狭缝内依次形成绝缘层141和导电层142，以形成栅极线狭缝结构140。绝缘层141的材料可例如包括诸如氧化硅、氮化硅或者氮氧化硅等电介质材料。导电层142的材料可例如包括诸如钨、钴、铜、铝或者掺杂的多晶硅材料等导电材料。需要说明的是，绝缘层141可包括位于导电层142侧壁的第一部分和位于导电层142和衬底110之间的第二部分。可选地，绝缘层141的第一部分和第二部分可具有相同的厚度或者不同的厚度，在该实施方式中对此不做具体地限定。经上述工艺处理后，高介电常数层123的可位于至少部分栅极线狭缝结构140的外侧壁上，例如位于栅极线狭缝结构140的与叠层结构120中电介质层121对应的部分、与氧化硅层114对应的部分、与多晶硅层115对应的部分以及与衬底110中的至少部分第一牺牲层113对应的部分的外侧壁上。在一些实施方式中，绝缘材料116还可填充于衬底110的顶层，例如可覆盖于多晶硅层115表面。可选地，绝缘材料116也可直接覆盖于衬底110的表面，例如第一牺牲层113的表面。示例性地，导电触点151可从绝缘材料116的远离衬底110的表面沿朝向衬底110的方向例如垂直于衬底110的方向延伸至衬底110的第一牺牲层113中。示例性地，多个导电触点151可用于在第一半导体结构100与第二半导体结构200(参考图6)键合连接后，传递两个半导体结构之间的电信号以及实现两个半导体结构的电信号与外部控制信号的交互。可选地，导电触点151的材料可包括诸如钨、钴、铜、铝或者掺杂的多晶硅等导电材料。

在一些实施方式中，多个字线触点152可沿与栅极导电层125交叉的方向例如与栅极导电层125垂直或大致垂直的方向延伸至多个栅极导电层125的电连接区域，从而使得字线触点152的一端与栅极导电层125电连接。字线触点152可通过例如光刻和蚀刻工艺以及薄膜沉积工艺形成，字线触点152的材料可例如包括诸如钨、钴、铜、铝或其任意组合的导电材料。可选地，导电触点151和字线触点152可具有粘合层(或称为金属阻挡层)的外壁结构。

在一些实施方式中，第一互连层160可形成于叠层结构120的顶侧，可用于传递通往和来自第二半导体结构200的电信号。示例性地，第一互连层160可包括多个与衬底110大致平行方向延伸的互连线(未示出)和多个沿朝向衬底110的方向例如垂直或大致垂直于衬底110的方向延伸的互连通道161。可选地，第一互连层160可包括多个层间电介质(ILD)层，互连线和互连通道161可形成于所述层间电介质层中。换言之，第一互连层160可包括处于多个层间电介质层中的互连线和互连通道161。可选地，互连线和互连通道161的材料可例如包括钨、钴、铜、铝或者其任意组合的导电材料。层间电介质层的材料可例如包括氧化硅、氮化硅、氮氧化硅、低介电常数材料或者其任意组合的电介质材料。值得注意的是，第一互连层160中的互连线和/或互连通道161可与字线触点152的另一端和/或导电触点151的另一端电连接，从而使得第一互连层160通过至少部分字线触点152与栅极导电层125电连接，通过至少部分导电触点151与第二半导体结构200电连接。

在一些实施方式中，如图6所示，可将经上述工艺处理后第一半导体结构100与第二半导体结构200通过例如键合的方式连接起来。示例性地，第二半导体结构200可在形成第一半导体结构100的工艺过程中同步形成，从而使第一半导体结构100和第二半导体结构200并行地加工，进而提高生产效率。第二半导体结构200可包括多个外围器件210。示例性地，外围器件210可例如包括诸如金属氧化物半导体场效应晶体管(MOSFET)、双极型晶体管(BJT)、二极管、电阻器、电感器、电容器或者其任意组合的任何适合的半导体器件。示例性地，多个外围器件210可组成用于实现各种功能的数字、模拟和/或数模混合的电路模块。示例性地，电路模块可包括页缓冲器、地址解码器以及读取放大器。

在一些实施方式中，第二半导体结构200可包括第二互连层220，用于传递通往和来自第一半导体结构100的电信号。第二互连层220可具有与第一互连层相似的结构和形成方法，本申请在此不再赘述。

在一些实施方式中，在第一半导体结构100和第二半导体结构200采用键合连接方式的情况下，第一半导体结构100可具有远离衬底110的第一键合面101。第一互连层160中互连线和/或互连通道162可暴露于第一键合面101，并且可作为第一半导体结构100的第一键合触点。相似地，第二半导体结构200可具有第二键合面201。第二互连层220中互连线和/或互连通道可暴露于第二键合面201，并且可作为第二半导体结构200的第二键合触点。可通过例如使第一键合触点和第二键合触点对准，使第一半导体结构100被定位在第二半导体结构200上，从而使第一键合触点和第二键合触点在对准的位置处被电连接，进而使第一半导体结构100中的沟道结构130和导电触点151等结构与第二半导结构200中的外围器件210电耦合。

S130，去除衬底以暴露叠层结构的第一侧。

在步骤S130中，如图7所示，在一些实施方式中，可采用光刻和刻蚀工艺(例如干法或者湿法刻蚀工艺)、机械化学抛光(CMP)工艺或者其任意组合，从衬底110的未形成有沟道结构130的一侧去除(例如，依次去除)衬底110中的基底111、停止层112以及第一牺牲层113，使得沟道结构130的延伸至衬底110中的部分、虚设沟道结构134的延伸至衬底110中的部分以及栅极线狭缝结构140的延伸至衬底110中的部分暴露。可选地，在去除衬底110的工艺过程中，可使得导电触点151的延伸至衬底110中的部分暴露。对于沟道结构130而言，经上述工艺处理后，功能层131和沟道层132的延伸至衬底110中的部分暴露出来。

可以理解的是，在衬底110包括由硅材料制备的基底111、由氧化硅制备的停止层112以及由多晶硅制备的第一牺牲层113的情况下，在依次去除基底111、停止层112以及第一牺牲层113的过程中，停止层112可使去除基底111的工艺停止于该层，从而有利于控制去除基底111的工艺均匀性。相似地，第一牺牲层113可使去除停止层112的工艺停止于该层，从而有利于控制去除停止层112的工艺均匀性。

在一些实施方式中，在氧化硅层114位于第一牺牲层113表面的情况下，氧化硅层114可使去除第一牺牲层113的工艺停止于该层，从而有利于控制去除第一牺牲层113的工艺均匀性。

在另一些实施方式中，在衬底为单层结构且未形成氧化硅层114 的情况下，可例如通过控制刻蚀时间或者刻蚀速率等工艺参数来去除衬底，使得例如沟道结构130、虚设沟道结构134、栅极线狭缝结构140以及导电触点151暴露出来。

S140，在叠层结构的第一侧形成暴露沟道结构的保护层。

在步骤S140中，图8A至图8C示出了根据本申请实施方式的形成保护层的剖面示意图。在一些实施方式中，如图8A所示，可在叠层结构120的第一侧(即远离第二半导体结构200的一侧)的例如氧化硅层114的表面且与虚设沟道结构134对应的区域内形成保护层171-1。保护层171-1可例如沿垂直于或者大致垂直于衬底110的方向覆盖(例如，完全覆盖)虚设沟道结构134，例如包围虚设沟道结构134的暴露部分。如上所述，在未设置上述保护层171-1的情况下，在虚设沟道孔内填充绝缘材料(例如氧化硅)的工艺过程中，可能会由于工艺原因使虚设沟道孔内填充的绝缘材料不致密而形成缝隙或者空洞。在后续的去除沟道结构的暴露部分中的至少部分功能层131的工艺过程中，刻蚀材料(例如刻蚀气体)可能会导致虚设沟道结构134中的缝隙或者空洞扩大。根据本申请实施方式，在去除至少部分功能层131的步骤之前形成覆盖虚设沟道结构134的保护层171-1能够应对在去除至少部分功能层的工艺过程中刻蚀材料对虚设沟道结构中缝隙或者空洞扩大的趋势，从而有利于降低在后续形成半导体层的工艺过程中半导体材料填充于缝隙或者空洞后使栅极导电层(例如相邻的栅极导电层)之间短接漏电的风险。

在一些实施方式中，保护层171-1还可覆盖导电触点151，例如包围导电触点151的暴露部分。

在一些实施方式中，保护层171-1的材料可包括光刻胶，并且可采用例如旋涂工艺来形成。可选地，在采用刻蚀工艺去除沟道结构的暴露部分中的至少部分功能层131的情况下，相对于刻蚀材料(例如刻蚀气体)而言，保护层171-1还可选用与将要被去除的功能层131具有高刻蚀选择比的材料来制备，以使保护层171-1的刻蚀速率较低(例如，远低于功能层131的刻蚀速率)，有利于降低(例如，避免) 沿虚设沟道结构134中缝隙对氧化硅层114和电介质层121与虚设沟道结构134的缝隙接触的部分的刻蚀，从而有利于降低短接漏电的风险。

在一些实施方式中，如图8B所示，可在叠层结构120的第一侧的例如氧化硅层114的表面且与虚设沟道结构134对应的区域内形成保护层171-1、与栅极线狭缝结构140对应的区域内形成保护层171-2。保护层171-2可例如沿垂直于或者大致垂直于衬底110的方向覆盖(例如，完全覆盖)栅极线狭缝结构140，例如包围栅极线狭缝结构140的暴露部分。示例性地，保护层171-2的材料选取和制备方法可与保护层171-1相同，本申请在此不再赘述。需要说明的是，在形成高介电常数层123和栅极线狭缝结构140的工艺过程中，一方面，可能会由于高介电常数层123与两侧的电介质材料(例如包括叠层结构120中的电介质层121和栅极线狭缝结构中的绝缘层141)结合性较差而形成缝隙或者空洞。另一方面，可能会由于绝缘层141和导电层142的材料结合性较差而形成缝隙或者空洞。如上所述，在未形成保护层171-2的情况下，在后续的去除至少部分功能层131的工艺过程中，刻蚀材料(例如刻蚀气体)可能会导致栅极线狭缝结构140中或者栅极线狭缝结构140两侧的缝隙或者空洞扩大。根据本申请实施方式，通过在叠层结构120的第一侧且与虚设沟道结构134对应的区域内形成保护层171-1、并在与栅极线狭缝结构140对应的区域内形成保护层171-2，能够应对上述缝隙或者空洞扩大的趋势，从而有利于降低在后续形成半导体层的工艺过程中半导体材料填充于缝隙或者空洞后使栅极导电层(例如相邻的栅极导电层)之间短接漏电的风险。

在一些实施方式中，如图8C所示，可在叠层结构120的第一侧的例如氧化硅层114的表面且与栅极线狭缝结构140对应的区域内形成保护层171-2。示例性地，保护层171-2的材料选取和制备方法可与保护层171-1相同，本申请在此不再赘述。由于缝隙或者空洞可能随机地形成于虚设沟道结构134中、栅极线狭缝结构140中或者栅极线狭缝结构140的两侧，根据本申请实施方式，至少能够在去除沟道结构的暴露部分中的至少部分功能层131的工艺过程中应对刻蚀材料对栅极线狭缝结构140中或者栅极线狭缝结构140两侧的缝隙或者空洞扩大的趋势。

S150，在去除沟道结构的暴露部分中的至少部分功能层之后，去除保护层。

在步骤S150中，以保护层171-1覆盖于虚设沟道结构134的暴露部分(参考图8A)作为示例对该步骤进行说明。在一些实施方式中，如图9A所示，可采用例如干法或者湿法刻蚀工艺依次去除沟道结构130的暴露部分中的电荷阻挡层1311和电荷捕获层1312，使得隧穿层1313暴露。示例性地，如图10所示，在保护层171-1的材料为光刻胶的情况下，可在加热的条件下采用例如湿法化学工艺或者干法等离子体工艺去除保护层171-1。在保护层171-1被去除后，虚设沟道结构134再次暴露出来。可选地，在去除保护层171-1的工艺过程中，导电触点151也再次暴露出来。在该步骤中，如图11所示，可采用例如干法或者湿法刻蚀工艺去除沟道结构130的暴露部分中的隧穿层1313，使得沟道层132暴露出来。可选地，在去除隧穿层132的工艺过程中，保护层171-1和叠层结构120之间的氧化硅层114可被去除。可选地，在包括多晶硅层115的情况下，多晶硅层115可作为去除功能层131例如隧穿层1313工艺的停止层，从而有利于控制去除功能层131例如隧穿层1313的工艺均匀性。

根据本申请实施方式，在去除沟道结构130的暴露部分中的电荷阻挡层1311和电荷捕获层1312之后去除保护层171-1，能够使沟道结构130的暴露部分中的隧穿层1313覆盖于至少部分沟道层132的表面，从而可降低沟道层132的表面被氧化的概率。示例地，在此情况下，无需在制备工艺中增加例如通过稀氢氟酸溶液去除沟道层132的表面的氧化层的步骤，有利于简化制备工艺。在一些实施方式中，在去除沟道结构130的暴露部分中至少部分功能层131例如沟道结构130的暴露部分中电荷阻挡层1311和电荷捕获层1312的工艺过程中，可使栅极线狭缝结构140中的绝缘层141的第二部分(即绝缘层141的远离第二半导体结构200的部分)的一部分被去除(参考图9A)。示例性地，在绝缘层141的第二部分的厚度较厚的情况下，绝缘层141的第二部分的一部分被去除后，绝缘层141的第二部分的保留部分可覆盖于导电层142的远离第二半导体结构200的一侧，有利于在去除隧穿层1313的工艺过程中应对刻蚀材料(例如刻蚀气体)对栅极线狭缝结构140中的缝隙或者空洞扩大的趋势，从而降低在后续形成半导体层的工艺过程中半导体材料填充于缝隙或者空洞后使栅极导电层(例如相邻的栅极导电层)之间短接漏电的风险。示例性地，在绝缘层141的第二部分的厚度较薄的情况下，绝缘层141的第二部分的一部分被去除后，栅极线狭缝结构140中的导电层142的端面可暴露出来(参考图9B)。

在另一些实施方式中，可在去除沟道结构130的暴露部分中的功能层131的电荷阻挡层1311、电荷捕获层1312以及隧穿层1313之后，再去除保护层171-1。示例性地，可采用例如干法或者湿法刻蚀工艺去除(例如，依次去除)沟道结构130的暴露部分中的电荷阻挡层1311、电荷捕获层1312以及隧穿层1312，以使得沟道层132暴露出来。示例性地，在保护层171-1的材料为光刻胶的情况下，可在加热的条件下采用例如湿法化学工艺或者干法等离子体工艺去除保护层171-1。在保护层171-1被去除后，虚设沟道结构134再次暴露出来。可选地，在去除保护层171-1的工艺过程中，导电触点151也再次暴露出来。根据本申请实施方式，在去除沟道结构130的暴露部分中的功能层131之后去除保护层171-1，能够进一步地降低由于在去除隧穿层1313的工艺过程中，刻蚀材料(例如刻蚀气体)使栅极线狭缝结构140中缝隙或者空洞扩大的风险，从而有利于降低在后续形成半导体层的工艺过程中半导体材料填充于缝隙或者空洞后使栅极导电层(例如相邻的栅极导电层)之间短接漏电的风险。

在一些实施方式中，如图12所示，可采用诸如CVD、PVD、ALD或其任何组合薄膜沉积工艺形成与沟道层132相接触的半导体层172。示例性地，半导体层172可覆盖沟道结构130的暴露部分，例如包围沟道结构130的暴露部分。可选地，在形成半导体层172的工艺过程中，半导体层172可覆盖例如包围虚设沟道结构134、栅极线狭缝结构140以及导电触点151的暴露部分。示例性地，半导体层172的材料可例如包括多晶硅，形成半导体层172的方法可包括但不限于采用诸如CVD、PVD、ALD或其任何组合薄膜沉积工艺在叠层结构120的第一侧形成非晶硅层。进一步地，采用例如激光退火工艺使非晶硅晶化为多晶硅，以形成半导体层172。采用上述方法有利于降低形成半导体层172的工艺过程对第一半导体结构100和第二半导体结构200的键合界面的影响。可选地，可采用例如CMP工艺对沉积的半导体层172的表面进行平坦化处理。应当理解的是，半导体层172通过与沟道层132接触并实现电连接，从而使沟道结构130中的沟道层132与半导体层172电连接。可选地，多个沟道结构130中的沟道层132可与半导体层172电连接。

在一些实施方式中，可采用例如离子注入工艺和例如激光退火工艺在沟道层132的靠近半导体层172的部分形成掺杂区。例如，该掺杂区在大致垂直于半导体层172方向上的高度可大于至少一个栅极导电层125所在的高度。示例性地，沟道层132的掺杂区和对应的功能层131可用于形成底部选择晶体管，并且可通过调整掺杂区的掺杂浓度可使底部选择晶体管具有不同的阈值电压值。在一些实施方式中，如图13所示，经过上述工艺处理之后，可例如采用诸如CVD、PVD、ALD或者其任意组合的薄膜沉积工艺在半导体层172上形成绝缘材料层183。可选地，可例如采用光刻和刻蚀工艺(例如干法或者湿法刻蚀工艺)去除绝缘材料层183和半导体层172的与导电触点151对应的部分，以形成暴露导电触点151的开口，并在该开口内再次填充绝缘材料层183。可选地，可采用光刻和刻蚀工艺(例如干法或者湿法刻蚀工艺)以及薄膜沉积工艺形成与导电触点151接触的第一触点(例如第一触点181-1和181-2)以及与半导体层172接触的第二触点(例如第二触点182)。示例性地，第一触点(例如第一触点181-1和181-2)可用于与外部电路(未示出)进行信号传输，第二触点(例如第二触点182)可作为与半导体层172电连接的结构。可选地，绝缘材料层183的材料可包括但限于氧化硅、氮化硅、氮氧化硅或者其它适合的低介电常数材料。第一触点181和第二触点182的材料可包括诸如钨、钴、铜、铝或者其任意组合的导电材料。

根据本申请实施方式提供的三维存储器的制备方法，通过在去除衬底后形成覆盖虚设沟道结构和栅极线狭缝结构两者其中之一的保护层，能够应对在去除至少部分功能层的工艺过程中刻蚀材料对虚设沟道结构和/或栅极线狭缝结构中(或者两侧)的缝隙或者空洞扩大的趋势，从而降低形成半导体层的工艺过程中半导体材料填充于缝隙或者空洞后使栅极导电层短接漏电的风险，进而有利于提高制备完成后的三维存储器的电连接可靠性。

以上描述仅为本申请的较佳实施方式以及对所运用技术原理的说明。本领域技术人员应当理解，本申请中所涉及的发明范围，并不限于上述技术特征的特定组合而成的技术方案，同时也应涵盖在不脱离所述发明构思的情况下，由上述技术特征或其等同特征进行任意组合而形成的其它技术方案。例如上述特征与本申请中公开的(但不限于)具有类似功能的技术特征进行互相替换而形成的技术方案。

Claims

三维存储器的制备方法，其特征在于，包括：

在衬底上形成叠层结构；

形成贯穿所述叠层结构并延伸至所述衬底中的沟道结构、虚设沟道结构以及栅极线狭缝结构，其中，所述沟道结构包括沟道层和功能层；

去除所述衬底以暴露所述叠层结构的第一侧；

在所述叠层结构的第一侧形成暴露所述沟道结构的保护层；以及

在去除所述沟道结构的暴露部分中的至少部分所述功能层之后，去除所述保护层。
根据权利要求1所述的制备方法，其特征在于，在去除所述沟道结构的暴露部分中的至少部分所述功能层之前，所述保护层覆盖所述虚设沟道结构。
根据权利要求1所述的制备方法，其特征在于，在去除所述沟道结构的暴露部分中的至少部分所述功能层之前，所述保护层覆盖所述栅极线狭缝结构。
根据权利要求1所述的制备方法，其特征在于，在去除所述沟道结构的暴露部分中的至少部分所述功能层之前，所述保护层覆盖所述虚设沟道结构和所述栅极线狭缝结构。
根据权利要求2所述的制备方法，其特征在于，所述栅极线狭缝结构包括导电层和绝缘层，所述绝缘层包括位于所述导电层侧壁的第一部分和位于所述导电层与所述衬底之间的第二部分，其中，去除所述沟道结构的暴露部分中的至少部分所述功能层的步骤包括：

在去除所述沟道结构的暴露部分中的至少部分所述功能层的同时，去除所述绝缘层的所述第二部分的一部分。
根据权利要求2所述的制备方法，其特征在于，所述栅极线狭缝结构包括导电层和绝缘层，所述绝缘层包括位于所述导电层侧壁的第一部分和位于所述导电层与所述衬底之间的第二部分，其中，去除所述沟道结构的暴露部分中的至少部分所述功能层的步骤包括：

在去除所述沟道结构的暴露部分中的至少部分所述功能层的同时，去除所述绝缘层的所述第二部分。
根据权利要求1至6中任一项所述的制备方法，其特征在于，形成贯穿所述叠层结构并延伸至所述衬底中的沟道结构、虚设沟道结构以及栅极线狭缝结构的步骤还包括：

形成至少部分位于所述栅极线狭缝结构的外侧壁的高介电常数层。
根据权利要求1至7中任一项所述的制备方法，其特征在于，所述功能层包括电荷阻挡层、电荷捕获层以及隧穿层，其中，在去除所述沟道结构的暴露部分中的至少部分所述功能层之后，去除所述保护层的步骤包括：

在去除所述沟道结构的暴露部分中的所述电荷阻挡层和所述电荷捕获层之后，去除所述保护层。
根据权利要求8所述的制备方法，其特征在于，所述制备方法还包括：

在去除所述保护层之后，去除所述沟道结构的暴露部分中的所述隧穿层以暴露所述沟道层。
根据权利要求1至7中任一项所述的制备方法，其特征在于，所述功能层包括电荷阻挡层、电荷捕获层以及隧穿层，其中，在去除所述沟道结构的暴露部分中的至少部分所述功能层之后，去除所述保护层的步骤包括：

在去除所述沟道结构的暴露部分中的所述电荷阻挡层、所述电荷捕获层以及所述隧穿层以暴露所述沟道层之后，去除所述保护层。
根据权利要求9或10所述的制备方法，其特征在于，所述制备方法还包括：

在所述第一侧形成与所暴露的所述沟道层相接触的半导体层。
根据权利要求1至11中任一项所述的制备方法，其特征在于，所述保护层包括光刻胶层。