TW202209644A - 在儲存塊之間具有穩定結構的立體記憶體元件以及用於形成其的方法 - Google Patents

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Abstract

公開了3D記憶體元件以及用於形成其的方法的實施例。在一個示例中，一種3D記憶體元件包括：在平面圖中的多個儲存塊；以及在平面圖中橫向地延伸以將儲存塊中的相鄰儲存塊隔開的至少一個穩定結構。儲存塊中的各個儲存塊包括：儲存堆疊體，其包括垂直地交錯的導電層和第一介電層；以及多個通道結構，其各自垂直地延伸穿過儲存堆疊體。穩定結構包括介電堆疊體，介電堆疊體包括垂直地交錯的第二介電層和第一介電層。

Description

在儲存塊之間具有穩定結構的立體記憶體元件以及用於形成其的方法
本發明內容的各實施例涉及立體（3D）記憶體元件以及其製造方法。
透過改進製程技術、電路設計、程式設計演算法和製造製程，將平面儲存單元縮放到更小的尺寸。然而，隨著儲存單元的特徵尺寸接近下限，平面製程和製造技術變得具有挑戰性並且成本高。結果，平面儲存單元的儲存密度接近上限。
立體（3D）儲存架構可以解決平面儲存單元中的密度限制。3D儲存架構包括儲存陣列，和用於控制存取儲存陣列的信號的週邊元件。
本文公開了3D記憶體元件以及用於形成其的方法的實施例。
在一個示例中，一種3D記憶體元件包括：在平面圖中的多個儲存塊；以及在所述平面圖中橫向地延伸以將所述儲存塊中的相鄰儲存塊隔開的至少一個穩定結構。所述儲存塊中的各個儲存塊包括：儲存堆疊體，其包括垂直地交錯的導電層和第一介電層；以及多個通道結構，其各自垂直地延伸穿過所述儲存堆疊體。所述穩定結構包括介電堆疊體，所述介電堆疊體包括垂直地交錯的第二介電層和所述第一介電層。
在另一示例中，一種3D記憶體元件，包括：在平面圖中被佈置在第一橫向方向上的多個儲存塊；以及至少一個穩定結構，其各自在所述第一橫向方向上在所述儲存塊中的相鄰儲存塊之間。所述儲存塊中的各個儲存塊包括被佈置在所述第一橫向方向上的多個儲存指以及具有“H”切口的至少一個縫隙結構，所述至少一個縫隙結構各自在所述第一橫向方向上在所述儲存指的相鄰儲存指之間。所述儲存指中的各個儲存指包括通道結構的陣列。所述穩定結構包括介電堆疊體，所述介電堆疊體包括垂直地交錯的第一介電層和第二介電層。
在又一示例中，公開了一種用於形成3D記憶體元件的方法。在基底上方形成包括垂直地交錯的第一介電層和第二介電層的介電堆疊體。形成各自垂直地延伸穿過所述介電堆疊體的多個通道結構。形成垂直地延伸穿過所述介電堆疊體的至少一個開口。穿過所述至少一個開口，透過用導電層替換所述第二介電層的部分以形成包括所述介電堆疊體的剩餘部分的穩定結構，來用儲存堆疊體替換所述介電堆疊體的部分。
儘管討論了具體的配置和佈置，但是應當理解的是，這僅僅是為了說明的目的而進行的。相關領域的技術人員將認識到的是，在不脫離本發明內容的精神和範圍的情況下，可以使用其它配置和佈置。對於相關領域的技術人員而言將顯而易見的是，本發明內容還可以用於各種其它應用中。
應注意的是，在說明書中對“一個實施例”、“實施例”、“示例實施例”、“一些實施例”等的引用指示所描述的實施例可以包括特定的特徵、結構或特性，但是各個實施例可能不一定包括該特定的特徵、結構或特性。而且，這樣的短語不一定指代相同的實施例。此外，當結合實施例描述特定的特徵、結構或特性時，無論是否明確地描述，結合其它實施例來實現這樣的特徵、結構或特性將在相關領域的技術人員的知識範圍內。
通常，可以至少部分地從上下文中的用法來理解術語。例如，至少部分地取決於上下文，如本文使用的術語“一個或多個”可以用於以單數意義描述任何特徵、結構或特性，或者可以用於以複數意義描述特徵、結構或特性的組合。類似地，至少部分地取決於上下文，例如“一”、“一個”或“該”之類的術語同樣可以被理解為傳達單數用法或者傳達複數用法。另外，術語“基於”可以被理解為不一定旨在傳達排他性的因素集合，而是可以允許存在不一定明確地描述的其它因素，這同樣至少部分地取決於上下文。
應當容易理解的是，本發明內容中的“在……上”、“在……上方”和“在……之上”的含義應當以最寬泛的方式來解釋，使得“在……上”不僅意味著“直接在某物上”，而且還包括其間具有居間特徵或層的“在某物上”的含義，並且“在……上方”或“在……之上”不僅意味著“在某物上方”或“在某物之上”的含義，而且還可以包括其間沒有居間特徵或層的“在某物上方”或“在某物之上”的含義（即，直接在某物上）。
此外，為了便於描述，可以在本文使用例如“在……之下”、“在……下方”、“下部”、“在……上方”、“上部”等的空間相對術語來描述如圖所示的一個元件或特徵與另一個元件或特徵的關係。除了在附圖中描繪的取向之外，空間相對術語旨在涵蓋元件在使用或操作步驟中的不同取向。裝置可以以其它方式取向（旋轉90度或處於其它取向）並且同樣可以相應地解釋本文使用的空間相對描述詞。
如本文所使用的，術語“基底”是指在其上添加後續的材料層的材料。基底本身可以被圖案化。被添加在基底頂部的材料可以被圖案化或者可以保持不被圖案化。此外，基底可以包括例如矽、鍺、砷化鎵、磷化銦等的多種半導體材料。替代地，基底可以由例如玻璃、塑膠或藍寶石晶圓之類的非導電材料製成。
如本文所使用的，術語“層”是指包括具有厚度的區域的材料部分。層可以在整個下面或上覆結構之上延伸，或者可以具有小於下面或上覆結構的範圍的範圍。此外，層可以是厚度小於連續結構的厚度的均質或非均質連續結構的區域。例如，層可以位於在連續結構的頂表面和底表面之間或者在頂表面和底表面處的任何一對水平面之間。層可以水平地、垂直地和/或沿著傾斜的表面延伸。基底可以是層，其中可以包括一個或多個層，和/或可以在其上、其上方和/或其下方具有一個或多個層。層可以包括多個層。例如，互連層可以包括一個或多個導體和接觸層（其中形成互連線和/或垂直互連通道（VIA）接觸）和一個或多個介電層。
如本文所使用的，術語“標稱/標稱地”是指在產品或製程的設計階段期間設置的針對部件或製程操作步驟的特性或參數的期望或目標值、以及高於和/或低於期望值的值的範圍。值的範圍可能是由於製造製程或容差中的輕微變化導致的。如本文使用的，術語“大約”指示可以基於與主題半導體元件相關聯的特定技術節點而變化的給定量的值。基於特定技術節點，術語“大約”可以指示給定量的值，其例如在值的10%-30%（例如，值的±10%、±20%或±30%）內變化。
如本文所使用的，術語“3D記憶體元件”是指在橫向取向的基底上具有垂直取向的儲存單元電晶體串（在本文中被稱為“記憶體串”，例如NAND記憶體串）使得記憶體串相對於基底在垂直方向上延伸的半導體元件。如本文所使用的，術語“垂直/垂直地”意味著標稱上垂直於基底的橫向表面。
在製造一些3D記憶體元件時，隨著儲存單元的層級增加，需要在矽基底上沉積更多的薄膜（例如，氧化矽、氮化矽、多晶矽等）。例如，在3D NAND記憶體元件中，需要在階梯區域、裸晶陣列區域和閘極線縫隙中填充更多的薄膜，這可能造成薄膜變形（當薄膜結構變得更加複雜時，尤其是在熱製程之後）。由於薄膜變形而導致的應力可能進一步造成整個晶圓的變形（例如，晶圓彎曲或翹曲），進而降低了成品率。此外，橫向地延伸穿過整個儲存平面的縫隙結構（例如，閘極線縫隙（GLS））將儲存平面分成單獨的部分，這隨著儲存單元的層級不斷增加，而可能在結構上變得不穩定。
例如，如圖1所示，3D記憶體元件100包括在鍵合介面106處鍵合的第一半導體結構102和第二半導體結構104。第一半導體結構102包括用於感測和控制3D記憶體元件100的操作步驟的週邊電路108。第二半導體結構104包括儲存堆疊體114以及各自垂直地延伸穿過儲存堆疊體114的通道結構124的陣列。儲存堆疊體114包括垂直地交錯的導電層（用作閘電極/字元線）和介電層（閘極到閘極介電）。第二半導體結構104還包括也各自垂直地延伸穿過儲存堆疊體114的多個縫隙結構（用作正面源極接觸，其作為陣列公共源極（ACS））。
如圖2的平面圖中所示，3D記憶體元件100的第二半導體結構104包括被縫隙結構130隔開的多個儲存塊202。注意的是，在圖2中包括x 軸和y 軸以示出晶圓平面中的兩個正交方向。x 方向是字元線方向，而y 方向是位元線方向。在y 方向（例如，位元線方向）上佈置的相鄰的儲存塊202被在x 方向（例如，字元線方向）上橫向地延伸的相應的縫隙結構130隔開。在各個儲存塊202中，具有“H”切口205的縫隙結構130進一步將儲存塊202分成多個儲存指204，這些儲存指中的各個儲存指包括通道結構124的陣列。也就是說，在儲存塊202之間的縫隙結構130是穿過儲存平面的連續結構，其切斷相鄰的儲存塊202之間的儲存堆疊體114，而在儲存塊202內的儲存指204之間的縫隙結構130包括一個或多個“H”切口205，這些切口205將相鄰的儲存指204之間的儲存堆疊體114進行連接。縫隙結構130（具體地，在儲存塊202之間的連續結構）由於其在縫隙開口中的填充材料（例如，多晶矽和鎢）而可能向3D記憶體元件100引入應力。此外，各個縫隙結構130的形成涉及對穿過形成儲存堆疊體114的介電堆疊體的深縫隙開口的蝕刻，並且縫隙開口還在字元線方向上，橫向地延伸穿過第二半導體結構104的整個儲存平面。在閘極替換製程期間，縫隙開口用作用於引入蝕刻劑以去除介電堆疊體的犧牲層的入口和通道（由虛線箭頭指示），由於大量的長縫隙開口穿過介電堆疊體，所以介電堆疊體可能變得不穩定。
此外，在一些3D NAND記憶體元件中，選擇性地形成半導體插塞，以圍繞通道結構的側壁，例如，被稱為側壁選擇性磊晶生長（SEG）。側壁半導體插塞通常透過用側壁半導體插塞替換在基底和堆疊結構之間的犧牲層來形成，這涉及穿過縫隙開口的多次沉積和蝕刻製程。然而，在製造側壁半導體插塞時，一旦穿過縫隙開口完全地去除犧牲層，則僅有通道結構和虛設通道結構保留以穩定堆疊結構，進而增加了堆疊結構在用側壁半導體插塞替換被去除的犧牲層（例如，在半導體層中）之前塌陷的可能性。
根據本發明內容的各個實施例，提供了在儲存塊之間具有穩定結構，以提高成品率的3D記憶體元件。可以用穩定結構來替換在儲存塊之間的縫隙結構（作為正面源極接觸或絕緣結構），穩定結構是介電堆疊體中的在形成儲存堆疊體時在閘極替換製程期間沒有被替換的剩餘部分。例如，介電堆疊體中的堆疊犧牲層的部分（例如，氮化矽層）可以在閘極替換製程期間保持完好，以在閘極替換製程期間支撐相鄰的儲存塊，進而在製造期間使堆疊結構穩定。類似地，當用側壁半導體插塞替換犧牲層時，犧牲層的部分可以保持完好（作為穩定結構的一部分），以在形成側壁半導體插塞時使介電堆疊體穩定。此外，透過消除儲存塊之間的縫隙結構，可以減小縫隙開口的蝕刻負荷以進一步提高成品率，並且可以減小縫隙結構間距以減小裸晶（die）尺寸。
圖3A示出了根據本發明內容的一些實施例的在儲存塊之間具有穩定結構的示例性3D記憶體元件300的截面的側視圖。在本發明的其中一些實施例中，3D記憶體元件300是鍵合晶片，根據一些實施例，其包括在其之間的鍵合介面306處鍵合的第一半導體結構302和第二半導體結構304。儘管在圖3A中第一半導體結構302堆疊在第二半導體結構304之上，但是應理解的是，在其它示例中，第一半導體結構302和第二半導體結構304的相對位置可以顛倒，例如，第二半導體結構304堆疊在第一半導體結構302之上。根據第一半導體結構302和第二半導體結構304的相對位置，第一半導體結構302和第二半導體結構304中的一者可以包括用於封裝的裸晶（die）基底，其可以包括矽（例如，單晶矽（c-Si））、陶瓷、玻璃、矽鍺（SiGe）、砷化鎵（GaAs）、鍺（Ge）、絕緣體上矽（SOI）或任何其它適當的材料。
3D記憶體元件300的第一半導體結構302可以包括週邊電路308以及在週邊電路308上方的半導體層335。注意的是，在圖3A中包括x 、y 和z 軸，以示出3D記憶體元件300中的部件的空間關係。3D記憶體元件300的裸晶（die）基底包括在x -y 平面內橫向地延伸的兩個橫向表面：在晶圓的正面上的前表面、以及在與晶圓的正面相對的背面上的後表面。x 方向和y 方向是晶圓平面中的兩個正交方向：x 方向是字元線方向，而y 方向是位元線方向。z軸垂直於x 軸和y 軸兩者。如本文所使用的，在z 方向（垂直於x -y 平面的垂直方向）上相對於半導體元件（例如，3D記憶體元件300）的裸晶（die）基底來確定一個部件（例如，層或元件）是在半導體元件的另一部件（例如，層或元件）“上”、“上方”還是“下方”（當該裸晶（die）基底在z 方向上位於半導體元件的最低平面中時）。在整個本發明內容中應用了用於描述空間關係的相同概念。應理解的是，當第一半導體結構302和第二半導體結構304的相對位置顛倒時，3D記憶體元件300中的部件的空間關係可以相應地改變。
在本發明的其中一些實施例中，週邊電路308被配置為控制和感測3D記憶體元件300。週邊電路108可以是用於促進3D記憶體元件300的操作步驟的任何適當的數位、類比和/或混合信號控制和感測電路，包括但不限於頁緩衝器、解碼器（例如，行解碼器和列解碼器）、感測放大器、驅動器（例如，字元線驅動器）、電荷泵、電流或電壓參考、或者該電路的任何主動或被動部件（例如，電晶體、二極體、電阻器或電容器）。週邊電路308可以包括在半導體層335（例如，減薄矽基底）“上”形成的電晶體，其中，在半導體層335中（例如，在半導體層335的底表面上方）和/或直接在半導體層335上形成這些電晶體的全部或部分。也可以在半導體層335中形成隔離區（例如，淺溝槽隔離（淺溝槽隔離（STI）））和摻雜區（例如，電晶體的源極區和汲極區）。根據一些實施例，電晶體是高速的且具有先進邏輯製程（例如，90 奈米、65 奈米、45 奈米、32 奈米、28 奈米、20 奈米、16 奈米、14 奈米、10 奈米、7 奈米、5 奈米、3 奈米等的技術節點）。應理解的是，在本發明的其中一些實施例中，週邊電路308還可以包括與先進邏輯製程相容的任何其它電路，包括邏輯電路（例如，處理器和可程式設計邏輯元件（PLD））或記憶體電路（例如，靜態隨機存取記憶體（SRAM））。
在本發明的其中一些實施例中，3D記憶體元件300的第一半導體結構302還包括在半導體層335上方的介電層337和鈍化層339。根據一些實施例，介電層337和鈍化層339是3D記憶體元件300的最頂層，以電性隔離並且保護3D記憶體元件300的下面的部件。第一半導體結構302還可以包括在介電層337上方的用於引線鍵合和/或與中間層鍵合的接觸襯墊341。在本發明的其中一些實施例中，第一半導體結構302還包括接觸345（例如，貫穿矽接觸（TSC）），其在垂直方向上延伸穿過半導體層335和介電層337，以與3D記憶體元件300的接觸襯墊341接觸。
在本發明的其中一些實施例中，3D記憶體元件300的第一半導體結構302還包括在週邊電路108下方的互連層（未示出），以向週邊電路308傳送電信號以及從週邊電路308傳送電信號。互連層可以包括多個互連（本文中也被稱為“接觸”），其包括橫向互連線和垂直互連通道（VIA）接觸。如本文所使用的，術語“互連”可以廣義地包括任何適當類型的互連，例如中段製程（MEOL）互連和後段製程（BEOL）互連。互連層還可以包括互連線和VIA接觸可以形成在其中的一個或多個層間介電（ILD）層（也被稱為“金屬間介電（IMD）層”）。也就是說，互連層可以包括在多個層間介電（ILD）層中的互連線和VIA接觸。互連層中的互連線和VIA接觸可以包括導電材料，其包括但不限於鎢（W）、鈷（Co）、銅（Cu）、鋁（Al）、矽化物或其任何組合。互連層中的層間介電（ILD）層可以包括介電材料，其包括但不限於氧化矽、氮化矽、氮氧化矽、低介電常數（低k）介電或其任何組合。
如圖3A所示，3D記憶體元件300的第一半導體結構302還可以包括在鍵合介面306處、並且在互連層和週邊電路308下方的鍵合層310。鍵合層310可以包括多個鍵合接觸以及將鍵合接觸電性隔離的介電。鍵合接觸可以包括導電材料，其包括但不限於W、Co、Cu、Al、矽化物或其任何組合。鍵合層310的其餘區域可以利用介電來形成，介電包括但不限於氧化矽、氮化矽、氮氧化矽、低k介電或其任何組合。鍵合層310中的鍵合接觸和周圍介電可以用於混合鍵合。
類似地，如圖3A所示，3D記憶體元件300的第二半導體結構304也可以包括在鍵合介面306處、並且在第一半導體結構302的鍵合層310下方的鍵合層312。鍵合層312可以包括多個鍵合接觸以及將鍵合接觸電性隔離的介電層。鍵合層312中的鍵合接觸和周圍介電層可以用於在鍵合介面306處與鍵合層310的混合鍵合。如下文詳細描述的，第一半導體結構302可以在鍵合介面306處以面對面的方式被鍵合在第二半導體結構304的頂部上。在本發明的其中一些實施例中，作為混合鍵合（也被稱為“金屬/介電混合鍵合”）的結構，鍵合介面306被設置在鍵合層310和鍵合層312之間，混合鍵合是一種直接鍵合技術（例如，在表面之間形成鍵合，而不使用例如焊料或黏合劑之類的中間層），並且可以同時獲得金屬-金屬鍵合和介電-介電鍵合。在本發明的其中一些實施例中，鍵合介面306是鍵合層312和鍵合層310相遇並且鍵合的位置。在實踐中，鍵合介面306可以是具有特定厚度的層，其包括第一半導體結構302的鍵合層310的底表面和第二半導體結構304的鍵合層312的頂表面。
在本發明的其中一些實施例中，3D記憶體元件300的第二半導體結構304還包括在鍵合層312下方的互連層（未示出）以傳送電信號。互連層可以包括多個互連，例如中段（MEOL）互連和後段（BEOL）互連。互連層還可以包括互連線和VIA接觸可以形成在其中的一個或多個層間介電（ILD）層。互連層中的互連線和VIA接觸可以包括導電材料，其包括但不限於W、Co、Cu、Al、矽化物或其任何組合。互連層中的層間介電（ILD）層可以包括介電材料，其包括但不限於氧化矽、氮化矽、氮氧化矽、低k介電或其任何組合。
在本發明的其中一些實施例中，3D記憶體元件300是NAND快閃記憶體元件，其中儲存單元是以NAND記憶體串陣列的形式提供的。如圖3A所示，3D記憶體元件300的第二半導體結構304可以包括用作NAND記憶體串陣列的通道結構324的陣列。圖4示出了根據本發明內容的一些實施例的在儲存塊之間具有穩定結構的示例性3D記憶體元件的截面的平面圖。圖4示出了根據一些實施例的、在圖3A中所示的3D記憶體元件300的第二半導體結構304的AA平面處的截面的平面圖的一個示例。
如圖4所示，3D記憶體元件300的第二半導體結構304可以包括在平面圖中在y 方向（例如，位元線方向）上佈置的多個儲存塊402。在該平面圖中，各個儲存塊402可以包括在y 方向上佈置的多個儲存指404以及在y 方向上各自在相鄰的儲存指404之間的多個縫隙結構330。各個儲存指404可以包括通道結構324的陣列。也就是說，根據一些實施例，儲存塊402包括多個通道結構324，並且具有“H”切口405的至少一個縫隙結構330在x 方向上（例如，字元線方向）橫向地延伸，以形成儲存塊402中的儲存指404。也就是說，在儲存塊402內的儲存指404之間的縫隙結構330可以包括一個或多個“H”切口405，切口405將在同一儲存塊402中的相鄰的儲存指404之間的儲存堆疊體314連接。
與圖2（在圖2中，類似於儲存指，相鄰的儲存塊202也被縫隙結構130隔開）不同的是，在圖4中，根據一些實施例，相鄰的儲存塊402被穩定結構360隔開，穩定結構具有如下文詳細描述的，與縫隙結構330不同的結構。也就是說，3D記憶體元件300的第二半導體結構304還可以包括至少一個穩定結構360，其在平面圖中在y 方向（例如，位元線方向）上各自在相鄰的儲存塊402之間。在本發明的其中一些實施例中，在平面圖中，各個穩定結構360在x 方向（例如，字元線方向）上橫向地延伸以將相鄰的儲存塊402隔開。
返回參考圖3A，在穩定結構360外部（在圖4中的各個儲存塊402中），各個通道結構324可以垂直地延伸穿過多個對，各個對包括堆疊導電層316和堆疊介電層318。根據一些實施例，交錯的堆疊導電層316和堆疊介電層318形成各個儲存塊402中的儲存堆疊體314。也就是說，各個儲存塊402可以包括儲存堆疊體314，其包括垂直地交錯的堆疊導電層316和堆疊介電層318。儲存堆疊體314中的具有堆疊導電層316和堆疊介電層318的對的數量（例如，32、64、96、128、160、192、224、256或更多）確定3D記憶體元件300中的儲存單元的數量。應理解的是，在本發明的其中一些實施例中，儲存堆疊體314可以具有多堆疊架構（未示出），其包括堆疊在彼此之上的多個記憶體堆疊。各個記憶體堆疊中的具有堆疊導電層316和堆疊介電層318的對的數量可以相同或不同。
儲存堆疊體314可以包括多個交錯的堆疊導電層316和堆疊介電層318。儲存堆疊體314中的堆疊導電層316和堆疊介電層318可以在垂直方向上交替。換言之，除了在儲存堆疊體314的最頂部或最底部的層之外，各個堆疊導電層316可以與在兩側的兩個堆疊介電層318鄰接，並且各個堆疊介電層318可以與在兩側的兩個堆疊導電層316鄰接。堆疊導電層316可以包括導電材料，其包括但不限於W、Co、Cu、Al、多晶矽、摻雜矽、矽化物或其任何組合。各個堆疊導電層316可以包括由黏合層和閘極介電層圍繞的閘電極（閘極線）。堆疊導電層316的閘電極可以作為字元線橫向地延伸，在儲存堆疊體314的一個或多個階梯結構處終止。堆疊介電層318可以包括介電材料，其包括但不限於氧化矽、氮化矽、氮氧化矽或其任何組合。在本發明的其中一些實施例中，堆疊導電層316包括金屬（例如，W），並且堆疊介電層318包括氧化矽。
如圖3A所示，根據一些實施例，在相鄰的儲存堆疊體314之間，穩定結構360包括在與儲存堆疊體314相同的平面中的介電堆疊體。穩定結構360的介電堆疊體可以包括垂直地交錯的堆疊介電層362和堆疊介電層318。如下文關於製造過程詳細描述的，可以透過替換介電堆疊體的部分來形成儲存堆疊體314，並且介電堆疊體的剩餘部分可以變成3D記憶體元件300的第二半導體結構304中的穩定結構360的介電堆疊體。也就是說，根據一些實施例，儲存堆疊體314和穩定結構360的介電堆疊體源於相同的介電堆疊體。因此，如氧化矽層之類的各個堆疊介電層318，可以橫向地延伸跨越穩定結構360和儲存堆疊體314。也就是說，穩定結構360和儲存堆疊體314中的共面的堆疊介電層318可以是連續層，例如氧化矽層。穩定結構360的各個堆疊介電層362可以是與儲存堆疊體314中的堆疊導電層316中的相應的堆疊導電層共面的。在本發明的其中一些實施例中，穩定結構360的堆疊介電層362與相鄰的儲存塊314中的共面的堆疊導電層316接觸。如下文關於製造過程詳細描述的，可以透過替換介電堆疊體中的堆疊犧牲層的部分，來形成儲存堆疊體314中的堆疊導電層316，並且堆疊犧牲層的剩餘部分，可以變為3D記憶體元件300的第二半導體結構304中的穩定結構360的堆疊介電層362。
如圖3A所示，在穩定結構360外部（在圖4中的各個儲存塊402中），3D記憶體元件300的第二半導體結構304還可以包括在儲存堆疊體314下方的第一半導體層320，以及在第一半導體層320下方並且與其接觸的第二半導體層322。在本發明的其中一些實施例中，第一半導體層320和第二半導體層322中的每一者是N型摻雜半導體層，例如，摻雜有N型摻雜劑（例如，磷（P）或砷（As））的矽層。在本發明的其中一些實施例中，第二半導體層322是矽基底中的N阱。根據一些實施例，第一半導體層320包括多晶矽，例如，N型摻雜多晶矽。
在本發明的其中一些實施例中，各個通道結構324包括填充有半導體層（例如，作為半導體通道328）和複合介電層（例如，作為儲存膜326）的通道孔。在本發明的其中一些實施例中，半導體通道328包括矽，例如，非晶矽、多晶矽或單晶矽。例如，半導體通道328可以包括多晶矽。在本發明的其中一些實施例中，儲存膜326是包括穿隧層、儲存層（也被稱為“電荷捕獲層”）和阻擋層的複合層。通道結構324的剩餘空間可以部分地或全部地用包括介電材料（例如，氧化矽）的蓋層和/或氣隙填充。通道結構324可以具有圓柱形（例如，柱形）。根據一些實施例，蓋層、半導體通道328、儲存膜326的穿隧層、儲存層和阻擋層從柱的中心朝向外表面徑向地以該順序佈置。穿隧層可以包括氧化矽、氮氧化矽或其任何組合。儲存層可以包括氮化矽、氮氧化矽、矽或其任何組合。阻擋層可以包括氧化矽、氮氧化矽、高k介電或其任何組合。在一個示例中，儲存膜326可以包括氧化矽/氮氧化矽/氧化矽（ONO）的複合層。
在本發明的其中一些實施例中，通道結構324還包括在通道結構324的頂部部分中（例如，上端處）的通道插塞。如本文所使用的，當裸晶（die）基底位於3D記憶體元件300的最低平面中時，部件（例如，通道結構324）的“上端”是在z 方向上較遠離裸晶（die）基底的端部，而部件（例如，通道結構324）的“下端”是在z 方向上較靠近裸晶（die）基底的端部。通道插塞可以包括半導體材料（例如，多晶矽）。在本發明的其中一些實施例中，通道插塞用作NAND記憶體串的汲極。
如圖3A所示，各個通道結構324可以垂直地延伸穿過儲存堆疊體314的交錯的堆疊導電層316、堆疊介電層318以及第一半導體層320（例如N型摻雜多晶矽層）。在本發明的其中一些實施例中，第一半導體層320圍繞通道結構324的部分，並且與包括多晶矽的半導體通道328接觸。也就是說，根據一些實施例，儲存膜326在通道結構324的鄰接第一半導體層320的部分處斷開，進而曝露半導體通道328以與周圍的第一半導體層320接觸。結果，圍繞並且接觸半導體通道328的第一半導體層320可以用作通道結構324的“側壁半導體插塞”。在本發明的其中一些實施例中，各個通道結構324可以進一步垂直地延伸進入第二半導體層322（例如，N型摻雜多晶矽或單晶矽層）中。也就是說，根據一些實施例，各個通道結構324垂直地延伸穿過儲存堆疊體314，進入N型摻雜半導體層（包括第一半導體層320和第二半導體層322）中。在本發明的其中一些實施例中，第一半導體層320和第二半導體層322中的每一者是N型摻雜半導體層，以使得實現用於擦除操作步驟的閘極誘導-汲極-洩漏（GIDL）輔助的體偏壓。在NAND記憶體串的源極選擇閘極周圍的GIDL可以產生進入NAND記憶體串的空穴電流，以提升用於擦除操作步驟的體電位。
應理解的是，第一半導體層320和第二半導體層322示出了可以用於3D記憶體元件300的第二半導體結構304的半導體層的一個示例。在一般的情況下，3D記憶體元件300的第二半導體結構304可以包括具有一個或多個摻雜矽層（例如，摻雜多晶矽層和/或摻雜單晶矽層）的半導體層。此外，該半導體層中的摻雜矽層的數量以及該半導體層中的各個矽層的摻雜類型不受以上關於圖3A的示例限制，並且在其它示例中可以變化。例如，第三半導體層（未示出）可以形成在第一半導體層320上方並且與第一半導體層320接觸，即，垂直地在第一半導體層320和儲存堆疊體314之間。還應理解的是，通道結構324相對於半導體層的相對位置不受以上關於圖3A的示例限制，並且在其它示例中可以變化。在一般的情況下，不管各個通道結構324的端部相對於半導體層中的各個摻雜矽層的相對位置如何，該通道結構324都可以垂直地延伸穿過儲存堆疊體314進入該半導體層中。還應理解的是，由3D記憶體元件300執行的擦除操作步驟不限於以上關於圖3A的示例中的GIDL擦除，並且可以是P阱主體擦除操作步驟或者基於半導體層的不同配置（例如，半導體層中的各個摻雜矽層的摻雜類型）的任何其它適當的擦除操作步驟。
如圖3A所示，穩定結構360還可以包括在穩定結構360的介電堆疊體下方的殘留犧牲層364和殘留停止層366。在本發明的其中一些實施例中，殘留停止層366被設置在第二半導體層322上，並且殘留犧牲層364被設置在殘留停止層366上。殘留停止層366可以在橫向方向（例如，y 方向）上與殘留犧牲層364重疊。殘留停止層366和殘留犧牲層364中的每一者也可以在橫向方向（例如，y 方向）上與穩定結構360的介電堆疊體重疊。在本發明的其中一些實施例中，穩定結構360的介電堆疊體、殘留停止層366和殘留犧牲層364在橫向方向（例如，y 方向）上是彼此對齊的，並且具有相同的橫向尺寸（例如，在y 方向上的寬度）。如下文關於製造過程詳細描述的，可以透過替換犧牲層（和下面的停止層）的部分來形成第一半導體層320，並且犧牲層和停止層的剩餘部分可以成為3D記憶體元件300的第二半導體結構304中的穩定結構360的殘留犧牲層364和殘留停止層366。結果，在本發明的其中一些實施例中，第一半導體層320是與殘留犧牲層364和殘留停止層366共面的。在本發明的其中一些實施例中，殘留犧牲層364包括多晶矽或氮化矽，並且殘留停止層366包括氧化矽。
應理解的是，在一些示例中，穩定結構360可以不包括殘留停止層366，例如，其中，殘留犧牲層364包括氮化矽或與第一半導體層的材料不同的任何其它適當的材料。在這些示例中，第一半導體層320可以是與殘留犧牲層364共面的。還應理解的是，在一些示例中，穩定結構360可以包括在殘留犧牲層364上的另一殘留停止層（未示出），例如，其中，在第一半導體層320和儲存堆疊體314之間垂直地形成第三半導體層（未示出）。在這些示例中，第一半導體層320可以是與兩個殘留停止層和夾在兩個殘留停止層之間的殘留犧牲層364共面的。
如圖3A所示，3D記憶體元件300的第二半導體結構304還可以包括縫隙結構330，其各自垂直地延伸穿過儲存堆疊體314的交錯的堆疊導電層316和堆疊介電層318。與進一步延伸穿過第一半導體層320的通道結構324不同，根據一些實施例，縫隙結構330在第一半導體層320處停止。如圖4所示，各個縫隙結構330還可以橫向地延伸以將通道結構324分成儲存指404。也就是說，各個儲存堆疊體314可以被縫隙結構330劃分為多個儲存指，使得通道結構324的陣列可以被分成各個儲存指404。應理解的是，縫隙結構330相對於第一半導體層320的相對位置不受以上關於圖3A的示例限制，並且在其它示例中可以變化。例如，縫隙結構330可以進一步延伸進入第一半導體層320中。
在本發明的其中一些實施例中，各個縫隙結構330是絕緣結構，根據一些實施例，該絕緣結構在其中不包括任何接觸（即，不用作源極接觸），並且因此不會將寄生電容和洩漏電流引入堆疊導電層316（包括字元線）。在本發明的其中一些實施例中，各個縫隙結構330包括填充有一種或多種介電材料的開口（例如，縫隙開口），這些介電材料包括但不限於氧化矽、氮化矽、氮氧化矽或其任何組合。應理解的是，在一些示例中，縫隙結構330可以是具有導電部分（例如，包括W、多晶矽和/或氮化鈦（TiN））和間隙壁（例如，包括介電）的正面源極接觸，例如類似於在圖1中所示的縫隙結構130。然而，在圖3A和圖4中，用於將儲存塊402內的儲存指404隔開的縫隙結構330、和用於將儲存塊402隔開的穩定結構360具有如上詳細描述的不同結構。相反，圖1和圖2中的3D記憶體元件100中的第二半導體結構104使用縫隙結構130來將儲存指204以及儲存塊202隔開。也就是說，用儲存塊402之間的穩定結構360替換了儲存塊202之間的縫隙結構130。
返回參考圖3A，3D記憶體元件300可以包括在儲存堆疊體314下方、並且與第二半導體層322接觸的背面源極接觸332。源極接觸332和儲存堆疊體314可以被設置在第二半導體層322（例如，減薄基底）的相對側，並且因此被視為“背面”源極接觸。在本發明的其中一些實施例中，源極接觸332進一步延伸進入第二半導體層322中，並且透過第二半導體層322電性連接到第一半導體層320以及通道結構324的半導體通道328。源極接觸332可以包括一個或多個導電層，例如被黏合層（例如，氮化鈦（TiN））圍繞的金屬層（例如，W、Co、Cu或Al）或矽化物層。
如圖3A所示，3D記憶體元件300還可以包括後段（BEOL）互連層，其在第二半導體層322下方以用於襯墊輸出，例如，在3D記憶體元件300和外部電路之間傳送電信號。在本發明的其中一些實施例中，互連層包括在第二半導體層322下方的一個或多個層間介電（ILD）層334以及在層間介電（ILD）層334下方的再分佈層336。再分佈層336可以包括導電材料，其包括但不限於W、Co、Cu、Al、矽化物或其任何組合。在本發明的其中一些實施例中，互連層還包括鈍化層338，作為用於鈍化和保護3D記憶體元件300的最外層。
在本發明的其中一些實施例中，3D記憶體元件300的第二半導體結構304還包括延伸穿過第二半導體層322和層間介電（ILD）層334的接觸342（例如，TSC）。在本發明的其中一些實施例中，3D記憶體元件300還包括週邊接觸346，其在儲存堆疊體314外部垂直地延伸到第二半導體層322。在本發明的其中一些實施例中，週邊接觸346在接觸342上方並且與其接觸，使得第一半導體層320至少透過第二半導體層322、源極接觸332、再分佈層336、接觸342和週邊接觸346電性連接到第一半導體結構302中的週邊電路308。
圖3B示出了根據本發明內容的一些實施例的在儲存塊402之間具有穩定結構360的另一示例性3D記憶體元件303的截面的側視圖。根據一些實施例，3D記憶體元件303類似於圖3A中的3D記憶體元件300，除了在第一半導體結構302中的介電層337上方的接觸襯墊341被替換為在第二半導體結構304中的層間介電（ILD）層334下方的接觸襯墊340之外。如圖3B所示，第二半導體結構304還可以包括接觸344（例如，TSC），其垂直地延伸穿過第二半導體層322和層間介電（ILD）層334以與接觸襯墊340接觸。應理解的是，為了便於描述，不再重複3D記憶體元件303和300兩者中的其它相同結構的細節。
圖3C示出了根據本發明內容的一些實施例的在儲存塊402之間具有穩定結構360的又一示例性3D記憶體元件305的截面的側視圖。根據一些實施例，3D記憶體元件305類似於圖3A中的3D記憶體元件300，除了3D記憶體元件100中的背面源極接觸332被替換為3D記憶體元件305中的正面源極接觸347之外。如圖3C所示，源極接觸347可以被設置在第二半導體層322上方並且與其接觸。也就是說，源極接觸347和儲存堆疊體314可以被設置在第二半導體層322（例如，減薄基底）的相同側（例如，正面）。應理解的是，為了便於描述，不再重複3D記憶體元件305和300兩者中的其它相同結構的細節。
圖3D示出了根據本發明內容的一些實施例的在儲存塊402之間具有穩定結構360的又一示例性3D記憶體元件307的截面的側視圖。根據一些實施例，3D記憶體元件307類似於圖3C中的3D記憶體元件305，除了在第一半導體結構302中的介電層337上方的接觸襯墊341被替換為在第二半導體結構304中的層間介電（ILD）層334下方的接觸襯墊340之外。如圖3D所示，第二半導體結構304還可以包括接觸344（例如，TSC），其垂直地延伸穿過第二半導體層322和層間介電（ILD）層334以與接觸襯墊340接觸。應理解的是，為了便於描述，不再重複3D記憶體元件307和305兩者中的其它相同結構的細節。
圖5A-5G示出了根據本發明內容的一些實施例的用於形成在儲存塊之間具有穩定結構的示例性3D記憶體元件的製造過程。圖6示出了根據本發明內容的一些實施例的用於形成在儲存塊之間具有穩定結構的示例性3D記憶體元件的方法600的流程圖。在圖5A-5G和6中描繪的3D記憶體元件的示例包括在圖3A-3D中描繪的3D記憶體元件300、3D記憶體元件303、3D記憶體元件305和3D記憶體元件307。將一起描述圖5A-5G和圖6。應理解的是，在方法600中示出的操作步驟不具有排他性的，並且其它操作步驟也可以在任何所示的操作步驟之前、之後或之間執行。此外，一些操作步驟可以同時執行，或者以與在圖6中所示的不同順序來執行。
參考圖6，方法600在操作步驟602處開始，在操作步驟602中，在第一基底上形成週邊電路。第一基底可以是矽基底。如圖5G所示，使用多個製程在矽基底550上形成多個電晶體，多個製程包括但不限於微影、蝕刻、薄膜沉積、熱生長、注入、化學機械拋光（CMP）和任何其它適當的製程。在本發明的其中一些實施例中，透過離子注入和/或熱擴散在矽基底550中形成摻雜區（未示出），其例如用作電晶體的源極區和/或汲極區。在本發明的其中一些實施例中，還透過濕式蝕刻和/或乾式蝕刻以及薄膜沉積在矽基底550中形成隔離區（例如，淺溝槽隔離（STI））。電晶體可以形成在矽基底550上的週邊電路552。
如圖5G所示，在週邊電路552上方形成鍵合層548。鍵合層548包括電性連接到週邊電路552的鍵合接觸。為了形成鍵合層548，使用一種或多種薄膜沉積製程（例如，化學氣相沉積（CVD）、物理氣相沉積（PVD）、原子層沉積（ALD）或其任何組合）來沉積層間介電（ILD）層，並且使用濕式蝕刻和/或乾式蝕刻（例如，反應離子蝕刻（RIE）），隨後使用一種或多種薄膜沉積製程（例如，原子層沉積（ALD）、化學氣相沉積（CVD）、物理氣相沉積（PVD）、任何其它適當的製程、或其任何組合），來形成穿過層間介電（ILD）層的鍵合接觸。
如圖6所示，方法600進行到操作步驟604，在操作步驟604中，依次形成在第二基底上的停止層，以及在停止層上的犧牲層。犧牲層可以包括多晶矽或氮化矽，並且停止層可以包括氧化矽。在本發明的其中一些實施例中，在第二基底的頂部部分中形成例如N阱的半導體層。
如圖5A所示，在矽基底502的頂部部分中形成半導體層504。半導體層504可以包括在P型矽基底502中的N阱。可以透過使用離子注入和/或熱擴散將N型摻雜劑（例如，P或As）摻雜到P型矽基底502中，來形成半導體層504。如圖5A所示，透過在半導體層504上沉積介電材料（例如，氧化矽、熱氧化或不同於半導體層504和犧牲層506的材料的任何適當的材料），來在矽基底502的半導體層504上形成停止層505。在本發明的其中一些實施例中，然後在停止層505上形成犧牲層506。可以透過使用一種或多種薄膜沉積製程（包括但不限於化學氣相沉積（CVD）、物理氣相沉積（PVD）、原子層沉積（ALD）或其任何組合）沉積稍後可以被選擇性地去除的多晶矽、氮化矽或任何其它適當的犧牲材料（例如，碳），來形成犧牲層506。
如圖6所示，方法600進行到操作步驟606，在操作步驟606中，在犧牲層上方形成包括垂直地交錯的第一介電層和第二介電層的介電堆疊體。第一介電層可以包括氧化矽，並且第二介電層可以包括氮化矽。在本發明的其中一些實施例中，為了形成介電堆疊體，將第一介電層和第二介電層交替地沉積在犧牲層上。
如圖5A所示，在犧牲層506上形成包括多對的第一介電層510和第二介電層512的介電堆疊體508。根據一些實施例，介電堆疊體508包括垂直地交錯的第一介電層510和第二介電層512。可以在矽基底502上方的犧牲層506上交替地沉積第一介電層510和第二介電層512，以形成介電堆疊體508。在本發明的其中一些實施例中，各個第一介電層510包括氧化矽層，並且各個第二介電層512包括氮化矽層。可以透過一種或多種薄膜沉積製程（包括但不限於化學氣相沉積（CVD）、物理氣相沉積（PVD）、原子層沉積（ALD）或其任何組合）來形成介電堆疊體508。如圖5A所示，可以在介電堆疊體508的邊緣上形成階梯結構。可以透過朝向矽基底502對介電堆疊體508的介電層對執行多個所謂的“修整-蝕刻”迴圈來形成階梯結構。由於被施加到介電堆疊體508的介電層對的重複的修整-蝕刻迴圈，介電堆疊體508可以具有一個或多個傾斜的邊緣，以及比底部介電層對要短的頂部介電層對，如圖5A所示。儘管未示出，但是應理解的是，在一些示例中，在形成介電堆疊體508之前，可以使用一種或多種薄膜沉積製程（包括但不限於化學氣相沉積（CVD）、物理氣相沉積（PVD）、原子層沉積（ALD）或其任何組合）來在犧牲層506上依次形成另一停止層（例如，氧化矽層）和另一半導體層（例如，多晶矽層）。
如圖6所示，方法600進行到操作步驟608，在操作步驟608中，形成各自垂直地延伸穿過介電堆疊體和犧牲層的多個通道結構。在本發明的其中一些實施例中，為了形成通道結構，形成垂直地延伸穿過介電堆疊體和犧牲層的通道孔，並且在通道孔的側壁之上依次形成儲存膜和半導體通道。
如圖5B所示，通道孔是垂直地延伸穿過介電堆疊體508、犧牲層506和停止層505進入半導體層504的開口。在本發明的其中一些實施例中，形成多個開口，使得各個開口成為用於在稍後的製程中生長單獨的通道結構514的位置。在本發明的其中一些實施例中，用於形成通道結構514的通道孔的製造製程包括濕式蝕刻和/或乾式蝕刻，例如深離子反應蝕刻（DRIE）。如圖5B所示，儲存膜516（包括阻擋層、儲存層和穿隧層）和半導體通道518是沿著通道孔的側壁和底表面按該順序依次形成的。在本發明的其中一些實施例中，首先沿著通道孔的側壁和底表面沉積儲存膜516，並且然後在儲存膜516之上沉積半導體通道518。使用一種或多種薄膜沉積製程（例如，原子層沉積（ALD）、化學氣相沉積（CVD）、物理氣相沉積（PVD）、任何其它適當的製程、或其任何組合），按該順序依次沉積阻擋層、儲存層和穿隧層，以形成儲存膜516。然後，可以透過使用一種或多種薄膜沉積製程（例如，原子層沉積（ALD）、化學氣相沉積（CVD）、物理氣相沉積（PVD）、任何其它適當的製程、或其任何組合），在儲存膜516的穿隧層之上沉積半導體材料（例如，多晶矽），進而形成半導體通道518。在本發明的其中一些實施例中，依次沉積第一氧化矽層、氮化矽層、第二氧化矽層和多晶矽層（“SONO”結構），以形成儲存膜516和半導體通道518。
如圖6所示，方法600進行到操作步驟610，在操作步驟610中，形成垂直地延伸穿過介電堆疊體的至少一個開口。在本發明的其中一些實施例中，從至少一個開口曝露犧牲層的部分。在本發明的其中一些實施例中，至少一個開口包括橫向地延伸的至少一個縫隙。
如圖5B所示，縫隙開口520是垂直地延伸穿過介電堆疊體508並且曝露犧牲層506的部分的開口。在本發明的其中一些實施例中，用於形成縫隙開口520的製造製程包括濕式蝕刻和/或乾式蝕刻，例如DRIE。在本發明的其中一些實施例中，縫隙開口520進一步延伸進入犧牲層506的頂部部分中。穿過介電堆疊體508的蝕刻製程可以不在犧牲層506的頂表面處停止，並且可以繼續蝕刻犧牲層506的部分。與用於形成3D記憶體元件100的形成縫隙開口（與圖2中的縫隙結構130相同的位置）的製造過程不同，如圖4所示，根據一些實施例，在儲存指404之間形成縫隙開口（與縫隙結構330相同的位置），而不是儲存塊402之間形成縫隙開口。透過去除儲存塊402之間的縫隙開口，可以減少總縫隙開口的蝕刻負荷，以提高成品率。
如圖6所示，方法600進行到操作步驟612，在操作步驟612中，穿過至少一個開口，用半導體層來替換犧牲層的部分和停止層的部分。在本發明的其中一些實施例中，為了用半導體層替換犧牲層的部分和停止層的部分，穿過至少一個開口依次蝕刻犧牲層的部分和停止層的部分以形成空腔，使犧牲層和停止層的剩餘部分是完好的，並且穿過至少一個開口將半導體層沉積到空腔中。
如圖5C所示，透過濕式蝕刻去除（在圖5B中所示的）犧牲層506的部分以形成空腔522，使犧牲層506的剩餘部分507是完好的。在本發明的其中一些實施例中，透過穿過縫隙開口520施加濕式蝕刻劑，來對犧牲層506的部分進行濕式蝕刻，其可以被垂直地在犧牲層506和半導體層504之間的停止層505停止。也就是說，根據一些實施例，對犧牲層506的蝕刻不影響半導體層504。濕式蝕刻劑可以包括用於蝕刻包括氮化矽的犧牲層506的磷酸、或者用於蝕刻包括多晶矽的犧牲層506的四甲基氫氧化銨（TMAH）。在本發明的其中一些實施例中，控制蝕刻速率和/或蝕刻時間以僅去除犧牲層506的部分，使犧牲層506的剩餘部分507是完好的。在本發明的其中一些實施例中，在蝕刻犧牲層506之前，沿著縫隙開口520的側壁形成間隙壁（未示出）。可以透過使用一種或多種薄膜沉積製程（例如，化學氣相沉積（CVD）、物理氣相沉積（PVD）、原子層沉積（ALD）或其任何組合）將介電材料（例如，氮化矽、氧化矽和氮化矽）沉積到縫隙開口520中，來形成間隙壁。
如圖4所示，可以從縫隙開口（與縫隙結構330相同的位置）施加濕式蝕刻劑，以去除犧牲層506的在各個儲存塊402內的部分。透過控制蝕刻時間，濕式蝕刻劑不會一直進行到完全去除位在相鄰的儲存塊402之間的犧牲層506，進而保留犧牲層506的在相鄰的儲存塊402之間（例如，在穩定結構360的位置處）的剩餘部分507。
如圖5D所示，去除通道結構514的儲存膜516的在空腔522中曝露的部分，以曝露通道結構514的半導體通道518的鄰接空腔522的部分。在本發明的其中一些實施例中，透過穿過縫隙開口520和空腔522施加蝕刻劑（例如，用於蝕刻氮化矽的磷酸和用於蝕刻氧化矽的氫氟酸），來蝕刻阻擋層（例如，包括氧化矽）、儲存層（例如，包括氮化矽）和隧道層（例如，包括氧化矽）的部分。蝕刻可以被通道結構514的半導體通道518停止。包括介電材料的間隙壁還可以保護介電堆疊體508免受對儲存膜516的蝕刻，並且可以在與去除儲存膜516的部分相同的步驟中被蝕刻劑去除。
如圖5D所示，透過濕式蝕刻去除（在圖5C中所示的）停止層505的部分，使停止層505的剩餘部分509是完好的。在本發明的其中一些實施例中，透過與去除儲存膜516的部分相同的步驟，來對停止層505的部分進行濕式蝕刻。在本發明的其中一些實施例中，控制蝕刻速率和/或蝕刻時間以僅去除停止層505的部分，使停止層505的剩餘部分509是完好的。結果，在蝕刻犧牲層506和停止層505之後，犧牲層506的剩餘部分507和停止層505的剩餘部分509可以保留在空腔522中，以在矽基底502和介電堆疊體508之間提供額外的支撐以穩定並且避免塌陷，進而增加成品率。
如圖5E所示，形成在半導體層504上方並且與其接觸的半導體層526。在本發明的其中一些實施例中，透過使用一種或多種薄膜沉積製程（例如，化學氣相沉積（CVD）、物理氣相沉積（PVD）、原子層沉積（ALD）或其任何組合）穿過縫隙開口520將多晶矽沉積到（在圖5D中所示的）空腔522中，進而形成半導體層526。在本發明的其中一些實施例中，當沉積多晶矽以形成N型摻雜多晶矽層作為半導體層526時，執行對例如P或As之類的N型摻雜劑的原位摻雜。根據一些實施例，半導體層526可以填充空腔522以與通道結構514的半導體通道518的被曝露部分接觸。半導體層526也是與犧牲層506的剩餘部分507和停止層505的剩餘部分509共面的。在本發明的其中一些實施例中，空腔522被半導體層526完全地填充，使得半導體層526與犧牲層506的剩餘部分507和停止層505的剩餘部分509接觸，如圖5E所示。
如圖6所示，方法600進行到操作步驟614，在操作步驟614中，穿過至少一個開口，透過用導電層替換第二介電層的部分，以形成包括介電堆疊體的剩餘部分的穩定結構，來用儲存堆疊體替換介電堆疊體的部分。在本發明的其中一些實施例中，為了用儲存堆疊體替換介電堆疊體的部分，穿過至少一個開口蝕刻第二介電層的部分以形成凹部，使第二介電層的剩餘部分是完好的，並且穿過至少一個開口將導電層沉積到凹部中。在本發明的其中一些實施例中，在沉積導電層之後，導電層與第二介電層的剩餘部分相應地接觸。在本發明的其中一些實施例中，在至少兩個開口之間橫向地形成穩定結構。在本發明的其中一些實施例中，在穩定結構中，介電堆疊體的剩餘部分在犧牲層和停止層的剩餘部分上方並且與其重疊。
如圖5E所示，透過濕式蝕刻來去除（在圖5D中所示的）第二介電層512的部分，以形成橫向凹部527，使第二介電層512的剩餘部分513是完好的。在本發明的其中一些實施例中，透過穿過縫隙開口520施加濕式蝕刻劑，來對第二介電層512的部分進行濕式蝕刻，進而產生在第一介電層510之間交錯的橫向凹部527。濕式蝕刻劑可以包括用於蝕刻包括氮化矽的第二介電層512的磷酸。在本發明的其中一些實施例中，控制蝕刻速率和/或蝕刻時間，以僅去除第二介電層512的部分，使第二介電層512的剩餘部分513是完好的。在本發明的其中一些實施例中，控制蝕刻使得第二介電層512的剩餘部分在犧牲層506和停止層505的剩餘部分507和509上方並且與其重疊。如圖4所示，可以從縫隙開口（與縫隙結構330相同的位置）施加濕式蝕刻劑，以去除第二介電層512的在各個儲存塊402內的部分。透過控制蝕刻時間，濕式蝕刻劑不會一直進行到完全去除在相鄰的儲存塊402之間的第二介電層512，使得留下第二介電層512的在相鄰的儲存塊402之間的剩餘部分513（例如，在穩定結構360的位置處）。
如圖5F所示，穿過縫隙開口520將導電層528（包括閘電極和黏合層）沉積到（在圖5E中所示的）橫向凹部527中。在本發明的其中一些實施例中，在導電層528之前，將閘極介電層沉積到橫向凹部527中，使得導電層528被沉積在閘極介電層上。可以使用一種或多種薄膜沉積製程（例如，原子層沉積（ALD）、化學氣相沉積（CVD）、物理氣相沉積（PVD）、任何其它適當的製程、或其任何組合）來沉積導電層528，例如金屬層。在本發明的其中一些實施例中，在沉積導電層528之後，導電層528完全地填充橫向凹部527，並且因此與第二介電層512的剩餘部分513相應地接觸。
結果，根據一些實施例，由此用在各個儲存塊（例如，圖4中的儲存塊402）中的包括垂直地交錯的導電層528和第一介電層510的儲存堆疊體530，替換了（在圖5D中所示的）介電堆疊體508的部分。根據一些實施例，由此形成各自垂直地延伸穿過儲存堆疊體530和半導體層526、且進入半導體層504中的通道結構514。根據一些實施例，由此同樣在相鄰的儲存塊（例如，圖4中的402）之間形成穩定結構534，穩定結構534包括介電堆疊體508的剩餘部分，其包括垂直交錯的第一介電層510和第二介電層512的剩餘部分513。如圖5F所示，可以在y 方向（例如，位元線方向）上在（在圖5E所示的）兩個縫隙開口520之間形成穩定結構534。穩定結構534還可以包括犧牲層506的剩餘部分507和停止層505的剩餘部分509，其在介電堆疊體508的剩餘部分下方並且與其重疊。在用於形成儲存堆疊體530的閘極替換製程期間，穩定結構534可以提供支撐以穩定並且避免塌陷，進而進一步提高成品率。
如圖6所示，方法600進行到操作步驟616，在操作步驟616中，在至少一個開口中形成至少一個縫隙結構。如圖5F所示，在（在圖5E中所示的）縫隙開口520中形成垂直地延伸穿過儲存堆疊體530的縫隙結構536，其在半導體層526的頂表面上停止。可以透過使用一種或多種薄膜沉積製程（例如，原子層沉積（ALD）、化學氣相沉積（CVD）、物理氣相沉積（PVD）、任何其它適當的製程、或其任何組合）將介電沉積到縫隙開口520中，進而形成縫隙結構536。應理解的是，儘管未示出，但是在一些示例中，可以透過將介電（作為間隙壁）和導電材料（作為接觸）沉積到縫隙開口520中來形成縫隙結構。
如圖5F所示，在形成縫隙結構536之後，形成包括通道局部接觸和字元線局部接觸的局部接觸以及週邊接觸538。可以透過使用一種或多種薄膜沉積製程（例如，化學氣相沉積（CVD）、物理氣相沉積（PVD）、原子層沉積（ALD）或其任何組合）來將介電材料（例如，氧化矽或氮化矽）沉積在儲存堆疊體530的頂部上，來在儲存堆疊體530上形成局部介電層。如圖5F所示，在局部接觸和週邊接觸538上方形成鍵合層546。鍵合層546包括電性連接到局部接觸和週邊接觸538的鍵合接觸。為了形成鍵合層546，透過使用一種或多種薄膜沉積製程（例如，化學氣相沉積（CVD）、物理氣相沉積（PVD）、原子層沉積（ALD）或其任何組合）來沉積層間介電（ILD）層，並且透過使用濕式蝕刻和/或乾式蝕刻（例如，RIE），隨後使用一種或多種薄膜沉積製程（例如，原子層沉積（ALD）、化學氣相沉積（CVD）、物理氣相沉積（PVD）、任何其它適當的製程、或其任何組合），穿過層間介電（ILD）層來形成鍵合接觸。
如圖6所示，方法600進行到操作步驟618，在操作步驟618中，將第一基底和第二基底以面對面的方式鍵合。如圖5G所示，將矽基底302和形成在其上的部件（例如，週邊電路552）上下翻轉。根據一些實施例，將面朝下的鍵合層548與面朝上的鍵合層546鍵合，即以面對面的方式鍵合，進而在矽基底502和550之間形成鍵合介面554。在本發明的其中一些實施例中，在鍵合之前，對鍵合表面施加處理製程，例如電漿處理、濕處理和/或熱處理。在鍵合之後，將鍵合層546中的鍵合接觸與鍵合層548中的鍵合接觸彼此對齊並且接觸，使得形成在其上的通道結構514可以電性連接到週邊電路552並且在週邊電路552上方。應理解的是，儘管未示出，但是在一些示例中，可以將矽基底502和形成在其上的部件（例如，通道結構514）上下翻轉，使得在鍵合之後通道結構514在週邊電路552上方。
還應理解的是，可以在鍵合結構（例如，矽基底502和矽基底550）的頂表面和底表面之一或兩者上執行各種製造製程，例如，基底減薄、層間介電（ILD）層沉積、導電層沉積、接觸孔蝕刻和接觸沉積，以形成在各種配置下的後段（BEOL）互連，例如，如在上面詳細描述的圖3A-3D中所示。
根據本發明內容的一個方面，一種3D記憶體元件包括：在平面圖中的多個儲存塊；以及在所述平面圖中橫向地延伸以將所述儲存塊中的相鄰儲存塊隔開的至少一個穩定結構。所述儲存塊中的各個儲存塊包括：儲存堆疊體，其包括垂直地交錯的導電層和第一介電層；以及多個通道結構，其各自垂直地延伸穿過所述儲存堆疊體。所述穩定結構包括介電堆疊體，所述介電堆疊體包括垂直地交錯的第二介電層和所述第一介電層。
在本發明的其中一些實施例中，所述多個儲存塊被佈置在第一橫向方向上，並且所述至少一個穩定結構在所述平面圖中在垂直於所述第一橫向方向的第二橫向方向上延伸。
在本發明的其中一些實施例中，所述第一介電層中的各個第一介電層橫向地延伸跨越所述穩定結構和所述儲存堆疊體。
在本發明的其中一些實施例中，所述第一介電層包括氧化矽，並且所述第二介電層包括氮化矽。
在本發明的其中一些實施例中，所述穩定結構還包括殘留犧牲層和殘留停止層。在本發明的其中一些實施例中，所述殘留犧牲層包括多晶矽或氮化矽，並且所述殘留停止層包括氧化矽。
在本發明的其中一些實施例中，所述儲存塊中的各個儲存塊還包括半導體層，所述通道結構中的各個通道結構進一步垂直地延伸穿過所述半導體層。根據一些實施例，所述半導體層是與所述殘留犧牲層和所述殘留停止層共面的。
在本發明的其中一些實施例中，所述儲存塊中的各個儲存塊還包括具有“H”切口的至少一個縫隙結構，所述縫隙結構在所述平面圖中垂直地延伸穿過所述儲存堆疊體並且橫向地延伸以在所述平面圖中在相應儲存塊中形成多個儲存指。
根據本發明內容的另一方面，一種3D記憶體元件包括：在平面圖中被佈置在第一橫向方向上的多個儲存塊；以及至少一個穩定結構，其各自在所述第一橫向方向上在所述儲存塊中的相鄰儲存塊之間。所述儲存塊中的各個儲存塊包括被佈置在所述第一橫向方向上的多個儲存指以及具有“H”切口的至少一個縫隙結構，所述至少一個縫隙結構各自在所述第一橫向方向上在所述儲存指的相鄰儲存指之間。所述儲存指中的各個儲存指包括通道結構的陣列。所述穩定結構包括介電堆疊體，所述介電堆疊體包括垂直地交錯的第一介電層和第二介電層。
在本發明的其中一些實施例中，在所述平面圖中，所述至少一個穩定結構在垂直於所述第一橫向方向的第二橫向方向上延伸。
在本發明的其中一些實施例中，所述第一介電層包括氧化矽，並且所述第二介電層包括氮化矽。在本發明的其中一些實施例中，所述殘留犧牲層包括多晶矽或氮化矽，並且所述殘留停止層包括氧化矽。
在本發明的其中一些實施例中，所述儲存塊中的各個儲存塊還包括與所述殘留犧牲層和所述殘留停止層共面的半導體層。
在本發明的其中一些實施例中，所述儲存塊中的各個儲存塊還包括儲存堆疊體，所述儲存堆疊體包括垂直地交錯的導電層和所述第一介電層。根據一些實施例，所述通道結構中的各個通道結構垂直地延伸穿過所述儲存堆疊體。
在本發明的其中一些實施例中，所述第一介電層中的各個第一介電層橫向地延伸跨越所述穩定結構和所述儲存堆疊體。
根據本發明內容的又一方面，公開了一種用於形成3D記憶體元件的方法。在基底上方形成包括垂直地交錯的第一介電層和第二介電層的介電堆疊體。形成各自垂直地延伸穿過所述介電堆疊體的多個通道結構。形成垂直地延伸穿過所述介電堆疊體的至少一個開口。穿過所述至少一個開口，透過用導電層替換所述第二介電層的部分以形成包括所述介電堆疊體的剩餘部分的穩定結構，來用儲存堆疊體替換所述介電堆疊體的部分。
在本發明的其中一些實施例中，為了用所述儲存堆疊體替換所述介電堆疊體的所述部分，穿過所述至少一個開口，蝕刻所述第二介電層的所述部分以形成凹部，使所述第二介電層的剩餘部分是完好的，以及穿過所述至少一個開口，將所述導電層沉積到所述凹部中。
在本發明的其中一些實施例中，在沉積所述導電層之後，所述導電層與所述第二介電層的所述剩餘部分相應地接觸。
在本發明的其中一些實施例中，所述穩定結構是在所述至少一個開口中的兩個開口之間橫向地形成的。
在本發明的其中一些實施例中，在形成所述介電堆疊體之前，依次形成在所述基底上的停止層以及在所述停止層上的犧牲層，使得所述停止層和所述犧牲層垂直地在所述基底和所述介電堆疊體之間，並且所述通道結構中的各個通道結構進一步垂直地延伸穿過所述犧牲層。
在本發明的其中一些實施例中，所述犧牲層的部分是從所述至少一個開口曝露出來的。
在本發明的其中一些實施例中，在用所述儲存堆疊體替換所述介電堆疊體的所述部分之前，穿過所述至少一個開口，用半導體層替換所述犧牲層的部分和所述停止層的部分，使得在所述穩定結構中，所述介電堆疊體的所述剩餘部分在所述犧牲層的剩餘部分和所述停止層的剩餘部分上方並且與其重疊。
在本發明的其中一些實施例中，為了用所述半導體層替換所述犧牲層的部分和所述停止層的所述部分，穿過所述至少一個開口，依次蝕刻所述犧牲層的部分和所述停止層的部分以形成空腔，使所述犧牲層的剩餘部分和所述停止層的剩餘部分是完好的，以及穿過所述至少一個開口，將所述半導體層沉積到所述空腔中。
在本發明的其中一些實施例中，所述犧牲層包括多晶矽或氮化矽，所述停止層包括氧化矽，並且所述半導體層包括多晶矽。
在本發明的其中一些實施例中，所述第一介電層包括氧化矽，並且所述第二介電層包括氮化矽。
在本發明的其中一些實施例中，所述至少一個開口包括橫向地延伸的至少一個縫隙。
在本發明的其中一些實施例中，在用所述儲存堆疊體替換所述介電堆疊體的所述部分之後，在所述至少一個開口中形成至少一個縫隙結構。
在本發明的其中一些實施例中，提供一種立體（3D）記憶體元件，包括在一平面圖中的多個儲存塊，其中，所述儲存塊中的各個儲存塊包括：一儲存堆疊體，其包括垂直地交錯的多個導電層和多個第一介電層，以及多個通道結構，其各自垂直地延伸穿過所述儲存堆疊體，以及在所述平面圖中橫向地延伸，以將所述儲存塊中的相鄰儲存塊隔開的至少一個穩定結構，其中，所述穩定結構包括一介電堆疊體，所述介電堆疊體包括垂直地交錯的多個第二介電層和多個所述第一介電層。
在本發明的其中一些實施例中，所述多個儲存塊被佈置在一第一橫向方向上，並且所述至少一個穩定結構在所述平面圖中在垂直於所述第一橫向方向的一第二橫向方向上延伸。
在本發明的其中一些實施例中，所述第一介電層中的各個第一介電層橫向地延伸跨越所述穩定結構和所述儲存堆疊體。
在本發明的其中一些實施例中，所述第一介電層包括氧化矽，並且所述第二介電層包括氮化矽。
在本發明的其中一些實施例中，所述穩定結構還包括一殘留犧牲層和一殘留停止層。
在本發明的其中一些實施例中，所述殘留犧牲層包括多晶矽或氮化矽，並且所述殘留停止層包括氧化矽。
在本發明的其中一些實施例中，所述儲存塊中的各個儲存塊還包括一半導體層，所述通道結構中的各個通道結構進一步垂直地延伸穿過所述半導體層，所述半導體層是與所述殘留犧牲層和所述殘留停止層共面的。
在本發明的其中一些實施例中，所述儲存塊中的各個儲存塊還包括具有“H”切口的至少一個縫隙結構，所述縫隙結構垂直地延伸穿過所述儲存堆疊體，並且橫向地延伸以在所述平面圖中在相應儲存塊中形成多個儲存指。
在本發明的其中一些實施例中，提供一種立體（3D）記憶體元件，包括：在一平面圖中被佈置在一第一橫向方向上的多個儲存塊，所述儲存塊中的各個儲存塊包括被佈置在所述第一橫向方向上的多個儲存指，以及具有“H”切口的至少一個縫隙結構，所述至少一個縫隙結構各自在所述第一橫向方向上在所述儲存指的相鄰儲存指之間，所述儲存指中的各個儲存指包括一通道結構的陣列，以及至少一個穩定結構，其各自在所述第一橫向方向上在所述儲存塊中的相鄰儲存塊之間，其中，所述穩定結構包括一介電堆疊體，所述介電堆疊體包括垂直地交錯的多個第一介電層和多個第二介電層。
在本發明的其中一些實施例中，在所述平面圖中，所述至少一個穩定結構在垂直於所述第一橫向方向的一第二橫向方向上延伸。
在本發明的其中一些實施例中，所述穩定結構還包括一殘留犧牲層和一殘留停止層。
在本發明的其中一些實施例中，所述儲存塊中的各個儲存塊還包括與所述殘留犧牲層和所述殘留停止層共面的一半導體層。
在本發明的其中一些實施例中，提供一種用於形成立體（3D）記憶體元件的方法，包括：在一基底上方形成包括垂直地交錯的多個第一介電層和多個第二介電層的一介電堆疊體，形成各自垂直地延伸穿過所述介電堆疊體的多個通道結構，形成垂直地延伸穿過所述介電堆疊體的至少一個開口，以及穿過所述至少一個開口，透過用一導電層替換所述第二介電層的一部分，以形成包括所述介電堆疊體的剩餘部分的一穩定結構，用一儲存堆疊體替換所述介電堆疊體的一部分。
在本發明的其中一些實施例中，用所述儲存堆疊體替換所述介電堆疊體的所述部分包括：穿過所述至少一個開口，蝕刻所述第二介電層的所述部分以形成一凹部，使所述第二介電層的剩餘部分是完好的，以及穿過所述至少一個開口，將所述導電層沉積到所述凹部中。
在本發明的其中一些實施例中，所述穩定結構是在所述至少一個開口中的兩個開口之間橫向地形成的。
在本發明的其中一些實施例中，還包括：在形成所述介電堆疊體之前，依次形成在所述基底上的至少一停止層以及在所述停止層上的至少一犧牲層，使得所述停止層和所述犧牲層垂直地堆疊在所述基底和所述介電堆疊體之間，並且所述通道結構中的各個通道結構進一步垂直地延伸穿過所述犧牲層。
在本發明的其中一些實施例中，所述犧牲層的一部分是從所述至少一個開口曝露出來的，並且所述方法還包括：在用所述儲存堆疊體替換所述介電堆疊體的所述部分之前，穿過所述至少一個開口，用一半導體層替換所述犧牲層的一部分和所述停止層的一部分，使得在所述穩定結構中，所述介電堆疊體的所述剩餘部分在所述犧牲層的剩餘部分和所述停止層的剩餘部分上方，並且與其重疊。
在本發明的其中一些實施例中，用所述半導體層替換所述犧牲層的部分和所述停止層的所述部分包括：穿過所述至少一個開口，依次蝕刻所述犧牲層的部分和所述停止層的部分以形成一空腔，使所述犧牲層的剩餘部分和所述停止層的剩餘部分是完好的，以及穿過所述至少一個開口，將所述半導體層沉積到所述空腔中。
在本發明的其中一些實施例中，所述犧牲層包括多晶矽或氮化矽，所述停止層包括氧化矽，並且所述半導體層包括多晶矽。
在本發明的其中一些實施例中，所述至少一個開口包括橫向地延伸的至少一個縫隙，並且所述方法還包括：在用所述儲存堆疊體替換所述介電堆疊體的所述部分之後，在所述至少一個開口中形成至少一個縫隙結構。
對特定實施例的前述描述將因此揭示本發明內容的一般性質，以使得他人可以透過應用本領域技術內的知識，在不脫離本發明內容的一般概念的情況下容易地修改和/或調整例如特定實施例的各種應用，而無需過度的實驗。因此，基於本文提出的教導和指導，這樣的修改和調整旨在處於所公開的實施例的等效物的含義和範圍內。應理解的是，本文中的措詞或術語是出於描述而非限制的目的，使得本說明書的術語或措辭將由技術人員根據教導和指導來解釋。
上面已借助示出特定功能以及其關係的實現方式的功能構造塊描述了本發明內容的實施例。為了方便描述，在本文已任意定義了這些功能構造塊的邊界。只要適當執行指定的功能以及其關係，就可以定義替代邊界。
發明內容部分和說明書摘要部分可以闡述發明人所設想的本發明內容的一個或多個但不是全部的示例性實施例，並且因此不旨在以任何方式限制本發明內容和所附的申請專利範圍。
本發明內容的廣度和保護範圍不應當受到任何上述示例性實施例限制，而應當僅根據所附的申請專利範圍以及其等效物來限定。 以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
100:3D記憶體元件 102:第一半導體結構 104:第二半導體結構 106:鍵合介面 108:週邊電路 114:儲存堆疊體 124:通道結構 130:縫隙結構 202:儲存塊 204:儲存指 205:切口 300:3D記憶體元件 302:第一半導體結構 303:3D記憶體元件 304:第二半導體結構 305:3D記憶體元件 306:鍵合介面 307:3D記憶體元件 308:週邊電路 310:鍵合層 312:鍵合層 314:儲存堆疊體 316:堆疊導電層 318:堆疊介電層 320:第一半導體層 322:第二半導體層 324:通道結構 326:儲存膜 328:半導體通道 330:縫隙結構 332:源極接觸 334:層間介電（ILD）層 335:半導體層 336:再分佈層 337:介電層 338:鈍化層 339:鈍化層 340:接觸襯墊 341:接觸襯墊 342:接觸 344:接觸 345:接觸 346:週邊接觸 347:源極接觸 360:穩定結構 362:堆疊介電層 364:殘留犧牲層 366:殘留停止層 402:儲存塊 404:儲存指 405:切口 502:矽基底 504:半導體層 505:停止層 506:犧牲層 507:剩餘部分 508:介電堆疊體 509:剩餘部分 510:第一介電層 512:第二介電層 513:剩餘部分 514:通道結構 516:儲存膜 518:半導體通道 520:縫隙開口 522:空腔 526:半導體層 527:橫向凹部 528:導電層 530:儲存堆疊體 534:穩定結構 536:縫隙結構 538:週邊接觸 546:鍵合層 548:鍵合層 550:矽基底 552:週邊電路 554:鍵合介面 600:方法 602:操作步驟 604:操作步驟 606:操作步驟 608:操作步驟 610:操作步驟 612:操作步驟 614:操作步驟 616:操作步驟 618:操作步驟
併入本文並且形成說明書的一部分的附圖示出了本發明內容的實施例，並且與說明書一起進一步用於解釋本發明內容的原理並且使得相關領域技術人員能夠實現和使用本發明內容。 圖1示出了在儲存塊之間具有縫隙結構的3D記憶體元件的截面的側視圖。 圖2示出了在儲存塊之間具有縫隙結構的3D記憶體元件的截面的平面圖。 圖3A示出了根據本發明內容的一些實施例的在儲存塊之間具有穩定結構的示例性3D記憶體元件的截面的側視圖。 圖3B示出了根據本發明內容的一些實施例的在儲存塊之間具有穩定結構的另一示例性3D記憶體元件的截面的側視圖。 圖3C示出了根據本發明內容的一些實施例的在儲存塊之間具有穩定結構的又一示例性3D記憶體元件的截面的側視圖。 圖3D示出了根據本發明內容的一些實施例的在儲存塊之間具有穩定結構的又一示例性3D記憶體元件的截面的側視圖。 圖4示出了根據本發明內容的一些實施例的在儲存塊之間具有穩定結構的示例性3D記憶體元件的橫截面的平面圖。 圖5A-5G示出了根據本發明內容的一些實施例的用於形成在儲存塊之間具有穩定結構的示例性3D記憶體元件的製造過程。 圖6示出了根據本發明內容的一些實施例的用於形成在儲存塊之間具有穩定結構的示例性3D記憶體元件的方法的流程圖。 將參照附圖來描述本發明內容的各實施例。
300:3D記憶體元件
302:第一半導體結構
304:第二半導體結構
306:鍵合介面
308:週邊電路
310:鍵合層
312:鍵合層
314:儲存堆疊體
316:堆疊導電層
318:堆疊介電層
320:第一半導體層
322:第二半導體層
324:通道結構
326:儲存膜
328:半導體通道
330:縫隙結構
332:源極接觸
334:層間介電(ILD)層
335:半導體層
336:再分佈層
337:介電層
339:鈍化層
341:接觸襯墊
342:接觸
345:接觸
346:週邊接觸
360:穩定結構
362:堆疊介電層
364:殘留犧牲層
366:殘留停止層

Claims (20)

  1. 一種立體（3D）記憶體元件，包括： 在一平面圖中的多個儲存塊，其中，所述儲存塊中的各個儲存塊包括： 一儲存堆疊體，其包括垂直地交錯的多個導電層和多個第一介電層；以及 多個通道結構，其各自垂直地延伸穿過所述儲存堆疊體；以及 在所述平面圖中橫向地延伸，以將所述儲存塊中的相鄰儲存塊隔開的至少一個穩定結構，其中，所述穩定結構包括一介電堆疊體，所述介電堆疊體包括垂直地交錯的多個第二介電層和多個所述第一介電層。
  2. 根據請求項1所述的3D記憶體元件，其中，所述多個儲存塊被佈置在一第一橫向方向上，並且所述至少一個穩定結構在所述平面圖中在垂直於所述第一橫向方向的一第二橫向方向上延伸。
  3. 根據請求項1所述的3D記憶體元件，其中，所述第一介電層中的各個第一介電層橫向地延伸跨越所述穩定結構和所述儲存堆疊體。
  4. 根據請求項1所述的3D記憶體元件，其中，所述第一介電層包括氧化矽，並且所述第二介電層包括氮化矽。
  5. 根據請求項1所述的3D記憶體元件，其中，所述穩定結構還包括一殘留犧牲層和一殘留停止層。
  6. 根據請求項5所述的3D記憶體元件，其中，所述殘留犧牲層包括多晶矽或氮化矽，並且所述殘留停止層包括氧化矽。
  7. 根據請求項5所述的3D記憶體元件，其中，所述儲存塊中的各個儲存塊還包括一半導體層，所述通道結構中的各個通道結構進一步垂直地延伸穿過所述半導體層，所述半導體層是與所述殘留犧牲層和所述殘留停止層共面的。
  8. 根據請求項1所述的3D記憶體元件，其中，所述儲存塊中的各個儲存塊還包括具有“H”切口的至少一個縫隙結構，所述縫隙結構垂直地延伸穿過所述儲存堆疊體，並且橫向地延伸以在所述平面圖中在相應儲存塊中形成多個儲存指。
  9. 一種立體（3D）記憶體元件，包括： 在一平面圖中被佈置在一第一橫向方向上的多個儲存塊，所述儲存塊中的各個儲存塊包括被佈置在所述第一橫向方向上的多個儲存指，以及具有“H”切口的至少一個縫隙結構，所述至少一個縫隙結構各自在所述第一橫向方向上在所述儲存指的相鄰儲存指之間，所述儲存指中的各個儲存指包括一通道結構的陣列；以及 至少一個穩定結構，其各自在所述第一橫向方向上在所述儲存塊中的相鄰儲存塊之間，其中，所述穩定結構包括一介電堆疊體，所述介電堆疊體包括垂直地交錯的多個第一介電層和多個第二介電層。
  10. 根據請求項9所述的3D記憶體元件，其中，在所述平面圖中，所述至少一個穩定結構在垂直於所述第一橫向方向的一第二橫向方向上延伸。
  11. 根據請求項9所述的3D記憶體元件，其中，所述穩定結構還包括一殘留犧牲層和一殘留停止層。
  12. 根據請求項11所述的3D記憶體元件，其中，所述儲存塊中的各個儲存塊還包括與所述殘留犧牲層和所述殘留停止層共面的一半導體層。
  13. 一種用於形成立體（3D）記憶體元件的方法，包括： 在一基底上方形成包括垂直地交錯的多個第一介電層和多個第二介電層的一介電堆疊體； 形成各自垂直地延伸穿過所述介電堆疊體的多個通道結構； 形成垂直地延伸穿過所述介電堆疊體的至少一個開口；以及 穿過所述至少一個開口，透過用一導電層替換所述第二介電層的一部分，以形成包括所述介電堆疊體的剩餘部分的一穩定結構，用一儲存堆疊體替換所述介電堆疊體的一部分。
  14. 根據請求項13所述的方法，其中，用所述儲存堆疊體替換所述介電堆疊體的所述部分包括： 穿過所述至少一個開口，蝕刻所述第二介電層的所述部分以形成一凹部，使所述第二介電層的剩餘部分是完好的；以及 穿過所述至少一個開口，將所述導電層沉積到所述凹部中。
  15. 根據請求項13所述的方法，其中，所述穩定結構是在所述至少一個開口中的兩個開口之間橫向地形成的。
  16. 根據請求項13所述的方法，還包括：在形成所述介電堆疊體之前，依次形成在所述基底上的至少一停止層以及在所述停止層上的至少一犧牲層，使得所述停止層和所述犧牲層垂直地堆疊在所述基底和所述介電堆疊體之間，並且所述通道結構中的各個通道結構進一步垂直地延伸穿過所述犧牲層。
  17. 根據請求項16所述的方法，其中，所述犧牲層的一部分是從所述至少一個開口曝露出來的，並且所述方法還包括：在用所述儲存堆疊體替換所述介電堆疊體的所述部分之前，穿過所述至少一個開口，用一半導體層替換所述犧牲層的一部分和所述停止層的一部分，使得在所述穩定結構中，所述介電堆疊體的所述剩餘部分在所述犧牲層的剩餘部分和所述停止層的剩餘部分上方，並且與其重疊。
  18. 根據請求項17所述的方法，其中，用所述半導體層替換所述犧牲層的部分和所述停止層的所述部分包括： 穿過所述至少一個開口，依次蝕刻所述犧牲層的部分和所述停止層的部分以形成一空腔，使所述犧牲層的剩餘部分和所述停止層的剩餘部分是完好的；以及 穿過所述至少一個開口，將所述半導體層沉積到所述空腔中。
  19. 根據請求項16所述的方法，其中，所述犧牲層包括多晶矽或氮化矽，所述停止層包括氧化矽，並且所述半導體層包括多晶矽。
  20. 根據請求項13所述的方法，其中，所述至少一個開口包括橫向地延伸的至少一個縫隙，並且所述方法還包括：在用所述儲存堆疊體替換所述介電堆疊體的所述部分之後，在所述至少一個開口中形成至少一個縫隙結構。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11514953B2 (en) * 2020-08-27 2022-11-29 Micron Technology, Inc. Integrated assemblies, and methods of forming integrated assemblies
CN112864170B (zh) * 2021-03-26 2022-10-11 长江存储科技有限责任公司 三维存储器及其制备方法

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9219070B2 (en) * 2013-02-05 2015-12-22 Micron Technology, Inc. 3-D memory arrays
US9728548B2 (en) * 2015-11-16 2017-08-08 Micron Technology, Inc. Vertical memory blocks and related devices and methods
CN106876397B (zh) * 2017-03-07 2020-05-26 长江存储科技有限责任公司 三维存储器及其形成方法
CN106920796B (zh) * 2017-03-08 2019-02-15 长江存储科技有限责任公司 一种3d nand存储器件及其制造方法
KR102635659B1 (ko) * 2018-07-12 2024-02-14 에스케이하이닉스 주식회사 반도체 메모리 장치
CN109314116B (zh) * 2018-07-20 2019-10-01 长江存储科技有限责任公司 用于形成三维存储器件的方法
WO2020037489A1 (en) * 2018-08-21 2020-02-27 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices having through array contacts and methods for forming the same
KR102589663B1 (ko) * 2018-08-22 2023-10-17 삼성전자주식회사 3차원 반도체 메모리 소자
CN110896669B (zh) * 2018-12-18 2021-01-26 长江存储科技有限责任公司 多堆叠三维存储器件以及其形成方法
CN110914991B (zh) * 2018-12-18 2021-04-27 长江存储科技有限责任公司 具有转移的互连层的三维存储器件以及其形成方法
EP3850660A4 (en) * 2019-01-02 2022-05-04 Yangtze Memory Technologies Co., Ltd. THREE-DIMENSIONAL STORAGE ARRANGEMENTS WITH CONTINUOUS STAIR CONTACTS AND METHOD FOR THEIR MANUFACTURE
WO2020155032A1 (en) * 2019-01-31 2020-08-06 Yangtze Memory Technologies Co., Ltd. Methods for forming three-dimensional memory device without conductor residual caused by dishing
CN110121778B (zh) * 2019-03-04 2020-08-25 长江存储科技有限责任公司 三维存储器件
CN110114879B (zh) * 2019-03-29 2021-01-26 长江存储科技有限责任公司 具有氮氧化硅栅极到栅极电介质层的存储堆叠体及其形成方法
KR20210137533A (ko) * 2019-04-12 2021-11-17 양쯔 메모리 테크놀로지스 씨오., 엘티디. 증착된 반도체 플러그들을 갖는 3차원 메모리 디바이스 및 이를 형성하기 위한 방법들
JP7427686B2 (ja) * 2019-06-17 2024-02-05 長江存儲科技有限責任公司 ゲート線スリットに支持構造を伴う三次元メモリデバイス、およびその三次元メモリデバイスを形成するための方法
CN110800108B (zh) * 2019-09-20 2021-09-14 长江存储科技有限责任公司 具有多堆栈结构的三维存储器件及其形成方法
KR20210142457A (ko) * 2020-05-18 2021-11-25 삼성전자주식회사 3차원 반도체 메모리 소자

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