CN111937148B - 三维存储器件 - Google Patents

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Abstract

公开了3D存储器件以及用于形成其的方法的实施例。在一个示例中，3D存储器件包括：衬底；在衬底上的外围电路；在外围电路上方的包括交错的导电层和介电层的存储堆叠层；在存储堆叠层上方的P型掺杂半导体层；在P型掺杂半导体层中的N阱；各自垂直地延伸穿过存储堆叠层进入P型掺杂半导体层中的多个沟道结构；与多个沟道结构的上端接触的导电层，导电层的至少部分在P型掺杂半导体层上；在存储堆叠层上方并且与P型掺杂半导体层接触的第一源极触点；以及在存储堆叠层上方并且与N阱接触的第二源极触点。

Description

三维存储器件
相关申请的交叉引用
本申请要求享受以下申请的优先权的权益：于2020年5月27日提交的名称为“THREE-DIMENSIONAL MEMORY DEVICES”的国际申请No.PCT/CN2020/092499、于2020年5月27日提交的名称为“METHODS FOR FORMING THREE-DIMENSIONAL MEMORY DEVICES”的国际申请No.PCT/CN2020/092501、于2020年5月27日提交的名称为“THREE-DIMENSIONAL MEMORYDEVICES”的国际申请No.PCT/CN2020/092504、于2020年5月27日提交的名称为“METHODSFOR FORMING THREE-DIMENSIONAL MEMORY DEVICES”的国际申请No.PCT/CN2020/092506、于2020年5月27日提交的名称为“THREE-DIMENSIONAL MEMORY DEVICES”的国际申请No.PCT/CN2020/092512、以及于2020年5月27日提交的名称为“METHODS FOR FORMINGTHREE-DIMENSIONAL MEMORY DEVICES”的国际申请No.PCT/CN2020/092513，所有这些申请的全部内容通过引用的方式并入本文。
技术领域
本公开内容的实施例涉及三维(3D)存储器件以及其制造方法。
背景技术
通过改进工艺技术、电路设计、编程算法和制造工艺，将平面存储单元缩放到较小的尺寸。然而，随着存储单元的特征尺寸接近下限，平面工艺和制造技术变得具有挑战性并且成本高。结果，用于平面存储单元的存储密度接近上限。
3D存储器架构可以解决平面存储单元中的密度限制。3D存储器架构包括存储器阵列和用于控制去往和来自存储器阵列的信号的外围设备。
发明内容
本文公开了3D存储器件和用于形成3D存储器件的方法的实施例。
在一个示例中，一种3D存储器件包括：衬底；在衬底上的外围电路；在外围电路上方的包括交错的导电层和介电层的存储堆叠层；在存储堆叠层上方的P型掺杂半导体层；在P型掺杂半导体层中的N阱；各自垂直地延伸穿过存储堆叠层进入P型掺杂半导体层中的多个沟道结构；与多个沟道结构的上端接触的导电层，导电层的至少部分在P型掺杂半导体层上；在存储堆叠层上方并且与P型掺杂半导体层接触的第一源极触点；以及在存储堆叠层上方并且与N阱接触的第二源极触点。
在另一示例中，一种3D存储器件包括：衬底；在衬底上方的包括交错的导电层和介电层的存储堆叠层；在存储堆叠层上方的P型掺杂半导体层；在P型掺杂半导体层中的N阱；以及各自垂直地延伸穿过存储堆叠层进入P型掺杂半导体层中的多个沟道结构。多个沟道结构中的每个沟道结构包括存储膜和半导体沟道。存储膜的上端在半导体沟道的上端下方。3D存储器件还包括与多个沟道结构的半导体沟道接触的导电层。导电层的至少部分在P型掺杂半导体层上。
在又一示例中，一种3D存储器件包括：第一半导体结构；第二半导体结构；以及在第一半导体结构与第二半导体结构之间的键合界面。第一半导体结构包括外围电路。第二半导体结构包括：包括交错的导电层和介电层的存储堆叠层；P型掺杂半导体层；在P型掺杂半导体层中的N阱；各自垂直地延伸穿过存储堆叠层进入P型掺杂半导体层中并且电连接到外围电路的多个沟道结构；以及将多个沟道结构电连接的导电层，其包括金属硅化物层和金属层。
附图说明
并入本文并且形成说明书的一部分的附图示出了本公开内容的实施例，并且与说明书一起进一步用于解释本公开内容的原理并且使得相关领域技术人员能够实现和使用本公开内容。
图1A示出了根据本公开内容的一些实施例的示例性3D存储器件的横截面的侧视图。
图1B示出了根据本公开内容的一些实施例的另一示例性3D存储器件的横截面的侧视图。
图1C示出了根据本公开内容的一些实施例的又一示例性3D存储器件的横截面的侧视图。
图2A示出了根据本公开内容的一些实施例的又一示例性3D存储器件的横截面的侧视图。
图2B示出了根据本公开内容的一些实施例的又一示例性3D存储器件的横截面的侧视图。
图2C示出了根据本公开内容的一些实施例的又一示例性3D存储器件的横截面的侧视图。
图3A-3P示出了根据本公开内容的一些实施例的用于形成示例性3D存储器件的制造过程。
图4A-4Q示出了根据本公开内容的一些实施例的用于形成另一示例性3D存储器件的制造过程。
图5A示出了根据本公开内容的一些实施例的用于形成示例性3D存储器件的方法的流程图。
图5B示出了根据本公开内容的一些实施例的用于形成示例性3D存储器件的另一方法的流程图。
图6A示出了根据本公开内容的一些实施例的用于形成另一示例性3D存储器件的方法的流程图。
图6B示出了根据本公开内容的一些实施例的用于形成另一示例性3D存储器件的另一方法的流程图。
将参考附图来描述本公开内容的实施例。
具体实施方式
尽管讨论了具体的配置和布置，但是应该理解的是，这仅仅是为了说明的目的而进行的。相关领域的技术人员将认识到，在不脱离本公开内容的精神和范围的情况下，可以使用其它配置和布置。对于相关领域的技术人员将显而易见的是，本公开内容还可以用在各种其它应用中。
应注意的是，在说明书中对“一个实施例”、“实施例”、“示例性实施例”、“一些实施例”等的引用指示所描述的实施例可以包括特定的特征、结构或特性，但是每个实施例可能不一定包括该特定的特征、结构或特性。此外，这样的短语不一定指代相同的实施例。此外，当结合实施例描述特定特征、结构或特性时，无论是否明确地描述，结合其它实施例来实施这样的特征、结构或特性都在相关领域的技术人员的知识范围内。
通常，可以至少部分地从上下文中的用法理解术语。例如，至少部分地取决于上下文，如本文所使用的术语“一个或多个”可以用于以单数意义描述任何特征、结构或特性，或者可以用于以复数意义描述特征、结构或特性的组合。类似地，至少部分地取决于上下文，诸如“一(a)”、“一个(an)”或“该(the)”之类的术语同样可以被理解为传达单数用法或者传达复数用法。另外，术语“基于”可以被理解为不一定旨在传达排他性的因素集合，而是可以允许存在不一定明确地描述的额外因素，这同样至少部分地取决于上下文。
应当容易理解的是，本公开内容中的“在……上”、“在……上方”和“在……之上”的含义应当以最宽泛的方式来解释，使得“在……上”不仅意味着“直接在某物上”，而且包括“在某物上”且在其之间具有中间特征或层的含义，并且“在……上方”或“在……之上”不仅意味着“在某物上方”或“在某物之上”的含义，而且可以包括“在某物上方”或“在某物之上”且在其之间没有中间特征或层的含义(即，直接在某物上)。
此外，为了便于描述，可以在本文中使用诸如“在……之下”、“在……下方”、“下部”、“在……之上”、“上部”等的空间相对术语来描述如图所示的一个元件或特征与另一个元件或特征的关系。除了在附图中所描绘的取向之外，空间相对术语旨在涵盖设备在使用或操作中的不同取向。装置可以以其它方式定向(旋转90度或处于其它取向)并且同样可以相应地解释本文使用的空间相对描述词。
如本文所使用的，术语“衬底”是指在其上添加后续材料层的材料。衬底本身可以被图案化。被添加在衬底顶部的材料可以被图案化或者可以保持未被图案化。此外，衬底可以包括多种半导体材料，例如硅、锗、砷化镓、磷化铟等。替代地，衬底可以由非导电材料制成，例如玻璃、塑料或蓝宝石晶圆。
如本文所使用的，术语“层”是指包括具有厚度的区域的材料部分。层可以在整个下层或上覆结构之上延伸，或者可以具有小于下层或上覆结构的范围的范围。此外，层可以是均匀或不均匀连续结构的区域，其具有小于该连续结构的厚度的厚度。例如，层可以位于连续结构的顶表面和底表面之间或在顶表面和底表面处的任何一对水平平面之间。层可以水平地、垂直地和/或沿着锥形表面延伸。衬底可以是层，其中可以包括一个或多个层，和/或可以在其上、在其上方和/或其下方具有一个或多个层。层可以包括多个层。例如，互连层可以包括一个或多个导体和接触层(其中形成有互连线和/或垂直互连通道(via)触点)以及一个或多个介电层。
如本文所使用的，术语“标称/标称地”是指在产品或工艺的设计阶段期间针对组件或工艺操作设定的特性或参数的期望值或目标值、以及高于和/或低于期望值的值范围。值范围可以是由于制造工艺或公差的轻微变化而引起的。如本文所使用的，术语“大约”指示可以基于与主题半导体器件相关联的特定技术节点而变化的给定量的值。基于特定的技术节点，术语“大约”可以指示给定量的值，该给定量在该值的例如10-30％内变化(例如，值的±10％、±20％或±30％)。
如本文所使用的，术语“3D存储器件”是指在横向取向的衬底上具有垂直取向的存储单元晶体管串(在本文中被称为“存储器串”，诸如NAND存储器串)的半导体器件，使得存储器串相对于衬底在垂直方向上延伸。如本文所使用的，术语“垂直/垂直地”意味着标称地垂直于衬底的横向表面。
在一些3D存储器件(例如，3D NAND存储器件)中，缝隙结构(例如，栅极线缝隙(GLS))用于提供从器件的正面到存储器阵列的源极(例如，阵列公共源极(ACS))的电连接。然而，正面源极触点可能通过在字线和源极触点之间引入漏电流和寄生电容两者而影响3D存储器件的电气性能，即使在它们之间存在间隙壁的情况下。间隙壁的形成也使制造工艺复杂化。除了影响电气性能，缝隙结构通常还包括壁状多晶硅和/或金属填充物，其可能引入局部应力而造成晶圆弯曲或翘曲，从而降低生产成品率。
此外，在一些3D NAND存储器件中，选择性地生长半导体插塞以围绕沟道结构的侧壁，例如，被称为侧壁选择性外延生长(SEG)。与在沟道结构的下端处形成的另一类型的半导体插塞(例如，底部SEG)相比，侧壁SEG的形成避免了对沟道孔的底表面处的存储膜以及半导体沟道的蚀刻(也被称为“SONO”穿通)，从而增加工艺窗口，尤其是当用先进技术(例如，具有96个或更多个具有多堆栈架构的层级)制造3D NAND存储器件时。侧壁SEG通常通过利用侧壁SEG替换在衬底和堆叠结构之间的牺牲层来形成，这涉及通过缝隙开口的多次沉积和蚀刻工艺。然而，随着3D NAND存储器件的层级持续增加，延伸穿过堆叠结构的缝隙开口的纵横比变得更大，使得由于增加的成本以及减小的成品率，穿过缝隙开口的沉积以及蚀刻工艺对于使用已知方法形成侧壁SEG更具挑战性并且是不期望的。
此外，侧壁SEG结构可以与背面工艺结合以从衬底的背面形成源极触点，从而避免在正面源极触点和字线之间的漏电流和寄生电容，并且增加有效器件面积。然而，由于背面工艺需要减薄衬底，在减薄工艺中难以在晶圆级别控制厚度均匀性，从而限制了具有侧壁SEG结构和背面工艺的3D NAND存储器件的生产成品率。
根据本公开内容的各个实施例提供了具有背面源极触点的3D存储器件。通过将源极触点从正面移到背面，由于可以增加有效存储单元阵列面积，所以可以降低每个存储单元的成本，并且可以省略间隙壁形成工艺。例如，通过避免在字线和源极触点之间的漏电流和寄生电容，以及通过减小由正面缝隙结构(作为源极触点)引起的局部应力，也可以改善器件性能。侧壁SEG(例如，半导体插塞)可以从衬底的背面形成，以避免穿过延伸穿过在衬底的正面处的堆叠结构的开口的任何沉积或蚀刻工艺。因此，可以降低制造工艺的复杂性和成本，并且提高生产成品率。此外，由于侧壁SEG的制造工艺不再受穿过堆叠结构的开口的纵横比的影响，即，不受存储堆叠层的层级的限制，因此3D存储器件的可缩放性也可以得到改善。
在形成侧壁SEG之前，可以从背面去除在其上形成存储堆叠层的衬底，以暴露沟道结构。因此，对衬底的选择可以扩展到例如虚设晶圆，以降低成本。在一些实施例中，使用一个或多个停止层来自动地停止背面减薄工艺，使得可以完全去除衬底以避免晶圆厚度均匀性控制问题并且降低背面工艺的制造复杂性。在一些实施例中，使用相同的停止层或另一停止层来自动地停止沟道孔蚀刻，这可以更好地控制在不同沟道结构之间的开槽变化，并且进一步增加背面工艺窗口。
在去除衬底之后，可以从背面形成导电层以将多个沟道结构的源极电连接，从而增加沟道结构的阵列公共源极(ACS)的电导。在一些实施例中，导电层包括与沟道结构的半导体沟道接触以减小接触电阻的金属硅化物层，并且还包括与金属硅化物层接触以进一步减小总电阻的金属层。结果，可以减小作为ACS的部分的半导体层(N型掺杂或P型掺杂)的厚度，而不影响ACS电导。
在本公开内容中公开了各种3D存储器件架构以及其制造方法(例如，具有不同的擦除操作机制)，以适应不同的要求和应用。在一些实施例中，侧壁SEG是N型掺杂半导体层的部分，以使得能够由3D存储器件进行栅致漏极泄漏(GIDL)擦除。在一些实施例中，侧壁SEG是P型掺杂半导体层的部分，以使得能够由3D存储器件进行P阱体擦除。
图1A示出了根据本公开内容的一些实施例的示例性3D存储器件100的横截面的侧视图。在一些实施例中，3D存储器件100是键合芯片，其包括第一半导体结构102以及堆叠在第一半导体结构102之上的第二半导体结构104。根据一些实施例，第一半导体结构102和第二半导体结构104在其之间的键合界面106处接合。如图1A所示，第一半导体结构102可以包括衬底101，其可以包括硅(例如，单晶硅(c-Si))、硅锗(SiGe)、砷化镓(GaAs)、锗(Ge)、SOI或任何其它合适的材料。
3D存储器件100的第一半导体结构102可以包括在衬底101上的外围电路108。注意的是，将x和y轴包括在图1A中以进一步示出具有衬底101的3D存储器件100中的部件的空间关系。衬底101包括在x方向(即，横向方向)上横向地延伸的两个横向表面(例如，顶表面和底表面)。如本文所使用的，在y方向(即垂直方向)上相对于半导体器件(例如，3D存储器件100)的衬底(例如，衬底101)确定一个部件(例如，层或器件)是在半导体器件的另一部件(例如，层或器件)“上”、“上方”还是“下方”(当该衬底在y方向上位于半导体器件的最低平面中时)。在整个本公开内容中应用了用于描述空间关系的相同概念。
在一些实施例中，外围电路108被配置为控制和感测3D存储器件100。外围电路108可以是用于促进3D存储器件100的操作的任何合适的数字、模拟和/或混合信号控制和感测电路，包括但不限于页缓冲器、解码器(例如，行解码器和列解码器)、感测放大器、驱动器(例如，字线驱动器)、电荷泵、电流或电压参考、或者该电路的任何有源或无源部件(例如，晶体管、二极管、电阻器或电容器)。外围电路108可以包括形成于衬底101“上”的晶体管，其中晶体管的全部或部分形成于衬底101中(例如，在衬底101的顶表面下方)和/或直接形成于衬底101上。隔离区(例如，浅沟槽隔离(STI))和掺杂区(例如，晶体管的源极区和漏极区)也可以形成在衬底101中。根据一些实施例，晶体管是高速的且具有先进逻辑工艺(例如，90nm、65nm、45nm、32nm、28nm、20nm、16nm、14nm、10nm、7nm、5nm、3nm、2nm等的技术节点)。应理解，在一些实施例中，外围电路108还可以包括与先进逻辑工艺兼容的任何其它电路，包括逻辑电路(例如，处理器和可编程逻辑器件(PLD))或存储器电路(例如，静态随机存取存储器(SRAM)和动态RAM(DRAM))。
在一些实施例中，3D存储器件100的第一半导体结构102还包括在外围电路108上方的互连层(未示出)，以向外围电路108传送电信号以及从外围电路108传送电信号。互连层可以包括多个互连(本文中也被称为“触点”)，其包括横向互连线和垂直互连通道(VIA)触点。如本文所使用的，术语“互连”可以广义地包括任何适当类型的互连，例如中段制程(MEOL)互连和后段制程(BEOL)互连。互连层还可以包括互连线和VIA触点可以形成在其中的一个或多个层间介电(ILD)层(也被称为“金属间介电(IMD)层”)。也就是说，互连层可以包括在多个ILD层中的互连线和VIA触点。互连层中的互连线和VIA触点可以包括导电材料，导电材料包括但不限于钨(W)、钴(Co)、铜(Cu)、铝(Al)、硅化物或其任何组合。互连层中的ILD层可以包括介电材料，介电材料包括但不限于氧化硅、氮化硅、氮氧化硅、低介电常数(低k)电介质或其任何组合。
如图1A所示，3D存储器件100的第一半导体结构102还可以包括在键合界面106处并且在互连层和外围电路108上方的键合层110。键合层110可以包括多个键合触点111以及将键合触点111电隔离的电介质。键合触点111可以包括导电材料，导电材料包括但不限于W、Co、Cu、Al、硅化物或其任何组合。键合层110的其余区域可以利用电介质来形成，电介质包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质或其任何组合。键合层110中的键合触点111和周围电介质可以用于混合键合。
类似地，如图1A所示，3D存储器件100的第二半导体结构104也可以包括在键合界面106处并且在第一半导体结构102的键合层110上方的键合层112。键合层112可以包括多个键合触点113以及将键合触点113电隔离的电介质。键合触点113可以包括导电材料，导电材料包括但不限于W、Co、Cu、Al、硅化物或其任何组合。键合层112的剩余区域可以利用电介质来形成，电介质包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质或其任何组合。键合层112中的键合触点113和周围电介质可以用于混合键合。根据一些实施例，键合触点113是在键合界面106处与键合触点111接触的。
如以下详细描述的，第二半导体结构104可以在键合界面106处以面对面的方式被键合在第一半导体结构102的顶部上。在一些实施例中，作为混合键合(也被称为“金属/电介质混合键合”)的结果，键合界面106被设置在键合层110和112之间，混合键合是一种直接键合技术(例如，在表面之间形成键合而不使用诸如焊料或粘合剂之类的中间层)，并且可以同时获得金属-金属键合和电介质-电介质键合。在一些实施例中，键合界面106是键合层112和110相遇并且键合的位置。实际上，键合界面106可以是具有特定厚度的层，其包括第一半导体结构102的键合层110的顶表面和第二半导体结构104的键合层112的底表面。
在一些实施例中，3D存储器件100的第二半导体结构104还包括在键合层112上方的互连层(未示出)以传送电信号。互连层可以包括多个互连，例如MEOL互连和BEOL互连。互连层还可以包括互连线和VIA触点可以形成在其中的一个或多个ILD层。互连层中的互连线和VIA触点可以包括导电材料，导电材料包括但不限于W、Co、Cu、Al、硅化物或其任何组合。互连层中的ILD层可以包括介电材料，介电材料包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质或其任何组合。
在一些实施例中，3D存储器件100是NAND快闪存储器件，其中存储单元是以NAND存储器串阵列的形式提供的。如图1A所示，3D存储器件100的第二半导体结构104可以包括用作NAND存储器串阵列的沟道结构124的阵列。如图1A所示，每个沟道结构124可以垂直地延伸穿过各自包括导电层116和介电层118的多个对。交错的导电层116和介电层118是存储堆叠层114的部分。存储堆叠层114中的导电层116和介电层118的对数量(例如，32、64、96、128、160、192、224、256或更多)确定3D存储器件100中的存储单元的数量。应理解，在一些实施例中，存储堆叠层114可以具有多堆栈架构(未示出)，其包括堆叠在彼此之上的多个存储器堆栈。每个存储器堆栈中的导电层116和介电层118的对数量可以相同或不同。
存储堆叠层114可以包括多个交错的导电层116和介电层118。存储堆叠层114中的导电层116和介电层118可以在垂直方向上交替。换言之，除了在存储堆叠层114的顶部或底部的层之外，每个导电层116可以被在两侧的两个介电层118邻接，并且每个介电层118可以被在两侧上的两个导电层116邻接。导电层116可以包括导电材料，导电材料包括但不限于W、Co、Cu、Al、多晶硅、掺杂硅、硅化物或其任何组合。每个导电层116可以包括由粘合层和栅极介电层围绕的栅电极(栅极线)。导电层116的栅电极可以作为字线横向地延伸，在存储堆叠层114的一个或多个阶梯结构处终止。介电层118可以包括介电材料，介电材料包括但不限于氧化硅、氮化硅、氮氧化硅或其任何组合。
如图1A所示，3D存储器件100的第二半导体结构104还可以包括在存储堆叠层114上方的N型掺杂半导体层120。N型掺杂半导体层120可以是如上所述的“侧壁SEG”的示例。N型掺杂半导体层120可以包括半导体材料，例如硅。在一些实施例中，N型掺杂半导体层120包括通过沉积技术形成的多晶硅，如以下详细描述的。N型掺杂半导体层120可以掺杂有任何合适的N型掺杂剂(例如，磷(P)、砷(Ar)或锑(Sb))，其贡献自由电子并且增加本征半导体的导电性。例如，N型掺杂半导体层120可以是掺杂有N型掺杂剂(例如，P、Ar或Sb)的多晶硅层。
在一些实施例中，每个沟道结构124包括填充有半导体层(例如，作为半导体沟道128)和复合介电层(例如，作为存储膜126)的沟道孔。在一些实施例中，半导体沟道128包括硅，诸如非晶硅、多晶硅或单晶硅。在一些实施例中，存储膜126是包括隧穿层、储存层(也被称为“电荷捕获层”)和阻挡层的复合层。沟道结构124的剩余空间可以部分地或完全地利用包括诸如氧化硅之类的介电材料的封盖层和/或气隙填充。沟道结构124可以具有圆柱形(例如，柱形)。根据一些实施例，封盖层、半导体沟道128、存储膜126的隧穿层、储存层和阻挡层从柱的中心朝向外表面径向地以该顺序布置。隧穿层可以包括氧化硅、氮氧化硅或其任何组合。储存层可以包括氮化硅、氮氧化硅、硅或其任何组合。阻挡层可以包括氧化硅、氮氧化硅、高k电介质或其任何组合。在一个示例中，存储膜126可以包括氧化硅/氮氧化硅/氧化硅(ONO)的复合层。
在一些实施例中，沟道结构124还包括在沟道结构124的底部部分(例如，在下端)中的沟道插塞129。如本文所使用的，当衬底101位于3D存储器件100的最低平面中时，部件(例如，沟道结构124)的“上端”是在y方向上较远离衬底101的端部，而部件(例如，沟道结构124)的“下端”是在y方向上较靠近衬底101的端部。沟道插塞129可以包括半导体材料(例如，多晶硅)。在一些实施例中，沟道插塞129用作NAND存储器串的漏极。
如图1A所示，每个沟道结构124可以垂直地延伸穿过存储堆叠层114的交错的导电层116和介电层118进入N型掺杂半导体层120中。每个沟道结构124的上端可以是与N型掺杂半导体层120的顶表面齐平的或者在其下方。也就是说，根据一些实施例，沟道结构124不延伸超过N型掺杂半导体层120的顶表面。在一些实施例中，如图1A所示，存储膜126的上端在沟道结构124中的半导体沟道128的上端下方。在一些实施例中，存储膜126的上端在N型掺杂半导体层120的顶表面下方，并且半导体沟道128的上端是与N型掺杂半导体层120的顶表面齐平的或者在其下方。例如，如图1A所示，存储膜126可以在N型掺杂半导体层120的底表面处终止，而半导体沟道128可以在N型掺杂半导体层120的底表面上方延伸，使得N型掺杂半导体层120可以围绕半导体沟道128的延伸进入N型掺杂半导体层120中的顶部部分127。在一些实施例中，半导体沟道128的延伸进入N型掺杂半导体层120中的顶部部分127的掺杂浓度是不同于半导体沟道128的其余部分的掺杂浓度的。例如，除了顶部部分127之外，半导体沟道128可以包括未掺杂的多晶硅，顶部部分127可以包括掺杂多晶硅，以在与周围的N型掺杂半导体层120形成电连接时增加其导电性。
在一些实施例中，3D存储器件100的第二半导体结构104包括在沟道结构124的上端上方并且与其接触的导电层122。导电层122可以将多个沟道结构124电连接。尽管在图1A的侧视图中未示出，但是应理解，导电层122可以是与多个沟道结构124接触的连续导电层(例如，其中具有孔(网格)以允许源极触点132在平面图中穿过的导电板)。结果，导电层122和N型掺杂半导体层120可以一起提供在相同块中的NAND存储器串的阵列的源极(即ACS)之间的电连接。如图1A所示，在一些实施例中，导电层122在横向方向上包括两个部分：在N型掺杂半导体层120上的第一部分(在沟道结构124的区域之外)、以及邻接N型掺杂半导体层120并且与沟道结构124的上端接触的第二部分(在沟道结构124的区域内)。也就是说，根据一些实施例，导电层122的至少部分(即，第一部分)在N型掺杂半导体层120上。根据一些实施例，导电层122的围绕每个沟道结构124的上端(其延伸进入N型掺杂半导体层120中)的剩余部分(即，第二部分)是与半导体沟道128的顶部部分127接触的。如以下详细描述的，存储堆叠层114的形成以及导电层122和半导体沟道128的顶部部分127的形成发生在N型掺杂半导体层120的相对侧，这可以避免穿过延伸穿过存储堆叠层114的开口的任何沉积或蚀刻工艺，从而减少制造复杂性和成本并且增加成品率和垂直可缩放性。
在一些实施例中，导电层122包括在垂直方向上的多个层，包括金属硅化物层121和在金属硅化物层121上方的金属层123。金属硅化物层121和金属层123中的每一个可以是连续膜。金属硅化物层121可以被设置在N型掺杂半导体层120(在导电层122的第一部分中)和沟道结构124的上端(在导电层122的第二部分中)上方并且与其接触。在一些实施例中，金属硅化物层121的部分围绕并且接触半导体沟道128的延伸进入N型掺杂半导体层120中的顶部部分127，以与多个沟道结构124进行电连接。金属硅化物层121可以包括金属硅化物，例如，硅化铜、硅化钴、硅化镍、硅化钛、硅化钨、硅化银、硅化铝、硅化金、硅化铂、任何其它合适的金属硅化物、或其任何组合。根据一些实施例，金属层123在金属硅化物层121上方并且与其接触。金属层123可以包括金属，例如，W、Co、Cu、Al、镍(Ni)、钛(Ti)、任何其它合适的金属、或其任何组合。应理解，金属层123中的金属可以广义地包括任何合适的导电金属化合物以及金属合金，例如氮化钛和氮化钽。金属硅化物层121可以减小在导电层122和半导体沟道128的顶部部分127之间的接触电阻，以及用作导电层122中的金属层123的阻隔层。
与单独的N型掺杂半导体层120相比，通过将导电层122和N型掺杂半导体层120组合，可以增加沟道结构124之间(即，在同一块中的NAND存储器串的ACS处)的电导，由此改善3D存储器件100的电气性能。通过引入导电层122，为了维持在沟道结构124之间的相同电导/电阻，可以将N型掺杂半导体层120的厚度例如减小到小于大约50nm，诸如小于50nm。在一些实施例中，N型掺杂半导体层120的厚度在大约10nm与大约30nm之间，诸如在10nm与30nm之间(例如，10nm、11nm、12nm、13nm、14nm、15nm、16nm、17nm、18nm、19nm、20nm、21nm、22nm、23nm、24nm、25nm、26nm、27nm、28nm、29nm、30nm、由这些值中的任何一个为下限界定的任何范围、或者在由这些值中的任何两个值限定的任何范围中)。N型掺杂半导体层120与围绕沟道结构124的半导体沟道128的顶部部分127的导电层122组合可以实现用于3D存储器件100的擦除操作的GIDL辅助体偏置。在NAND存储器串的源极选择栅极周围的GIDL可以生成进入NAND存储器串的空穴电流，以提高用于擦除操作的体电势。也就是说，根据一些实施例，3D存储器件100被配置为在执行擦除操作时生成GIDL辅助体偏置。
如图1A所示，3D存储器件100的第二半导体结构104还可以包括绝缘结构130，其各自垂直地延伸穿过存储堆叠层114的交错的导电层116和介电层118。根据一些实施例，与进一步延伸进入N型掺杂半导体层120中的沟道结构124不同，绝缘结构130在N型掺杂半导体层120的底表面处停止，即，并不垂直地延伸进入N型掺杂半导体层120中。也就是说，绝缘结构130的顶表面可以是与N型掺杂半导体层120的底表面齐平的。每个绝缘结构130还可以横向地延伸以将沟道结构124分成多个块。也就是说，存储堆叠层114可以被绝缘结构130划分成多个存储器块，使得可以将沟道结构124的阵列分成每个存储器块。与上述现有的3DNAND存储器件中的包括正面ACS触点的缝隙结构不同，根据一些实施例，绝缘结构130在其中不包括任何触点(即，不用作源极触点)，并且因此不引入与导电层116(包括字线)的寄生电容以及漏电流。在一些实施例中，每个绝缘结构130包括填充有一种或多种介电材料的开口(例如，缝隙)，介电材料包括但不限于氧化硅、氮化硅、氮氧化硅、或其任何组合。在一个示例中，每个绝缘结构130可以填充有氧化硅。
此外，如以下详细描述的，因为用于形成绝缘结构130的开口不用于形成N型掺杂半导体层120以及导电层122的第二部分，所以开口随着交错的导电层116和介电层118的数量的增加而增加的纵横比(例如，大于50)将不影响N型掺杂半导体层120和导电层122的形成。
如图1A所示，代替正面源极触点，3D存储器件100可以包括在存储堆叠层114上方并且与N型掺杂半导体层120接触的背面源极触点132。源极触点132和存储堆叠层114(以及穿过其中的绝缘结构130)可以被设置在N型掺杂半导体层120的相对侧，并且因此被视为“背面”源极触点。在一些实施例中，源极触点132穿过N型掺杂半导体层120电连接到沟道结构124的半导体沟道128。在一些实施例中，源极触点132不是与绝缘结构130横向对准的，而是接近沟道结构124，以减小在其之间的电连接的电阻。例如，源极触点132可以横向地位于绝缘结构130和沟道结构124之间(例如，在图1中的x方向上)。源极触点132可以包括任何合适类型的触点。在一些实施例中，源极触点132包括VIA触点。在一些实施例中，源极触点132包括横向地延伸的壁状触点。源极触点132可以包括一个或多个导电层，例如被粘合层(例如，氮化钛(TiN))围绕的金属层(例如，W、Co、Cu或Al)或硅化物层。
如图1A所示，3D存储器件100还可以包括BEOL互连层133，其在源极触点132上方并且电连接到源极触点132以用于焊盘输出，例如，在3D存储器件100与外部电路之间传送电信号。在一些实施例中，互连层133包括在N型掺杂半导体层120上的一个或多个ILD层134以及在ILD层134上的重布线层136。根据一些实施例，源极触点132的上端是与ILD层134的顶表面和重布线层136的底表面齐平的，并且源极触点132垂直地延伸穿过ILD层134和导电层122进入N型掺杂半导体层120中。互连层133中的ILD层134可以包括介电材料，介电材料包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质、或其任何组合。互连层133中的重布线层136可以包括导电材料，导电材料包括但不限于W、Co、Cu、Al、硅化物、或其任何组合。在一个示例中，重布线层136可以包括Al。在一些实施例中，互连层133还包括钝化层138，作为用于3D存储器件100的钝化和保护的最外层。重布线层136的部分可以从钝化层138暴露作为触点焊盘140。也就是说，3D存储器件100的互连层133还可以包括用于导线键合和/或与中介层键合的触点焊盘140。
在一些实施例中，3D存储器件100的第二半导体结构104还包括穿过N型掺杂半导体层120的触点142和144。根据一些实施例，由于N型掺杂半导体层120可以包括多晶硅，所以触点142和144是贯穿硅触点(TSC)。在一些实施例中，触点142延伸穿过N型掺杂半导体层120和ILD层134以与重布线层136接触，使得N型掺杂半导体层120通过源极触点132和互连层133的重布线层136电连接到触点142。在一些实施例中，触点144延伸穿过N型掺杂半导体层120和ILD层134以与触点焊盘140接触。触点142和144各自可以包括一个或多个导电层，例如被粘合层(例如，TiN)围绕的金属层(例如，W、Co、Cu或Al)或硅化物层。在一些实施例中，至少触点144还包括间隙壁(例如，介电层)以将触点144与N型掺杂半导体层120电隔离。
在一些实施例中，3D存储器件100还包括外围触点146和148，其各自在存储堆叠层114的外部垂直地延伸。每个外围触点146或148可以具有比存储堆叠层114的深度更大的深度，以在存储堆叠层114的外部的外围区域中从键合层112垂直地延伸到N型掺杂半导体层120。在一些实施例中，外围触点146在触点142下方并且与其接触，使得N型掺杂半导体层120至少通过源极触点132、互连层133、触点142和外围触点146电连接到第一半导体结构102中的外围电路108。在一些实施例中，外围触点148在触点144下方并且与其接触，使得第一半导体结构102中的外围电路108至少通过触点144和外围触点148电连接到用于焊盘输出的触点焊盘140。外围触点146和148各自可以包括一个或多个导电层，例如被粘合层(例如，TiN)围绕的金属层(例如，W、Co、Cu或Al)或硅化物层。在一些实施例中，导电层122在存储堆叠层114的区域内，即，并不横向地延伸到外围区域中，使得触点142和144不垂直地延伸穿过导电层122以便分别与外围触点148和144接触。
如图1A所示，3D存储器件100还包括作为互连结构的部分的各种局部触点(也被称为“C1”)，其直接与存储堆叠层114中的结构接触。在一些实施例中，局部触点包括沟道局部触点150，其各自在相应的沟道结构124的下端下方并且与其接触。每个沟道局部触点150可以电连接到位线触点(未示出)以用于位线扇出。在一些实施例中，局部触点还包括字线局部触点152，其各自在存储堆叠层114的阶梯结构处的相应导电层116(包括字线)下方并且与其接触以用于字线扇出。局部触点(例如，沟道局部触点150和字线局部触点152)可以至少通过键合层112和110电连接到第一半导体结构102的外围电路108。局部触点(例如，沟道局部触点150和字线局部触点152)各自可以包括一个或多个导电层，例如被粘合层(例如，TiN)围绕的金属层(例如，W、Co、Cu或Al)或硅化物层。
图1B示出了根据本公开内容的一些实施例的另一示例性3D存储器件150的横截面的侧视图。3D存储器件150类似于3D存储器件100，不同之处在于导电层122和沟道结构124的上端的不同结构。应理解，为了便于描述，没有重复3D存储器件150和100两者中的其它相同结构的细节。
如图1B所示，根据一些实施例，每个沟道结构124还包括邻接N型掺杂半导体层120的沟道插塞125。在一些实施例中，每个沟道插塞125围绕并且接触半导体沟道128的相应顶部部分127。沟道插塞125的顶表面可以是与N型掺杂半导体层120的顶表面齐平的。沟道插塞125可以具有与半导体沟道128的顶部部分127相同的材料(例如，掺杂多晶硅)，并且因此可以被视为沟道结构124的半导体沟道128的部分。也就是说，在本公开内容中，被N型掺杂半导体层120围绕的整个掺杂多晶硅结构可以被视为沟道结构124的上端。因此，根据一些实施例，3D存储器件100和150两者中的导电层122(以及其中的金属硅化物层121)是与沟道结构124的上端接触的。
与3D存储器件100中的导电层122不同(如图1A所示，在3D存储器件100中，导电层122的第二部分在N型掺杂半导体层120的顶表面下方并且围绕沟道结构124的上端)，因为沟道结构124的上端还包括图1B中的沟道插塞125，所以整个导电层122在N型掺杂半导体层120的顶表面上方。如图1B所示，沟道结构124的上端的顶表面是与N型掺杂半导体层120的顶表面齐平的，并且导电层122被设置在N型掺杂半导体层120和沟道结构124的上端上。换句话说，3D存储器件100中的导电层122的、填充N型掺杂半导体层120与半导体沟道128的顶部部分127之间的凹部的部分可以被3D存储器件150中的沟道插塞125代替，使得导电层122可以形成在N型掺杂半导体层120和沟道结构124的顶表面上的相同平面中。
图1C示出了根据本公开内容的一些实施例的又一示例性3D存储器件160的横截面的侧视图。3D存储器件160类似于3D存储器件100，不同之处在于导电层122的不同结构。应理解，为了便于描述，没有重复3D存储器件160和100两者中的其它相同结构的细节。
如图1C所示，根据一些实施例，导电层122的金属层123是与半导体沟道128接触的，并且金属层123的部分在金属硅化物层121上方并且与其接触。与3D存储器件100中的导电层122不同(在3D存储器件100中，金属硅化物层121的部分在N型掺杂半导体层120的顶表面下方并且围绕半导体沟道128的顶部部分127)，在3D存储器件160中，仅金属层123在N型掺杂半导体层120的顶表面下方并且围绕半导体沟道128的顶部部分127。然而，在3D存储器件100、150和160中，导电层122的第一部分具有相同的结构，即，具有在N型掺杂半导体层120上的金属硅化物层121以及在金属硅化物层121上方并且与其接触的金属层123。至于导电层122的第二部分(在沟道结构124的区域内)，3D存储器件100、150和160中的各种结构可以是通过以下关于制造工艺详细描述的用于形成导电层122的不同示例(例如，如何填充在N型掺杂半导体层120与半导体沟道128的顶部部分127之间的凹部的方式)导致的。
例如，如以下详细描述的，图1C中的3D存储器件160的金属硅化物层121可以是用于自动地停止对沟道结构124的沟道孔的蚀刻的停止层的部分。可以对停止层进行图案化，以从N型掺杂半导体层120的背面暴露沟道结构124的上端，并且停止层的剩余部分可以作为金属硅化物层121保留在3D存储器件160中。然后，金属层123可以被形成以填充在N型掺杂半导体层120和半导体沟道128的顶部部分127之间的凹部以及被形成在金属硅化物层121上。相反，在形成导电层122之前，可以去除3D存储器件100和150中的相同停止层。因此，在从N型掺杂半导体层120的背面去除停止层之后可以形成3D存储器件100和150中的金属硅化物层121以与沟道结构124的上端接触，其中在3D存储器件100中没有沟道插塞125或者在3D存储器件150中具有沟道插塞125，这与3D存储器件160中的导电层122相比可以降低与沟道结构124的接触电阻，但是增加了工艺的数量。
图2A示出了根据本公开内容的一些实施例的又一示例性3D存储器件200的横截面的侧视图。在一些实施例中，3D存储器件200是包括第一半导体结构202和堆叠在第一半导体结构202之上的第二半导体结构204的键合芯片。根据一些实施例，第一半导体结构202和第二半导体结构204在其之间的键合界面206处接合。如图2A所示，第一半导体结构202可以包括衬底201，其可以包括硅(例如，单晶硅(c-Si))、SiGe、GaAs、Ge、SOI、或任何其它合适的材料。
3D存储器件200的第一半导体结构202可以包括在衬底201上的外围电路208。在一些实施例中，外围电路208被配置为控制和感测3D存储器件200。外围电路208可以是用于促进3D存储器件200的操作的任何合适的数字、模拟和/或混合信号控制和感测电路，包括(但不限于)页缓冲器、解码器(例如，行解码器和列解码器)、感测放大器、驱动器(例如，字线驱动器)、电荷泵、电流或电压参考、或该电路的任何有源或无源部件(例如，晶体管、二极管、电阻器或电容器)。外围电路208可以包括形成于衬底201“上”的晶体管，其中晶体管的全部或部分形成于衬底201中(例如，在衬底201的顶表面下方)和/或直接形成于衬底201上。隔离区(例如，浅沟槽隔离(STI))和掺杂区(例如，晶体管的源极区和漏极区)也可以形成在衬底201中。根据一些实施例，晶体管是高速的且具有先进逻辑工艺(例如，90nm、65nm、45nm、32nm、28nm、20nm、16nm、14nm、10nm、7nm、5nm、3nm、2nm等的技术节点)。应理解，在一些实施例中，外围电路208还可以包括与先进逻辑工艺兼容的任何其它电路，包括逻辑电路(例如，处理器和PLD)或存储器电路(例如，SRAM和DRAM)。
在一些实施例中，3D存储器件200的第一半导体结构202还包括在外围电路208上方的互连层(未示出)，以向外围电路208传送电信号以及从外围电路208传送电信号。互连层可以包括多个互连(本文中也被称为“触点”)，包括横向互连线和VIA触点。如本文所使用的，术语“互连”可以广义地包括任何适当类型的互连，例如MEOL互连和BEOL互连。互连层还可以包括其中可以形成互连线和VIA触点的一个或多个ILD层(也被称为“IMD层”)。也就是说，互连层可以包括在多个ILD层中的互连线和VIA触点。在互连层中的互连线和VIA触点可以包括导电材料，导电材料包括但不限于W、Co、Cu、Al、硅化物、或其任何组合。在互连层中的ILD层可以包括介电材料，介电材料包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质、或其任何组合。
如图2A所示，3D存储器件200的第一半导体结构202还可以包括在键合界面206处并且在互连层和外围电路208上方的键合层210。键合层210可以包括多个键合触点211以及将键合触点211电隔离的电介质。键合触点211可以包括导电材料，导电材料包括但不限于W、Co、Cu、Al、硅化物、或其任何组合。键合层210的剩余区域可以利用电介质来形成，电介质包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质、或其任何组合。在键合层210中的键合触点211和周围电介质可以用于混合键合。
类似地，如图2A所示，3D存储器件200的第二半导体结构204也可以包括在键合界面206处并且在第一半导体结构202的键合层210上方的键合层212。键合层212可以包括多个键合触点213以及将键合触点213电隔离的电介质。键合触点213可以包括导电材料，导电材料包括但不限于W、Co、Cu、Al、硅化物、或其任何组合。键合层212的剩余区域可以利用电介质来形成，电介质包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质、或其任何组合。在键合层212中的键合触点213和周围电介质可以用于混合键合。根据一些实施例，键合触点213是在键合界面206处与键合触点211接触的。
如以下详细描述的，第二半导体结构204可以在键合界面206处以面对面的方式被键合在第一半导体结构202的顶部上。在一些实施例中，作为混合键合(也被称为“金属/电介质混合键合”)的结果，键合界面206被设置在键合层210和212之间，混合键合是一种直接键合技术(例如，在表面之间形成键合而不使用诸如焊料或粘合剂之类的中间层)，并且可以同时获得金属-金属键合和电介质-电介质键合。在一些实施例中，键合界面206是键合层212和210相遇并且键合的位置。实际上，键合界面206可以是具有特定厚度的层，其包括第一半导体结构202的键合层210的顶表面和第二半导体结构204的键合层212的底表面。
在一些实施例中，3D存储器件200的第二半导体结构204还包括在键合层212上方的互连层(未示出)以传送电信号。互连层可以包括多个互连，例如MEOL互连和BEOL互连。互连层还可以包括互连线和VIA触点可以形成在其中的一个或多个ILD层。在互连层中的互连线和VIA触点可以包括导电材料，导电材料包括但不限于W、Co、Cu、Al、硅化物、或其任何组合。在互连层中的ILD层可以包括介电材料，介电材料包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质、或其任何组合。
在一些实施例中，3D存储器件200是NAND快闪存储器件，其中存储单元是以NAND存储器串阵列的形式提供的。如图2A所示，3D存储器件200的第二半导体结构204可以包括用作NAND存储器串阵列的沟道结构224的阵列。如图2A所示，每个沟道结构224可以垂直地延伸穿过各自包括导电层216和介电层218的多个对。交错的导电层216和介电层218是存储堆叠层214的部分。存储堆叠层214中的导电层216和介电层218的对数量(例如，32、64、96、128、160、192、224、256或更多)确定3D存储器件200中的存储单元的数量。应理解，在一些实施例中，存储堆叠层214可以具有多堆栈架构(未示出)，其包括堆叠在彼此之上的多个存储器堆栈。每个存储器堆栈中的导电层216和介电层218的对数量可以相同或不同。
存储堆叠层214可以包括多个交错的导电层216和介电层218。存储堆叠层214中的导电层216和介电层218可以在垂直方向上交替。换句话说，除了在存储堆叠层214的顶部或底部的层之外，每个导电层216可以被在两侧的两个介电层218邻接，并且每个介电层218可以被在两侧的两个导电层216邻接。导电层216可以包括导电材料，导电材料包括但不限于W、Co、Cu、Al、多晶硅、掺杂硅、硅化物、或其任何组合。每个导电层216可以包括被粘合层和栅极介电层围绕的栅电极(栅极线)。导电层216的栅电极可以作为字线横向地延伸，在存储堆叠层214的一个或多个阶梯结构处终止。介电层218可以包括介电材料，介电材料包括但不限于氧化硅、氮化硅、氮氧化硅、或其任何组合。
如图2A所示，3D存储器件200的第二半导体结构204还可以包括在存储堆叠层214上方的P型掺杂半导体层220。P型掺杂半导体层220可以是如上所述的“侧壁SEG”的示例。P型掺杂半导体层220可以包括半导体材料，例如硅。在一些实施例中，P型掺杂半导体层220包括通过沉积技术形成的多晶硅，如以下详细描述的。P型掺杂半导体层220可以是利用任何合适的P型掺杂剂(例如，硼(B)、镓(Ga)或铝(Al))掺杂到本征半导体中，产生被称为“空穴”的价电子的缺陷。例如，P型掺杂半导体层220可以是掺杂有P型掺杂剂(例如，B、Ga或Al)的多晶硅层。
在一些实施例中，3D存储器件200的第二半导体结构204还包括P型掺杂半导体层220中的N阱221。N阱221可以掺杂有任何合适的N型掺杂剂(例如，磷(P)、砷(Ar)或锑(Sb))，其贡献自由电子并且增加本征半导体的导电性。在一些实施例中，N阱221是从P型掺杂半导体层220的底表面掺杂的。应理解，N阱221可以在P型掺杂半导体层220的整个厚度中垂直地延伸(即，延伸至P型掺杂半导体层220的顶表面)，或者在P型掺杂半导体层220的整个厚度的部分中垂直地延伸。
在一些实施例中，每个沟道结构224包括填充有半导体层(例如，作为半导体沟道228)和复合介电层(例如，作为存储膜226)的沟道孔。在一些实施例中，半导体沟道228包括硅，诸如非晶硅、多晶硅或单晶硅。在一些实施例中，存储膜226是包括隧穿层、储存层(也被称为“电荷捕获层”)和阻挡层的复合层。沟道结构224的剩余空间可以部分地或完全地利用包括诸如氧化硅之类的介电材料的封盖层和/或气隙填充。沟道结构224可以具有圆柱形(例如，柱形)。根据一些实施例，封盖层、半导体沟道228、存储膜226的隧穿层、储存层和阻挡层是从柱的中心朝向外表面径向地按此顺序布置的。隧穿层可以包括氧化硅、氮氧化硅或其任何组合。储存层可以包括氮化硅、氮氧化硅、硅或其任何组合。阻挡层可以包括氧化硅、氮氧化硅、高k电介质或其任何组合。在一个示例中，存储膜226可以包括氧化硅/氮氧化硅/氧化硅(ONO)的复合层。
在一些实施例中，沟道结构224还包括在沟道结构224的底部部分中(例如，在下端处)的沟道插塞227。如本文所使用的，当衬底201位于3D存储器件200的最低平面中时，部件(例如，沟道结构224)的“上端”是在y方向上较远离衬底201的端部，而部件(例如，沟道结构224)的“下端”是在y方向上较靠近衬底201的端部。沟道插塞227可以包括半导体材料(例如，多晶硅)。在一些实施例中，沟道插塞227用作由NAND存储器串的漏极。
如图2A所示，每个沟道结构224可以垂直地延伸穿过存储堆叠层214的交错的导电层216和介电层218进入P型掺杂半导体层220中。每个沟道结构224的上端可以是与P型掺杂半导体层220的顶表面齐平的或在其下方。也就是说，根据一些实施例，沟道结构224不延伸超过P型掺杂半导体层220的顶表面。在一些实施例中，如图2A所示，存储膜226的上端在沟道结构224中的半导体沟道228的上端下方。在一些实施例中，存储膜226的上端在P型掺杂半导体层220的顶表面下方，并且半导体沟道228的上端是与P型掺杂半导体层220的顶表面齐平的或在其下方。例如，如图2A所示，存储膜226可以在P型掺杂半导体层220的底表面处终止，而半导体沟道228可以在P型掺杂半导体层220的底表面上方延伸，使得P型掺杂半导体层220可以围绕半导体沟道228的延伸进入P型掺杂半导体层220中的顶部部分229并且与其接触。在一些实施例中，半导体沟道228的延伸进入P型掺杂半导体层220中的顶部部分229的掺杂浓度不同于半导体沟道228的其余部分的掺杂浓度。例如，除了顶部部分229之外，半导体沟道228可以包括未掺杂的多晶硅，顶部部分229可以包括掺杂的多晶硅以在形成与周围的P型掺杂半导体层220的电连接时增加其导电性。
在一些实施例中，3D存储器件200的第二半导体结构204包括在沟道结构224的上端上方并且与其接触的导电层222。导电层222可以将多个沟道结构224电连接。尽管在图2A的侧视图中未示出，但是应当理解，导电层222可以是与多个沟道结构224接触的连续导电层(例如，其中具有孔(网格)以允许源极触点132在平面图中穿过的导电板)。结果，导电层222和P型掺杂半导体层220可以一起提供在相同块中的NAND存储器串阵列的源极(即ACS)之间的电连接。如图2A所示，在一些实施例中，导电层222在横向方向上包括两个部分：在P型掺杂半导体层220上的第一部分(在沟道结构224的区域外部)以及邻接P型掺杂半导体层220并且与沟道结构224的上端接触的第二部分(在沟道结构224的区域内)。也就是说，根据一些实施例，导电层222的至少部分(即，第一部分)在P型掺杂半导体层220上。根据一些实施例，导电层222的围绕每个沟道结构224的上端(其延伸进入P型掺杂半导体层220中)的剩余部分(即，第二部分)是与半导体沟道228的顶部部分229接触的。如以下详细描述的，存储堆叠层214的形成以及导电层222和半导体沟道228的顶部部分229的形成发生在P型掺杂半导体层220的相对侧，这可以避免穿过延伸穿过存储堆叠层214的开口的任何沉积或蚀刻工艺，从而降低制造复杂性和成本并且增加成品率和垂直可缩放性。
在一些实施例中，导电层222包括在垂直方向上的多个层，包括金属硅化物层219和在金属硅化物层219上方的金属层223。金属硅化物层219和金属层223中的每一个可以是连续膜。金属硅化物层219可以被设置在P型掺杂半导体层220(在导电层222的第一部分中)和沟道结构224的上端(在导电层222的第二部分中)上方并且与其接触。在一些实施例中，金属硅化物层219的部分围绕并且接触半导体沟道228的延伸进入P型掺杂半导体层220中的顶部部分229，以与多个沟道结构224进行电连接。金属硅化物层219可以包括金属硅化物，例如硅化铜、硅化钴、硅化镍、硅化钛、硅化钨、硅化银、硅化铝、硅化金、硅化铂、任何其它合适的金属硅化物、或其任何组合。根据一些实施例，金属层223在金属硅化物层219上方并且与其接触。金属层223可以包括金属，例如W、Co、Cu、Al、Ni、Ti、任何其它合适的金属、或其任何组合。应理解，金属层223中的金属可以广义地包括任何合适的导电金属化合物以及金属合金，例如氮化钛和氮化钽。金属硅化物层219可以减小在导电层222与半导体沟道228的顶部部分229之间的接触电阻，以及用作导电层222中的金属层223的阻隔层。
与单独的P型掺杂半导体层220相比，通过组合导电层222和P型掺杂半导体层220，可以增加在沟道结构224之间(即，在同一块中的NAND存储器串的ACS处)的电导，由此改善3D存储器件200的电气性能。通过引入导电层222，为了维持在沟道结构224之间的相同电导/电阻，可以将P型掺杂半导体层220的厚度例如减小到小于大约50nm，诸如小于50nm。在一些实施例中，P型掺杂半导体层220的厚度在大约10nm与大约30nm之间，诸如在10nm与30nm之间(例如，10nm、11nm、12nm、13nm、14nm、15nm、16nm、17nm、18nm、19nm、20nm、21nm、22nm、23nm、24nm、25nm、26nm、27nm、28nm、29nm、30nm、由这些值中的任何一个值为下限界定的任何范围、或在由这些值中的任何两个值限定的任何范围中)。P型掺杂半导体层220与围绕沟道结构224的半导体沟道228的顶部部分229的导电层222相组合可以实现用于3D存储器件200的P阱体擦除操作。本文公开的3D存储器件200的设计可以实现空穴电流路径与电子电流路径的分离，以用于分别形成擦除操作和读取操作。在一些实施例中，根据一些实施例，3D存储器件200被配置为在电子源(例如，N阱221)与沟道结构224的半导体沟道228之间形成电子电流路径，以在执行读取操作时向NAND存储器串提供电子。相反，根据一些实施例，3D存储器件200被配置为在空穴源(例如，P型掺杂半导体层220)与沟道结构224的半导体沟道228之间形成空穴电流路径，以在执行P阱体擦除操作时向NAND存储器串提供空穴。
如图2A所示，3D存储器件200的第二半导体结构204还可以包括绝缘结构230，其各自垂直地延伸穿过存储堆叠层214的交错的导电层216和介电层218。根据一些实施例，与进一步延伸进入P型掺杂半导体层220中的沟道结构224不同，绝缘结构230在P型掺杂半导体层220的底表面处停止，即，不垂直地延伸进入P型掺杂半导体层220中。也就是说，绝缘结构230的顶表面可以是与P型掺杂半导体层220的底表面齐平的。每个绝缘结构230还可以横向地延伸以将沟道结构224分成多个块。也就是说，存储堆叠层214可以被绝缘结构230划分成多个存储器块，使得可以将沟道结构224的阵列分成每个存储器块。与上述现有的3D NAND存储器件中的包括正面ACS触点的缝隙结构不同，根据一些实施例，绝缘结构230在其中不包括任何触点(即，不用作源极触点)，并且因此不引入与导电层216(包括字线)的寄生电容和漏电流。在一些实施例中，每个绝缘结构230包括填充有一种或多种介电材料的开口(例如，缝隙)，介电材料包括但不限于氧化硅、氮化硅、氮氧化硅或其任何组合。在一个示例中，每个绝缘结构230可以填充有氧化硅。
此外，如以下详细描述的，因为用于形成绝缘结构230的开口不用于形成P型掺杂半导体层220，所以开口随着交错的导电层216和介电层218的数量的增加而增加的纵横比(例如，大于50)将不影响P型掺杂半导体层220和导电层222的形成。
如图2A所示，代替正面源极触点，3D存储器件200可以包括在存储堆叠层214上方并且与N阱221和P型掺杂半导体层220分别接触的背面源极触点231和232。源极触点231和232以及存储堆叠层214(以及穿过其中的绝缘结构230)可以被设置在P型掺杂半导体层220的相对侧，并且因此被视为“背面”源极触点。在一些实施例中，与P型掺杂半导体层220接触的源极触点232通过P型掺杂半导体层220电连接到沟道结构224的半导体沟道228。在一些实施例中，与N阱221接触的源极触点231通过P型掺杂半导体层220电连接到沟道结构224的半导体沟道228。在一些实施例中，源极触点232不是与绝缘结构230横向地对准的，而是接近沟道结构224，以减小在其之间的电连接的电阻。应理解，虽然如图2A所示源极触点231是与绝缘结构230横向地对准的，但是在一些示例中，源极触点231可以不是与绝缘结构230横向地对准的，而是接近沟道结构224(例如，横向地位于绝缘结构230与沟道结构224之间)以同样减小在其之间的电连接的电阻。如上所述，源极触点231和232可以用于分别在读取操作和擦除操作期间单独地控制电子电流和空穴电流。源极触点231和232可以包括任何合适类型的触点。在一些实施例中，源极触点231和232包括VIA触点。在一些实施例中，源极触点231和232包括横向地延伸的壁状触点。源极触点231和232可以包括一个或多个导电层，例如被粘合层(例如，TiN)围绕的金属层(例如，W、Co、Cu或Al)或硅化物层。
如图2A所示，3D存储器件200还可以包括BEOL互连层233，其在源极触点231和232上方并且电连接到源极触点231和232以用于焊盘输出，例如，在3D存储器件200与外部电路之间传送电信号。在一些实施例中，互连层233包括在P型掺杂半导体层220上的一个或多个ILD层234以及在ILD层234上的重布线层236。源极触点231或232的上端是与ILD层234的顶表面和重布线层236的底表面齐平的。源极触点231和232可以通过ILD层234电隔离。在一些实施例中，源极触点232垂直地延伸穿过ILD层234和导电层222进入P型掺杂半导体层220中，以与P型掺杂半导体层220进行电连接。在一些实施例中，源极触点231垂直地延伸穿过ILD层234、导电层222和P型掺杂半导体层220进入N阱221中，以与N阱221进行电连接。源极触点231可以包括围绕其侧壁的间隙壁(例如，介电层)，以与P型掺杂半导体层220电隔离。重布线层236可以包括两个电隔离的互连：与源极触点232接触的第一互连236-1以及与源极触点231接触的第二互连236-2。
在互连层233中的ILD层234可以包括介电材料，介电材料包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质或其任何组合。在互连层233中的重布线层236可以包括导电材料，导电材料包括但不限于W、Co、Cu、Al、硅化物或其任何组合。在一个示例中，重布线层236包括Al。在一些实施例中，互连层233还包括钝化层238，作为用于3D存储器件200的钝化和保护的最外层。重布线层236的部分可以从钝化层238暴露作为触点焊盘240。也就是说，3D存储器件200的互连层233还可以包括用于导线键合和/或与中介层键合的接触焊盘240。
在一些实施例中，3D存储器件200的第二半导体结构204还包括穿过P型掺杂半导体层220的触点242、243和244。根据一些实施例，由于P型掺杂半导体层220可以包括多晶硅，所以触点242、243和244是TSC。在一些实施例中，触点242延伸穿过P型掺杂半导体层220和ILD层234以与重布线层236的第一互连236-1接触，使得P型掺杂半导体层220通过源极触点232和互连层233的第一互连236-1电连接到触点242。在一些实施例中，触点243延伸穿过P型掺杂半导体层220和ILD层234以与重布线层236的第二互连236-2接触，使得N阱221通过源极触点231和互连层233的第二互连236-2电连接到触点243。在一些实施例中，触点244延伸穿过P型掺杂半导体层220和ILD层234以与接触焊盘240接触。触点242、243和244各自可以包括一个或多个导电层，例如被粘合层(例如，TiN)围绕的金属层(例如，W、Co、Cu或Al)或硅化物层。在一些实施例中，至少触点243和244各自还包括间隙壁(例如，介电层)以将触点243和244与P型掺杂半导体层220电隔离。
在一些实施例中，3D存储器件200还包括外围触点246、247和248，其各自在存储堆叠层214的外部垂直地延伸。每个外围触点246、247或248可以具有比存储堆叠层214的深度更大的深度，以在存储堆叠层214的外部的外围区域中从键合层212垂直地延伸到P型掺杂半导体层220。在一些实施例中，外围触点246在触点242下方并且与其接触，使得P型掺杂半导体层220至少通过源极触点232、互连层233的第一互连236-1、触点242和外围触点246电连接到第一半导体结构202中的外围电路208。在一些实施例中，外围触点247在触点243下方并且与其接触，使得N阱221至少通过源极触点231、互连层233的第二互连236-2、触点243和外围触点247电连接到第一半导体结构202中的外围电路208。也就是说，用于读取操作和擦除操作的电子电流和空穴电流可以由外围电路208通过不同的电连接来分别控制。在一些实施例中，外围触点248在触点244下方并且与其接触，使得第一半导体结构202中的外围电路208至少通过触点244和外围触点248电连接到用于焊盘输出的接触焊盘240。外围触点246、247和248各自可以包括一个或多个导电层，例如被粘合层(例如，TiN)围绕的金属层(例如，W、Co、Cu或Al)或硅化物层。在一些实施例中，导电层222在存储堆叠层214的区域内，即，不横向地延伸到外围区域中，使得触点242、244和243不垂直地延伸穿过导电层222以便分别与外围触点246、248和247接触。
如图2A所示，3D存储器件200还包括作为互连结构的部分的各种局部触点(也被称为“C1”)，其直接与存储堆叠层214中的结构接触。在一些实施例中，局部触点包括沟道局部触点250，其各自在相应的沟道结构224的下端下方并且与其接触。每个沟道局部触点250可以电连接到位线触点(未示出)以用于位线扇出。在一些实施例中，局部触点还包括字线局部触点252，其各自在存储堆叠层214的阶梯结构处的相应导电层216(包括字线)下方并且与其接触以用于字线扇出。局部触点(例如，沟道局部触点250和字线局部触点252)可以至少通过键合层212和220电连接到第一半导体结构202的外围电路208。局部触点(例如，沟道局部触点250和字线局部触点252)各自可以包括一个或多个导电层，例如被粘合层(例如，TiN)围绕的金属层(例如，W、Co、Cu或Al)或硅化物层。
图2B示出了根据本公开内容的一些实施例的又一示例性3D存储器件250的横截面的侧视图。3D存储器件250类似于3D存储器件200，不同之处在于导电层222和沟道结构224的上端的不同结构。应理解，为了便于描述，没有重复3D存储器件250和200两者中的其它相同结构的细节。
如图2B所示，根据一些实施例，每个沟道结构224还包括邻接P型掺杂半导体层220的沟道插塞225。在一些实施例中，每个沟道插塞225围绕并且接触半导体沟道228的相应顶部部分229。沟道插塞225的顶表面可以是与P型掺杂半导体层220的顶表面齐平的。沟道插塞225可以具有与半导体沟道228的顶部部分229相同的材料(例如，掺杂多晶硅)，并且因此可以被视为沟道结构224的半导体沟道228的部分。也就是说，在本公开内容中，被P型掺杂半导体层220围绕的整个掺杂多晶硅结构可以被视为沟道结构224的上端。因此，根据一些实施例，3D存储器件200和250两者中的导电层222(以及其中的金属硅化物层219)是与沟道结构224的上端接触的。
与3D存储器件200中的导电层222不同(如图2A所示，在3D存储器件200中，导电层222的第二部分在P型掺杂半导体层220的顶表面下方并且围绕沟道结构224的上端)，因为沟道结构224的上端还包括图2B中的沟道插塞225，所以整个导电层222在P型掺杂半导体层220的顶表面上方。如图2B所示，沟道结构224的上端的顶表面是与P型掺杂半导体层220的顶表面齐平的，并且导电层222被设置在P型掺杂半导体层220和沟道结构224的上端上。换句话说，3D存储器件200中的导电层222的、填充在P型掺杂半导体层220与半导体沟道228的顶部部分229之间的凹部的部分可以被3D存储器件250中的沟道插塞225代替，使得导电层222可以形成在P型掺杂半导体层220和沟道结构224的顶表面上的相同平面中。
图2C示出了根据本公开内容的一些实施例的又一示例性3D存储器件260的横截面的侧视图。3D存储器件260类似于3D存储器件200，不同之处在于导电层222的不同结构。应理解，为了便于描述，没有重复3D存储器件260和200两者中的其它相同结构的细节。
如图2C所示，根据一些实施例，导电层222的金属层223是与半导体沟道228接触的，并且金属层223的部分在金属硅化物层219上方并且与其接触。与3D存储器件200中的导电层222不同(在3D存储器件200中，金属硅化物层219的部分在P型掺杂半导体层220的顶表面下方并且围绕半导体沟道228的顶部部分229)，在3D存储器件260中，仅金属层223在P型掺杂半导体层220的顶表面下方并且围绕半导体沟道228的顶部部分229。然而，在3D存储器件200、250和260中，导电层222的第一部分具有相同的结构，即，具有在P型掺杂半导体层220上的金属硅化物层219以及在金属硅化物层219上方并且与其接触的金属层223。至于导电层222的第二部分(在沟道结构224的区域内)，3D存储器件200、250和260中的各种结构可以是由以下关于制造工艺详细描述的用于形成导电层222的不同示例导致的，例如，如何填充在P型掺杂半导体层220与半导体沟道228的顶部部分227之间的凹部的方式。
例如，如以下详细描述的，图2C中的3D存储器件260的金属硅化物层219可以是用于自动地停止沟道结构224的沟道孔的蚀刻的停止层的部分。可以对停止层进行图案化，以从P型掺杂半导体层220的背面暴露沟道结构224的上端，并且停止层的剩余部分可以作为金属硅化物层219保留在3D存储器件260中。然后，金属层223可以被形成以填充在P型掺杂半导体层220与半导体沟道228的顶部部分229之间的凹部以及被形成在金属硅化物层219上。相比之下，在形成导电层222之前，可以去除3D存储器件200和250中的相同停止层。因此，在从P型掺杂半导体层220的背面去除停止层之后，可以形成3D存储器件200和250中的金属硅化物层219以与沟道结构224的上端接触，其中在3D存储器件200中没有沟道插塞225或者在3D存储器件250中具有沟道插塞225，这与3D存储器件260中的导电层222相比可以降低与沟道结构224的接触电阻，但是增加了工艺的数量。
图3A-3P示出了根据本公开内容的一些实施例的用于形成示例性3D存储器件的制造过程。图5A示出了根据本公开内容的一些实施例的用于形成示例性3D存储器件的方法500的流程图。图5B示出了根据本公开内容的一些实施例的用于形成示例性3D存储器件的另一方法501的流程图。在图3A-3P、5A和5B中所描绘的3D存储器件的示例包括在图1A-1C中所描绘的3D存储器件100、150和160。将一起描述图3A-3P、5A和5B。应理解，在方法500和501中所示的操作不是详尽的，并且也可以在所示的操作中的任何操作之前、之后或之间执行其它操作。此外，这些操作中的一些操作可以同时执行，或者以与图5A和5B中所示的顺序不同的顺序执行。
参考图5A，方法500从操作502开始，在操作502中，在第一衬底上形成外围电路。第一衬底可以是硅衬底。如图3G所示，使用多个工艺在硅衬底350上形成多个晶体管，多个工艺包括但不限于光刻、蚀刻、薄膜沉积、热生长、注入、化学机械抛光(CMP)和任何其它合适的工艺。在一些实施例中，通过离子注入和/或热扩散在硅衬底350中形成掺杂区(未示出)，其例如用作晶体管的源极区和/或漏极区。在一些实施例中，还通过湿法蚀刻和/或干法蚀刻以及薄膜沉积在硅衬底350中形成隔离区(例如，STI)。晶体管可以形成在硅衬底350上的外围电路352。
如图3G所示，在外围电路352上方形成键合层348。键合层348包括电连接到外围电路352的键合触点。为了形成键合层348，使用一种或多种薄膜沉积工艺来沉积ILD层，例如，化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)或其任何组合；使用湿法蚀刻和/或干法蚀刻(例如，反应离子蚀刻(RIE))，随后使用一种或多种薄膜沉积工艺(例如，ALD、CVD、PVD、任何其它合适的工艺、或其任何组合)，来形成穿过ILD层的键合触点。
可以在第二衬底上方形成各自垂直地延伸穿过存储堆叠层和N型掺杂半导体层的沟道结构。如图5A所示，方法500进行到操作504，在操作504中，依次形成在第二衬底上的牺牲层、在牺牲层上的第一停止层、在第一停止层上的N型掺杂半导体层、以及在N型掺杂半导体层上的介电堆叠层。可以在第二衬底的正面上形成牺牲层，在该第二衬底上可以形成半导体器件。第二衬底可以是硅衬底。应理解，由于将从最终产品中去除第二衬底，因此第二衬底可以是虚设晶圆的部分，例如，载体衬底，其由任何合适的材料(仅举几例，诸如玻璃、蓝宝石、塑料、硅)制成，以减少第二衬底的成本。在一些实施例中，该衬底是载体衬底，N型掺杂半导体层包括多晶硅，并且介电堆叠层包括交错的堆叠介电层和堆叠牺牲层。在一些实施例中，堆叠介电层和堆叠牺牲层被交替地沉积在N型掺杂半导体层上以形成介电堆叠层。在一些实施例中，牺牲层包括两个衬垫氧化物层(也被称为缓冲层)以及被夹在两个衬垫氧化物层之间的第二停止层。在一些实施例中，第一停止层包括高k电介质，第二停止层包括氮化硅，并且两个衬垫氧化物层中的每一个包括氧化硅。
如图3A所示，在载体衬底302上形成牺牲层303，在牺牲层303上形成停止层305，并且在停止层305上形成N型掺杂半导体层306。N型掺杂半导体层306可以包括掺杂有N型掺杂剂(例如，P、As或Sb)的多晶硅。牺牲层303可以包括任何合适的牺牲材料，其可以随后被选择性地去除并且不同于N型掺杂半导体层306的材料。在一些实施例中，牺牲层303是具有被夹在两个衬垫氧化物层之间的停止层304的复合介电层。如以下详细描述的，当从背面去除载体衬底302时，停止层304可以充当CMP/蚀刻停止层，并且因此可以包括不同于载体衬底302的材料的任何合适的材料，例如氮化硅。类似地，当从正面蚀刻沟道孔时，停止层305可以充当蚀刻停止层，并且因此可以包括相对于多晶硅(在停止层305上的N型掺杂半导体层306的材料)而言具有高蚀刻选择性(例如，大于大约5)的任何合适的材料。在一个示例中，停止层305可以在稍后工艺中从最终产品中去除，并且可以包括高k电介质，仅举几例，诸如氧化铝、氧化铪、氧化锆或氧化钛。在另一示例中，停止层305的至少部分可以保留在最终产品中，并且可以包括金属硅化物，仅举几例，例如，硅化铜、硅化钴、硅化镍、硅化钛、硅化钨、硅化银、硅化铝、硅化金、硅化铂。应理解，在一些示例中，可以在载体衬底302和停止层304之间以及在停止层304和停止层305之间形成衬垫氧化物层(例如，氧化硅层)，以松弛不同层之间的应力并且避免剥离。
根据一些实施例，为了形成牺牲层303，使用一种或多种薄膜沉积工艺在载体衬底302上依次沉积氧化硅、氮化硅和氧化硅，薄膜沉积工艺包括但不限于CVD、PVD、ALD或其任何组合。根据一些实施例，为了形成停止层305，使用一种或多种薄膜沉积工艺在牺牲层303上沉积高k电介质，薄膜沉积工艺包括但不限于CVD、PVD、ALD或其任何组合。在一些实施例中，为了形成N型掺杂半导体层306，使用一种或多种薄膜沉积工艺(其包括但不限于CVD、PVD、ALD或其任何组合)在停止层305上沉积多晶硅，随后使用离子注入和/或热扩散，利用N型掺杂剂(例如，P、As或Sb)掺杂所沉积的多晶硅。在一些实施例中，为了形成N型掺杂半导体层306，当在停止层305上沉积多晶硅时，执行对诸如P、As或Sb之类的N型掺杂剂的原位掺杂。在其中停止层305包括金属硅化物的一些实施例中，将金属层沉积在牺牲层303上，随后沉积多晶硅以在金属层上形成N型掺杂半导体层306。然后，可以通过热处理(例如，退火、烧结或任何其它合适的工艺)在多晶硅和金属层上执行硅化工艺，以将金属层转换为金属硅化物层，作为停止层305。
如图3B所示，在N型掺杂半导体层306上形成包括多对的第一介电层(本文中被称为“堆叠牺牲层”312)和第二介电层(本文中被称为“堆叠介电层”310，本文一起被称为“介电层对”)的介电堆叠层308。根据一些实施例，介电堆叠层308包括交错的堆叠牺牲层312和堆叠介电层310。堆叠介电层310和堆叠牺牲层312可以被交替地沉积在载体衬底302上方的N型掺杂半导体层306上以形成介电堆叠层308。在一些实施例中，每个堆叠介电层310包括氧化硅层，并且每个堆叠牺牲层312包括氮化硅层。介电堆叠层308可以通过一种或多种薄膜沉积工艺来形成，薄膜沉积工艺包括但不限于CVD、PVD、ALD或其任何组合。如图3B所示，可以在介电堆叠层308的边缘上形成阶梯结构。阶梯结构可以通过朝向载体衬底302对介电堆叠层308的介电层对执行多个所谓的“修整-蚀刻”循环来形成。由于施加到介电堆叠层308的介电层对的重复的修整-蚀刻循环，介电堆叠层308可以具有一个或多个倾斜的边缘以及比底部介电层对要短的顶部介电层对，如图3B所示。
如图5A所示，方法500进行到操作506，在操作506中，形成各自垂直地延伸穿过介电堆叠层和N型掺杂半导体层、在第一停止层处停止的多个沟道结构。在一些实施例中，为了形成沟道结构，蚀刻各自垂直地延伸穿过介电堆叠层和N型掺杂半导体层、在第一停止层处停止的沟道孔，并且沿着每个沟道孔的侧壁依次沉积存储膜和半导体沟道。
如图3B所示，每个沟道孔是垂直地延伸穿过介电堆叠层308和N型掺杂半导体层306、在停止层305处停止的开口。在一些实施例中，形成多个开口，使得每个开口成为用于在随后的工艺中生长单独的沟道结构314的位置。在一些实施例中，用于形成沟道结构314的沟道孔的制造工艺包括湿法蚀刻和/或干法蚀刻，例如深RIE(DRIE)。根据一些实施例，由于在停止层305的材料(例如，氧化铝或金属硅化物)与N型掺杂半导体层306的材料(即，多晶硅)之间的蚀刻选择性，所以对沟道孔的蚀刻继续直到被停止层305(例如，高k介电层(例如，氧化铝层)或金属硅化物层)停止为止。在一些实施例中，可以控制蚀刻条件(例如，蚀刻速率和时间)，以确保每个沟道孔已经到达停止层305并且被其停止，从而将沟道孔和其中形成的沟道结构314之间的开槽变化最小化。应理解，取决于特定的蚀刻选择性，一个或多个沟道孔可以在很小程度上延伸进入停止层305中，在本公开内容中仍将此视为被停止层305停止。
如图3B所示，包括阻挡层317、储存层316和隧穿层315的存储膜以及半导体沟道318是沿着沟道孔的侧壁和底表面按该顺序依次形成的。在一些实施例中，首先使用一种或多种薄膜沉积工艺(例如，ALD、CVD、PVD、任何其它合适的工艺、或其任何组合)，沿着沟道孔的侧壁和底表面按该顺序沉积阻挡层317、储存层316和隧穿层315，以形成存储膜。然后，可以通过使用一种或多种薄膜沉积工艺(例如，ALD、CVD、PVD、任何其它合适的工艺、或其任何组合)，在隧穿层315之上沉积诸如多晶硅(例如，未掺杂的多晶硅)之类的半导体材料，来形成半导体沟道318。在一些实施例中，依次沉积第一氧化硅层、氮化硅层、第二氧化硅层和多晶硅层(“SONO”结构)，以形成存储膜的阻挡层317、储存层316和隧穿层315以及半导体沟道318。
如图3B所示，在沟道孔中并且在半导体沟道318之上形成封盖层以完全或部分地填充沟道孔(例如，不具有或具有气隙)。可以通过使用一种或多种薄膜沉积工艺(例如，ALD、CVD、PVD、任何其它合适的工艺、或其任何组合)来沉积介电材料(例如，氧化硅)，从而形成封盖层。然后，可以在沟道孔的顶部部分中形成沟道插塞。在一些实施例中，通过CMP、湿法蚀刻和/或干法蚀刻来去除并且平坦化存储膜、半导体沟道318和封盖层的在介电堆叠层308的顶表面上的部分。然后，可以通过将半导体沟道318和封盖层的在沟道孔的顶部部分中的部分进行湿法蚀刻和/或干法蚀刻，在沟道孔的顶部部分中形成凹部。然后，可以通过经由一种或多种薄膜沉积工艺(例如，CVD、PVD、ALD或其任何组合)将诸如多晶硅之类的半导体材料沉积到凹部中，来形成沟道插塞。根据一些实施例，由此形成穿过介电堆叠层308和N型掺杂半导体层306、在停止层305处停止的沟道结构314。
如图5A所示，方法500进行到操作508，在操作508中，例如使用所谓的“栅极替换”工艺，利用存储堆叠层替换介电堆叠层，使得沟道结构垂直地延伸穿过存储堆叠层和N型掺杂半导体层。在一些实施例中，为了利用存储堆叠层替换介电堆叠层，蚀刻垂直地延伸穿过介电堆叠层、在N型掺杂半导体层处停止的开口，并且穿过开口、利用堆叠导电层替换堆叠牺牲层，以形成包括交错的堆叠介电层和堆叠导电层的存储堆叠层。
如图3C所示，缝隙320是垂直地延伸穿过介电堆叠层308并且在N型掺杂半导体层306处停止的开口。在一些实施例中，用于形成缝隙320的制造工艺包括湿法蚀刻和/或干法蚀刻，例如DRIE。然后，可以穿过缝隙320执行栅极替换，以利用(在图3E中所示的)存储堆叠层330替换介电堆叠层308。
如图3D所示，首先通过穿过缝隙320去除(在图3C中所示的)堆叠牺牲层312来形成横向凹部322。在一些实施例中，通过穿过缝隙320施加蚀刻剂来去除堆叠牺牲层312，从而产生在堆叠介电层310之间交错的横向凹部322。蚀刻剂可以包括对于堆叠介电层310选择性地蚀刻堆叠牺牲层312的任何合适的蚀刻剂。
如图3E所示，将堆叠导电层328(包括栅电极和粘合层)穿过缝隙320沉积到(在图3D中所示的)横向凹部322中。在一些实施例中，在堆叠导电层328之前，将栅极介电层332沉积到横向凹部322中，使得堆叠导电层328被沉积在栅极介电层332上。可以使用一种或多种薄膜沉积工艺(例如，ALD、CVD、PVD、任何其它合适工艺、或其任何组合)来沉积堆叠导电层328，例如金属层。在一些实施例中，沿着缝隙320的侧壁以及在其底部形成栅极介电层332，例如高k介电层。根据一些实施例，由此形成包括交错的堆叠导电层328和堆叠介电层310的存储堆叠层330，代替(在图3D中所示的)介电堆叠层308。
如图5A所示，方法500进行到操作510，在操作510中，形成垂直地延伸穿过存储堆叠层的绝缘结构。在一些实施例中，为了形成绝缘结构，在形成存储堆叠层之后，将一种或多种介电材料沉积到开口中以填充开口。如图3E所示，形成垂直地延伸穿过存储堆叠层330、在N型掺杂半导体层306的顶表面上停止的绝缘结构336。可以通过使用一种或多种薄膜沉积工艺(例如，ALD、CVD、PVD、任何其它合适的工艺、或其任何组合)来将一种或多种介电材料(例如，氧化硅)沉积到缝隙320中以完全或部分地填充缝隙320(具有或不具有气隙)，从而形成绝缘结构336。在一些实施例中，绝缘结构336包括栅极介电层332(例如，包括高k电介质)和介电封盖层334(例如，包括氧化硅)。
如图3F所示，在形成绝缘结构336之后，形成包括沟道局部触点344和字线局部触点342的局部触点以及外围触点338和340。可以通过使用一种或多种薄膜沉积工艺(例如，CVD、PVD、ALD或其任何组合)来在存储堆叠层330的顶部上沉积介电材料(例如，氧化硅或氮化硅)，从而在存储堆叠层330上形成局部介电层。可以通过使用湿法蚀刻和/或干法蚀刻(例如，RIE)来蚀刻穿过局部介电层(和任何其它ILD层)的触点开口，随后使用一种或多种薄膜沉积工艺(例如，ALD、CVD、PVD、任何其它合适的工艺、或其任何组合)来用导电材料填充触点开口，从而形成沟道局部触点344、字线局部触点342以及外围触点338和340。
如图3F所示，在沟道局部触点344、字线局部触点342以及外围触点338和340上方形成键合层346。键合层346包括电连接到沟道局部触点344、字线局部触点342以及外围触点338和340的键合触点。为了形成键合层346，使用一种或多种薄膜沉积工艺(例如，CVD、PVD、ALD或其任何组合)来沉积ILD层，并且使用湿法蚀刻和/或干法蚀刻(例如，RIE)，随后使用一种或多种薄膜沉积工艺(例如，ALD、CVD、PVD、任何其它合适的工艺、或其任何组合)，穿过ILD层来形成键合触点。
如图5A所示，方法500进行到操作512，在操作512中，将第一衬底和第二衬底以面对面的方式键合，使得存储堆叠层在外围电路上方。键合可以包括混合键合。如图3G所示，载体衬底302和形成于其上的部件(例如，存储堆叠层330和穿过其形成的沟道结构314)上下翻转。根据一些实施例，将面朝下的键合层346与面朝上的键合层348键合，即以面对面的方式键合，从而在载体衬底302和硅衬底350之间形成键合界面354。在一些实施例中，在键合之前，对键合表面应用处理工艺，例如等离子体处理、湿处理和/或热处理。在键合之后，将键合层346中的键合触点与键合层348中的键合触点彼此对齐并且接触，使得存储堆叠层330和穿过其形成的沟道结构314可以电连接到外围电路352并且在外围电路352上方。
如图5A所示，方法500进行到操作514，在操作514中，依次去除第二衬底、牺牲层和第一停止层，以暴露多个沟道结构中的每一个的端部。可以从第二衬底的背面执行去除。在一些实施例中，为了依次去除第二衬底、牺牲层和第一停止层，去除第二衬底，在牺牲层的第二停止层处停止，并且去除牺牲层的剩余部分，在第一停止层处停止。
如图3H所示，从背面完全去除载体衬底302(以及在图3G中所示的在载体衬底302和停止层304之间的衬垫氧化物层)，直到被停止层304(例如，氮化硅层)停止为止。可以使用CMP、研磨、干法蚀刻和/或湿法蚀刻来完全地去除载体衬底302。在一些实施例中，将载体衬底302剥离。在其中载体衬底302包括硅并且停止层304包括氮化硅的一些实施例中，使用硅CMP去除载体衬底302，当到达具有不同于硅的材料的停止层304(即，充当背面CMP停止层)时，其可以自动地停止。在一些实施例中，使用通过氢氧化四甲基铵(TMAH)的湿法蚀刻来去除衬底302(硅衬底)，当到达具有不同于硅的材料的停止层304(即，充当背面蚀刻停止层)时，其自动地停止。停止层304可以确保完全去除载体衬底302，而无需顾虑在减薄之后的厚度均匀性。
如图3I所示，然后也可以使用湿法蚀刻，利用诸如磷酸和氢氟酸之类的适当蚀刻剂来完全地去除牺牲层303的剩余部分(例如，在图3H中所示的停止层304以及在停止层304与停止层305之间的另一衬垫氧化物层)，直到被具有不同材料(例如，高k电介质)的停止层305停止为止。如上所述，由于每个沟道结构314没有延伸超过停止层305进入牺牲层303或载体衬底302中，因此对载体衬底302和牺牲层303的去除不影响沟道结构314。如图3J所示，在其中停止层305包括高k电介质(与包括金属硅化物的导电层相反)的一些实施例中，使用湿法蚀刻和/或干法蚀刻来完全地去除(在图3I中所示的)停止层305，以暴露沟道结构314的上端。
如图5A所示，方法500进行到操作516，在操作516中，形成与多个沟道结构的端部接触的导电层。在一些实施例中，导电层包括与多个沟道结构的端部和N型掺杂半导体层接触的金属硅化物层、以及与金属硅化物层接触的金属层。在一些实施例中，为了形成导电层，去除存储膜的邻接N型掺杂半导体层的部分以形成围绕半导体沟道的部分的凹部，并且将半导体沟道的该部分掺杂。在一些实施例中，为了形成导电层，将金属硅化物层形成为在凹部中与半导体沟道的掺杂部分接触、并且在凹部的外部与N型掺杂半导体层接触。
如图3J所示，去除(在图3I中所示的)储存层316、阻挡层317和隧穿层315的邻接N型掺杂半导体层306的部分，以形成围绕半导体沟道318的延伸进入N型掺杂半导体层306中的顶部部分的凹部357。在一些实施例中，依次执行两个湿法蚀刻工艺。例如，使用湿法蚀刻，利用诸如磷酸之类的适当的蚀刻剂，选择性地去除包括氮化硅的储存层316，而不蚀刻包括多晶硅的N型掺杂半导体层306。可以通过控制蚀刻时间和/或蚀刻速率来控制对储存层316的蚀刻，使得蚀刻不会继续而影响储存层316的被存储堆叠层330围绕的其余部分。然后，可以使用湿法蚀刻，利用诸如氢氟酸之类的适当的蚀刻剂，选择性地去除包括氧化硅的阻挡层317和隧穿层315，而不蚀刻包括多晶硅的N型掺杂半导体层306和半导体沟道318。可以通过控制蚀刻时间和/或蚀刻速率来控制对阻挡层317和隧穿层315的蚀刻，使得蚀刻不会继续而影响阻挡层317和隧穿层315的被存储堆叠层330围绕的其余部分。在一些实施例中，使用经图案化的停止层305作为蚀刻掩模，执行单个干法蚀刻工艺。例如，当执行干法蚀刻时，可以不去除停止层305，而是替代地可以对其进行图案化，以仅暴露在沟道结构314的上端处的储存层316、阻挡层317和隧穿层315，同时仍然作为蚀刻掩模覆盖其它区域。然后可以执行干法蚀刻以蚀刻储存层316、阻挡层317和隧穿层315的邻接N型掺杂半导体层306的部分。可以通过控制蚀刻时间和/或蚀刻速率来控制干法蚀刻，使得蚀刻不会继续而影响储存层316、阻挡层317和隧穿层315的被存储堆叠层330围绕的其余部分。一旦完成干法蚀刻，就可以去除经图案化的停止层305。
然而，与经由具有高纵横比(例如，大于50)的穿过介电堆叠层308/存储堆叠层330的开口(例如，图3D中的缝隙320)、使用正面湿法蚀刻的已知解决方案相比，从背面去除储存层316、阻挡层317和隧穿层315的邻接N型掺杂半导体层306的部分具有小得多的挑战性并且具有更高的生产成品率。通过避免由缝隙320的高纵横比所引入的问题，可以降低制造复杂性和成本，并且可以增加成品率。此外，垂直可缩放性(例如，介电堆叠层308/存储堆叠层330的增加的层级)也可以得到改进。
如图3J所示，根据一些实施例，可以去除每个沟道结构314的存储膜(包括阻挡层317、储存层316和隧穿层315)的邻接N型掺杂半导体层306的顶部部分以形成凹部357，其暴露半导体沟道318的顶部部分。在一些实施例中，对半导体沟道318的被凹部357暴露的顶部部分进行掺杂以增加其导电性。例如，可以执行倾斜离子注入工艺，以利用任何合适的掺杂剂将半导体沟道318(例如，包括多晶硅)的被凹部357暴露的顶部部分掺杂到期望的掺杂浓度。
如图3K所示，在(图3J中所示的)凹部357中形成围绕并且接触半导体沟道318的掺杂顶部部分的导电层359，以及在凹部357的外部在N型掺杂半导体层306上形成导电层359。在一些实施例中，为了形成导电层359，将金属硅化物层360形成为在凹部357中与半导体沟道318的掺杂顶部部分接触、并且在凹部357的外部与N型掺杂半导体层306接触，并且在金属硅化物层360上形成金属层362。在一个示例中，可以使用一种或多种薄膜沉积工艺(例如，ALD、CVD、PVD、任何其它合适的工艺、或其任何组合)，在凹部357的侧壁和底表面上以及在N型掺杂半导体层306上沉积金属膜(例如，Co、Ni或Ti)。金属膜可以是与N型掺杂半导体层306的多晶硅和半导体沟道318的掺杂顶部部分接触的。然后，可以通过热处理(例如，退火、烧结或任何其它合适的工艺)在金属膜和多晶硅上执行硅化工艺，以沿着凹部357的侧壁和底表面以及在N型掺杂半导体层306上形成金属硅化物层360。然后，可以通过使用一种或多种薄膜沉积工艺(例如，ALD、CVD、PVD、任何其它合适的工艺、或其任何组合)，在金属硅化物层360上沉积另一金属膜(例如，W、Al、Ti、TiN、Co和/或Ni)，以填充凹部357的剩余空间，从而在金属硅化物层360上形成金属层362。在另一示例中，代替分别沉积两个金属膜，可以使用一种或多种薄膜沉积工艺(例如，ALD、CVD、PVD、任何其它合适的工艺、或其任何组合)，将单个金属膜(例如，Co、Ni或Ti)沉积到凹部357中以填充凹部357并且沉积在N型掺杂半导体层306上。然后，可以通过热处理(例如，退火、烧结或任何其它合适的工艺)在金属膜和多晶硅上执行硅化工艺，使得金属膜的部分形成沿着凹部357的侧壁和底表面以及在N型掺杂半导体层306上的金属硅化物层360，而金属膜的剩余部分成为在金属硅化物层360上的金属层362。可以执行CMP工艺以去除任何多余的金属层362。如图3K所示，根据一些实施例，由此形成包括金属硅化物层360和金属层362的导电层359(作为图1A中的3D存储器件100中的导电层122的一个示例)。在一些实施例中，对导电层359进行图案化和蚀刻以便不覆盖外围区域。
在一些实施例中，为了形成导电层，将掺杂多晶硅沉积到凹部中以与半导体沟道的掺杂部分接触，并且形成与掺杂多晶硅和N型掺杂半导体层接触的金属硅化物层。如图3O所示，在(图3J中所示的)凹部357中形成沟道插塞365，其围绕并且接触半导体沟道318的掺杂顶部部分。结果，根据一些实施例，由此用沟道插塞365替换沟道结构314的邻接N型掺杂半导体层306的被去除的顶部部分(在图3H中所示)。在一些实施例中，为了形成沟道插塞365，使用一种或多种薄膜沉积工艺(例如，ALD、CVD、PVD、任何其它合适的工艺、或其任何组合)来将多晶硅沉积到凹部357中以填充凹部357，随后使用CMP工艺来去除在N型掺杂半导体层306的顶表面上方的任何多余多晶硅。在一些实施例中，在将多晶硅沉积到凹部357中时，执行对诸如P、As或Sb之类的N型掺杂剂的原位掺杂，以掺杂沟道插塞365。由于沟道插塞365和半导体沟道318的掺杂顶部部分可以包括相同的材料(例如，掺杂多晶硅)，所以可以将沟道插塞365视为沟道结构314的半导体沟道318的部分。
如图3O所示，在N型掺杂半导体层306和沟道插塞365上形成包括金属硅化物层360和金属层362的导电层359。在一些实施例中，首先在N型掺杂半导体层306和沟道插塞365上沉积金属膜，随后进行硅化工艺以形成与沟道插塞365和N型掺杂半导体层306接触的金属硅化物层360。然后，可以在金属硅化物层360上沉积另一金属膜以形成金属层362。在一些实施例中，在N型掺杂半导体层306和沟道插塞365上沉积金属膜，随后进行硅化工艺，使得金属膜的与N型掺杂半导体层306和沟道插塞365接触的部分形成金属硅化物层360，并且金属膜的剩余部分成为金属层362。如图3O所示，根据一些实施例，由此形成包括金属硅化物层360和金属层362的导电层359(作为图1B中的3D存储器件150中的导电层122的一个示例)。在一些实施例中，对导电层359进行图案化和蚀刻以便不覆盖外围区域。
如图5A所示，方法500进行到操作518，在操作518中，形成在存储堆叠层上方并且与N型掺杂半导体层接触的源极触点。如图3L所示，在N型掺杂半导体层306上形成一个或多个ILD层356。可以通过使用一种或多种薄膜沉积工艺(例如，ALD、CVD、PVD、任何其它适合的工艺、或其任何组合)来在N型掺杂半导体层306的顶表面上沉积介电材料，从而形成ILD层356。可以形成穿过ILD层356和导电层359进入N型掺杂半导体层306中的源极触点开口358。在一些实施例中，使用湿法蚀刻和/或干法蚀刻(例如，RIE)来形成源极触点开口358。在一些实施例中，源极触点开口358进一步延伸进入N型掺杂半导体层306的顶部部分中。穿过ILD层356的蚀刻工艺可以继续蚀刻N型掺杂半导体层306的部分。在一些实施例中，在蚀刻穿过ILD层356和导电层359之后，使用单独的蚀刻工艺来蚀刻N型掺杂半导体层306的部分。
如图3M所示，在N型掺杂半导体层306的背面处的源极触点开口358(在图3L中所示)中形成源极触点364。根据一些实施例，源极触点364在存储堆叠层330上方并且与N型掺杂半导体层306接触。在一些实施例中，使用一种或多种薄膜沉积工艺(例如，ALD、CVD、PVD、任何其它合适的工艺、或其任何组合)，将一种或多种导电材料沉积到源极触点开口358中，以利用粘合层(例如，TiN)和导体层(例如，W)填充源极触点开口358。然后可以执行诸如CMP之类的平坦化工艺以去除多余的导电材料，使得源极触点364的顶表面是与ILD层356的顶表面齐平的。
如图5A所示，方法500进行到操作520，在操作520中，形成在源极触点上方并且与源极触点接触的互连层。在一些实施例中，形成穿过N型掺杂半导体层并且与互连层接触的触点，使得N型掺杂半导体层通过源极触点和互连层电连接到该触点。
如图3N所示，形成在源极触点364上方并且与其接触的重布线层370。在一些实施例中，通过使用一种或多种薄膜沉积工艺(例如，ALD、CVD、PVD、任何其它合适的工艺、或其任何组合)，在ILD层356的顶表面和源极触点364上沉积导电材料(例如，Al)，从而形成重布线层370。可以在重布线层370上形成钝化层372。在一些实施例中，通过使用一种或多种薄膜沉积工艺(例如，ALD、CVD、PVD、任何其它合适的工艺、或其任何组合)沉积介电材料(例如，氮化硅)，从而形成钝化层372。根据一些实施例，由此形成包括ILD层356、重布线层370和钝化层372的互连层376。
如图3L所示，形成各自延伸穿过ILD层356和N型掺杂半导体层306的触点开口363和361。在一些实施例中，使用湿法蚀刻和/或干法蚀刻(例如，RIE)，穿过ILD层356和N型掺杂半导体层306来形成触点开口363和361。在一些实施例中，使用光刻来将触点开口363和361进行图案化以分别与外围触点338和340对准。对触点开口363和361的蚀刻可以在外围触点338和340的上端处停止以暴露外围触点338和340。如图3L所示，使用一种或多种薄膜沉积工艺(例如，ALD、CVD、PVD、任何其它合适的工艺、或其任何组合)，沿着触点开口363和361的侧壁形成间隙壁362，以将N型掺杂半导体层306电隔离。在一些实施例中，在形成间隙壁362之后执行对源极触点开口358的蚀刻，使得不沿着源极触点开口358的侧壁形成间隙壁362，以增加在源极触点364和N型掺杂半导体层306之间的接触面积。
如图3M所示，分别在N型掺杂半导体层306的背面处的触点开口363和361(在图3L中所示)中形成触点366和368。根据一些实施例，触点366和368垂直地延伸穿过ILD层356和N型掺杂半导体层306。可以使用相同的沉积工艺来形成触点366和368以及源极触点364以减少沉积工艺的数量。在一些实施例中，使用一种或多种薄膜沉积工艺(例如，ALD、CVD、PVD、任何其它合适的工艺、或其任何组合)来将一种或多种导电材料沉积到触点开口363和361中，以利用粘合层(例如，TiN)和导体层(例如，W)填充触点开口363和361。然后可以执行平坦化工艺(例如，CMP)，以去除多余的导电材料，使得触点366和368的顶表面(以及源极触点364的顶表面)是与ILD层356的顶表面齐平的。在一些实施例中，由于触点开口363和361是分别与外围触点338和340对准的，因此触点366和368也分别在外围触点338和340上方并且与其接触。
如图3N所示，还形成在触点366上方并且与其接触的重布线层370。结果，N型掺杂半导体层306可以通过源极触点364、互连层376的重布线层370和触点366电连接到外围触点338。在一些实施例中，N型掺杂半导体层306通过源极触点364、互连层376、触点366、外围触点338以及键合层346和348电连接到外围电路352。
如图3N所示，形成在触点368上方并且与其接触的触点焊盘374。在一些实施例中，通过湿法蚀刻和/或干法蚀刻来去除钝化层372的覆盖触点368的部分，以暴露下面的重布线层370的部分，从而形成触点焊盘374。结果，用于焊盘输出的触点焊盘374可以通过触点368、外围触点340以及键合层346和348电连接到外围电路352。
应理解，方法500中的第一停止层可以是第一导电层(例如，金属硅化物层)，其部分保留在最终产品中的导电层中，如下文关于方法501描述的。为了便于描述，可能没有重复在方法500和501之间的类似操作的细节。参考图5B，方法501从操作502开始，在操作502中，在第一衬底上形成外围电路。第一衬底可以是硅衬底。
如图5B所示，方法501进行到操作505，在操作505中，依次形成在第二衬底上的牺牲层、在牺牲层上的第一导电层、在第一导电层上的N型掺杂半导体层、以及在N型掺杂半导体层上的介电堆叠层。在一些实施例中，第一导电层包括金属硅化物。如图3A所示，停止层305可以是包括金属硅化物的导电层，即金属硅化物层。应理解，以上与形成载体衬底302、牺牲层303和N型掺杂半导体层306相关的描述可以类似地应用于方法501，并且因此，为了便于描述不再重复。
如图5B所示，方法501进行到操作507，在操作507中，形成各自垂直地延伸穿过介电堆叠层和N型掺杂半导体层、在第一导电层处停止的多个沟道结构。在一些实施例中，为了形成沟道结构，形成各自垂直地延伸穿过介电堆叠层和掺杂器件层、在第一导电层处停止的多个沟道孔，并且随后沿着每个沟道孔的侧壁沉积存储膜和半导体沟道。
如图5B所示，方法501进行到操作508，在操作508中，利用存储堆叠层替换介电堆叠层，使得每个沟道结构垂直地延伸穿过存储堆叠层和N型掺杂半导体层。在一些实施例中，为了利用存储堆叠层替换介电堆叠层，蚀刻垂直地延伸穿过介电堆叠层、在N型掺杂半导体层处停止的开口，并且穿过开口，利用堆叠导电层替换堆叠牺牲层以形成包括交错的堆叠介电层和堆叠导电层的存储堆叠层。
如图5B所示，方法501进行到操作510，在操作510中，形成垂直地延伸穿过存储堆叠层的绝缘结构。在一些实施例中，为了形成绝缘结构，在形成存储堆叠层之后，将一种或多种介电材料沉积到开口中以填充开口。如图5B所示，方法501进行到操作512，在操作512中，将第一衬底和第二衬底晶圆以面对面的方式键合，使得存储堆叠层在外围电路上方。键合可以包括混合键合。
如图5B所示，方法501进行到操作515，在操作515中，依次去除第二衬底、牺牲层、以及第一导电层的部分，以暴露多个沟道结构中的每一个的端部。可以从第二衬底的背面执行去除。在一些实施例中，为了依次去除第二衬底、牺牲层、以及第一导电层的部分，去除第二衬底，在停止层处停止，去除牺牲层的剩余部分，在第一导电层处停止，并且去除第一导电层的部分以暴露多个沟道结构中的每一个的端部。
应理解，以上与去除载体衬底302和牺牲层303相关的描述可以类似地应用于方法501，并且因此为了便于描述不再重复。如图3P所示，在去除(图3G中所示的)牺牲层303之后，去除导电层305(例如，金属硅化物层)的部分以暴露沟道结构314的上端。可以将导电层305进行图案化，使得可以使用例如光刻、湿法蚀刻和/或干法蚀刻来去除在每个沟道结构314正上方的部分以暴露每个沟道结构314。根据一些实施例，导电层305的剩余部分保留在N型掺杂半导体层306上。
如图5B所示，方法501进行到操作517，在操作517中，形成与多个沟道结构的端部和第一导电层接触的第二导电层。第二导电层可以包括金属。在一些实施例中，为了形成第二导电层，蚀刻存储膜的邻接N型掺杂半导体层的部分以形成围绕半导体沟道的部分的凹部，对半导体沟道的该部分进行掺杂，并且将金属沉积到凹部中以与半导体沟道的掺杂部分接触，并且沉积到凹部的外部以与第一导电层接触。
应理解，以上与去除储存层316、阻挡层317和隧穿层315的邻接N型掺杂半导体层306的部分以形成凹部357相关的描述可以类似地应用于方法501，并且因此为了便于描述，不再重复。如图3P所示，在(图3J中所示的)凹部357中形成金属层362，其围绕并且接触半导体沟道318的掺杂顶部部分，以及在凹部357的外部在导电层305(例如，金属硅化物层)上形成金属层362。金属层362可以围绕并且接触沟道结构314的在凹部357中的端部(例如，半导体沟道318的掺杂部分)。金属层362也可以在凹部357的外部的导电层305上方并且与其接触。可以通过使用一种或多种薄膜沉积工艺(例如，ALD、CVD、PVD、任何其它合适的工艺、或其任何组合)，来沉积金属膜(例如，W、Al、Ti、TiN、Co和/或Ni)以填充凹部357，并且在凹部357的外部沉积在导电层305上，从而形成金属层362。可以执行CMP工艺以去除任何多余的金属层362。根据一些实施例，由此形成包括金属层362和导电层305的导电层359(作为图1C中的3D存储器件160中的导电层122的一个示例)。在一些实施例中，将导电层359进行图案化和蚀刻以便不覆盖外围区域。与方法500相比，可以通过在最终产品中保留导电层的第一停止层(例如，金属硅化物层)部分来减少方法501中的制造工艺的数量。
如图5B所示，方法501进行到操作518，在操作518中，形成在存储堆叠层上方并且与N型掺杂半导体层接触的源极触点。如图5B所示，方法501进行到操作520，在操作520中，形成在源极触点上方并且与源极触点接触的互连层。在一些实施例中，形成穿过N型掺杂半导体层并且与互连层接触的触点，使得N型掺杂半导体层通过源极触点和互连层电连接到该触点。
图4A-4Q示出了根据本公开内容的一些实施例的用于形成另一示例性3D存储器件的制造过程。图6A示出了根据本公开内容的一些实施例的用于形成另一示例性3D存储器件的方法600的流程图。图6B示出了根据本公开内容的一些实施例的用于形成另一示例性3D存储器件的另一方法601的流程图。在图4A-4Q、6A和6B中所描绘的3D存储器件的示例包括在图2A-2C中所描绘的3D存储器件200、250和260。将一起描述图4A-4Q、6A和6B。应理解，在方法600和601中所示的操作不是详尽的，并且也可以在所示的操作中的任何操作之前、之后或之间执行其它操作。此外，这些操作中的一些操作可以同时执行，或者以与图6A和6B中所示的顺序不同的顺序执行。
参考图6A，方法600从操作602开始，在操作602中，在第一衬底上形成外围电路。第一衬底可以是硅衬底。如图4G所示，使用多个工艺在硅衬底450上形成多个晶体管，这些工艺包括但不限于光刻、蚀刻、薄膜沉积、热生长、注入、CMP和任何其它合适的工艺。在一些实施例中，通过离子注入和/或热扩散来在硅衬底450中形成掺杂区(未示出)，其例如用作晶体管的源极区和/或漏极区。在一些实施例中，还通过湿法蚀刻和/或干法蚀刻以及薄膜沉积来在硅衬底450中形成隔离区(例如，STI)。晶体管可以形成在硅衬底450上的外围电路452。
如图4G所示，在外围电路452上方形成键合层448。键合层448包括电连接到外围电路452的键合触点。为了形成键合层448，使用一种或多种薄膜沉积工艺(例如，CVD、PVD、ALD或其任何组合)来沉积ILD层；使用湿法蚀刻和/或干法蚀刻(例如，RIE)，随后使用一种或多种薄膜沉积工艺(例如，ALD、CVD、PVD、任何其它合适的工艺、或其任何组合)来形成穿过ILD层的键合触点。
可以在第二衬底上方形成各自垂直地延伸穿过存储堆叠层以及具有N阱的P型掺杂半导体层的沟道结构。如图6A所示，方法600进行到操作604，在操作604中，依次形成在衬底上的牺牲层、在牺牲层上的第一停止层、在第一停止层上的具有N阱的P型掺杂半导体层以及在P型掺杂半导体层上的介电堆叠层。可以在第二衬底的正面上形成牺牲层，在该第二衬底上可以形成半导体器件。第二衬底可以是硅衬底。应理解，由于将从最终产品中去除第二衬底，因此第二衬底可以是虚设晶圆的部分，例如，载体衬底，其由任何合适的材料(仅举几例，诸如玻璃、蓝宝石、塑料、硅)制成，以减少第二衬底的成本。在一些实施例中，该衬底是载体衬底，P型掺杂半导体层包括多晶硅，并且介电堆叠层包括交错的堆叠介电层和堆叠牺牲层。在一些实施例中，堆叠介电层和堆叠牺牲层被交替地沉积在P型掺杂半导体层上以形成介电堆叠层。在一些实施例中，牺牲层包括两个衬垫氧化物层(也被称为缓冲层)和被夹在两个衬垫氧化物层之间的第二停止层。在一些实施例中，第一停止层包括高k电介质，第二停止层包括氮化硅，并且两个衬垫氧化物层中的每一个包括氧化硅。在一些实施例中，在形成介电堆叠层之前，利用N型掺杂剂来掺杂P型掺杂半导体层的部分以形成N阱。
如图4A所示，在载体衬底402上形成牺牲层403，在牺牲层403上形成停止层405，并且在停止层405上形成P型掺杂半导体层406。P型掺杂半导体层406可以包括掺杂有P型掺杂剂(例如，B、Ga或Al)的多晶硅。牺牲层403可以包括任何合适的牺牲材料，其可以随后被选择性地去除并且不同于P型掺杂半导体层406的材料。在一些实施例中，牺牲层403是具有被夹在两个衬垫氧化物层之间的停止层404的复合介电层。如以下详细描述的，当从背面去除载体衬底402时，停止层404可以充当CMP/蚀刻停止层，并且因此可以包括不同于载体衬底402的材料的任何合适的材料，例如氮化硅。类似地，当从正面蚀刻沟道孔时，停止层405可以充当蚀刻停止层，并且因此可以包括相对于多晶硅(在停止层405上的P型掺杂半导体层406的材料)而言具有高蚀刻选择性(例如，大于大约5)的任何合适的材料。在一个示例中，停止层405可以在稍后工艺中从最终产品中去除，并且可以包括高k电介质，仅举几例，例如氧化铝、氧化铪、氧化锆或氧化钛。在另一示例中，停止层405的至少部分可以保留在最终产品中，并且可以包括金属硅化物，仅举几例，例如硅化铜、硅化钴、硅化镍、硅化钛、硅化钨、硅化银、硅化铝、硅化金、硅化铂。应理解，在一些示例中，可以在载体衬底402和停止层404之间以及在停止层404和停止层405之间形成衬垫氧化物层(例如，氧化硅层)，以松弛不同层之间的应力并且避免剥离。
根据一些实施例，为了形成牺牲层403，使用一种或多种薄膜沉积工艺来在载体衬底402上依次沉积氧化硅、氮化硅和氧化硅，薄膜沉积工艺包括但不限于CVD、PVD、ALD或其任何组合。根据一些实施例，为了形成停止层405，使用一种或多种薄膜沉积工艺来在牺牲层403上沉积高k电介质，薄膜沉积工艺包括但不限于CVD、PVD、ALD或其任何组合。在一些实施例中，为了形成P型掺杂半导体层406，使用一种或多种薄膜沉积工艺(其包括但不限于CVD、PVD、ALD或其任何组合)来在停止层405上沉积多晶硅，随后使用离子注入和/或热扩散来利用P型掺杂剂(例如，B、Ga或Al)掺杂所沉积的多晶硅。在一些实施例中，为了形成P型掺杂半导体层406，当在停止层405上沉积多晶硅时，执行对诸如B、Ga或Al之类的P型掺杂剂的原位掺杂。在其中停止层405包括金属硅化物的一些实施例中，将金属层沉积在牺牲层403上，随后沉积多晶硅以在金属层上形成P型掺杂半导体层406。然后，通过热处理(例如，退火、烧结或任何其它合适的工艺)在多晶硅和金属层上执行硅化工艺，以将金属层转换为金属硅化物层，作为停止层405。
如图4A所示，P型掺杂半导体层406的部分掺杂有N型掺杂剂(例如，P、As或Sb)，以在P型掺杂半导体层406中形成N阱407。在一些实施例中，使用离子注入和/或热扩散来形成N阱407。可以控制离子注入和/或热扩散工艺以控制N阱407的厚度(穿过P型掺杂半导体层406的整个厚度或者穿过其部分)。
如图4B所示，在P型掺杂半导体层406上形成包括多对的第一介电层(本文中被称为“堆叠牺牲层”412)和第二介电层(本文中被称为“堆叠介电层”410，本文中一起被称为“介电层对”)的介电堆叠层408。根据一些实施例，介电堆叠层408包括交错的堆叠牺牲层412和堆叠介电层410。堆叠介电层410和堆叠牺牲层412可以被交替地沉积在载体衬底402上方的P型掺杂半导体层406上以形成介电堆叠层408。在一些实施例中，每个堆叠介电层410包括氧化硅层，并且每个堆叠牺牲层412包括氮化硅层。介电堆叠层408可以是通过一种或多种薄膜沉积工艺来形成的，薄膜沉积工艺包括但不限于CVD、PVD、ALD或其任何组合。如图4B所示，可以在介电堆叠层408的边缘上形成阶梯结构。阶梯结构可以通过朝向载体衬底402对介电堆叠层408的介电层对执行多个所谓的“修整-蚀刻”循环来形成。由于被施加到介电堆叠层408的介电层对的重复的修整-蚀刻循环，介电堆叠层408可以具有一个或多个倾斜的边缘以及比底部介电层对要短的顶部介电层对，如图4B所示。
如图6A所示，方法600进行到操作606，在操作606中，形成各自垂直地延伸穿过介电堆叠层和P型掺杂半导体层、在第一停止层处停止的沟道结构。在一些实施例中，为了形成沟道结构，蚀刻各自垂直地延伸穿过介电堆叠层和P型掺杂半导体层、在第一停止层处停止的沟道孔，并且沿着每个沟道孔的侧壁依次沉积存储膜和半导体沟道。
如图4B所示，每个沟道孔是垂直地延伸穿过介电堆叠层408和P型掺杂半导体层406、在停止层405处停止的开口。在一些实施例中，形成多个开口，使得每个开口成为用于在稍后的工艺中生长单独的沟道结构414的位置。在一些实施例中，用于形成沟道结构414的沟道孔的制造工艺包括湿法蚀刻和/或干法蚀刻，例如DRIE。根据一些实施例，由于在停止层405的材料(例如，氧化铝或金属硅化物)与P型掺杂半导体层406的材料(即，多晶硅)之间的蚀刻选择性，所以对沟道孔的蚀刻继续直到被停止层405(例如，高k介电层(例如，氧化铝层)或金属硅化物层)停止为止。在一些实施例中，可以控制蚀刻条件(例如，蚀刻速率和时间)，以确保每个沟道孔已经到达停止层405并且被其停止，从而将沟道孔和在其中形成的沟道结构414之间的开槽变化最小化。应理解，取决于特定的蚀刻选择性，一个或多个沟道孔可以在很小程度上延伸进入停止层405中，在本公开内容中仍然将此视为被停止层405停止。
如图4B所示，包括阻挡层417、储存层416和隧穿层415的存储膜以及半导体沟道418是沿着沟道孔的侧壁和底表面按该顺序依次形成的。在一些实施例中，首先使用一种或多种薄膜沉积工艺(例如，ALD、CVD、PVD、任何其它合适的工艺、或其任何组合)，沿着沟道孔的侧壁和底表面按该顺序沉积阻挡层417、储存层416和隧穿层415，以形成存储膜。然后，可以通过使用一种或多种薄膜沉积工艺(例如，ALD、CVD、PVD、任何其它合适的工艺、或其任何组合)来在隧穿层415之上沉积半导体材料(例如，多晶硅(例如，未掺杂的多晶硅))，从而形成半导体沟道418。在一些实施例中，依次沉积第一氧化硅层、氮化硅层、第二氧化硅层和多晶硅层(“SONO”结构)，以形成存储膜的阻挡层417、储存层416和隧穿层415以及半导体沟道418。
如图4B所示，在沟道孔中并且在半导体沟道418之上形成封盖层以完全或部分地填充沟道孔(例如，不具有或具有气隙)。可以通过使用一种或多种薄膜沉积工艺(例如，ALD、CVD、PVD、任何其它合适的工艺、或其任何组合)来沉积介电材料(例如，氧化硅)，从而形成封盖层。然后，在沟道孔的顶部部分中形成沟道插塞。在一些实施例中，通过CMP、湿法蚀刻和/或干法蚀刻来将存储膜、半导体沟道418和封盖层的在介电堆叠层408的顶表面上的部分去除并且平坦化。然后，可以通过对半导体沟道418和封盖层的在沟道孔的顶部部分中的部分进行湿法蚀刻和/或干法蚀刻，从而在沟道孔的顶部部分中形成凹部。然后，可以通过经由一种或多种薄膜沉积工艺(例如，CVD、PVD、ALD或其任何组合)来将诸如多晶硅之类的半导体材料沉积到凹部中，从而形成沟道插塞。根据一些实施例，由此形成穿过介电堆叠层408和P型掺杂半导体层406、在停止层405处停止的沟道结构414。
如图6A所示，方法600进行到操作608，在操作608中，例如使用所谓的“栅极替换”工艺来利用存储堆叠层替换介电堆叠层，使得沟道结构垂直地延伸穿过存储堆叠层和P型掺杂半导体层。在一些实施例中，为了利用存储堆叠层替换介电堆叠层，蚀刻垂直地延伸穿过介电堆叠层、在P型掺杂半导体层处停止的开口，并且穿过开口，利用堆叠导电层替换堆叠牺牲层以形成包括交错的堆叠介电层和堆叠导电层的存储堆叠层。
如图4C所示，缝隙420是垂直地延伸穿过介电堆叠层408并且在P型掺杂半导体层406处停止的开口。在一些实施例中，用于形成缝隙420的制造工艺包括湿法蚀刻和/或干法蚀刻，例如DRIE。虽然如图4C所示，缝隙420是与N阱407横向地对准的，但是应理解，在其它示例中，缝隙420可以不是与N阱407横向地对准的。然后，可以穿过缝隙420执行栅极替换，以利用(在图4E中所示的)存储堆叠层430替换介电堆叠层408。
如图4D所示，首先通过穿过缝隙420去除(在图4C中所示的)堆叠牺牲层412来形成横向凹部422。在一些实施例中，通过穿过缝隙420施加蚀刻剂来去除堆叠牺牲层412，从而产生在堆叠介电层410之间交错的横向凹部422。蚀刻剂可以包括对于堆叠介电层410选择性地蚀刻堆叠牺牲层412的任何合适的蚀刻剂。
如图4E所示，穿过缝隙420将堆叠导电层428(包括栅电极和粘合层)沉积到(在图4D中所示的)横向凹部422中。在一些实施例中，在堆叠导电层428之前，将栅极介电层432沉积到横向凹部422中，使得堆叠导电层428被沉积在栅极介电层432上。可以使用一种或多种薄膜沉积工艺(例如，ALD、CVD、PVD、任何其它合适工艺、或其任何组合)，来沉积堆叠导电层428(例如，金属层)。在一些实施例中，还沿着缝隙420的侧壁以及在底部形成栅极介电层432，例如高k介电层。根据一些实施例，由此形成包括交错的堆叠导电层428和堆叠介电层410的存储堆叠层430，其替换(在图4D中所示的)介电堆叠层408。
如图6A所示，方法600进行到操作610，在操作610中，形成垂直地延伸穿过存储堆叠层的绝缘结构。在一些实施例中，为了形成绝缘结构，在形成存储堆叠层之后，将一种或多种介电材料沉积到开口中以填充开口。如图4E所示，形成垂直地延伸穿过存储堆叠层430、在P型掺杂半导体层406的顶表面上停止的绝缘结构436。可以通过使用一种或多种薄膜沉积工艺(例如，ALD、CVD、PVD、任何其它合适的工艺、或其任何组合)来将一种或多种介电材料(例如，氧化硅)沉积到缝隙420中，以完全或部分地填充缝隙420(具有或不具有气隙)，从而形成绝缘结构436。在一些实施例中，绝缘结构436包括栅极介电层432(例如，包括高k电介质)和介电封盖层434(例如，包括氧化硅)。
如图4F所示，在形成绝缘结构436之后，形成包括沟道局部触点444和字线局部触点442的局部触点以及外围触点438、439和440。可以通过使用一种或多种薄膜沉积工艺(例如，CVD、PVD、ALD或其任何组合)来在存储堆叠层430的顶部上沉积介电材料(例如，氧化硅或氮化硅)，从而在存储堆叠层430上形成局部介电层。可以通过使用湿法蚀刻和/或干法蚀刻(例如，RIE)来蚀刻穿过局部介电层(和任何其它ILD层)的触点开口，随后使用一种或多种薄膜沉积工艺(例如，ALD、CVD、PVD、任何其它合适的工艺、或其任何组合)来利用导电材料填充触点开口，从而形成沟道局部触点444、字线局部触点442以及外围触点438、439和440。
如图4F所示，在沟道局部触点444、字线局部触点442以及外围触点438、439和440上方形成键合层446。键合层446包括电连接到沟道局部触点444、字线局部触点442以及外围触点438、439和440的键合触点。为了形成键合层446，使用一种或多种薄膜沉积工艺(例如，CVD、PVD、ALD或其任何组合)来沉积ILD层，并且使用湿法蚀刻和/或干法蚀刻(例如，RIE)，随后使用一种或多种薄膜沉积工艺(例如，ALD、CVD、PVD、任何其它合适的工艺、或其任何组合)，穿过ILD层来形成键合触点。
如图6A所示，方法600进行到操作612，在操作612中，将第一衬底和第二衬底以面对面的方式键合，使得存储堆叠层在外围电路上方。键合可以包括混合键合。如图4G所示，载体衬底402和形成于其上的部件(例如，存储堆叠层430和穿过其形成的沟道结构414)上下翻转。根据一些实施例，将面朝下的键合层446与面朝上的键合层448键合，即以面对面的方式键合，从而在载体衬底402和硅衬底450之间形成键合界面454。在一些实施例中，在键合之前，对键合表面应用处理工艺，例如等离子体处理、湿处理和/或热处理。在键合之后，将键合层446中的键合触点与键合层448中的键合触点彼此对准并且接触，使得存储堆叠层430和穿过其形成的沟道结构414可以电连接到外围电路452并且在外围电路452上方。
如图6A所示，方法600进行到操作614，在操作614中，依次去除第二衬底、牺牲层和第一停止层，以暴露多个沟道结构中的每一个的端部。可以从第二衬底的背面执行去除。在一些实施例中，为了依次去除第二衬底、牺牲层和第一停止层，去除第二衬底，在牺牲层的第二停止层处停止，并且去除牺牲层的剩余部分，在第一停止层处停止。
如图4H所示，从背面完全地去除载体衬底402(以及在图4G中所示的在载体衬底402和停止层404之间的衬垫氧化物层)，直到被停止层404(例如，氮化硅层)停止为止。可以使用CMP、研磨、干法蚀刻和/或湿法蚀刻来完全地去除载体衬底402。在一些实施例中，将载体衬底402剥离。在其中载体衬底402包括硅并且停止层404包括氮化硅的一些实施例中，使用硅CMP去除载体衬底402，当到达具有不同于硅的材料的停止层404(即，充当背面CMP停止层)时，其可以自动地停止。在一些实施例中，使用通过TMAH的湿法蚀刻来去除衬底402(硅衬底)，当到达具有不同于硅的材料的停止层404(即，充当背面蚀刻停止层)时，其自动地停止。停止层404可以确保完全去除载体衬底402，而无需顾虑在减薄之后的厚度均匀性。
如图4I所示，然后同样可以使用湿法蚀刻，利用诸如磷酸和氢氟酸之类的适当蚀刻剂来完全地去除牺牲层403的剩余部分(例如，在图4H中所示的停止层404以及在停止层404与停止层405之间的另一衬垫氧化物层)，直到被具有不同材料(例如，高k电介质)的停止层405停止为止。如上所述，由于每个沟道结构414没有延伸超过停止层405进入牺牲层403或载体衬底402中，因此对载体衬底402和牺牲层403的去除不影响沟道结构414。如图4J所示，在其中停止层405包括高k电介质(与包括金属硅化物的导电层相反)的一些实施例中，使用湿法蚀刻和/或干法蚀刻来完全地去除(在图4I所示的)停止层405，以暴露沟道结构414的上端。
如图6A所示，方法600进行到操作616，在操作616中，形成与多个沟道结构的端部接触的导电层。在一些实施例中，导电层包括与多个沟道结构的端部和P型掺杂半导体层接触的金属硅化物层、以及与金属硅化物层接触的金属层。在一些实施例中，为了形成导电层，去除存储膜的邻接P型掺杂半导体层的部分以形成围绕半导体沟道的部分的凹部，并且对半导体沟道的该部分进行掺杂。在一些实施例中，为了形成导电层，将金属硅化物层形成为在凹部中与半导体沟道的掺杂部分接触、并且在凹部的外部与P型掺杂半导体层接触。
如图4J所示，去除(在图4I中所示的)储存层416、阻挡层417和隧穿层415的邻接P型掺杂半导体层406的部分，以形成围绕半导体沟道418的延伸进入P型掺杂半导体层406中的顶部部分的凹部457。在一些实施例中，依次执行两个湿法蚀刻工艺。例如，使用湿法蚀刻，利用诸如磷酸之类的适当蚀刻剂，来选择性地去除包括氮化硅的储存层416，而不蚀刻包括多晶硅的P型掺杂半导体层406。可以通过控制蚀刻时间和/或蚀刻速率来控制对储存层416的蚀刻，使得蚀刻不会继续而影响储存层416的被存储堆叠层430围绕的其余部分。然后，可以使用湿法蚀刻，利用诸如氢氟酸之类的适当蚀刻剂，来选择性地去除包括氧化硅的阻挡层417和隧穿层415，而不蚀刻包括多晶硅的P型掺杂半导体层406和半导体沟道418。可以通过控制蚀刻时间和/或蚀刻速率来控制对阻挡层417和隧穿层415的蚀刻，使得蚀刻不会继续而影响阻挡层417和隧穿层415的被存储堆叠层430围绕的其余部分。在一些实施例中，使用经图案化的停止层405作为蚀刻掩模，来执行单个干法蚀刻工艺。例如，当执行干法蚀刻时，可以不去除停止层405，而是替代地可以对其进行图案化，以仅暴露在沟道结构414的上端处的储存层416、阻挡层417和隧穿层415，同时仍然作为蚀刻掩模覆盖其它区域。然后可以执行干法蚀刻以蚀刻储存层416、阻挡层417和隧穿层415的邻接P型掺杂半导体层406的部分。可以通过控制蚀刻时间和/或蚀刻速率来控制干法蚀刻，使得蚀刻不会继续而影响储存层416、阻挡层417和隧穿层415的被存储堆叠层430围绕的其余部分。一旦完成干法蚀刻，就可以去除经图案化的停止层405。
然而，与经由具有高纵横比(例如，大于50)的穿过介电堆叠层408/存储堆叠层430的开口(例如，图4D中的缝隙420)、使用正面湿法蚀刻的已知解决方案相比，从背面去除储存层416、阻挡层417和隧穿层415的邻接P型掺杂半导体层406的部分具有小得多的挑战性并且具有更高的生产成品率。通过避免由缝隙420的高纵横比所引入的问题，可以降低制造复杂性和成本，并且可以增加成品率。此外，垂直可缩放性(例如，介电堆叠层408/存储堆叠层430的增加的层级)也可以得到改善。
如图4J所示，根据一些实施例，可以去除每个沟道结构414的存储膜(包括阻挡层417、储存层416和隧穿层415)的邻接P型掺杂半导体层406的顶部部分，以形成凹部457，其暴露半导体沟道418的顶部部分。在一些实施例中，对半导体沟道418的被凹部457暴露的顶部部分进行掺杂以增加其导电性。例如，可以执行倾斜离子注入工艺，以利用任何合适的掺杂剂将半导体沟道418(例如，包括多晶硅)的被凹部457暴露的顶部部分掺杂到期望的掺杂浓度。
如图4K所示，在(图4J中所示的)凹部457中形成导电层459，其围绕并且接触半导体沟道418的掺杂顶部部分，并且在凹部457的外部在P型掺杂半导体层406上形成导电层459。在一些实施例中，为了形成导电层459，将金属硅化物层476形成为在凹部457中与半导体沟道418的掺杂顶部部分接触、并且在凹部457的外部与P型掺杂半导体层406接触，并且在金属硅化物层476上形成金属层478。在一个示例中，可以使用一种或多种薄膜沉积工艺(例如，ALD、CVD、PVD、任何其它合适的工艺、或其任何组合)，来在凹部457的侧壁和底表面上以及在P型掺杂半导体层406上沉积金属膜(例如，Co、Ni或Ti)。金属膜可以是与P型掺杂半导体层406的多晶硅和半导体沟道418的掺杂顶部部分接触的。然后，可以通过热处理(例如，退火、烧结或任何其它合适的工艺)在金属膜和多晶硅上执行硅化工艺，以沿着凹部457的侧壁和底表面以及在P型掺杂半导体层406上形成金属硅化物层476。然后，可以通过使用一种或多种薄膜沉积工艺(例如，ALD、CVD、PVD、任何其它合适的工艺、或其任何组合)来在金属硅化物层476上沉积另一金属膜(例如，W、Al、Ti、TiN、Co和/或Ni)，以填充凹部457的剩余空间，从而在金属硅化物层476上形成金属层478。在另一示例中，代替分别沉积两个金属膜，可以使用一种或多种薄膜沉积工艺(例如，ALD、CVD、PVD、任何其它合适的工艺、或其任何组合)，将单个金属膜(例如，Co、Ni或Ti)沉积到凹部457中以填充凹部457并且沉积在P型掺杂半导体层406上。然后，可以通过热处理(例如，退火、烧结或任何其它合适的工艺)在金属膜和多晶硅上执行硅化工艺，使得金属膜的部分形成沿着凹部457的侧壁和底表面以及在P型掺杂半导体层406上的金属硅化物层476，而金属膜的剩余部分成为金属硅化物层476上的金属层478。可以执行CMP工艺以去除任何多余的金属层478。如图4K所示，根据一些实施例，由此形成包括金属硅化物层476和金属层478的导电层459(作为图2A中的3D存储器件200中的导电层222的一个示例)。在一些实施例中，对导电层459进行图案化和蚀刻以便不覆盖外围区域。
在一些实施例中，为了形成导电层，将掺杂多晶硅沉积到凹部中以与半导体沟道的掺杂部分接触，并且形成与掺杂多晶硅和P型掺杂半导体层接触的金属硅化物层。如图4P所示，在(图4J中所示的)凹部457中形成沟道插塞480，其围绕并且接触半导体沟道418的掺杂顶部部分。结果，根据一些实施例，由此利用沟道插塞480替换(在图4H中所示的)沟道结构414的邻接P型掺杂半导体层406的被去除的顶部部分。在一些实施例中，为了形成沟道插塞480，使用一种或多种薄膜沉积工艺(例如，ALD、CVD、PVD、任何其它合适的工艺、或其任何组合)，将多晶硅沉积到凹部457中以填充凹部457，随后使用CMP工艺来去除在P型掺杂半导体层406的顶表面上方的任何多余的多晶硅。在一些实施例中，在将多晶硅沉积到凹部457中时，执行对诸如B、Ga或Al之类的P型掺杂剂的原位掺杂，以对沟道插塞480进行掺杂。由于沟道插塞480和半导体沟道418的掺杂顶部部分可以包括相同的材料(例如，掺杂多晶硅)，所以可以将沟道插塞480视为沟道结构414的半导体沟道418的部分。
如图4P所示，在P型掺杂半导体层406和沟道插塞480上形成包括金属硅化物层476和金属层478的导电层459。在一些实施例中，首先在P型掺杂半导体层406和沟道插塞480上沉积金属膜，随后进行硅化工艺以形成与沟道插塞480和P型掺杂半导体层406接触的金属硅化物层476。然后，可以在金属硅化物层476上沉积另一金属膜以形成金属层478。在一些实施例中，在P型掺杂半导体层406和沟道插塞480上沉积金属膜，随后进行硅化工艺，使得金属膜的与P型掺杂半导体层406和沟道插塞480接触的部分形成金属硅化物层476，并且金属膜的剩余部分成为金属层478。如图4P所示，根据一些实施例，由此形成包括金属硅化物层476和金属层478的导电层459(作为图2B中的3D存储器件250中的导电层222的一个示例)。在一些实施例中，对导电层459进行图案化和蚀刻以便不覆盖外围区域。
如图6A所示，方法600进行到操作618，在操作618中，形成在存储堆叠层上方并且与P型掺杂半导体层接触的第一源极触点，并且形成在存储堆叠层上方并且与N阱接触的第二源极触点。如图4L所示，在P型掺杂半导体层406上形成一个或多个ILD层456。可以通过使用一种或多种薄膜沉积工艺(例如，ALD、CVD、PVD、任何其它适合的工艺、或其任何组合)，来在P型掺杂半导体层406的顶表面上沉积介电材料，从而形成ILD层456。
如图4M所示，可以形成穿过ILD层456和导电层459进入P型掺杂半导体层406中的源极触点开口458。在一些实施例中，使用湿法蚀刻和/或干法蚀刻(例如，RIE)来形成源极触点开口458。在一些实施例中，源极触点开口458进一步延伸进入P型掺杂半导体层406的顶部部分中。穿过ILD层456和导电层459的蚀刻工艺可以继续蚀刻P型掺杂半导体层406的部分。在一些实施例中，在蚀刻穿过ILD层456和导电层459之后，使用单独的蚀刻工艺来蚀刻P型掺杂半导体层406的部分。
如图4M所示，可以形成穿过ILD层456和导电层459进入N阱407中的源极触点开口465。在一些实施例中，使用湿法蚀刻和/或干法蚀刻(例如，RIE)来形成源极触点开口465。在一些实施例中，源极触点开口465进一步延伸进入N阱407的顶部部分中。穿过ILD层456和导电层459的蚀刻工艺可以继续蚀刻N阱407的部分。在一些实施例中，在蚀刻穿过ILD层456和导电层459之后，使用单独的蚀刻工艺来蚀刻N阱407的部分。可以在源极触点开口465的蚀刻之后执行对源极触点开口458的蚀刻，反之亦然。应理解，在一些示例中，可以通过相同的蚀刻工艺来蚀刻源极触点开口458和465以减少蚀刻工艺的数量。
如图4N所示，在P型掺杂半导体层406的背面处的源极触点开口458和465(图4M中所示)中分别形成源极触点464和478。根据一些实施例，源极触点464在存储堆叠层430上方并且与P型掺杂半导体层406接触。根据一些实施例，源极触点479在存储堆叠层430上方并且与N阱407接触。在一些实施例中，使用一种或多种薄膜沉积工艺(例如，ALD、CVD、PVD、任何其它合适的工艺、或其任何组合)来将一种或多种导电材料沉积到源极触点开口458和465中，以利用粘合层(例如，TiN)和导体层(例如，W)填充源极触点开口458和465。然后，可以执行诸如CMP之类的平坦化工艺以去除多余的导电材料，使得源极触点464和478的顶表面是彼此齐平的以及与ILD层456的顶表面齐平的。应理解，在一些示例中，可以通过相同的沉积和CMP工艺来形成源极触点464和478以减少制造工艺的数量。
如图6A所示，方法600进行到操作620，在操作620中，形成在第一源极触点和第二源极触点上方并且与其接触的互连层。在一些实施例中，互连层包括分别在第一源极触点和第二源极触点上方并且与第一源极触点和第二源极触点接触的第一互连和第二互连。
如图4O所示，形成在源极触点464和478上方并且与其接触的重布线层470。在一些实施例中，通过使用一种或多种薄膜沉积工艺(例如，ALD、CVD、PVD、任何其它合适的工艺、或其任何组合)来在ILD层456和源极触点364的顶表面上沉积导电材料(例如，Al)，从而形成重布线层470。在一些实施例中，通过光刻和蚀刻工艺来将重布线层470图案化，以形成在源极触点464上方并且与其接触的第一互连470-1以及在源极触点479上方并且与其接触的第二互连470-2。第一互连470-1和第二互连470-2可以彼此电隔离。可以在重布线层470上形成钝化层472。在一些实施例中，通过使用一种或多种薄膜沉积工艺(例如，ALD、CVD、PVD、任何其它合适的工艺、或其任何组合)来沉积介电材料(例如，氮化硅)，从而形成钝化层472。根据一些实施例，由此形成包括ILD层456、重布线层470和钝化层472的互连层476。
如图4L所示，形成各自延伸穿过ILD层456和P型掺杂半导体层406的触点开口460、461和463。在一些实施例中，使用湿法蚀刻和/或干法蚀刻(例如，RIE)，穿过ILD层456和P型掺杂半导体层406来形成触点开口460、461和463。在一些实施例中，使用光刻来将触点开口460、461和463图案化，以分别与外围触点438、440和439对准。对触点开口460、461和463的蚀刻可以在外围触点438、440和439的上端处停止以暴露外围触点438、440和439。对触点开口460、461和463的蚀刻可以通过相同的蚀刻工艺来执行，以减少蚀刻工艺的数量。应理解，由于不同的蚀刻深度，可以在对源极触点开口465的蚀刻之前执行对触点开口460、461和463的蚀刻(但不是同时)，反之亦然。
如图4M所示，使用一种或多种薄膜沉积工艺(例如，ALD、CVD、PVD、任何其它合适的工艺、或其任何组合)，沿着触点开口460、461和463以及源极触点开口465的侧壁形成间隙壁462，以将P型掺杂半导体层406电隔离。在一些实施例中，通过相同的沉积工艺，沿着触点开口460、461和463以及源极触点开口465的侧壁形成间隙壁462，以减少制造工艺的数量。在一些实施例中，在形成间隙壁462之后执行对源极触点开口458的蚀刻，使得不沿着源极触点开口458的侧壁形成间隙壁462，以增加在源极触点464和P型掺杂半导体层406之间的接触面积。
如图4N所示，分别在P型掺杂半导体层406的背面处的触点开口460、461和463(在图4M中所示)中形成触点466、468和469。根据一些实施例，触点466、468和469垂直地延伸穿过ILD层456和P型掺杂半导体层406。可以使用相同的沉积工艺来形成触点466、468和469以及源极触点464和478，以减少沉积工艺的数量。在一些实施例中，使用一种或多种薄膜沉积工艺(例如，ALD、CVD、PVD、任何其它合适的工艺、或其任何组合)来将一种或多种导电材料沉积到触点开口460、461和463中，以利用粘合层(例如，TiN)和导体层(例如，W)填充触点开口460、461和463。然后，可以执行平坦化工艺(例如，CMP)，以去除多余的导电材料，使得触点466、468和469的顶表面(以及源极触点464和478的顶表面)是与ILD层456的顶表面齐平的。在一些实施例中，由于触点开口460、461和463是分别与外围触点438、440和439对准的，因此触点466、468和469也分别在外围触点438、440和439上方并且与其接触。
如图4O所示，形成在触点466上方并且与其接触的、重布线层470的第一互连470-1。结果，P型掺杂半导体层406可以通过源极触点464、互连层476的第一互连470-1和触点466电连接到外围触点438。在一些实施例中，P型掺杂半导体层406通过源极触点464、互连层476的第一互连470-1、触点466、外围触点438、以及键合层446和448电连接到外围电路452。类似地，形成在触点469上方并且与其接触的、重布线层470的第二互连470-2。结果，N阱407可以通过源极触点479、互连层476的第二互连470-2和触点469电连接到外围触点438。在一些实施例中，N阱407通过源极触点479、互连层476的第二互连470-2、触点469、外围触点439以及键合层446和448电连接到外围电路452。
如图4O所示，形成在触点468上方并且与其接触的触点焊盘474。在一些实施例中，通过湿法蚀刻和/或干法蚀刻来去除钝化层472的覆盖触点468的部分，以暴露下面的重布线层470的部分，从而形成触点焊盘474。结果，用于焊盘输出的触点焊盘474可以通过触点468、外围触点440以及键合层446和448电连接到外围电路452。
应理解，方法600中的第一停止层可以是第一导电层(例如，金属硅化物层)，其部分保留在最终产品中的导电层中，如以下关于方法601描述的。为了便于描述，可以不再重复方法600和601之间的类似操作的细节。参考图6B，方法601从操作602开始，在操作602中，在第一衬底上形成外围电路。第一衬底可以是硅衬底。
如图6B所示，方法601进行到操作605，在操作605中，依次形成在第二衬底上的牺牲层、在牺牲层上的第一导电层、在第一导电层上的具有N阱的P型掺杂半导体层、以及在P型掺杂半导体层上的介电堆叠层。在一些实施例中，第一导电层包括金属硅化物。如图4A所示，停止层405可以是包括金属硅化物的导电层，即金属硅化物层。应理解，以上与形成载体衬底402、牺牲层403和P型掺杂半导体层406相关的描述可以类似地应用于方法601，并且因此，为了便于描述不再重复。
如图6B所示，方法601进行到操作607，在操作607中，形成各自垂直地延伸穿过介电堆叠层和P型掺杂半导体层、在第一导电层处停止的多个沟道结构。在一些实施例中，为了形成沟道结构，形成各自垂直地延伸穿过介电堆叠层和掺杂器件层、在第一导电层处停止的多个沟道孔，并且沿着每个沟道孔的侧壁来依次沉积存储膜和半导体沟道。
如图6B所示，方法601进行到操作608，在操作608中，利用存储堆叠层替换介电堆叠层，使得每个沟道结构垂直地延伸穿过存储堆叠层和P型掺杂半导体层。在一些实施例中，为了利用存储堆叠层替换介电堆叠层，蚀刻垂直地延伸穿过介电堆叠层、在P型掺杂半导体层处停止的开口，并且穿过开口，利用堆叠导电层替换堆叠牺牲层，以形成包括交错的堆叠介电层和堆叠导电层的存储堆叠层。
如图6B所示，方法601进行到操作610，在操作610中，形成垂直地延伸穿过存储堆叠层的绝缘结构。在一些实施例中，为了形成绝缘结构，在形成存储堆叠层之后，将一种或多种介电材料沉积到开口中以填充开口。如图6B所示，方法601进行到操作612，在操作612中，将第一衬底和第二衬底晶圆以面对面的方式键合，使得存储堆叠层在外围电路上方。键合可以包括混合键合。
如图6B所示，方法601进行到操作615，在操作615中，依次去除第二衬底、牺牲层、以及第一导电层的部分，以暴露多个沟道结构中的每一个的端部。可以从第二衬底的背面执行去除。在一些实施例中，为了依次去除第二衬底、牺牲层、以及第一导电层的部分，去除第二衬底，在停止层处停止，去除牺牲层的剩余部分，在第一导电层处停止，并且去除第一导电层的部分以暴露多个沟道结构中的每一个的端部。
应理解，以上与去除载体衬底402和牺牲层403相关的描述可以类似地应用于方法601，并且因此为了便于描述不再重复。如图4Q所示，在去除(在图4G中所示的)牺牲层403之后，去除导电层405(例如，金属硅化物层)的部分以暴露沟道结构414的上端。可以将导电层405进行图案化，使得可以使用例如光刻、湿法蚀刻和/或干法蚀刻来去除在每个沟道结构414正上方的部分以暴露每个沟道结构414。根据一些实施例，导电层405的剩余部分保留在P型掺杂半导体层406上。
如图6B所示，方法601进行到操作617，在操作617中，形成与多个沟道结构的端部和第一导电层接触的第二导电层。第二导电层可以包括金属。在一些实施例中，为了形成第二导电层，蚀刻存储膜的邻接P型掺杂半导体层的部分以形成围绕半导体沟道的部分的凹部，对半导体沟道的该部分进行掺杂，并且将金属沉积到凹部中以与半导体沟道的掺杂部分接触，并且沉积到凹部的外部以与第一导电层接触。
应理解，以上与去除储存层416、阻挡层417和隧穿层415的邻接P型掺杂半导体层406的部分以形成凹部457相关的描述可以类似地应用于方法601，并且因此为了便于描述不再重复。如图4Q所示，在(图4J中所示的)凹部457中形成围绕并且接触半导体沟道418的掺杂顶部部分的金属层478，以及在凹部457的外部在导电层405(例如，金属硅化物层)上形成金属层478。金属层478可以围绕并且接触沟道结构414的在凹部457中的端部(例如，半导体沟道418的掺杂部分)。金属层478也可以在凹部457的外部的导电层405上方并且与其接触。可以通过使用一种或多种薄膜沉积工艺(例如，ALD、CVD、PVD、任何其它合适的工艺、或其任何组合)来沉积金属膜(例如，W、Al、Ti、TiN、Co和/或Ni)以填充凹部457并且在凹部457的外部沉积在导电层405上，从而形成金属层478。可以执行CMP工艺以去除任何多余的金属层478。根据一些实施例，由此形成包括金属层478和导电层405的导电层459(作为图2C中的3D存储器件260中的导电层222的一个示例)。在一些实施例中，将导电层459图案化和蚀刻以便不覆盖外围区域。与方法600相比，可以通过在最终产品中保留导电层的第一停止层(例如，金属硅化物层)部分来减少方法601中的制造工艺的数量。
如图6B所示，方法601进行到操作618，在操作618中，形成在存储堆叠层上方并且与P型掺杂半导体层接触的第一源极触点，以及形成在存储堆叠层上方并且与N阱接触的第二源极触点。如图6B所示，方法601进行到操作620，在操作620中，形成在第一源极触点和第二源极触点上方并且与其接触的互连层。在一些实施例中，互连层包括在第一源极触点上方并且与其接触的第一互连、以及在第二源极触点上方并且与其接触的第二互连。在一些实施例中，形成穿过P型掺杂半导体层并且与第一互连接触的第一触点，使得P型掺杂半导体层通过第一源极触点和第一互连电连接到第一触点。在一些实施例中，形成穿过P型掺杂半导体层并且与第二互连接触的第二触点，使得N阱通过第二源极触点和第二互连电连接到第二触点。
根据本公开内容的一个方面，一种3D存储器件包括：衬底；在衬底上的外围电路；在外围电路上方的包括交错的导电层和介电层的存储堆叠层；在存储堆叠层上方的P型掺杂半导体层；在P型掺杂半导体层中的N阱；各自垂直地延伸穿过存储堆叠层进入P型掺杂半导体层中的多个沟道结构；与多个沟道结构的上端接触的导电层，导电层的至少部分在P型掺杂半导体层上；在存储堆叠层上方并且与P型掺杂半导体层接触的第一源极触点；以及在存储堆叠层上方并且与N阱接触的第二源极触点。
在一些实施例中，P型掺杂半导体层包括多晶硅。
在一些实施例中，3D存储器件被配置为：当执行擦除操作时，在P型掺杂半导体层与沟道结构之间形成空穴电流路径。
在一些实施例中，这些沟道结构中的每个沟道结构包括存储膜和半导体沟道，并且存储膜的上端在半导体沟道的上端下方。
在一些实施例中，导电层包括金属硅化物层和金属层。
在一些实施例中，金属硅化物层与半导体沟道接触，并且金属层在金属硅化物层上方并且与金属硅化物层接触。
在一些实施例中，半导体沟道的延伸进入P型掺杂半导体层中的一部分包括掺杂多晶硅。
在一些实施例中，P型掺杂半导体层的厚度小于大约50nm。
在一些实施例中，3D存储器件还包括：在源极触点上方并且电连接到源极触点的互连层。在一些实施例中，互连层包括与第一源极触点接触的第一互连、以及与第二源极触点接触的第二互连。
在一些实施例中，3D存储器件还包括穿过P型掺杂半导体层的第一触点。根据一些实施例，P型掺杂半导体层至少通过第一源极触点、第一互连和第一触点电连接到外围电路。在一些实施例中，3D存储器件还包括穿过P型掺杂半导体层的第二触点。根据一些实施例，N阱至少通过第二源极触点、第二互连和第二触点电连接到外围电路。
在一些实施例中，3D存储器件还包括穿过P型掺杂半导体层的第三触点。根据一些实施例，互连层包括电连接到第三触点的触点焊盘。
在一些实施例中，3D存储器件还包括：绝缘结构，其垂直地延伸穿过存储堆叠层并且横向地延伸以将多个沟道结构分成多个块。在一些实施例中，绝缘结构的顶表面是与P型掺杂半导体层的底表面齐平的。
在一些实施例中，3D存储器件还包括：在外围电路与存储堆叠层之间的键合界面。
在一些实施例中，多个沟道结构中的每个沟道结构的上端是与P型掺杂半导体层的顶表面齐平的或者在P型掺杂半导体层的顶表面下方。
根据本公开内容的另一方面，一种3D存储器件包括：衬底；在衬底上方的包括交错的导电层和介电层的存储堆叠层；在存储堆叠层上方的P型掺杂半导体层；在P型掺杂半导体层中的N阱；以及各自垂直地延伸穿过存储堆叠层进入P型掺杂半导体层中的多个沟道结构。多个沟道结构中的每个沟道结构包括存储膜和半导体沟道。存储膜的上端在半导体沟道的上端下方。3D存储器件还包括与多个沟道结构的半导体沟道接触的导电层。导电层的至少部分在P型掺杂半导体层上。
在一些实施例中，导电层包括金属硅化物层和金属层。
在一些实施例中，金属硅化物层是与半导体沟道接触的，并且金属层在金属硅化物层上方并且与金属硅化物层接触。
在一些实施例中，金属层是与半导体沟道接触的，并且金属层的部分在金属硅化物层上方并且与金属硅化物层接触。
在一些实施例中，P型掺杂半导体层的厚度小于大约50nm。
在一些实施例中，3D存储器件还包括：绝缘结构，其垂直地延伸穿过存储堆叠层并且横向地延伸以将多个沟道结构分成多个块。在一些实施例中，绝缘结构的顶表面是与P型掺杂半导体层的底表面齐平的。
在一些实施例中，3D存储器件还包括：在存储堆叠层上方并且与P型掺杂半导体层接触的第一源极触点；以及在存储堆叠层上方并且与N阱接触的第二源极触点。
在一些实施例中，3D存储器件还包括：在衬底上方的外围电路；以及在外围电路与存储堆叠层之间的键合界面。
在一些实施例中，3D存储器件还包括：在源极触点上方并且电连接到源极触点的互连层。在一些实施例中，互连层包括与第一源极触点接触的第一互连、以及与第二源极触点接触的第二互连。
在一些实施例中，3D存储器件还包括穿过P型掺杂半导体层的第一触点。根据一些实施例，P型掺杂半导体层至少通过第一源极触点、第一互连和第一触点电连接到外围电路。在一些实施例中，3D存储器件还包括穿过P型掺杂半导体层的第二触点。根据一些实施例，N阱至少通过第二源极触点、第二互连和第二触点电连接到外围电路。
根据本公开内容的又一方面，一种3D存储器件包括：第一半导体结构；第二半导体结构；以及在第一半导体结构与第二半导体结构之间的键合界面。第一半导体结构包括外围电路。第二半导体结构包括：包括交错的导电层和介电层的存储堆叠层；P型掺杂半导体层；在P型掺杂半导体层中的N阱；各自垂直地延伸穿过存储堆叠层进入P型掺杂半导体层中并且电连接到外围电路的多个沟道结构；以及将多个沟道结构电连接的导电层，其包括金属硅化物层和金属层。
在一些实施例中，P型掺杂半导体层的厚度小于大约50nm。
在一些实施例中，这些沟道结构中的每个沟道结构包括存储膜和半导体沟道，并且金属硅化物层与多个沟道结构的半导体沟道接触。
在一些实施例中，这些沟道结构中的每个沟道结构包括存储膜和半导体沟道，并且金属层与多个沟道结构的半导体沟道接触。
在一些实施例中，第二半导体结构还包括：绝缘结构，其垂直地延伸穿过存储堆叠层并且横向地延伸以将多个沟道结构分成多个块。
在一些实施例中，绝缘结构不垂直地延伸进入P型掺杂半导体层中。
在一些实施例中，第二半导体结构还包括与P型掺杂半导体层接触的第一源极触点、以及与N阱接触的第二源极触点。
在一些实施例中，第二半导体结构还包括互连层，互连层包括与第一源极触点接触的第一互连、以及与第二源极触点接触的第二互连。
在一些实施例中，3D存储器件还包括穿过P型掺杂半导体层的第一触点。根据一些实施例，P型掺杂半导体层至少通过第一源极触点、第一互连和第一触点电连接到外围电路。在一些实施例中，3D存储器件还包括穿过P型掺杂半导体层的第二触点。根据一些实施例，N阱至少通过第二源极触点、第二互连和第二触点电连接到外围电路。
在一些实施例中，这些沟道结构中的每个沟道结构不延伸超过P型掺杂半导体层。
前面对具体实施例的描述将如此揭示本公开内容的总体性质，以使得其他人可以通过应用本领域技术内的知识，在无需过度实验的情况下容易地修改和/或适应这些具体实施例的各种应用，而不脱离本公开内容的总体构思。因此，基于本文给出的教导和指导，这样的适应和修改旨在处于所公开的实施例的等效物的含义和范围内。将理解的是，本文中的措辞或术语是出于描述的目的而非限制的目的，使得本说明书的术语或措辞将由本领域技术人员根据教导和指导来解释。
上面已经借助于功能构建块描述了本公开内容的实施例，所述功能构建块示出了特定功能以及其关系的实现方式。为了描述的方便，本文任意地定义了这些功能构建块的边界。只要适当地执行了特定功能和关系，就可以定义替代边界。
发明内容和摘要部分可以阐述由发明人设想的本公开内容的一个或多个示例性实施例，但不是全部的示例性实施例，并且因此，并不旨在以任何方式限制本公开内容和所附的权利要求。
本公开内容的广度和范围不应当受上述示例性实施例中的任何一者的限制，而应当仅根据随后的权利要求以及其等效物来限定。

Claims (34)

1.一种三维存储器件，包括：
衬底；
在所述衬底上方的外围电路；
在所述外围电路上方的包括交错的导电层和介电层的存储堆叠层；
在所述存储堆叠层上方的P型掺杂半导体层；
在所述P型掺杂半导体层中的N阱；
多个沟道结构，其各自垂直地延伸穿过所述存储堆叠层进入所述P型掺杂半导体层中；
与所述多个沟道结构的上端接触的导电层，其中，所述导电层的至少部分在所述P型掺杂半导体层上；
第一源极触点，其在所述存储堆叠层上方并且与所述P型掺杂半导体层接触；以及
第二源极触点，其在所述存储堆叠层上方并且与所述N阱接触。
2.根据权利要求1所述的三维存储器件，其中，所述P型掺杂半导体层包括多晶硅。
3.根据权利要求1所述的三维存储器件，其中，所述三维存储器件被配置为：当执行擦除操作时，在所述P型掺杂半导体层与所述沟道结构之间形成空穴电流路径。
4.根据权利要求1至3中任一项所述的三维存储器件，其中，所述沟道结构中的每个沟道结构包括存储膜和半导体沟道，并且所述存储膜的上端在所述半导体沟道的上端下方。
5.根据权利要求4所述的三维存储器件，其中，所述导电层包括金属硅化物层和金属层。
6.根据权利要求5所述的三维存储器件，其中，所述金属硅化物层与所述半导体沟道接触，并且所述金属层在所述金属硅化物层上方并且与所述金属硅化物层接触。
7.根据权利要求4所述的三维存储器件，其中，所述半导体沟道的延伸进入所述P型掺杂半导体层中的部分包括掺杂多晶硅。
8.根据权利要求1至3中任一项所述的三维存储器件，其中，所述P型掺杂半导体层的厚度小于50nm。
9.根据权利要求1至3中任一项所述的三维存储器件，还包括：在所述第一源极触点和所述第二源极触点上方的互连层，其中，所述互连层包括与所述第一源极触点接触的第一互连、以及与所述第二源极触点接触的第二互连。
10.根据权利要求9所述的三维存储器件，还包括：
穿过所述P型掺杂半导体层的第一触点，其中，所述P型掺杂半导体层至少通过所述第一源极触点、所述第一互连和所述第一触点电连接到所述外围电路；以及
穿过所述P型掺杂半导体层的第二触点，其中，所述N阱至少通过所述第二源极触点、所述第二互连和所述第二触点电连接到所述外围电路。
11.根据权利要求9所述的三维存储器件，还包括：穿过所述P型掺杂半导体层的第三触点，其中，所述互连层包括电连接到所述第三触点的触点焊盘。
12.根据权利要求1至3中任一项所述的三维存储器件，还包括：绝缘结构，其垂直地延伸穿过所述存储堆叠层并且横向地延伸以将所述多个沟道结构分成多个块，其中，所述绝缘结构的顶表面是与所述P型掺杂半导体层的底表面齐平的。
13.根据权利要求1至3中任一项所述的三维存储器件，还包括：在所述外围电路与所述存储堆叠层之间的键合界面。
14.根据权利要求1至3中任一项所述的三维存储器件，其中，所述多个沟道结构中的每个沟道结构的上端是与所述P型掺杂半导体层的顶表面齐平的，或者在所述P型掺杂半导体层的顶表面下方。
15.一种三维存储器件，包括：
衬底；
在所述衬底上方的包括交错的导电层和介电层的存储堆叠层；
在所述存储堆叠层上方的P型掺杂半导体层；
在所述P型掺杂半导体层中的N阱；
多个沟道结构，其各自垂直地延伸穿过所述存储堆叠层进入所述P型掺杂半导体层中，其中，所述多个沟道结构中的每个沟道结构包括存储膜和半导体沟道，所述存储膜的上端在所述半导体沟道的上端下方；以及
与所述多个沟道结构的所述半导体沟道接触的导电层，其中，所述导电层的至少部分在所述P型掺杂半导体层上。
16.根据权利要求15所述的三维存储器件，其中，所述导电层包括金属硅化物层和金属层。
17.根据权利要求16所述的三维存储器件，其中，所述金属硅化物层与所述半导体沟道接触，并且所述金属层在所述金属硅化物层上方并且与所述金属硅化物层接触。
18.根据权利要求16所述的三维存储器件，其中，所述金属层与所述半导体沟道接触，并且所述金属层的部分在所述金属硅化物层上方并且与所述金属硅化物层接触。
19.根据权利要求15至18中任一项所述的三维存储器件，其中，所述P型掺杂半导体层的厚度小于50nm。
20.根据权利要求15至18中任一项所述的三维存储器件，还包括：绝缘结构，其垂直地延伸穿过所述存储堆叠层并且横向地延伸以将所述多个沟道结构分成多个块，其中，所述绝缘结构的顶表面是与所述P型掺杂半导体层的底表面齐平的。
21.根据权利要求15至18中任一项所述的三维存储器件，还包括：
在所述存储堆叠层上方并且与所述P型掺杂半导体层接触的第一源极触点；以及
在所述存储堆叠层上方并且与所述N阱接触的第二源极触点。
22.根据权利要求21所述的三维存储器件，还包括：
在所述衬底上方的外围电路；以及
在所述外围电路与所述存储堆叠层之间的键合界面。
23.根据权利要求22所述的三维存储器件，还包括：在所述第一源极触点和所述第二源极触点上方并且电连接到所述第一源极触点和所述第二源极触点的互连层，其中，所述互连层包括与所述第一源极触点接触的第一互连、以及与所述第二源极触点接触的第二互连。
24.根据权利要求23所述的三维存储器件，还包括：
穿过所述P型掺杂半导体层的第一触点，其中，所述P型掺杂半导体层至少通过所述第一源极触点、所述第一互连和所述第一触点电连接到所述外围电路；以及
穿过所述P型掺杂半导体层的第二触点，其中，所述N阱至少通过所述第二源极触点、所述第二互连和所述第二触点电连接到所述外围电路。
25.一种三维存储器件，包括：
第一半导体结构，其包括外围电路；
第二半导体结构，其包括：
存储堆叠层，其包括交错的导电层和介电层；
P型掺杂半导体层；
在所述P型掺杂半导体层中的N阱；
多个沟道结构，其各自垂直地延伸穿过所述存储堆叠层进入所述P型掺杂半导体层中并且电连接到所述外围电路；以及
将所述多个沟道结构电连接的导电层，其包括金属硅化物层和金属层，以及
在所述第一半导体结构与所述第二半导体结构之间的键合界面。
26.根据权利要求25所述的三维存储器件，其中，所述P型掺杂半导体层的厚度小于50nm。
27.根据权利要求25或26所述的三维存储器件，其中，所述沟道结构中的每个沟道结构包括存储膜和半导体沟道，并且所述金属硅化物层与所述多个沟道结构的所述半导体沟道接触。
28.根据权利要求25或26所述的三维存储器件，其中，所述沟道结构中的每个沟道结构包括存储膜和半导体沟道，并且所述金属层与所述多个沟道结构的所述半导体沟道接触。
29.根据权利要求25或26所述的三维存储器件，其中，所述第二半导体结构还包括：绝缘结构，其垂直地延伸穿过所述存储堆叠层并且横向地延伸以将所述多个沟道结构分成多个块。
30.根据权利要求29所述的三维存储器件，其中，所述绝缘结构不垂直地延伸进入所述P型掺杂半导体层中。
31.根据权利要求25或26所述的三维存储器件，其中，所述第二半导体结构还包括：
与所述P型掺杂半导体层接触的第一源极触点；以及
与所述N阱接触的第二源极触点。
32.根据权利要求31所述的三维存储器件，其中，所述第二半导体结构还包括：互连层，其包括与所述第一源极触点接触的第一互连、以及与所述第二源极触点接触的第二互连。
33.根据权利要求32所述的三维存储器件，还包括：
穿过所述P型掺杂半导体层的第一触点，其中，所述P型掺杂半导体层至少通过所述第一源极触点、所述第一互连和所述第一触点电连接到所述外围电路；以及
穿过所述P型掺杂半导体层的第二触点，其中，所述N阱至少通过所述第二源极触点、所述第二互连和所述第二触点电连接到所述外围电路。
34.根据权利要求25或26所述的三维存储器件，其中，所述沟道结构中的每个沟道结构不延伸超过所述P型掺杂半导体层。
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